【課題】簡易な工程で保護ダイオードが有する寄生容量を内部回路から分離し、半導体集積回路の高速化を実現することが可能な半導体集積回路および電子回路を提供することを目的とする。
【解決手段】信号端子１２０と内部回路１３２とを接続する信号ライン１３４と、信号ライン１３４から分岐して接続されるヒューズ素子Ｆ１と、ヒューズ素子Ｆ１を介して信号ライン１３４と接続し、正電源ＶＤＤまたは負電源ＶＳＳが直接接続される通電端子１３６と、ヒューズ素子Ｆ１の通電端子１３６側に接続され、信号ライン１３４と正電源ＶＤＤまたは負電源ＶＳＳとの間をそれぞれ逆方向に接続する保護ダイオードＤ１、Ｄ２と、を備えることを特徴とする。 （もっと読む）

【課題】チップ面積が増大することなく設計において大きな後戻りをしなくてすむ半導体集積回路を提供すること。
【解決手段】一列に配列された各ＩＯバッファ１〜５と、各ＩＯバッファ１〜５に対応して配列されたパッド接続用配線２１〜２５と、各ＩＯバッファ１〜５に対応して一列に配列されるとともに、ＩＯバッファ１〜５及びパッド接続用配線２１〜２５と異なる層にて対応するパッド接続用配線の一部と重なるように配置され、かつ、対応するパッド接続用配線の隣の他のパッド接続用配線まで延長して配線されたＩＯバッファ切替用配線３１〜３５と、を備え、各ＩＯバッファ切替用配線３１〜３５は、隣の他のＩＯバッファ切替用配線と短絡しないように同じ形状に形成され、各ＩＯバッファ１〜５は、同じ位置にて対応するＩＯバッファ切替用配線３１〜３５と電気的に接続される。 （もっと読む）

【課題】 インプロセス中で生じるチャージの影響を低減させることで、精度の良いカレントミラー比が得られるカレントミラー回路の構成を提供する。
【解決手段】 カレントミラーを構成する隣合うＭＯＳトランジスタのゲート同士を、直接多結晶シリコンを用いて接続し、基板に接続されたヒューズをゲート部に接続することで、インプロセス中でカレントミラー回路を構成する隣り合うＭＯＳトランジスタのゲートが受けるチャージの影響を同量に緩和させることを特徴とする。 （もっと読む）

【課題】半導体集積回路において、マスクを作り直すことなく、必要に応じて静電気放電（ＥＳＤ）の耐性を向上させること。
【解決手段】コア回路５内に保護用セル（ＰＣ＿１〜ＰＣ＿７）が形成される。ＥＳＤ耐性の必要度に応じて、各保護用セルと、ＥＳＤトリガ検出回路１０の出力端子ＴＲ＿ＯＵＴとを接続するための配線ＬＳが配線層に形成される。 （もっと読む）

【課題】配線遅延を削減して動作速度を向上させた半導体デバイスを提供する。
【解決手段】半導体デバイス１は、基板２に形成されたＣＬＢ３ａ及びＣＬＢ３ｉと、ＣＬＢ３ａとＣＬＢ３ｉとの間に形成されて組み替え可能なＳＷＭ４ａ〜４ｌと、ＳＷＭ４ａ〜４ｌの速度ばらつきをそれぞれ測定する速度ばらつき測定回路５と、速度ばらつき測定回路５によってそれぞれ測定されたＳＷＭ４ａ〜４ｌの速度ばらつきに基づいて、ＣＬＢ３ａとＣＬＢ３ｉとの間の配線経路を決定する配線経路決定部６とを備える。 （もっと読む）

【課題】配線やビア等を含む基本図形に対し、製造上の要求から付加された付加図形と回路特性上の要求から付加された付加図形とを明確に区別でき、設計精度及び設計効率の向上が可能な自動設計装置、自動設計方法及び自動設計プログラムを提供する。
【解決手段】チップ領域上に配置された配線及びビアを含む複数の基本図形に付加する複数の付加図形を計算し、配線記憶部３２に記憶させる計算部１６と、複数の付加図形の計算結果を配線記憶部から読み出して、付加図形の区分及び特性により、複数の付加図形を、チップ領域上で基本図形を製造するために製造上必要な付加図形と回路特性上必要な付加図形とに少なくとも分類し、分類結果を分類記憶部３４に記憶させる分類部１４と、分類結果により、解析の目的に応じて複数の付加図形の少なくとも一部を抽出して、基本図形の特性を解析する解析部１６とを備える。 （もっと読む）

【課題】環状配線から電力の供給を受けるマクロセルを有し、消費電力を低減することが可能な半導体集積回路を提供する。
【解決手段】この半導体集積回路は、所定の機能を実現するためのマクロセルＭＣ１と、マクロセルＭＣ１を囲むように配置され、マクロセルＭＣ１に接続された環状配線Ｌ１と、環状配線Ｌ１を囲むように配置され、電源電位Ｖ_ＤＤに接続された環状配線Ｌ２と、環状配線Ｌ２を囲むように配置され、電源電位Ｖ_ＳＳに接続されるとともにマクロセルＭＣ１に接続された環状配線Ｌ３と、制御信号に従って環状電源Ｌ１と環状電源Ｌ２との間又は環状配線Ｌ１と環状配線Ｌ３との間を接続するためのスイッチ回路としてのＣＭＯＳインバータＩＮＶ１，ＩＮＶ２とを具備する。 （もっと読む）

【課題】 ヒューズ配線の搭載によるチップ面積の増大を抑制することが可能な半導体装置を提供する。
【解決手段】 半導体装置は、半導体基板上に少なくとも１つの絶縁層を介して配置された、レーザにより切断可能な少なくとも１つのヒューズ配線を有する。この半導体装置において、ヒューズ配線と半導体基板との間に、ヒューズ配線と少なくとも１つの絶縁層を介して対向するように配置された、レーザを吸収する第１のレーザ吸収層を設ける。 （もっと読む）