【課題】ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制する。
【解決手段】ｘ方向に延伸する接地配線Ｇと、接地配線のｙ方向の一方側に設けられたヒューズ素子領域Ａにｘ方向に沿って３列に並べて配置され、かつそれぞれの一端が接地配線Ｇに共通に接続される複数のヒューズ素子と、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられ、ヒューズ素子領域Ａに配置された複数のヒューズ素子それぞれの他端と接続される救済回路とを備え、上記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する所定個のヒューズ素子は、同一列に配置されることを特徴とする （もっと読む）

【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】ヒューズ開口部からの水分侵入による電特異常及び配線腐食を防止する半導体装置を提供する。
【解決手段】シリコン基板１上に絶縁膜２とゲート酸化膜３を設け、ゲート酸化膜２上の一部にヒューズ配線４の両端にヒューズ端子１５を有するヒューズを設ける。ヒューズを構成するヒューズ配線４の上方には酸化膜５を介して窒化膜１４が形成された凸領域があり、ヒューズ端子１５は第１金属配線７と電気的に接続している。 （もっと読む）

【課題】エラー箇所の特定を実施する際に、システムを停止しないでエラー発生前の高信頼性までシステム性能を復帰させる。
【解決手段】同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、複数個の集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、エラー解析部から、データ間の不一致の通知を受けた場合に、複数個の集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、を備える。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】半導体集積回路において消費電力を低減するとともに、ノイズの発生を低減する。
【解決手段】半導体集積回路は、複数のＤＦＦを有し、その少なくとも１つが冗長回路とされる。半導体集積回路が通常動作モードである際に、ＡＮＤゲート１によって冗長回路であるＤＦＦ３−３に印加されるクロック信号を停止する。冗長回路へのクロック信号が停止されると、当該冗長回路においてクロック信号が停止された状態における冗長回路のドレイン−グランド間容量よりもその容量を増加させる。 （もっと読む）

【課題】半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させる。
【解決手段】ウェハ１０を厚み方向に貫通する一対の貫通電極５０〜５２を形成し、デバイス層１１に一対の貫通電極５０〜５２を短絡する共有配線２４、２６、２８を形成し、デバイス層１１の表面１１ａにおいて異なる場所につながる一対のフロントバンプ２０〜２２を形成する。一対の貫通電極５０〜５２に対して異なる極性で電圧を印加し、一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上にバックバンプ８０〜８２を形成する。ウェハ１０を積層し、一のウェハ１０上のバックバンプ８０〜８２と、他のデバイス層１１上のフロントバンプ２０〜２２とを接続する。 （もっと読む）

【課題】ヒューズ開口部の端部に必ず切断すべきヒューズを配設することにより、レーザー照射後のその切断／未切断をもって、端部のポリイミド膜の膜厚の良否を容易に判定する。
【解決手段】ヒューズ回路は、ヒューズ開口部ＦＡの、ポリイミド膜の厚さが不本意に厚く残りやすい端部に配設された２つの切断確認用ヒューズ１ａ，１ｂと、ポリイミド膜の厚さ変動が端部に比べ少ない領域ＲＡに配設された複数の実使用ヒューズ７ａ〜７ｄと、２つの切断確認用ヒューズ１ａ，１ｂからの信号を入力して当該ヒューズ１ａ，１ｂが確実に切断されているかを判定するヒューズ未切断判定回路２と、を備えている。なお、ヒューズ未切断判定回路２は、更にテストモード信号を入力すると共に、出力回路（例えばＤＱ回路）に判定結果を出力している。 （もっと読む）

【課題】回路規模が増大化する。
【解決手段】抵抗値が順に小さい値となって直列接続される複数のヒューズを備えるヒューズ部と、前記ヒューズ部の複数のヒューズのそれぞれ一端と、第１の電源電圧との間に接続される複数の選択スイッチと、前記第１の電源電圧から所定の電位差を有するヒューズ溶断用電圧を、前記ヒューズ部の最も小さい抵抗値のヒューズ側に出力するヒューズ溶融電圧出力回路と、ヒューズ溶断時に、前記ヒューズ溶融電圧出力回路が前記ヒューズ溶断用電圧を出力し、前記ヒューズ部の最も大きい抵抗値のヒューズに接続される選択スイッチから最も小さい抵抗値のヒューズに接続される選択スイッチまでを順に導通させる制御回路と、を備える半導体装置。 （もっと読む）

【課題】占有面積の小さな直線状の電気ヒューズを有する半導体装置を提供する。
【解決手段】複数の突出部１０ｆは、電気ヒューズ部１０ａの中央位置からずれた位置、より具体的には、ビア１０ｄに近くかつビア１０ｅから遠い位置に設けられている。また、複数の突出部２０ｆは、電気ヒューズ部２０ａの中央位置からずれた位置、より具体的には、ビア２０ｄから遠くかつビア２０ｅに近い位置に設けられている。つまり、突出部１０ｆおよび突出部２０ｆは、ジグザグ状に配置されている。 （もっと読む）

【課題】本発明は単一半導体装置を構成する複数個のチップでヒューズ信号を伝送できる半導体装置を提供する。
【解決手段】半導体装置は伝送制御信号生成部と、ヒューズ信号伝送部と、受信制御信号の生成部と、ヒューズ信号の受信部を備える。前記伝送制御信号生成部は、クロック信号を受信して複数個の分周クロック信号を生成し、前記複数個の分周クロックから伝送制御信号を生成する。前記ヒューズ信号の伝送部は前記伝送制御信号に同期してヒューズ信号を伝送する。前記受信制御信号生成部は前記クロック信号を受信して前記複数個の分周クロック信号を生成し、前記複数個の分周クロックから受信制御信号を生成する。前記ヒューズ信号受信部は前記受信制御信号に同期して前記ヒューズ信号を受信する。 （もっと読む）

【課題】フリップフロップを備える半導体集積回路において、エラーフリップフロップを効率的に検出する。
【解決手段】半導体集積回路は、冗長フリップフロップを含む複数のフリップフロップと、セレクタ部と、エラー検出部とを備える。セレクタ部は、再構成情報に応じて選択フリップフロップを選択し、入力端子に入力されたデータが選択フリップフロップのそれぞれによって出力端子に出力されるようにデータの流れを切り替える。テストモード時、フリップフロップはスキャンチェーンを構成し、そのスキャンチェーンにはスキャンデータが入力される。そして、エラー検出部は、それぞれのフリップフロップの入出力に基づいてエラーフリップフロップを検出し、当該エラーフリップフロップが選択フリップフロップから除外されるように再構成情報を作成する。 （もっと読む）

【課題】安定した特性のヒューズ素子を有する半導体装置を提供する。
【解決手段】半導体装置１００は、基板１０と、基板１０の上方に形成され、空洞部２０を画成する被覆構造体３０と、空洞部２０に収容されたヒューズ素子４０ａ，４０ｂ，４０ｃと、を含み、被覆構造体３０は、導電層を有し、ヒューズ素子４０ａ，４０ｂ，４０ｃの材質は、導電層の材質と同じである。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】複数のレーザビームを使って、半導体基板の上又は内部の導電性のあるリンクを加工する。
【解決手段】２又は３以上のＮについて、スループットの利益を得るためにＮ組のレーザパルスを使う。前記リンクは、ほぼ長手方向に延びる実質的に平行な複数の列５１０、５２０をなして配置される。前記Ｎ組のレーザパルスは選択された構造の上に投射するまでＮ本のそれぞれのビーム光軸に沿って伝搬する。得られたレーザビームスポットのパターンは、Ｎ本の別個の列内のリンクか、同一の列内の別個のリンクか、同一のリンクかの上に、部分的に重複するか完全に重複するかのいずれかである。得られたレーザスポットは、互いからの前記列の長手方向のオフセットと、前記列の長手方向と垂直な方向のオフセットとの一方又は両方を有する。 （もっと読む）

【課題】 省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供する。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。 （もっと読む）

【課題】チップコストの低下とチップ歩留りの向上とを同時に実現する。
【解決手段】実施形態に係わる半導体チップは、パッド領域１１及び方形でないゲート領域１２を備える第１のレイアウトＬ１と、第１のレイアウトＬ１を１８０°回転させた第２のレイアウトＬ２とを備える。第１及び第２のレイアウトＬ１，Ｌ２は、点対称かつ重なり合わずに結合されることによりチップレイアウトを構成する。チップレイアウトは、方形のチップ領域内に配置され、第１及び第２のレイアウトＬ１，Ｌ２は、それぞれ独立に動作するＬＳＩを構成する。 （もっと読む）

【課題】歩留りの向上を実現できる、自己修正可能な半導体を提供する。
【解決手段】自己修正可能な半導体は、同じ機能を実行しかつ副機能ユニットを有する、多数の機能ユニットを備える。半導体は、完全または部分的な１つ以上のスペア機能ユニットを備え、当該スペア機能ユニットは、半導体へと集積される、副機能ユニットの欠陥が検出されると、その副機能ユニットは、切り替えられて、完全または部分的なスペア機能ユニットにおける副機能ユニットと、置き換えられる。この再構成は、副機能ユニットと関連付けられたスイッチング・デバイスによって実現される。欠陥のある機能ユニットや副機能ユニットは、組立後に電源を投入している最中に動作中に周期的に検出されてよく、および／又は手動で検出してもよい。 （もっと読む）

【課題】様々な導通状態にある電気ヒューズを其々誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】選択トランジスタ９０３を介して検出ノードＡに接続された電気ヒューズ９０２と、選択トランジスタ９０３をオフさせた状態で検出ノードＡをプリチャージするプリチャージトランジスタ９０４と、選択トランジスタ９０３をオンさせ、プリチャージトランジスタ９０４をオフさせた状態で、検出ノードＡにバイアス電流を流すバイアストランジスタ９０５と、検出ノードＡにバイアス電流が流れている状態で検出ノードＡの電位を検出する検出回路９０６とを備え、バイアストランジスタ９０５は、バイアス電流の量を段階的又は連続的に減少させる。 （もっと読む）

【課題】様々な導通状態にある複数の電気ヒューズを有する半導体装置において、複数の電気ヒューズによりプログラミングされた結果を誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号ＦＬＤａ，ＦＬＤｂを其々出力する複数のヒューズ判定回路９２ａ，９２ｂと、第１のタイミング信号ＬＯＡＤ＿ＥＮＤを共通に受け、第１のタイミング信号ＬＯＡＤ＿ＥＮＤに同期して複数の判定結果信号ＦＬＤａ，ＦＬＤｂを其々ラッチ及び出力する複数のラッチ回路９３ａ，９３ｂとを備える。 （もっと読む）