半導体記憶装置
【課題】 省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供する。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不良メモリセルの代替セルを選択するために選択的に切断自在な複数のヒューズ片を各々が含むヒューズブロックを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
不良メモリセルの代替セルを選択するためのヒューズブロックを備えた半導体記憶装置が従来より知られている（特許文献１）。
【０００３】
図１は、特許文献１の半導体記憶装置とは形態が異なるものの、ヒューズブロックを備えた従来の半導体記憶装置１を表わす図である。メモリセルアレイ５とメモリセルアレイ６との間には、ゲートアレイ１０が設けられている。ゲートアレイ１０とメモリセルアレイ５との間には、論理回路２１、ヒューズブロック３１及び３２が一列に並んで配置されている。ゲートアレイ１０とメモリセルアレイ６との間には、論理回路２２、ヒューズブロック３３及び３４が一列に並んで配置されている。なお、実際には、図示せぬ複数のヒューズブロックが更に並んで配置されている。
【０００４】
ヒューズブロック３１〜３４の各々は、例えば、メモリセルアレイ５及び６を構成するメモリセルのうちの不良メモリセル（図示せず）の不良メモリアドレスを記憶するための複数のヒューズ片（図示せず）からなるブロックであり、レーザー光の照射によって当該ヒューズ片を選択的に切断することによって得られる切断態様によって不良メモリセルに対応する不良メモリアドレスを記憶できる。
【０００５】
論理回路２１及び２２の各々は、例えば、ヒューズブロック３１〜３４の各々によって設定されている不良メモリアドレスと、外部からのメモリアクセス信号が示すメモリアドレスとが一致した場合に、当該不良メモリアドレスに対応する１つの予備メモリセル（図示せず）を選択する回路である。
【０００６】
ゲートアレイ１０と、論理回路２１、２２及びヒューズブロック３１〜３４との間には、ゲートアレイ１０についての専用の電源配線すなわちＶＳＳ供給用の電源配線４１及び４２とＶＤＤ供給用の電源配線５１及び５２が設けられている。また、論理回路２１、２２及びヒューズブロック３１〜３４上には、これらの論理回路及びヒューズブロックについての専用の電源配線すなわちＶＳＳ供給用の電源配線４３及び４４とＶＤＤ供給用の電源配線５３及び５４と、が設けられている。
【０００７】
また、ゲートアレイ１０を構成するトランジスタ（図示せず）に対してＶＳＳ電位を供給する供給配線６０−１〜６０−ｎ（ｎは２以上の整数）、及びＶＤＤ電位を供給する供給配線６５−１〜６５−ｎが設けられている。供給配線６０−１〜６０−ｎの各々の一端は電源配線４１に接続され、他端は電源配線４２に接続されている。供給配線６５−１〜６５−ｎの各々の一端は電源配線５１に接続され、他端は電源配線５２に接続されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３０９９８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、近年、メモリセルアレイの大容量化に伴って論理回路やヒューズブロックが多数必要となっており、論理回路とヒューズブロックとを図１に示す如くゲートアレイ１０の両側に一列ずつ並べて配置することが困難になった。
【００１０】
そこで、図２に示す如く、ゲートアレイ１０についての専用の電源配線４１、４２、５１及び５２の外側に、論理回路２１〜２６とヒューズブロック３１〜３６とを互いに異なる列に並べて配置することが考えられる。しかしながら、かかる構成とした場合には、論理回路２１〜２６に対してＶＳＳ及びＶＤＤを供給する４本の電源配線４５、４６、５５及び５６を設けるための領域が更に必要となってしまい、従来よりも半導体記憶装置１のサイズが大きくなってしまうという問題があった。
【００１１】
本発明は上記した如き問題点に鑑みてなされたものであって、省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明による半導体記憶装置は、複数のメモリセルからなるメモリセルアレイと、電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、前記メモリセルの１つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの１つを選択する選択回路と、電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、前記複数のヒューズブロックは、前記ゲートアレイの近傍において縦列に配置され、前記電源配線と前記接地配線とは、前記ヒューズ片の並置方向に沿って延在しており、前記電源配線及び前記接地配線のうちの、前記ゲートアレイから遠い側の配線と同電位に接続され且つ前記ヒューズ露出窓を回避する付加パターンと、前記付加パターンの電位を前記ゲートアレイに供給する供給配線と、を含むことを特徴とする。
【００１３】
また、本発明による半導体記憶装置は、複数のメモリセルからなるメモリセルアレイと、電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、前記メモリセルの１つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの１つを選択する複数の選択回路と、電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、前記複数の選択回路は、前記ゲートアレイの近傍において縦列に配置され、前記複数のヒューズブロックは、前記複数の選択回路と前記ゲートアレイとの間に縦列に配置され、前記電源配線と前記接地配線とは、前記複数の選択回路と前記ゲートアレイとの間において前記ヒューズ片の並置方向に沿って延在しており、前記ゲートアレイは、前記電源配線から前記電源電位の供給を受け且つ前記接地配線から前記接地電位の供給を受けることを特徴とする。
【発明の効果】
【００１４】
本発明による半導体記憶装置によれば、省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる。
【図面の簡単な説明】
【００１５】
【図１】従来の半導体記憶装置の平面図である。
【図２】従来の別の半導体記憶装置の平面図である。
【図３】本発明の実施例である半導体記憶装置の平面図である。
【図４】図３の半導体記憶装置に設けられたヒューズブロックの回路構成を示す回路図である。
【図５】１つのヒューズブロックと、その周辺の回路パターンのレイアウト図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１７】
図３は本発明の実施例である半導体記憶装置１の平面図である。半導体記憶装置１は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリである。
【００１８】
チップ３の両側には、複数のメモリセル（図示せず）からなるメモリセルアレイ５とメモリセルアレイ６とが設けられている。メモリセルアレイ５とメモリセルアレイ６との間には、ゲートアレイ１０が設けられている。ゲートアレイ１０は、メモリセルアレイ５及び６を構成するメモリセル（図示せず）への書き込み制御や、メモリセルからのデータ読み出しの際に誤り訂正符号（ＥＣＣ：Error Correcting Code）を用いたエラー訂正等の処理を行うことができるように構成されている。ゲートアレイ１０は、電源電位ＶＤＤ及び接地電位ＶＳＳの供給を受けて動作するデータ処理回路を含み、当該回路によって書き込み制御エラー訂正等の処理を行う。
【００１９】
ゲートアレイ１０とメモリセルアレイ５との間には、論理回路２１〜２３が縦列に配置されている。また、ゲートアレイ１０と論理回路２１〜２３の列との間には、ヒューズブロック３１〜３３が縦列に配置されている。
【００２０】
ゲートアレイ１０とメモリセルアレイ６との間には、論理回路２４〜２６が縦列に配置されている。また、ゲートアレイ１０と論理回路２４〜２６の列との間には、ヒューズブロック３４〜３６が縦列に配置されている。なお、実際には、更なる複数の論理回路及び複数のヒューズブロック（図示せず）が同様に配置され得る。
【００２１】
ヒューズブロック３１〜３６の各々は、例えば、メモリセルアレイ５及び６を構成するメモリセルのうちの不良メモリセル（図示せず）のメモリアドレス（以下、不良メモリアドレスと称する）を記憶するための複数のヒューズ片（図４参照）を含むブロックであり、レーザー光の照射による当該ヒューズ片の選択的な切断の態様によって不良メモリアドレスを記憶できる。また、ヒューズブロック３１〜３６の各々は、例えば、メモリセルアレイ５及び６の内部電流や内部電圧のトリミングデータを記憶するためにも用いることができる。
【００２２】
論理回路２１〜２６の各々は、メモリアクセス信号が示すメモリアドレスが、ヒューズブロック３１〜３６の各々によって設定されている不良メモリアドレスのうちの１つと同じである場合には、当該不良メモリアドレスに対応する不良メモリセル（図示せず）に替えて、メモリセルアレイ５及び６に含まれる予備メモリセル（図示せず）のうちの１つを選択する回路（以下、選択回路とも称する）である。メモリアクセス信号が示すメモリアドレスが、ヒューズブロック３１〜３６の各々によって設定されている不良メモリアドレスのいずれにも一致しない場合には、論理回路２１〜２６の各々は、当該メモリアクセス信号が示すメモリアドレスに対応する１つのメモリセルを選択する。また、論理回路２１〜２６の各々は、ヒューズブロック３１〜３６の各々によって設定されているトリミングデータに従ってメモリセルアレイ５及び６の内部電流や内部電圧を制御するために用いられることもできる。
【００２３】
ヒューズブロック３１〜３６上には、ゲートアレイ１０及びヒューズブロック３１〜３６の各々に対してＶＤＤ電位及びＶＳＳ電位を供給する電源配線すなわちＶＳＳ供給用の電源配線４１及び４２とＶＤＤ供給用の電源配線５１及び５２が設けられている。電源配線４１、４２、５１及び５２の各々は、ゲートアレイ１０とヒューズブロック３１〜３６の共用の電源配線である。換言すれば、ゲートアレイ１０とヒューズブロック３１〜３３とが電源配線４１及び５１を共用し、ゲートアレイ１０とヒューズブロック３４〜３６とが電源配線４２及び５２を共用している。
【００２４】
電源配線４１と電源配線５１とは間隔Ｗ１だけ互いに離れて並置して配線されている。ヒューズブロック３１〜３３を構成するヒューズ片（図５参照）が電源配線４１と電源配線５１との間に設けられており、ヒューズ露出窓７７（図５参照）を介してレーザー光を照射することによって当該ヒューズ片を選択的に切断する際の妨げとならない分の間隔Ｗ１を確保している。同様に、電源配線４２と電源配線５２とも間隔Ｗ１だけ互いに離れて並置されて配線されている。
【００２５】
論理回路２１〜２６上には、論理回路２１〜２６の各々に対してＶＤＤ電位及びＶＳＳ電位を供給する電源配線すなわちＶＳＳ供給用の電源配線４３及び４４とＶＤＤ供給用の電源配線５３及び５４が設けられている。電源配線４１〜４４の各々は、ＶＳＳ配線４０に接続されている。電源配線５１〜５４の各々は、ＶＤＤ配線５０に接続されている。
【００２６】
論理回路２１〜２６及びヒューズブロック３１〜３６と、電源配線４１、４２、５１及び５２とは、互いに異なる層に形成されている。論理回路２１〜２６及びヒューズブロック３１〜３６は、例えば第１メタル層や第２メタル層（図５参照）に形成され、電源配線４１、４２、５１及び５２は、例えば第３メタル層（図５参照）に形成される。第１メタル層、第２メタル層及び第３メタル層は、例えば銅やタングステンなどの金属からなる層である。
【００２７】
ゲートアレイ１０を構成するデータ処理回路（図示せず）に対してＶＳＳ電位を供給する供給配線６０−１〜６０−ｎ（ｎは２以上の整数）、及びＶＤＤ電位を供給する供給配線６５−１〜６５−ｎが設けられている。供給配線６０−１〜６０−ｎの各々の一端は電源配線４１に接続され、他端は電源配線４２に接続されている。供給配線６５−１〜６５−ｎの各々の一端は電源配線５１に接続され、他端は電源配線５２に接続されている。
【００２８】
ＶＳＳ電位供給用の供給配線６０−１〜６０−ｎについては、ヒューズブロック３１〜３６を跨ぐ部分には設けられない。仮に、かかる部分に供給配線６０−１〜６０−ｎを設けた場合には、ヒューズブロック３１〜３６を構成するヒューズ片（図５参照）をレーザー光の照射によって切断する際の妨げとなるからである。
【００２９】
付加パターン８１は、その一端が電源配線４１に接続されており、ヒューズブロック３１を構成するヒューズ露出窓７７（図５参照）を回避してゲートアレイ１０の側まで引き伸ばされた例えばＬ字型のパターンである。付加パターン８１が例えば第２メタル層（図５参照）に形成された場合には、付加パターン８１の一端は、第３メタル層（図示せず）に形成された電源配線４１に対してビア（図５参照）を介して接続されている。
【００３０】
図３においては、見やすさのために、付加パターン８１の形成位置と電源配線５１の形成位置とをずらして描いているが、実際には後述の図５に示されるように、第２メタル層に形成された付加パターン８１と、第３メタル層に形成された電源配線５１とが互いに重なり合う位置すなわち重畳位置に形成されている。付加パターン８２〜８６の各々も同様に形成されている。
【００３１】
供給配線９１は、ゲートアレイ１０を構成するトランジスタ（図示せず）のうちの、ヒューズブロック３１とヒューズブロック３４との間に設けられたトランジスタ（図示せず）に対してＶＳＳ電位を供給する配線である。供給配線９１の一端は、付加パターン８１のうちの、ゲートアレイ１０とヒューズブロック３１のヒューズ露出窓７７（図５参照）との間に形成された部分に接続され、他端は付加パターン８４のうちの、ゲートアレイ１０側に引き延ばされた部分に接続されている。
【００３２】
かかる構成により、供給配線９１は、ヒューズブロック３１のヒューズ露出窓７７（図５参照）及びヒューズブロック３４のヒューズ露出窓７７（図示せず）を横切ることなく、ヒューズブロック３１とヒューズブロック３４との間に設けられたトランジスタ（図示せず）に対してＶＳＳ電位を供給できる。供給配線９２及び９３の各々も同様に形成されている。
【００３３】
なお、図３においては、ヒューズブロック３１とヒューズブロック３４との間に供給配線９１のみ、ヒューズブロック３２とヒューズブロック３５との間に供給配線９２のみ、ヒューズブロック３３とヒューズブロック３６との間に供給配線９３のみを図示しているが、実際には図示せぬ複数の供給配線が更に設けられる。
【００３４】
図４は、ヒューズブロック３１の回路構成を示す回路図である。ヒューズ片ＦＡ０とヒューズ片ＦＡ０Ｂとは互いに直列に接続されている。ヒューズ片ＦＡ０とヒューズ片ＦＡ０Ｂとの接続点からは端子Ａ０が引き出されている。ヒューズ片ＦＡ１とヒューズ片ＦＡ１Ｂ、・・・、ヒューズ片ＦＡｎとヒューズ片ＦＡｎＢの各対についても同様にそれぞれ直列接続されている。また、これらの各接続点からは端子Ａ１、・・・、Ａｎがそれぞれ引き出されている。
【００３５】
ヒューズ片ＦＡ０とヒューズ片ＦＡ０Ｂ、・・・、ヒューズ片ＦＡｎとヒューズ片ＦＡｎＢの各対は互いに並列に接続されている。ヒューズ片ＦＡ０、・・・、ＦＡｎの各々には、トランジスタ７０及びヒューズ片ＦＡを介してＶＤＤ電位が供給される。ヒューズ片ＦＡ０、・・・、ＦＡｎの各々へのＶＤＤ電位の供給は、図３に示される電源配線５１から供給される。トランジスタ７０は、ＰチャネルＭＯＳトランジスタである。ヒューズ片ＦＡ０Ｂ〜ＦＡｎＢの一端はＶＳＳ電位に接続されている。ヒューズ片ＦＡ０Ｂ〜ＦＡｎＢへのＶＳＳ電位は、図３に示される電源配線４１から供給される。ヒューズ片ＦＡとヒューズ片ＦＢとは互いに直列に接続されており、ヒューズ片ＦＢからは端子Ｂが引き出されている。端子Ｂ、Ａ０〜Ａｎの各々の出力電位は、例えば論理回路２１（図１参照）に供給される。
【００３６】
端子Ａ０の出力電位を例えばローレベルすなわちＶＳＳ電位に設定する場合には、ヒューズ片ＦＡ０を切断する。端子Ａ０の出力電位を例えばハイレベルすなわちＶＤＤ電位に設定する場合には、ヒューズ片ＦＡ０Ｂを切断する。ヒューズ片ＦＡ１とヒューズ片ＦＡ１Ｂ、・・・、ヒューズ片ＦＡｎとヒューズ片ＦＡｎＢの各対についても同様に選択的にヒューズ切断することにより、ローレベル又はハイレベルの電位を設定できる。
【００３７】
各対についてローレベル又はハイレベルの電位を設定することにより、例えば、メモリセルアレイ５及び６を構成するメモリセルのうちの不良メモリセル（図示せず）の不良メモリアドレスや、メモリセルアレイ５及び６の内部電流や内部電圧のトリミングデータを設定できる。ヒューズブロック３２〜３６の各々も、ヒューズブロック３１と同様の構成である。
【００３８】
図５は、ヒューズブロック３１、電源配線４１及び５１、電源パターン８０の拡大レイアウト図である。半導体記憶装置１は、例えば第１メタル層、第２メタル層及び第３メタル層からなる３つの層を有する。
【００３９】
電源配線４１と電源配線５１とは、図１に示されるゲートアレイ１０に沿って互いに並置してレイアウトされている。電源配線４１及び５１は、第３メタル層に形成されている。電源配線４１は、図５に示されるヒューズブロック３１、図３に示されるゲートアレイ１０及びヒューズブロック３２、３３にＶＳＳ電位を供給する電源配線である。電源配線５１は、図５に示されるヒューズブロック３１、図３に示されるゲートアレイ１０及びヒューズブロック３２、３３にＶＤＤ電位を供給する電源配線である。図３に示されるように、電源配線４１の方が電源配線５１よりもゲートアレイ１０に遠い側にレイアウトされている。
【００４０】
電源配線４１と電源配線５１との間にはヒューズブロック３１が設けられている。ヒューズブロック３１は、第１メタル層及び第２メタル層に形成されている。ヒューズブロック３１を構成するヒューズ片ＦＡ、ＦＢ、ＦＡ０〜ＦＡｎ及びＦＡ０Ｂ〜ＦＡｎＢは、ヒューズ露出窓７７を介して外部に露出して互いに並置されている。ヒューズ片ＦＡ、ＦＢ、ＦＡ０〜ＦＡｎ、ＦＡ０Ｂ〜ＦＡｎＢをレーザー光の照射によって選択的に切断できるように、電源配線４１と電源配線５１とは間隔Ｗ１だけ互いに離れて、ヒューズ片の並置方向に沿って延在している。
【００４１】
第１メタル層及び／又は第２メタル層及び／又はポリシリコンに形成されているヒューズ片ＦＡ０〜ＦＡｎの各々の一端は、図３において四角（□）形状で示されるビアを介して、第３メタル層に形成されている電源配線５１に接続されている。第１メタル層及び／又は第２メタル層に形成されているＦＡ０Ｂ〜ＦＡｎＢの各々の一端は、第１メタル層に形成されたＶＳＳ接続用配線７５に接続されている。ＶＳＳ接続用配線７５は、ヒューズ片ＦＡ、ＦＢ、ＦＡ０〜ＦＡｎ及びＦＡ０Ｂ〜ＦＡｎＢの周囲を囲むように形成されており、図３において四角（□）形状で示されるビアを介して、第３メタル層に形成されている電源配線４１に接続されている。ヒューズ片ＦＡ０とＦＡ０Ｂとは、第１メタル層又は第２メタル層において、それぞれ互いに接続されている。ヒューズ片ＦＡ１とＦＡｎ１、・・・、ＦＡｎとＦＡｎＢについても同様である。ヒューズ片ＦＡ０とＦＡ０Ｂ、・・・、ＦＡｎとＦＡｎＢの各接続点からは、第２メタル層において、端子Ａ０、・・・、Ａｎが引き出されている。
【００４２】
第１メタル層及び第２メタル層に形成されているトランジスタ７０のソース端子を構成するパターンは、第３メタル層に形成されている電源配線５１にビアを介して接続されている。トランジスタ７０のドレイン端子を構成するパターンはヒューズ片ＦＡに接続されている。ヒューズ片ＦＡに接続されているヒューズ片ＦＢからは、第２メタル層において、端子Ｂが引き出されている。
【００４３】
付加パターン８１は、第２メタル層に形成されている。付加パターン８１の一端は、ビア８１ａを介して、第３メタル層に形成されている電源配線４１に接続されている。換言すれば、付加パターン８１は、電源配線４１と同電位すなわちＶＳＳ電位に接続されている。付加パターン８１は、ヒューズブロック３１を回避するように例えばＬ字型に形成されている。付加パターン８１は、電源配線４１との接続位置からヒューズ露出窓７７を回避して、ゲートアレイ１０（図３参照）の存在する側すなわち電源配線５１の存在する側に向かって延在している。また、図５に示すように付加パターン８１は、ゲートアレイ１０（図３参照）の長手方向に沿って延伸していることが好ましい。当該部分の少なくとも一部は、第３メタル層に形成されている電源配線５１とは、付加パターン８１の面に垂直な方向に互いに重なり合っているすなわち互いに重畳位置関係にあることが好ましい。これは、チップ１の面積を小さくできるので好ましい。
【００４４】
供給配線９１の一端は、付加パターン８１のうちの、ゲートアレイ１０（図３参照）とヒューズブロック３１との間に形成された部分に接続されている。供給配線９１の他端は、電源配線４２（図３参照）に対して同様に設けられた付加パターン８４（図３参照）に接続されている。かかる構成により、供給配線９１は、ヒューズブロック３１を横切ることなく、ヒューズブロック３１とヒューズブロック３４（図３参照）との間に設けられたゲートアレイ１０に対して、付加パターン８１の電位すなわちＶＳＳ電位を供給できる。
【００４５】
付加パターン８１を介してＶＳＳ電位を供給する際の電位の上昇を抑制してゲートアレイ１０の誤動作を防止するする観点からは、付加パターン８１の幅は広い方が好ましい。付加パターン８１の幅は、例えばＶＳＳ接続用配線７５の幅よりも広い方が好ましい。付加パターン８１の抵抗値を比較的低くできるからである。
【００４６】
なお、図５においては、供給配線９１のみを図示しているが、実際には図示せぬ複数の供給配線が更に設けられている。ヒューズブロック３２〜３６の各々も、ヒューズブロック３１と同様のレイアウトである。
【００４７】
上記したように、本実施例の半導体記憶装置１においては、ゲートアレイ１０から見てヒューズブロック３１よりも遠い位置に形成された電源配線４１からゲートアレイ１０とヒューズブロック３１との間の位置までの区間に亘ってヒューズブロック３１を回避するように付加パターン８１を設け、付加パターン８１に接続された供給配線９１からゲートアレイ１０のトランジスタ（図示せず）に対してＶＳＳ電位を供給する。
【００４８】
かかる構成によれば、省スペースが達成できて、従来よりも多くの論理回路２１〜２６及びヒューズブロック３１〜３６を設けることができる。これによって、メモリ容量の増加に伴って論理回路やヒューズブロックの数が増加した場合においても、半導体記憶装置１の大型化によるコストの増加を防ぐことができる。電源配線４１と電源配線５１との間に設けられたヒューズブロック３１〜３３を構成するヒューズ、及び電源配線４２と電源配線５２との間に設けられたヒューズブロック３４〜３６を構成するヒューズをレーザー光の照射によって切断するに際して支障もない。
【００４９】
また、仮に、供給配線９１を付加パターン８１ではなく第１メタル層に形成されたＶＳＳ接続用配線７５に直接接続した場合には、比較的細い配線であるＶＳＳ接続用配線７５の抵抗値が高いことから、ゲートアレイ１０の動作時にＶＳＳ電位が高くなり、動作スピードの低下や誤動作の問題が生じ得る。また、仮に、第２メタル層及び第３メタル層が例えば銅又はアルミからなり、第１メタル層が例えば銅よりも抵抗率の高いタングステンからなる場合に、供給配線９１を第１メタル層に形成されたＶＳＳ接続用配線７５に直接接続したときにも、ＶＳＳ接続用配線７５の抵抗値が高いことから同様の問題が生じ得る。これに対して、本実施例の半導体記憶装置１においては、供給配線９１を、比較的配線幅が太く抵抗値が小さい付加パターン８１に接続しているので、ＶＳＳ電位が高くならず、かかる問題は生じない。
【００５０】
なお、本実施例における付加パターン８１の一端は、電源配線４１に接続されているが、ＶＳＳ配線４０に接続されていても良い。付加パターン８２〜８６についても同様である。
【００５１】
本実施例においては、付加パターン８１〜８６はヒューズブロック毎に設けられているが、付加パターンは、必ずしもヒューズブロック毎に１つ設ける必要はなく、複数のヒューズブロック毎に１つ設けるようにしても良い。更に単一のパターンとしても良い。要するに、ヒューズブロックに電源供給する一対の電源配線の一方に接続し且つ他方の電源配線の近傍に延在する付加パターンであれば良い。
【００５２】
更に、付加パターン８１は、供給配線９１の形成層を工夫すれば必ずしも必要ない。要するに、本発明においては、ヒューズブロックの配置のためにゲートアレイ１０の近傍のスペースを活用したのである。
【符号の説明】
【００５３】
１ 半導体記憶装置
３ チップ
５、６ メモリセルアレイ
１０ ゲートアレイ
２１〜２６ 論理回路
３１〜３６ ヒューズブロック
４０ ＶＳＳ配線
５０ ＶＤＤ配線
４１〜４６、５１〜５６ 電源配線
６０−１〜６０−ｎ、６５−１〜６５−ｎ 供給配線
７０ トランジスタ
７５ ＶＳＳ接続用配線
８１〜８６ 付加パターン
９１〜９３ 供給配線
ＦＡ、ＦＢ、ＦＡ０〜ＦＡｎ、ＦＡ０Ｂ〜ＦＡｎＢ ヒューズ片
Ｂ、Ａ０〜Ａｎ 端子
【技術分野】
【０００１】
本発明は、不良メモリセルの代替セルを選択するために選択的に切断自在な複数のヒューズ片を各々が含むヒューズブロックを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
不良メモリセルの代替セルを選択するためのヒューズブロックを備えた半導体記憶装置が従来より知られている（特許文献１）。
【０００３】
図１は、特許文献１の半導体記憶装置とは形態が異なるものの、ヒューズブロックを備えた従来の半導体記憶装置１を表わす図である。メモリセルアレイ５とメモリセルアレイ６との間には、ゲートアレイ１０が設けられている。ゲートアレイ１０とメモリセルアレイ５との間には、論理回路２１、ヒューズブロック３１及び３２が一列に並んで配置されている。ゲートアレイ１０とメモリセルアレイ６との間には、論理回路２２、ヒューズブロック３３及び３４が一列に並んで配置されている。なお、実際には、図示せぬ複数のヒューズブロックが更に並んで配置されている。
【０００４】
ヒューズブロック３１〜３４の各々は、例えば、メモリセルアレイ５及び６を構成するメモリセルのうちの不良メモリセル（図示せず）の不良メモリアドレスを記憶するための複数のヒューズ片（図示せず）からなるブロックであり、レーザー光の照射によって当該ヒューズ片を選択的に切断することによって得られる切断態様によって不良メモリセルに対応する不良メモリアドレスを記憶できる。
【０００５】
論理回路２１及び２２の各々は、例えば、ヒューズブロック３１〜３４の各々によって設定されている不良メモリアドレスと、外部からのメモリアクセス信号が示すメモリアドレスとが一致した場合に、当該不良メモリアドレスに対応する１つの予備メモリセル（図示せず）を選択する回路である。
【０００６】
ゲートアレイ１０と、論理回路２１、２２及びヒューズブロック３１〜３４との間には、ゲートアレイ１０についての専用の電源配線すなわちＶＳＳ供給用の電源配線４１及び４２とＶＤＤ供給用の電源配線５１及び５２が設けられている。また、論理回路２１、２２及びヒューズブロック３１〜３４上には、これらの論理回路及びヒューズブロックについての専用の電源配線すなわちＶＳＳ供給用の電源配線４３及び４４とＶＤＤ供給用の電源配線５３及び５４と、が設けられている。
【０００７】
また、ゲートアレイ１０を構成するトランジスタ（図示せず）に対してＶＳＳ電位を供給する供給配線６０−１〜６０−ｎ（ｎは２以上の整数）、及びＶＤＤ電位を供給する供給配線６５−１〜６５−ｎが設けられている。供給配線６０−１〜６０−ｎの各々の一端は電源配線４１に接続され、他端は電源配線４２に接続されている。供給配線６５−１〜６５−ｎの各々の一端は電源配線５１に接続され、他端は電源配線５２に接続されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３０９９８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、近年、メモリセルアレイの大容量化に伴って論理回路やヒューズブロックが多数必要となっており、論理回路とヒューズブロックとを図１に示す如くゲートアレイ１０の両側に一列ずつ並べて配置することが困難になった。
【００１０】
そこで、図２に示す如く、ゲートアレイ１０についての専用の電源配線４１、４２、５１及び５２の外側に、論理回路２１〜２６とヒューズブロック３１〜３６とを互いに異なる列に並べて配置することが考えられる。しかしながら、かかる構成とした場合には、論理回路２１〜２６に対してＶＳＳ及びＶＤＤを供給する４本の電源配線４５、４６、５５及び５６を設けるための領域が更に必要となってしまい、従来よりも半導体記憶装置１のサイズが大きくなってしまうという問題があった。
【００１１】
本発明は上記した如き問題点に鑑みてなされたものであって、省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明による半導体記憶装置は、複数のメモリセルからなるメモリセルアレイと、電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、前記メモリセルの１つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの１つを選択する選択回路と、電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、前記複数のヒューズブロックは、前記ゲートアレイの近傍において縦列に配置され、前記電源配線と前記接地配線とは、前記ヒューズ片の並置方向に沿って延在しており、前記電源配線及び前記接地配線のうちの、前記ゲートアレイから遠い側の配線と同電位に接続され且つ前記ヒューズ露出窓を回避する付加パターンと、前記付加パターンの電位を前記ゲートアレイに供給する供給配線と、を含むことを特徴とする。
【００１３】
また、本発明による半導体記憶装置は、複数のメモリセルからなるメモリセルアレイと、電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、前記メモリセルの１つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの１つを選択する複数の選択回路と、電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、前記複数の選択回路は、前記ゲートアレイの近傍において縦列に配置され、前記複数のヒューズブロックは、前記複数の選択回路と前記ゲートアレイとの間に縦列に配置され、前記電源配線と前記接地配線とは、前記複数の選択回路と前記ゲートアレイとの間において前記ヒューズ片の並置方向に沿って延在しており、前記ゲートアレイは、前記電源配線から前記電源電位の供給を受け且つ前記接地配線から前記接地電位の供給を受けることを特徴とする。
【発明の効果】
【００１４】
本発明による半導体記憶装置によれば、省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる。
【図面の簡単な説明】
【００１５】
【図１】従来の半導体記憶装置の平面図である。
【図２】従来の別の半導体記憶装置の平面図である。
【図３】本発明の実施例である半導体記憶装置の平面図である。
【図４】図３の半導体記憶装置に設けられたヒューズブロックの回路構成を示す回路図である。
【図５】１つのヒューズブロックと、その周辺の回路パターンのレイアウト図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１７】
図３は本発明の実施例である半導体記憶装置１の平面図である。半導体記憶装置１は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリである。
【００１８】
チップ３の両側には、複数のメモリセル（図示せず）からなるメモリセルアレイ５とメモリセルアレイ６とが設けられている。メモリセルアレイ５とメモリセルアレイ６との間には、ゲートアレイ１０が設けられている。ゲートアレイ１０は、メモリセルアレイ５及び６を構成するメモリセル（図示せず）への書き込み制御や、メモリセルからのデータ読み出しの際に誤り訂正符号（ＥＣＣ：Error Correcting Code）を用いたエラー訂正等の処理を行うことができるように構成されている。ゲートアレイ１０は、電源電位ＶＤＤ及び接地電位ＶＳＳの供給を受けて動作するデータ処理回路を含み、当該回路によって書き込み制御エラー訂正等の処理を行う。
【００１９】
ゲートアレイ１０とメモリセルアレイ５との間には、論理回路２１〜２３が縦列に配置されている。また、ゲートアレイ１０と論理回路２１〜２３の列との間には、ヒューズブロック３１〜３３が縦列に配置されている。
【００２０】
ゲートアレイ１０とメモリセルアレイ６との間には、論理回路２４〜２６が縦列に配置されている。また、ゲートアレイ１０と論理回路２４〜２６の列との間には、ヒューズブロック３４〜３６が縦列に配置されている。なお、実際には、更なる複数の論理回路及び複数のヒューズブロック（図示せず）が同様に配置され得る。
【００２１】
ヒューズブロック３１〜３６の各々は、例えば、メモリセルアレイ５及び６を構成するメモリセルのうちの不良メモリセル（図示せず）のメモリアドレス（以下、不良メモリアドレスと称する）を記憶するための複数のヒューズ片（図４参照）を含むブロックであり、レーザー光の照射による当該ヒューズ片の選択的な切断の態様によって不良メモリアドレスを記憶できる。また、ヒューズブロック３１〜３６の各々は、例えば、メモリセルアレイ５及び６の内部電流や内部電圧のトリミングデータを記憶するためにも用いることができる。
【００２２】
論理回路２１〜２６の各々は、メモリアクセス信号が示すメモリアドレスが、ヒューズブロック３１〜３６の各々によって設定されている不良メモリアドレスのうちの１つと同じである場合には、当該不良メモリアドレスに対応する不良メモリセル（図示せず）に替えて、メモリセルアレイ５及び６に含まれる予備メモリセル（図示せず）のうちの１つを選択する回路（以下、選択回路とも称する）である。メモリアクセス信号が示すメモリアドレスが、ヒューズブロック３１〜３６の各々によって設定されている不良メモリアドレスのいずれにも一致しない場合には、論理回路２１〜２６の各々は、当該メモリアクセス信号が示すメモリアドレスに対応する１つのメモリセルを選択する。また、論理回路２１〜２６の各々は、ヒューズブロック３１〜３６の各々によって設定されているトリミングデータに従ってメモリセルアレイ５及び６の内部電流や内部電圧を制御するために用いられることもできる。
【００２３】
ヒューズブロック３１〜３６上には、ゲートアレイ１０及びヒューズブロック３１〜３６の各々に対してＶＤＤ電位及びＶＳＳ電位を供給する電源配線すなわちＶＳＳ供給用の電源配線４１及び４２とＶＤＤ供給用の電源配線５１及び５２が設けられている。電源配線４１、４２、５１及び５２の各々は、ゲートアレイ１０とヒューズブロック３１〜３６の共用の電源配線である。換言すれば、ゲートアレイ１０とヒューズブロック３１〜３３とが電源配線４１及び５１を共用し、ゲートアレイ１０とヒューズブロック３４〜３６とが電源配線４２及び５２を共用している。
【００２４】
電源配線４１と電源配線５１とは間隔Ｗ１だけ互いに離れて並置して配線されている。ヒューズブロック３１〜３３を構成するヒューズ片（図５参照）が電源配線４１と電源配線５１との間に設けられており、ヒューズ露出窓７７（図５参照）を介してレーザー光を照射することによって当該ヒューズ片を選択的に切断する際の妨げとならない分の間隔Ｗ１を確保している。同様に、電源配線４２と電源配線５２とも間隔Ｗ１だけ互いに離れて並置されて配線されている。
【００２５】
論理回路２１〜２６上には、論理回路２１〜２６の各々に対してＶＤＤ電位及びＶＳＳ電位を供給する電源配線すなわちＶＳＳ供給用の電源配線４３及び４４とＶＤＤ供給用の電源配線５３及び５４が設けられている。電源配線４１〜４４の各々は、ＶＳＳ配線４０に接続されている。電源配線５１〜５４の各々は、ＶＤＤ配線５０に接続されている。
【００２６】
論理回路２１〜２６及びヒューズブロック３１〜３６と、電源配線４１、４２、５１及び５２とは、互いに異なる層に形成されている。論理回路２１〜２６及びヒューズブロック３１〜３６は、例えば第１メタル層や第２メタル層（図５参照）に形成され、電源配線４１、４２、５１及び５２は、例えば第３メタル層（図５参照）に形成される。第１メタル層、第２メタル層及び第３メタル層は、例えば銅やタングステンなどの金属からなる層である。
【００２７】
ゲートアレイ１０を構成するデータ処理回路（図示せず）に対してＶＳＳ電位を供給する供給配線６０−１〜６０−ｎ（ｎは２以上の整数）、及びＶＤＤ電位を供給する供給配線６５−１〜６５−ｎが設けられている。供給配線６０−１〜６０−ｎの各々の一端は電源配線４１に接続され、他端は電源配線４２に接続されている。供給配線６５−１〜６５−ｎの各々の一端は電源配線５１に接続され、他端は電源配線５２に接続されている。
【００２８】
ＶＳＳ電位供給用の供給配線６０−１〜６０−ｎについては、ヒューズブロック３１〜３６を跨ぐ部分には設けられない。仮に、かかる部分に供給配線６０−１〜６０−ｎを設けた場合には、ヒューズブロック３１〜３６を構成するヒューズ片（図５参照）をレーザー光の照射によって切断する際の妨げとなるからである。
【００２９】
付加パターン８１は、その一端が電源配線４１に接続されており、ヒューズブロック３１を構成するヒューズ露出窓７７（図５参照）を回避してゲートアレイ１０の側まで引き伸ばされた例えばＬ字型のパターンである。付加パターン８１が例えば第２メタル層（図５参照）に形成された場合には、付加パターン８１の一端は、第３メタル層（図示せず）に形成された電源配線４１に対してビア（図５参照）を介して接続されている。
【００３０】
図３においては、見やすさのために、付加パターン８１の形成位置と電源配線５１の形成位置とをずらして描いているが、実際には後述の図５に示されるように、第２メタル層に形成された付加パターン８１と、第３メタル層に形成された電源配線５１とが互いに重なり合う位置すなわち重畳位置に形成されている。付加パターン８２〜８６の各々も同様に形成されている。
【００３１】
供給配線９１は、ゲートアレイ１０を構成するトランジスタ（図示せず）のうちの、ヒューズブロック３１とヒューズブロック３４との間に設けられたトランジスタ（図示せず）に対してＶＳＳ電位を供給する配線である。供給配線９１の一端は、付加パターン８１のうちの、ゲートアレイ１０とヒューズブロック３１のヒューズ露出窓７７（図５参照）との間に形成された部分に接続され、他端は付加パターン８４のうちの、ゲートアレイ１０側に引き延ばされた部分に接続されている。
【００３２】
かかる構成により、供給配線９１は、ヒューズブロック３１のヒューズ露出窓７７（図５参照）及びヒューズブロック３４のヒューズ露出窓７７（図示せず）を横切ることなく、ヒューズブロック３１とヒューズブロック３４との間に設けられたトランジスタ（図示せず）に対してＶＳＳ電位を供給できる。供給配線９２及び９３の各々も同様に形成されている。
【００３３】
なお、図３においては、ヒューズブロック３１とヒューズブロック３４との間に供給配線９１のみ、ヒューズブロック３２とヒューズブロック３５との間に供給配線９２のみ、ヒューズブロック３３とヒューズブロック３６との間に供給配線９３のみを図示しているが、実際には図示せぬ複数の供給配線が更に設けられる。
【００３４】
図４は、ヒューズブロック３１の回路構成を示す回路図である。ヒューズ片ＦＡ０とヒューズ片ＦＡ０Ｂとは互いに直列に接続されている。ヒューズ片ＦＡ０とヒューズ片ＦＡ０Ｂとの接続点からは端子Ａ０が引き出されている。ヒューズ片ＦＡ１とヒューズ片ＦＡ１Ｂ、・・・、ヒューズ片ＦＡｎとヒューズ片ＦＡｎＢの各対についても同様にそれぞれ直列接続されている。また、これらの各接続点からは端子Ａ１、・・・、Ａｎがそれぞれ引き出されている。
【００３５】
ヒューズ片ＦＡ０とヒューズ片ＦＡ０Ｂ、・・・、ヒューズ片ＦＡｎとヒューズ片ＦＡｎＢの各対は互いに並列に接続されている。ヒューズ片ＦＡ０、・・・、ＦＡｎの各々には、トランジスタ７０及びヒューズ片ＦＡを介してＶＤＤ電位が供給される。ヒューズ片ＦＡ０、・・・、ＦＡｎの各々へのＶＤＤ電位の供給は、図３に示される電源配線５１から供給される。トランジスタ７０は、ＰチャネルＭＯＳトランジスタである。ヒューズ片ＦＡ０Ｂ〜ＦＡｎＢの一端はＶＳＳ電位に接続されている。ヒューズ片ＦＡ０Ｂ〜ＦＡｎＢへのＶＳＳ電位は、図３に示される電源配線４１から供給される。ヒューズ片ＦＡとヒューズ片ＦＢとは互いに直列に接続されており、ヒューズ片ＦＢからは端子Ｂが引き出されている。端子Ｂ、Ａ０〜Ａｎの各々の出力電位は、例えば論理回路２１（図１参照）に供給される。
【００３６】
端子Ａ０の出力電位を例えばローレベルすなわちＶＳＳ電位に設定する場合には、ヒューズ片ＦＡ０を切断する。端子Ａ０の出力電位を例えばハイレベルすなわちＶＤＤ電位に設定する場合には、ヒューズ片ＦＡ０Ｂを切断する。ヒューズ片ＦＡ１とヒューズ片ＦＡ１Ｂ、・・・、ヒューズ片ＦＡｎとヒューズ片ＦＡｎＢの各対についても同様に選択的にヒューズ切断することにより、ローレベル又はハイレベルの電位を設定できる。
【００３７】
各対についてローレベル又はハイレベルの電位を設定することにより、例えば、メモリセルアレイ５及び６を構成するメモリセルのうちの不良メモリセル（図示せず）の不良メモリアドレスや、メモリセルアレイ５及び６の内部電流や内部電圧のトリミングデータを設定できる。ヒューズブロック３２〜３６の各々も、ヒューズブロック３１と同様の構成である。
【００３８】
図５は、ヒューズブロック３１、電源配線４１及び５１、電源パターン８０の拡大レイアウト図である。半導体記憶装置１は、例えば第１メタル層、第２メタル層及び第３メタル層からなる３つの層を有する。
【００３９】
電源配線４１と電源配線５１とは、図１に示されるゲートアレイ１０に沿って互いに並置してレイアウトされている。電源配線４１及び５１は、第３メタル層に形成されている。電源配線４１は、図５に示されるヒューズブロック３１、図３に示されるゲートアレイ１０及びヒューズブロック３２、３３にＶＳＳ電位を供給する電源配線である。電源配線５１は、図５に示されるヒューズブロック３１、図３に示されるゲートアレイ１０及びヒューズブロック３２、３３にＶＤＤ電位を供給する電源配線である。図３に示されるように、電源配線４１の方が電源配線５１よりもゲートアレイ１０に遠い側にレイアウトされている。
【００４０】
電源配線４１と電源配線５１との間にはヒューズブロック３１が設けられている。ヒューズブロック３１は、第１メタル層及び第２メタル層に形成されている。ヒューズブロック３１を構成するヒューズ片ＦＡ、ＦＢ、ＦＡ０〜ＦＡｎ及びＦＡ０Ｂ〜ＦＡｎＢは、ヒューズ露出窓７７を介して外部に露出して互いに並置されている。ヒューズ片ＦＡ、ＦＢ、ＦＡ０〜ＦＡｎ、ＦＡ０Ｂ〜ＦＡｎＢをレーザー光の照射によって選択的に切断できるように、電源配線４１と電源配線５１とは間隔Ｗ１だけ互いに離れて、ヒューズ片の並置方向に沿って延在している。
【００４１】
第１メタル層及び／又は第２メタル層及び／又はポリシリコンに形成されているヒューズ片ＦＡ０〜ＦＡｎの各々の一端は、図３において四角（□）形状で示されるビアを介して、第３メタル層に形成されている電源配線５１に接続されている。第１メタル層及び／又は第２メタル層に形成されているＦＡ０Ｂ〜ＦＡｎＢの各々の一端は、第１メタル層に形成されたＶＳＳ接続用配線７５に接続されている。ＶＳＳ接続用配線７５は、ヒューズ片ＦＡ、ＦＢ、ＦＡ０〜ＦＡｎ及びＦＡ０Ｂ〜ＦＡｎＢの周囲を囲むように形成されており、図３において四角（□）形状で示されるビアを介して、第３メタル層に形成されている電源配線４１に接続されている。ヒューズ片ＦＡ０とＦＡ０Ｂとは、第１メタル層又は第２メタル層において、それぞれ互いに接続されている。ヒューズ片ＦＡ１とＦＡｎ１、・・・、ＦＡｎとＦＡｎＢについても同様である。ヒューズ片ＦＡ０とＦＡ０Ｂ、・・・、ＦＡｎとＦＡｎＢの各接続点からは、第２メタル層において、端子Ａ０、・・・、Ａｎが引き出されている。
【００４２】
第１メタル層及び第２メタル層に形成されているトランジスタ７０のソース端子を構成するパターンは、第３メタル層に形成されている電源配線５１にビアを介して接続されている。トランジスタ７０のドレイン端子を構成するパターンはヒューズ片ＦＡに接続されている。ヒューズ片ＦＡに接続されているヒューズ片ＦＢからは、第２メタル層において、端子Ｂが引き出されている。
【００４３】
付加パターン８１は、第２メタル層に形成されている。付加パターン８１の一端は、ビア８１ａを介して、第３メタル層に形成されている電源配線４１に接続されている。換言すれば、付加パターン８１は、電源配線４１と同電位すなわちＶＳＳ電位に接続されている。付加パターン８１は、ヒューズブロック３１を回避するように例えばＬ字型に形成されている。付加パターン８１は、電源配線４１との接続位置からヒューズ露出窓７７を回避して、ゲートアレイ１０（図３参照）の存在する側すなわち電源配線５１の存在する側に向かって延在している。また、図５に示すように付加パターン８１は、ゲートアレイ１０（図３参照）の長手方向に沿って延伸していることが好ましい。当該部分の少なくとも一部は、第３メタル層に形成されている電源配線５１とは、付加パターン８１の面に垂直な方向に互いに重なり合っているすなわち互いに重畳位置関係にあることが好ましい。これは、チップ１の面積を小さくできるので好ましい。
【００４４】
供給配線９１の一端は、付加パターン８１のうちの、ゲートアレイ１０（図３参照）とヒューズブロック３１との間に形成された部分に接続されている。供給配線９１の他端は、電源配線４２（図３参照）に対して同様に設けられた付加パターン８４（図３参照）に接続されている。かかる構成により、供給配線９１は、ヒューズブロック３１を横切ることなく、ヒューズブロック３１とヒューズブロック３４（図３参照）との間に設けられたゲートアレイ１０に対して、付加パターン８１の電位すなわちＶＳＳ電位を供給できる。
【００４５】
付加パターン８１を介してＶＳＳ電位を供給する際の電位の上昇を抑制してゲートアレイ１０の誤動作を防止するする観点からは、付加パターン８１の幅は広い方が好ましい。付加パターン８１の幅は、例えばＶＳＳ接続用配線７５の幅よりも広い方が好ましい。付加パターン８１の抵抗値を比較的低くできるからである。
【００４６】
なお、図５においては、供給配線９１のみを図示しているが、実際には図示せぬ複数の供給配線が更に設けられている。ヒューズブロック３２〜３６の各々も、ヒューズブロック３１と同様のレイアウトである。
【００４７】
上記したように、本実施例の半導体記憶装置１においては、ゲートアレイ１０から見てヒューズブロック３１よりも遠い位置に形成された電源配線４１からゲートアレイ１０とヒューズブロック３１との間の位置までの区間に亘ってヒューズブロック３１を回避するように付加パターン８１を設け、付加パターン８１に接続された供給配線９１からゲートアレイ１０のトランジスタ（図示せず）に対してＶＳＳ電位を供給する。
【００４８】
かかる構成によれば、省スペースが達成できて、従来よりも多くの論理回路２１〜２６及びヒューズブロック３１〜３６を設けることができる。これによって、メモリ容量の増加に伴って論理回路やヒューズブロックの数が増加した場合においても、半導体記憶装置１の大型化によるコストの増加を防ぐことができる。電源配線４１と電源配線５１との間に設けられたヒューズブロック３１〜３３を構成するヒューズ、及び電源配線４２と電源配線５２との間に設けられたヒューズブロック３４〜３６を構成するヒューズをレーザー光の照射によって切断するに際して支障もない。
【００４９】
また、仮に、供給配線９１を付加パターン８１ではなく第１メタル層に形成されたＶＳＳ接続用配線７５に直接接続した場合には、比較的細い配線であるＶＳＳ接続用配線７５の抵抗値が高いことから、ゲートアレイ１０の動作時にＶＳＳ電位が高くなり、動作スピードの低下や誤動作の問題が生じ得る。また、仮に、第２メタル層及び第３メタル層が例えば銅又はアルミからなり、第１メタル層が例えば銅よりも抵抗率の高いタングステンからなる場合に、供給配線９１を第１メタル層に形成されたＶＳＳ接続用配線７５に直接接続したときにも、ＶＳＳ接続用配線７５の抵抗値が高いことから同様の問題が生じ得る。これに対して、本実施例の半導体記憶装置１においては、供給配線９１を、比較的配線幅が太く抵抗値が小さい付加パターン８１に接続しているので、ＶＳＳ電位が高くならず、かかる問題は生じない。
【００５０】
なお、本実施例における付加パターン８１の一端は、電源配線４１に接続されているが、ＶＳＳ配線４０に接続されていても良い。付加パターン８２〜８６についても同様である。
【００５１】
本実施例においては、付加パターン８１〜８６はヒューズブロック毎に設けられているが、付加パターンは、必ずしもヒューズブロック毎に１つ設ける必要はなく、複数のヒューズブロック毎に１つ設けるようにしても良い。更に単一のパターンとしても良い。要するに、ヒューズブロックに電源供給する一対の電源配線の一方に接続し且つ他方の電源配線の近傍に延在する付加パターンであれば良い。
【００５２】
更に、付加パターン８１は、供給配線９１の形成層を工夫すれば必ずしも必要ない。要するに、本発明においては、ヒューズブロックの配置のためにゲートアレイ１０の近傍のスペースを活用したのである。
【符号の説明】
【００５３】
１ 半導体記憶装置
３ チップ
５、６ メモリセルアレイ
１０ ゲートアレイ
２１〜２６ 論理回路
３１〜３６ ヒューズブロック
４０ ＶＳＳ配線
５０ ＶＤＤ配線
４１〜４６、５１〜５６ 電源配線
６０−１〜６０−ｎ、６５−１〜６５−ｎ 供給配線
７０ トランジスタ
７５ ＶＳＳ接続用配線
８１〜８６ 付加パターン
９１〜９３ 供給配線
ＦＡ、ＦＢ、ＦＡ０〜ＦＡｎ、ＦＡ０Ｂ〜ＦＡｎＢ ヒューズ片
Ｂ、Ａ０〜Ａｎ 端子
【特許請求の範囲】
【請求項１】
複数のメモリセルからなるメモリセルアレイと、
電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、
前記メモリセルの１つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの１つを選択する選択回路と、
電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、
前記複数のヒューズブロックは、前記ゲートアレイの近傍において縦列に配置され、
前記電源配線と前記接地配線とは、前記ヒューズ片の並置方向に沿って延在しており、
前記電源配線及び前記接地配線のうちの、前記ゲートアレイから遠い側の配線と同電位に接続され且つ前記ヒューズ露出窓を回避する付加パターンと、
前記付加パターンの電位を前記ゲートアレイに供給する供給配線と、を含むことを特徴とする半導体記憶装置。
【請求項２】
前記付加パターンは、前記ゲートアレイに近い側の配線の近傍において延在していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のメタル層を含み、
前記付加パターンは、前記電源配線及び前記接地配線が形成されているメタル層とは別のメタル層に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記付加パターンは、前記電源配線及び前記接地配線のうちの前記ゲートアレイに近い側にある配線と互いに重畳位置関係にあることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記付加パターンは、前記ヒューズブロックの少なくとも１つ毎に設けられた複数のパターン片であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
複数のメモリセルからなるメモリセルアレイと、
電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、
前記メモリセルの１つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの１つを選択する複数の選択回路と、
電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、
前記複数の選択回路は、前記ゲートアレイの近傍において縦列に配置され、
前記複数のヒューズブロックは、前記複数の選択回路と前記ゲートアレイとの間に縦列に配置され、
前記電源配線と前記接地配線とは、前記複数の選択回路と前記ゲートアレイとの間において前記ヒューズ片の並置方向に沿って延在しており、
前記ゲートアレイは、前記電源配線から前記電源電位の供給を受け且つ前記接地配線から前記接地電位の供給を受けることを特徴とする半導体記憶装置。
【請求項７】
前記電源配線と前記接地配線とは、前記ヒューズ露出窓を避けて前記複数のヒューズブロック上に配置されることを特徴とする請求項６に記載の半導体記憶装置。
【請求項１】
複数のメモリセルからなるメモリセルアレイと、
電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、
前記メモリセルの１つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの１つを選択する選択回路と、
電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、
前記複数のヒューズブロックは、前記ゲートアレイの近傍において縦列に配置され、
前記電源配線と前記接地配線とは、前記ヒューズ片の並置方向に沿って延在しており、
前記電源配線及び前記接地配線のうちの、前記ゲートアレイから遠い側の配線と同電位に接続され且つ前記ヒューズ露出窓を回避する付加パターンと、
前記付加パターンの電位を前記ゲートアレイに供給する供給配線と、を含むことを特徴とする半導体記憶装置。
【請求項２】
前記付加パターンは、前記ゲートアレイに近い側の配線の近傍において延在していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のメタル層を含み、
前記付加パターンは、前記電源配線及び前記接地配線が形成されているメタル層とは別のメタル層に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記付加パターンは、前記電源配線及び前記接地配線のうちの前記ゲートアレイに近い側にある配線と互いに重畳位置関係にあることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記付加パターンは、前記ヒューズブロックの少なくとも１つ毎に設けられた複数のパターン片であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
複数のメモリセルからなるメモリセルアレイと、
電源配線及び接地配線に各々が接続され且つヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含み、前記ヒューズ片の選択的な切断の態様によって定まる不良メモリアドレスを各々が記憶する複数のヒューズブロックと、
前記メモリセルの１つへのアクセス信号が示すメモリアドレスと前記不良メモリアドレスとの比較に基づいて前記メモリセルの１つを選択する複数の選択回路と、
電源電位及び接地電位の供給を受けて前記選択回路によって選択されたメモリセルに対応するデータを処理するゲートアレイと、を含む半導体記憶装置であって、
前記複数の選択回路は、前記ゲートアレイの近傍において縦列に配置され、
前記複数のヒューズブロックは、前記複数の選択回路と前記ゲートアレイとの間に縦列に配置され、
前記電源配線と前記接地配線とは、前記複数の選択回路と前記ゲートアレイとの間において前記ヒューズ片の並置方向に沿って延在しており、
前記ゲートアレイは、前記電源配線から前記電源電位の供給を受け且つ前記接地配線から前記接地電位の供給を受けることを特徴とする半導体記憶装置。
【請求項７】
前記電源配線と前記接地配線とは、前記ヒューズ露出窓を避けて前記複数のヒューズブロック上に配置されることを特徴とする請求項６に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１３４３７９（Ｐ２０１２−１３４３７９Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８６１５２（Ｐ２０１０−２８６１５２）
【出願日】平成２２年１２月２２日（２０１０．１２．２２）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２２日（２０１０．１２．２２）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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