【課題】ビアヒューズ素子の径を小さくし、ビアヒューズ素子を低電流で溶断することが可能な半導体回路装置およびその製造方法を提供する。
【解決手段】一方向に配置された複数の配線層と、前記複数の配線層のうちの少なくとも２つの前記配線層の間に設けられたビアヒューズ素子と、前記複数の配線層の配置方向に直交する平面内において前記ビアヒューズ素子に隣接する穴と、前記穴内に設けられた貫通ビアとを備えた半導体回路装置。 （もっと読む）

【課題】抵抗体とヒューズ素子が並列に接続された半導体装置において、ヒューズ素子切断時に抵抗体への損傷がなく、抵抗体とヒューズ素子とを積層すること。
【解決手段】半導体基板上に第１の絶縁膜を介して形成された抵抗体を設け、抵抗体の上に第２の絶縁膜を介して形成された遮光層を設け、遮光層の上に第３の絶縁膜を介して形成されたヒューズ素子のヒューズ部を有し、抵抗体と遮光層とヒューズ部を重畳した半導体装置とする。 （もっと読む）

【課題】過電流に対して内部回路を保護する半導体集積回路装置を提供することを目的としている。
【解決手段】多層配線構造を有する半導体集積回路装置であって、半導体集積回路装置の内部にある内部回路と半導体集積回路装置の外部にある外部回路とを接続するために半導体集積回路装置の内部に設けられたパッドパターンにおいて、第１の配線層と、第１の配線層が形成されている層とは別の層に形成されている第２の配線層と、第１の配線層と第２の配線層を接続するビアと、を備え、第２の配線層にヒューズパターンが形成されており、ヒューズパターンを経由して内部回路と外部回路とを電気的に接続する。 （もっと読む）

【課題】レーザートリミングの際に半導体基板のダメージを極力抑えながら導電体を溶断することが可能な半導体装置を提供する。
【解決手段】半導体基板１０上にＬＯＣＯＳ絶縁膜１１を覆う第１の絶縁膜１２が形成され、第１の絶縁膜１２上には、ＬＯＣＯＳ絶縁膜１１の平坦部１１Ｆ上を通って、レーザートリミングにより溶断される導電体２０が形成されている。第１の絶縁膜１２及び導電体２０を覆って、ＬＯＣＯＳ絶縁膜１１の平坦部１１Ｆと重畳する領域内に凸レンズ状の凸部１３Ｃを有した第２の絶縁膜１３が形成されている。レーザートリミングの際、ＬＯＣＯＳ絶縁膜１１の平坦部１１Ｆの両側の傾斜部１１Ｓでは、レーザー光が半導体基板１０の表面に斜めに入射するように反射されるため、半導体基板１０のダメージを回避できる。また、第２の絶縁膜１３の凸部１３Ｃは、レーザー光を屈折させて導電体２０に集光させる。 （もっと読む）

【課題】チップ面積を増大させることなく、針ずれに起因する誤測定や誤検査を防止することができる、半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、内部回路と、内部回路と電気的に接続されるとともに、検査装置に接続された複数の探針がそれぞれ接触する複数のパッドを備える。少なくとも２つのパッド２ａ、２ｂの間に、当該２つのパッド２ａ、２ｂを電気的に接続するとともに、所定の電流を印加することにより、恒久的に、電気的に切断されるヒューズ素子４が設けられる。パッド２ａ、２ｂの間の抵抗値を測定することで、針ずれの有無を検知することができる。その後、ヒューズ素子を切断し、内部回路の検査が実施される。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】ランダム・アクセス電気的プログラム可能なｅヒューズＲＯＭを提供する。
【解決手段】１回プログラム可能な読み出し専用メモリ（ＯＴＰＲＯＭ）が、アグレッシブにスケール縮小された、シリサイド移動可能なｅヒューズの２次元配列において実施される。ワード・ライン選択は、Ｖ_ＤＤにおいて動作するデコード論理によって実施され、一方ビット・ライン・ドライブは、Ｖ_ＤＤとプログラミングのためのより高い電圧Ｖ_Ｐとの間でスイッチ切替えされる。ＯＴＰＲＯＭは、それゆえコストを加算することなしに他の技術と適合可能で、統合することができ、そして、ヒューズ・プログラミングの間、電圧降下を最小にする高電流経路の最適化をサポートする。プログラム可能参照を有する差動センス増幅器は、センス・マージンを改善するために使用され、個々のヒューズに設けられるセンス増幅器の代りに、ビット・ライン全体をサポートすることができる。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１１Ｐ上の半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられた下層側の誘電体膜２１６および上層側の導電体膜２１７と、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂと、導電体膜２１７と電気的に接続された電極２１５Ｃとを有する。駆動対象の記憶素子２１に対して、電極２１５Ｂ，２１５Ｃ間に所定の閾値以上の電圧Ｖ１を印加して、誘電体膜２１６の少なくとも一部分を絶縁破壊させて導電体膜２１７，半導体層２１３Ｎ間に電流を流し、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】銅を主成分とする配線層を有し、かつヒューズの切断によって特性の悪化を招くことのない半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、銅を主成分とするメタル配線３４と、メタル配線３４よりも上層に形成された最上層配線５と、メタル配線３４と最上層配線５との間を接続するためのプラグ９が形成されるプラグ形成層１０に少なくとも一部が形成され、銅以外の金属材料を主成分とする導電性材料で形成されたヒューズ膜４とを含む。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】電気ヒューズまたはアンチヒューズの保持特性を高める。
【解決手段】半導体装置１００は、半導体基板と、該半導体基板の上部に設けられた電気ヒューズ２００とを備える。電気ヒューズ２００は、直列に接続された第１のヒューズリンク２０２および第２のヒューズリンク２０４と、第１のヒューズリンク２０２の一端および他端にそれぞれ設けられた第１の電流流入／流出端子（第１の端子２０６）および第２の電流流入／流出端子（第２の端子２０８）と、第２のヒューズリンク２０４の一端および他端にそれぞれ設けられた第３の電流流入／流出端子（第２の端子２０８）および第４の電流流入／流出端子（第３の端子２１０）とを含む。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、半導体基板の上方に形成された半導体素子と、半導体素子の上方に形成された第１絶縁膜と、第１絶縁膜上に形成されたアルミニウム（Ａｌ）を含有する第１導電性膜よりなるヒューズ素子Ｆと、を有する。さらに、第１絶縁膜上に形成され、第１導電性膜よりなる第１配線と、第１配線上に形成された第２絶縁膜と、を有し、ヒューズ素子Ｆのプログラム領域は、第２絶縁膜に設けられた開口部ＯＡ１から露出している。また、ヒューズ素子Ｆのプログラム期間およびヒューズ素子にプログラムされたデータの読み出し期間以外の期間において、ヒューズ素子Ｆの両端を接地電位に維持する。例えば、ヒューズ素子Ｆの一端は、接地電位に接続され、他端は、スイッチング素子を介して接地電位に接続されている。 （もっと読む）

【課題】ヒューズ回路の２つの出力側にそれぞれ所期の論理値に設定された論理信号出力する。
【解決手段】ヒューズ回路１０は、電圧源ＶＤＤと、第１主電極、第２主電極、及び制御電極を有する第１及び第２のトランジスタＱ１１，Ｑ１２と、電圧源と第１のトランジスタのソースＳとの間に直列に配置される第１の電気ヒューズＲｆ１と、電圧源と第２のトランジスタのソースとの間に直列に配置される第２の電気ヒューズＲｆ２を備える。さらに、第１，第２の電力供給回路Ｑ１３，Ｑ１４と、第１及び第２のトランジスタのドレインＤ側から論理値出力を取り出す第１及び第２の出力Ｘ，Ｙを備える。 （もっと読む）

【課題】 省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供する。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。 （もっと読む）

【課題】ヒューズ配線を溶断する際に素子分離構造や半導体基板に与えるダメージを抑制することができる半導体装置を提供する。
【解決手段】半導体装置１は、半導体基板１０と、半導体基板の主面の面内方向に互いに離間するように形成された一対の電極１２Ａ，１２Ｂと、これら電極１２Ａ，１２Ｂを被覆し、上面に凹部１３ｃを有する下層絶縁膜１３と、凹部１３ｃに形成されたヒューズ配線２０Ｃと、下層絶縁膜１３及びヒューズ配線２０Ｃを被覆する層間絶縁膜２１と、層間絶縁膜２１上に形成され、ヒューズ配線２０Ｃの直上にレーザトリミング用の開口部１ｈを有する上層絶縁膜３１とを備える。 （もっと読む）

【課題】周辺部を損傷させずに、電流を供給することによって切断され得る電気ヒューズ構造を有する半導体装置を提供する。
【解決手段】電気ヒューズ１０は、電子回路とその電子回路のスペアとしての冗長回路との間に電気的に接続され、それらの回路が樹脂封止された後に、外部から電流が供給されることによって切断され得るものである。電気ヒューズ１０は、ファイン層中に設けられており、主配線１およびバリア膜３からなる。主配線１およびバリア膜３のそれぞれの線膨張係数は、その周辺に設けられている絶縁層２，４，および５のそれぞれの線膨張係数よりも大きい。また、主配線１およびバリア膜３のそれぞれの融点は、絶縁層２，４，および５のそれぞれの融点よりも低い。 （もっと読む）

【課題】半導体装置の製造方法において、ヒューズ層を覆う絶縁膜の膜厚を精度良く調整する。
【解決手段】半導体基板１０上の第２の層間絶縁膜１７上にヒューズ層１８Ｔが形成され、ヒューズ層１８Ｔは第３の層間絶縁膜２０で覆われる。第３の層間絶縁膜２０上には、キャップメタル２４に覆われたパッド電極２３が形成され、それらは第１及び第２のパッシベーション膜２５，２６に覆われる。次に、ヒューズ層１８Ｔ上で開口する第１のレジスト層２７をマスクとして、ヒューズ層１８Ｔ上で第２のパッシベーション膜２６から第３の絶縁膜の厚さ方向の途中までをエッチングする。その後、パッド電極２３上で開口する第２のレジスト層３０をマスクとして、パッド電極２３上で第１及び第２のパッシベーション膜２５，２６及びキャップメタル層２４をエッチングしてパッド電極２３の表面を露出する。その後、保護膜３２を形成する。 （もっと読む）

【課題】本発明は、工程を増やすこと無く、ヒューズカット時間を短縮することができる半導体装置を提供する。
【解決手段】半導体装置は、ヒューズ配線（１０）と、加熱用配線（２１、２２）とを具備し、ヒューズ配線（１０）と加熱配線（２１、２２）とに電圧を印加してヒューズ配線の溶断部を切断する。ヒューズ配線（１０）は、回路素子を形成する配線層と同じ層に形成され、電気的に切断されうる溶断部を備える。加熱用配線（２１、２２）は、回路素子を形成する配線層と同じ層のうちのヒューズ配線（１０）より上層の配線層に絶縁層を介して溶断部を複数回横断するように形成され、溶断部の配線幅より広い配線幅を有して溶断部を加熱する。 （もっと読む）

【課題】プログラミングの通電を必要最小限とすることができ、ヒューズヴィアの切断不良による論理回路の歩留りの低下も改善することができる半導体装置を提供する。
【解決手段】ヒューズヴィアの切断の要否が未定の部分にはヴィア切断型電気ヒューズ３が形成されており、切断の必要が確定している部分にはヒューズヴィアが省略されたヴィア切断型電気ヒューズ５が形成されている。 （もっと読む）

【課題】トリミング素子からのトリミング時の気化ガスの圧力によりトリミング素子の下部の層間絶縁膜にクラックが入るのを防止する。
【解決手段】層間絶縁膜２上にトリミング素子Ｔを形成する。トリミング素子Ｔの上を層間絶縁膜３ａで被覆する。トリミング素子Ｔの斜め上方領域の層間絶縁膜３ａ上にクラック誘導体Ｇを形成する。トリミング素子Ｔ及びクラック誘導体Ｇはレーザー光の照射領域に配置される。レーザー光を照射すると、トリミング素子Ｔの周辺及びクラック誘導体Ｇの周辺の層間絶縁膜３ａ等に重畳して広く延在する高温領域６が形成され、該高温化した層間絶縁膜３ａ等の剛性が低下する。その結果、トリミング素子Ｔの上辺のコーナー部に気化ガスの圧力がかかりやすくなり、トリミング素子Ｔの下辺のコーナー部にかかる気化ガスの圧力が小さくなるので、トリミング素子Ｔの下側の層間絶縁膜２のクラック５発生を防止できる。 （もっと読む）