ヒューズ回路
【課題】ヒューズ回路の２つの出力側にそれぞれ所期の論理値に設定された論理信号出力する。
【解決手段】ヒューズ回路１０は、電圧源ＶＤＤと、第１主電極、第２主電極、及び制御電極を有する第１及び第２のトランジスタＱ１１，Ｑ１２と、電圧源と第１のトランジスタのソースＳとの間に直列に配置される第１の電気ヒューズＲｆ１と、電圧源と第２のトランジスタのソースとの間に直列に配置される第２の電気ヒューズＲｆ２を備える。さらに、第１，第２の電力供給回路Ｑ１３，Ｑ１４と、第１及び第２のトランジスタのドレインＤ側から論理値出力を取り出す第１及び第２の出力Ｘ，Ｙを備える。
【解決手段】ヒューズ回路１０は、電圧源ＶＤＤと、第１主電極、第２主電極、及び制御電極を有する第１及び第２のトランジスタＱ１１，Ｑ１２と、電圧源と第１のトランジスタのソースＳとの間に直列に配置される第１の電気ヒューズＲｆ１と、電圧源と第２のトランジスタのソースとの間に直列に配置される第２の電気ヒューズＲｆ２を備える。さらに、第１，第２の電力供給回路Ｑ１３，Ｑ１４と、第１及び第２のトランジスタのドレインＤ側から論理値出力を取り出す第１及び第２の出力Ｘ，Ｙを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ回路に関し、特に電流切断型の電気ヒューズが所期の状態に溶断・切断されている否かを判定するものに関する。
【背景技術】
【０００２】
電気ヒューズは、半導体記憶装置の冗長回路として、また、Ａ−Ｄ変換器、Ｄ−Ａ変換器に使用される抵抗、コンデンサなどのトリミング、オペアンプのトリミングなどに使用される。たとえば半導体記憶装置では、その回路機能を実現するためにヒューズ素子を使用することが少なくない。ヒューズ素子には２つの形式が知られている。１つは、レーザ切断型であり、もう１つは電流切断型である。レーザ切断型は、パッケージングの前に工場でレーザによって処理するものであり、パッケージ後には処理できないというデメリットが生じる。一方、電流切断型はパッケージ後にプログラムすることができるというメリットが得られる。しかし、電流切断型には、金属材料が完全に切断されないという不具合が生じうる。なぜならば、電流切断型はトランジスタデコーダが必要とされ、このために溶融電流は制限されること、また、トランジスタデコーダに用いるたとえばＭＯＳトランジスタの閾値電圧Ｖｔの変動などのためヒューズを完全に切断することができなくなるからである。
【０００３】
特許文献１（特開平５―１２８８９１号公報）は、無駄な電力消費をなくし、半導体記憶装置の消費電力の低減化を図るとしている。
【０００４】
図１１は特許文献１、図６に示されたヒューズ回路を示す。ヒューズ回路は、電源線２５、接地線２６、ラッチ回路２７、ヒューズ３２、抵抗３３、コンデンサ３４，３５、出力端子３６，３７、ノード３８，３９を有する。電源線２５には電源電圧ＶＣＣが供給され、接地線２６の電位は接地電位ＧＮＤに維持される。ラッチ回路２７はｐＭＯＳトランジスタ２８，２９、ｎＭＯＳトランジスタ３０，３１で構成される。
【０００５】
ヒューズ３２の抵抗値ｒ３２と抵抗３３の抵抗値ｒ３３との間には、ヒューズ３２が切断されていない場合には、ｒ３２＜ｒ３３の関係に設定され、それぞれの大きさは、たとえば２ＫΩ及び４ＫΩであるとしている。
【０００６】
図１１に示す回路構成は、電源線２５と接地線２６との間に、ヒューズ３２、ｐＭＯＳトランジスタ２８、ｎＭＯＳトランジスタ３０をこの順に直列に接続する。また、電源線２５と接地線２６との間に、抵抗３３、ｐＭＯＳトランジスタ２９、ｎＭＯＳトランジスタ３１をこの順に直列に接続する。ｐＭＯＳトランジスタ２８及びｎＭＯＳトランジスタ３０のゲートＧをｐＭＯＳトランジスタ２９とｎＭＯＳトランジスタ３１の共通接続点、すなわちノード４１に接続する。ｐＭＯＳトランジスタ２９及びｎＭＯＳトランジスタ３１のゲートＧをｐＭＯＳトランジスタ２８とｎＭＯＳトランジスタ３０との共通接続点、すなわちノード４０に接続する。ヒューズ３２とｐＭＯＳトランジスタ２８との共通接続点、すなわちノード３８と接地線２６との間にコンデンサ３４を接続し、抵抗３３とｐＭＯＳトランジスタ２９との共通接続点、すなわちノード３９と接地線２６との間にコンデンサ３５を接続する。こうした回路構成では、ノード４０（出力端子３６）及びノード４１（出力端子３７）からヒューズ３２の切断の有無の情報を取り出す。
【０００７】
図１１に示す従来のヒューズ回路は、切断対象としているのはヒューズ３２のみであり、抵抗３３は切断の対象外であるため、出力端子３６，３７に出力される論理値のレベルはハイレベルかローレベルのどちらかに限定される。すなわち、出力端子３６に着目すると、ヒューズ３２の切断前の論理値はハイレベルに固定され、切断後の論理値はローレベルに限定されてしまう。したがって、ヒューズ３２の切断後に出力端子３６にハイレベルを出力するということはできない。このため、出力端子３６，３７に接続される各種各様の論理回路は限定される。
【０００８】
特許文献２（特開２０００―１８２３９３号公報）は、プログラム回路及び冗長アドレスデコーダを開示する。プログラム回路は、一対のトランジスタとそれに対応する一対の負荷素子を含むフリップフロップで構成され、一対の負荷素子の一方をプログラム手段として使用する。
【０００９】
図１２は特許文献２、図３に示されたプログラム回路に参照符号を一部加え、さらに一部変えて示す。
【００１０】
プログラム回路は、第１のフリップフリップを構成する一対のｐＭＯＳトランジスタｐ１，ｐ２、第２のフリップフロップを構成する一対のｎＭＯＳトランジスタｎ１，ｎ２、及び２個のヒューズＦａ，Ｆｂを有する。
【００１１】
ｎＭＯＳトランジスタｎ１のドレインＤは、ヒューズＦａを介して共通接続点Ａに、ｎＭＯＳトランジスタｎ２のドレインＤは、ヒューズＦｂを介して共通接続点Ｂにそれぞれ接続されている。ヒューズＦｂは、ヒューズＦａの切断前の抵抗値より大きく、切断後抵抗値より小さな抵抗値を有している。またヒューズＦｂは抵抗体により形成してもよく、例えば、２個のヒューズＦａからなるヒューズＦｂ１，Ｆｂ２としてもよいとしている。
【００１２】
図１２にはヒューズＦａ，Ｆｂが用意されるが、切断の対象となるのはヒューズＦａだけであり、ヒューズＦｂは切断の対象外である。
【００１３】
特許文献２によれば、ヒーズＦａが切断されていない場合には、共通接続点Ｂの電位が電源電圧ＶＤＤ、共通接続点Ａの電位がＧＮＤとなるとしている。一方、ヒューズＦａが切断されている場合には、共通接続点Ａの電位が電源電圧ＶＤＤ、共通接続点Ｂの電位はＧＮＤとなるとしている。
【００１４】
いずれにしても特許文献２においては、ヒューズＦａの切断前、及び切断後の共通接続点Ａ，Ｂの電位はハイレベルである電源電圧ＶＤＤか、またはローレベルである接地電位ＧＮＤのいずれか１つに限定されてしまう。
【００１５】
すなわち、切断対象となるのはヒューズＦａだけであるので、たとえばヒューズＦａの切断後においては、共通接続点Ａの電位は電源電圧ＶＤＤとほぼ同じレベルとなり、共通接続点Ｂの電位は接地電位ＧＮＤとほぼ同じレベルに限定されてしまう。言い換えれば、共通接続点Ａの電位をローレベルに、共通接続点Ｂの電位をハイレベルにそれぞれ設定することはできない。
【００１６】
特許文献３(特開２００２−２０８２９６号公報)は、低電源電圧でＣＭＯＳプロセスと両立するヒューズの状態を検出する差動電圧検出回路を開示する。
【００１７】
特許文献４(特開２００６−５９４２９号公報)は、第1の抵抗素子である電気ヒューズが溶断する前後の抵抗と第２の抵抗素子であるリファレンス抵抗との比較読み出しを行う半導体記憶装置において、内蔵するＭＯＳトランジスタの閾値電圧Ｖｔのばらつきや外乱ノイズ等の特性劣化要因に対する耐性の向上及び信頼性の向上を図るとしている。
【００１８】
図１３は特許文献４、図１０に示された半導体記憶装置の読み出し回路図を示す。なお、特許文献４は、特許文献３のファミリー特許に当たる米国特許６，３８４，６６４号公報を引用し、特許文献４によれば、特許文献４、図１０に示した図面は、米国特許６，３８４，６６４号公報の代表図面であるとしている。したがって、本書に示した図１３は、特許文献４、図１０に相当するとともに、米国特許公報６，３８４，６６４号に添付の図１にも相当していることを申し添える。
【００１９】
図１３には、電気ヒューズ１０１、リファレンス抵抗１０２、ＰＭＯＳトランジスタ１０５,１０６,１１２,１１３、ＮＭＯＳトランジスタ１０７,１０８,１０９，１１０，１１１、インバータ回路１１４，１１５、及びＮＯＲ回路１１６が示されている。
【００２０】
電源ＶＤＤＨと基準電位ＧＮＤの間に電気ヒューズ１０１とＮＭＯＳトランジスタ１０３、リファレンス抵抗１０２とＮＭＯＳトランジスタ１０４がそれぞれ配置されている。ＰＭＯＳトランジスタ１０５，１０６とＮＭＯＳトランジスタ１０７，１０８は、いわゆるクロスカップルされ、ＮＭＯＳトランジスタ１０７，１０８のソースＳにはＮＭＯＳトランジスタ１０９，１００のドレインＤがそれぞれ接続され、ＮＭＯＳトランジスタ１０９，１１０のソースＳと基準電位ＧＮＤとの間にＮＭＯＳトランジスタ１１１が配置されている。また、電源ＶＤＤＨとクロスカップルノードＮ３，Ｎ４との間にはＰＭＯＳトランジスタ１１２，１１３が配置され、クロスカップルノードＮ３，Ｎ４はそれぞれインバータ回路１１４，１１５に接続され、その出力／ＤＯ、ＤＯはＮＯＲ回路１１６に入力されており、ＮＯＲ回路１１６の出力信号ＲＥＡＤがＮＭＯＳトランジスタ１０３，１０４に入力されている。
【００２１】
図１３において、読み出し動作を行わないスタンバイ状態において、信号／ＲＥＡＤは“０”で、この信号／ＲＥＡＤが入力されるＮＭＯＳトランジスタ１１１はオフし、クロスカップルノードＮ３，Ｎ４はＰＭＯＳトランジスタ１１２，１１３により電源電圧ＶＤＤＨにプリチャージされている。インバータ回路１１４，１１５の出力／ＤＯ，ＤＯはともに“０”であり、ＮＯＲ回路１１６の出力ＲＥＡＤは“１”となってＮＭＯＳトランジスタ１０３，１０４はオン状態にある。このとき、電気ヒューズ１０１とリファレンス抵抗１０２にはＮＭＯＳトランジスタ１０３，１０４を介して電流が流れることで電圧降下が発生し、ノードＮ１，Ｎ２は電源電圧ＶＤＤＨから電圧降下分だけ低い中間電圧レベルとなり、中間電圧レベルがＮＭＯＳトランジスタ１０９，１１０のゲートにそれぞれ入力される。
【００２２】
読み出し動作が開始され、信号／ＲＥＡＤが“０”から“１”になると、ＰＭＯＳトランジスタ１１２，１１３はオフとなり、ＮＭＯＳトランジスタ１１１がオンとなる。このとき、ＮＭＯＳトランジスタ１０９，１１０は電源電圧ＶＤＤＨよりも低い中間電圧レベルをノードＮ１，Ｎ２からゲートに受けてともにオン状態にあるため、クロスカップルノードＮ３，Ｎ４はともにプリチャージレベル（電源電圧ＶＤＤＨ）から基準電位ＧＮＤに向かってディスチャージを開始する。
【００２３】
ディスチャージの速度はＮＭＯＳトランジスタ１０９，１１０のゲート電圧とデバイスサイズに依存する。例えば、電気ヒューズ１０１が溶断されていない場合は、電気ヒューズ１０１による電圧降下はリファレンス抵抗１０２による電圧降下より小さい。このため、ノードＮ１をゲート入力とするＮＭＯＳトランジスタ１１０のほうが電流能力は高くなり、ノードＮ３がより速くディスチャージされてノードＮ３とＮ４には微小な電圧差が発生する。この微小電圧差を増幅して最終的にノードＮ３は“０”、ノードＮ４は“１”の電圧レベルとなる。
【００２４】
インバータ１１４，１１５の出力は、スタンバイ状態時においてはノードＮ３，Ｎ４は電源電圧ＶＤＤＨにプリチャージされて“０”であったが、読み出し動作により、ノードＮ３，Ｎ４に伝達されたノードＮ１，Ｎ２の電圧差が比較・増幅されると、ノードＮ３は“０”、ノードＮ４は“１”となるため、出力／ＤＯが“１”、出力ＤＯが“０”となる。よって、出力／ＤＯ、ＤＯが入力されるＮＯＲ回路１１６の出力ＲＥＡＤは“１”から“０”になってＮＭＯＳトランジスタ１０３，１０４はオフとなり、中間電圧レベルにあったノードＮ１，Ｎ２は電気ヒューズ１０１，リファレンス抵抗１０２を介して電源電圧ＶＤＤＨと同じレベルになる。
【００２５】
このようにＮＭＯＳトランジスタ１０３，１０４は、電源投入から読み出し動作が始まるまでは出力ＲＥＡＤが“１”でオン状態にあり、ノードＮ１，Ｎ２には抵抗値に応じた中間レベルの電圧が発生しているが、読み出し動作が開始され、ノードＮ１，Ｎ２の電圧差の比較・増幅動作が完了すると、その結果がフィードバックされてＮＭＯＳトランジスタ１０３，１０４はオフとなり、ノードＮ１，Ｎ２はともに電源電圧ＶＤＤＨとほぼ同じレベルになる。
【００２６】
図１３に示した半導体記憶装置の読み出し回路では、電気ヒューズ１０１の抵抗値とリファレンス抵抗１０２の抵抗値とに応じて発生する中間電圧レベルがノードＮ１，Ｎ２を介してＮＭＯＳトランジスタ１０９，１１０のゲートに入力されている。例えばＭＯＳトランジスタの閾値電圧Ｖｔのばらつきが大きい製造プロセスで形成された場合や、読み出し動作時に外的ノイズが印加された場合、ノードＮ３，Ｎ４が電源電圧ＶＤＤＨからともにディスチャージされて微小電圧が発生し、電圧さに基づき増幅が開始される過程において、データの誤ラッチが発生して読み出し不具合を生じてしまうことが危惧される。
【００２７】
また、図１３に示す半導体記憶装置の読み出し回路は、電気ヒューズ１０１は、ＮＭＯＳトランジスタ１０３側に配置しているため、電気ヒューズ１０１を切断する前と、した後の電位レベルの変化はトランジスタ１０３側すなわちノードＮ１にしか取り出すことができないという不具合が生じる。
【００２８】
なお、特許文献４、段落００８０を参照すると、リファレンス抵抗１０２を電気ヒューズ１０１と同じ材料、形状のものを複数直列に接続して形成すると、面積は若干大きくなるものの、プロセスばらつき等に対して十分にマージンのある抵抗設定が可能となる旨示唆する。しかし、特許文献４においても、特許文献１，特許文献２と同様に、リファレンス抵抗１０２を電気ヒューズ１０１と同様に切断の対象とすることまでは何ら示唆も開示もしていない。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開平５−１２８８９１号公報
【特許文献２】特開２０００−１８２３９３号公報
【特許文献３】特開２００２−２０８２９６号公報
【特許文献４】特開２００６−５９４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
本発明の課題は、上記に鑑み、ヒューズ回路の２つの出力側にそれぞれ所期の論理値に設定された論理信号出力することができるヒューズ回路を提供するものである。
【課題を解決するための手段】
【００３１】
本発明の第１態様のヒューズ回路（１０）は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する一対のトランジスタ（Ｑ１１（Ｑ１５），Ｑ１２（Ｑ１６））で構成したフリップフロップ（ＦＦ１）の負荷素子としたものである。
【００３２】
また、本発明の第２態様のヒューズ回路（１０）は、第１態様において、フリップフロップ（ＦＦ１，ＦＦ２）は第１導電形式からなる第１，第２トランジスタを有し、第１（Ｑ１１）及び第２（Ｑ１２）のトランジスタの第１主電極（ソースＳ）に一対の電気ヒューズ（Ｒｆ１，Ｒｆ２）を各別に接続したものである
【００３３】
また、本発明の第３態様のヒューズ回路（１０）は、第２態様において、一対の電気ヒューズ（Ｒｆ１，Ｒｆ２）は電流が供給されることによって溶断切断され、溶断切断される前の一対の電気ヒューズ（Ｒｆ１，Ｒｆ２）の抵抗値は共に等しく設定されるものである。
【００３４】
また、本発明の第４態様のヒューズ回路（１０）は、第２態様において、フリップフロップ（ＦＦ）はさらに、第２導電形式の第３，第４のトランジスタを有し、第１のトランジスタの第２主電極は第３のトランジスタの第２主電極、及び第２，第４のトランジスタの各制御電極に直接直流的に接続されて第１ノードを成し、第２のトランジスタの第２主電極は、第４のトランジスタの第２主電極、及び第１，第３のトランジスタの各制御電極に直接直流的に接続されて第２ノードを成すものである。
【発明の効果】
【００３５】
上記の構成によれば、フリップフロップの負荷素子として溶断・切断可能な一対の電気ヒューズを配置するようにしたので、フリップフロップの２つの出力をハイレベルまたはローレベルの所望する論理値レベルに設定することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態にかかるヒューズ回路図である。
【図２】本発明の第２の実施形態にかかるヒューズ回路図である。
【図３】本発明の第３の実施形態にかかるヒューズ回路図である。
【図４】本発明の第４の実施形態にかかるヒューズ回路図である。
【図５】本発明の第５の実施形態にかかるヒューズ回路図である。
【図６】本発明の第５の実施形態にかかる図５の一部を等価的に示したヒューズ回路図である。
【図７】本発明及び従来のヒューズ回路の等価回路を模式的に示す図である。
【図８】本発明の第３実施形態にかかるタイミングチャートを示す。
【図９】本発明の第５実施形態にかかるタイミングチャートを示す。
【図１０】本発明のヒューズ回路に用いる電気ヒューズの第１状態及び第２状態を説明するための図である。
【図１１】従来のヒューズ回路を示す図である。
【図１２】従来のプログラム回路を示す図である。
【図１３】従来の半導体記憶装置を示す回路図である。
【発明を実施するための形態】
【００３７】
本発明を説明するにあたり、まず、トランジスタを第１導電形式及び第２導電形式の２つに分ける。本書において、第１導電形式とは、ＭＯＳトランジスタの場合はｎチャネル型、またはｐチャネル型を指し、バイポーラトランジスタの場合はＮＰＮ型、またはＰＮＰ型を指す。第２導電形式とは、第１導電形式とは反対の導電型を指すものとする。
【００３８】
また、本書において、説明の便宜上、トランジスタの各電極を第１主電極、第２主電極、及び制御電極として呼称する。この主旨は本発明の回路構成はＭＯＳトランジスタでもバイポーラトランジスタでも構成することができるからであり、両タイプのトランジスタに共用できる呼称としてこれらの語句が適切であると判断したからである。
【００３９】
また、本書において、ＭＯＳトランジスタであるとき、第１主電極，第２主電極，及び制御電極とは、第１導電形式または第２導電形式に関わらず、それぞれソース，ドレイン，ゲートを指すものとする。また、バイポーラトランジスタであるときは、第１導電形式または第２導電形式に関わらず、それぞれエミッタ，コレクタ，及びベースを指すものとする。
【００４０】
本書において特に断らない限り、ｐＭＯＳトランジスタはＰＮＰ型バイポーラトランジスタに、ｎＭＯＳトランジスタはＮＰＮ型バイポーラトランジスタにそれぞれ置き換えることできると解するべきである。
【００４１】
（第１の実施形態）
図１は本発明の第１の実施形態にかかるヒューズ回路を示す。本発明にかかるヒューズ回路１０の特徴は、フリップフロップの負荷素子として電流によって溶断可能な一対の電気ヒューズを用いることにある。
【００４２】
ヒューズ回路１０は、電圧源ＶＤＤ、基準電位ＶＳＳ、フリップフロップＦＦ１、トランジスタＱ１１，Ｑ１２、及び電気ヒューズＲｆ１，Ｒｆ２を有する。
【００４３】
フリップフロップＦＦ１は、ｎＭＯＳトランジスタからなる一対のトランジスタＱ１１，Ｑ１２で構成され、トランジスタＱ１１，Ｑ１２の制御電極であるゲートＧは互いに別のトランジスタの第２主電極であるドレインＤに接続されている。このように一対のトランジスタの制御電極が他方のトランジスタの第２主電極に接続される回路構成は一般的にクロスカップリングと称される。本発明でのフリップフロップは、このようにクロスカップリングされた一対のトランジスタを指す。なお、この種の分野ではフリップフロップをラッチ回路と称することも少なくない。
【００４４】
トランジスタＱ１１，Ｑ１２のソースＳは各別に電気ヒューズＲｆ１，Ｒｆの第１端子Ｔ１に接続され、それらの第２端子Ｔ２は共通接続され電圧源ＶＤＤに接続されている。
【００４５】
電気ヒューズＲｆ１及びＲｆ２は互いに別の材料で構成してもよいが好ましくは同じ材料で構成する。たとえばシリサイドポリシリコンで構成されている。さらに本発明の特徴の１つとして、電気ヒューズＲｆ１及びＲｆ２の両者が溶断・切断の対象になっており、電流を流すことによって両者のいずれか一方が溶断される。どちらの電気ヒューズを切断するかの決定は、切断後のノードＸ，Ｙの電位またはノードＸ１，Ｙ１をハイレベルまたはローレベルのどちらに設定するかによって決める。電気ヒューズＲｆ１及びＲｆ２の切断前の抵抗値は共にたとえば１００Ω〜２００Ωに設定される。電気ヒューズＲｆ１及びＲｆ２の抵抗値はたとえば共に１００Ωに設定されていてもよく、一方がたとえば１００Ωで他方がたとえば２００Ωという具合に不均一であってもかまわない。もちろんこれらの抵抗値は数ＫΩのオーダーであってもかまわない。
【００４６】
トランジスタＱ１３の主たる目的は電気ヒューズＲｆ１を切断するためのいわゆる電力供給回路として用意される。トランジスタＱ１３と電気ヒューズＲｆ１とは電圧源ＶＤＤと基準電位ＶＳＳとの間に直列に接続されている。トランジスタＱ１３をオンすると、電圧源ＶＤＤ，電気ヒューズＲｆ１，トランジスタＱ１３のドレインＤ−ソースＳの導電路、及び基準電位ＶＳＳからなる直列回路に切断電流ｉｄが流れる。この切断電流ｉｄの大きさは、トランジスタＱ１３のゲートＧに印加するゲート電圧Ｖｃ１の大きさによって決められる。電気ヒューズＲｆ１を十分に溶断・切断するにはたとえば５０ｍＡの切断電流ｉｄが必要であるとすると、ゲート電圧Ｖｃ１は、トランジスタＱ１３の閾値電圧Ｖｔのばらつきも考慮し、切断電流ｉｄ≧５０ｍＡの関係を維持するように設定される。
【００４７】
同様にトランジスタＱ１４は電気ヒューズＲｆ２を切断するためのいわゆる電力供給回路として用意される。トランジスタＱ１４と電気ヒューズＲｆ２とは電圧源ＶＤＤと基準電位ＶＳＳとの間に直列に接続されている。トランジスタＱ１４をオンすると、電圧源ＶＤＤ、電気ヒューズＲｆ２、トランジスタＱ１４のドレインＤ−ソースＳの導電路、及び基準電位ＶＳＳからなる直列回路に切断電流ｉｄが流れる。この切断電流ｉｄの大きさは、トランジスタＱ１４のゲートＧに印加するゲート電圧Ｖｃ２の大きさによって決められる。電気ヒューズＲｆ２を十分に溶断するにはたとえば５０ｍＡの切断電流ｉｄが必要であるとすると、ゲート電圧Ｖｃ１は、トランジスタＱ１４の閾値電圧Ｖｔのばらつきも考慮し、切断電流ｉｄ≧５０ｍＡの関係を維持するように設定される。
【００４８】
トランジスタＱ１３，Ｑ１４は本来電気ヒューズＲｆ１，Ｒｆ２を溶断（切断）するために用意されるが、これとは別の目的でも使用することもできる。たとえば、電気ヒューズＲｆ１，Ｒｆ２を切断する前にノードＸ，ＹまたはノードＸ１，Ｙ１の電位をハイレベルまたはローレベルのいずれかに固定する場合に用いることができる。すなわち、電気ヒューズＲｆ１，Ｒｆ２のいずれかを切断する前に、たとえばトランジスタＱ１３のゲートＧに同トランジスタが浅くオンするような電位を印加しトランジスタＱ１４のゲートＧには同トランジスタが完全にオフするような電位を印加するようにしておけば、ノードＸ，Ｙの電位をハイレベルまたはローレベルのいずれかに設定することができる。一方、トランジスタＱ１４のゲートＧに同トランジスタが浅くオンするような電位を印加し、トランジスタＱ１３のゲートＧには同トランジスタが完全にオフするような電位を印加するようにしておけば、前とは反転された状態に設定することができる。
【００４９】
なお、電気ヒューズＲｆ１またはＲｆ２を切断する前に、ノードＸ，Ｘ１，Ｙ，Ｙ１の電位を所定の論理値レベルに設定しておく目的は、電気ヒューズＲｆ１またはＲｆ２を切断したときに、切断が正常に行われたのか否かを判定するためである。したがって、切断が正常に行われれば、ノードＸ，Ｘ１，Ｙ，Ｙ１の電位は切断の前後で反転する。
【００５０】
ヒューズ回路１０は一般的に半導体集積回路で構成されているので、トランジスタＱ１３，Ｑ１４の各電極間、或いは各電極と電圧源ＶＤＤまたは基準電位ＶＳＳとの間には寄生容量が介在される。このためトランジスタＱ１３とＱ１４の物理的な大きさを異ならせるならば、トランジスタＱ１３及びＱ１４の各電極間に介在される容量を異ならせることができる。また、トランジスタＱ１３とＱ１４の物理的な大きさは同じにしてこれらトランジスタの各電極間に外部容量を付加させるようにして、トランジスタＱ１３及びＱ１４に介在される容量の大きさを異ならせるようにしてもよい。これによって、電圧源ＶＤＤを投入した直後のノードＸ，Ｙ及びノードＸ１，Ｙ１に出力する論理値を所望するハイレベルまたはローレベルのいずれかに設定することができる。
【００５１】
なお、フリップフロップＦＦ１の出力に相当するノードＸ，Ｙには他の論理回路や負荷素子又は他のフリップフロップなどと結合することもできる。
【００５２】
ここで、第１の実施形態にかかる発明の概念を要約すると次のとおりである。すなわち、ヒューズ回路１０は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を有する。さらに第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する一対のトランジスタ（Ｑ１１，Ｑ１２）で構成されたフリップフロップＦＦ１を有する。さらに一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）はフリップフロップＦＦ１の負荷素子として接続されておる。
【００５３】
また第１の実施形態では、電気ヒューズ（Ｒｆ１，Ｒｆ２）は、フリップフロップ（ＦＦ１）を構成する一対のトランジスタの第１主電極（ソースＳ）に各別に接続される。
【００５４】
さらに好ましくは、電気ヒューズＲｆ１とＲｆ２が切断される前の抵抗値はほぼ同じ大きさに設定される。なお、電気ヒューズＲｆ１とＲｆ２の抵抗値が同じであるとき、電圧源ＶＤＤを投入した直後のノードＸ，Ｙの論理値レベルが定まらないということが生じうる。こうしたことが、電気ヒューズＲｆ１，Ｒｆ２の切断状態を確定するのに不具合な場合は、電圧源ＶＤＤの投入時でのトランジスタＱ１３，Ｑ１４のオン状態またはオフ状態を不均衡状態に設定することで克服することができる。すなわち、トランジスタＱ１３を浅くオンさせるかトランジスタＱ１４を浅くオンさせることで、ノードＸ，Ｙの所望の論理値レベルを出力することができる。
【００５５】
なお、上述のやり方ではトランジスタＱ１３，Ｑ１４を用いるものであるが、これとは別のやり方でも可能である。たとえば、ノードＸ１，Ｙ１と、基準電位ＶＳＳまたは電圧源ＶＤＤとの間に外部抵抗を接続して、フリップフロップＦＦ１を構成するトランジスタＱ１１またはＱ１２のいずれか１つをオンまたはオフするようにすればよい。
【００５６】
（第２の実施形態）
図２は本発明の第２の実施形態にかかるヒューズ回路２０を示す。本発明にかかるヒューズ回路２０の構成は、図１に示したものと基本的には同じである。
【００５７】
フリップフロップＦＦ２は、ｐＭＯＳトランジスタからなる一対のトランジスタＱ１５，Ｑ１６で構成され、トランジスタＱ１５，Ｑ１６の制御電極であるゲートＧは互いに別のトランジスタのドレインＤに接続されている。すなわち、トランジスタＱ１５及びＱ１６はクロスカップリングされ、図１と同様にフリップフロップを構成している。
【００５８】
図２において、トランジスタＱ１５，Ｑ１６のソースＳは各別に電気ヒューズＲｆ１，Ｒｆの第１端子Ｔ１に接続され、それらの第２端子Ｔ２は共通に接続され基準電位ＶＳＳに接続されている。
【００５９】
電気ヒューズＲｆ１及びＲｆ２の材料は、第１の実施形態で述べたものと同じものを用いることができるので詳述は割愛する。特に電気ヒューズＲｆ１及びＲｆ２を同じ材料で構成し、かつそれらの抵抗値を等しくなるように設定しておけば、製造上のばらつきを小さく抑えることができ、かつ、電気ヒューズＲｆ１及びＲｆ２を切断するために各別に用意する電力供給回路も同じ回路構成とすることができるので好都合となる。
【００６０】
トランジスタＱ１７の主たる目的は電気ヒューズＲｆ１を切断するためのいわゆる電力供給回路として用意される。トランジスタＱ１７と電気ヒューズＲｆ１とは電圧源ＶＤＤと基準電位ＶＳＳとの間に直列に接続されている。トランジスタＱ１７をオンすると、電圧源ＶＤＤ、トランジスタＱ１７のドレインＤ−ソースＳの導電路、電気ヒューズＲｆ１、及び基準電位ＶＳＳからなる直列回路に切断電流ｉｄが流れる。この切断電流ｉｄの大きさは、トランジスタＱ１７のゲートＧに印加するゲート電圧Ｖｃ１の大きさによって決められる。電気ヒューズＲｆ１を十分に溶断するにはたとえば５０ｍＡの切断電流ｉｄが必要であるとすると、ゲート電圧Ｖｃ１はトランジスタＱ１７の閾値電圧Ｖｔのばらつきも考慮し、切断電流ｉｄ≧５０ｍＡの関係を維持するように設定される。
【００６１】
同様にトランジスタＱ１８は電気ヒューズＲｆ２を切断するためのいわゆる電力供給回路として用意される。トランジスタＱ１８と電気ヒューズＲｆ２とは電圧源ＶＤＤと基準電位ＶＳＳとの間に直列に接続されている。トランジスタＱ１８をオンすると、電圧源ＶＤＤ，電気ヒューズＲｆ２，トランジスタＱ１８のドレインＤ−ソースＳの導電路、及び基準電位ＶＳＳからなる直列回路に切断電流ｉｄが流れる。この切断電流ｉｄの大きさは、トランジスタＱ１８のゲートＧに印加するゲート電圧Ｖｃ２の大きさによって決められる。電気ヒューズＲｆ２を十分に溶断するには、たとえば５０ｍＡの切断電流ｉｄが必要であるとすると、ゲート電圧Ｖｃ２はトランジスタＱ１８の閾値電圧Ｖｔのばらつきも考慮し、切断電流ｉｄ≧５０ｍＡの関係を維持するように設定される。
【００６２】
トランジスタＱ１７，Ｑ１８は本来電気ヒューズＲｆ１，Ｒｆ２を溶断（切断）するために用意されているが、これとは別の目的でも使用することもできる。たとえば、電気ヒューズＲｆ１，Ｒｆ２を切断する前にノードＸ，ＹまたはノードＸ１，Ｙ１の電位をハイレベルまたはローレベルのいずれかに設定する場合に用いることができる。すなわち、電気ヒューズＲｆ１，Ｒｆ２のいずれかを切断する前に、たとえばトランジスタＱ１７のゲートＧに同トランジスタが浅くオンするような電位を印加し、トランジスタＱ１８のゲートＧには同トランジスタが完全にオフするような電位を印加するようにしておけば、ノードＸ，Ｙの電位をハイレベルまたはローレベルのいずれかに設定することができる。一方、トランジスタＱ１８のゲートＧに同トランジスタが浅くオンするような電位を印加し、トランジスタＱ１７のゲートＧには同トランジスタが完全にオフするような電位を印加するようにしておけば、前とは反転された状態に設定することができる。
【００６３】
また、第２の実施形態では第１の実施形態と同様にヒューズ回路２０は、一般的に半導体集積回路で構成されているので、トランジスタＱ１７，Ｑ１８の各電極間、或いは各電極と電圧源ＶＤＤまたは基準電位ＶＳＳとの間には寄生容量が介在されることになる。このためトランジスタＱ１７とＱ１８の物理的な大きさを異ならせるならば、トランジスタＱ１７及びＱ１８の各電極間に介在される容量を異ならせることができる。また、トランジスタＱ１７とＱ１８の物理的な大きさは同じにしてこれらトランジスタの各電極間に外部容量を付加して、トランジスタＱ１７及びＱ１８に介在される容量の大きさを異ならせることによって、電圧源ＶＤＤを投入した直後のノードＸ，Ｙ及びノードＸ１，Ｙ１に出力する論理値を所望するハイレベルまたはローレベルのいずれかに設定することができる。
【００６４】
なお、フリップフロップＦＦ２の出力に相当するノードＸ，Ｙには他の論理回路や負荷素子又は他のフリップフロップなどと結合することができる。たとえば、図１に示したフリップフロップＦＦ１と、ノードＸ同士及びノードＹ同士で結合して、１つの新たなフリップフロップを構成することができる。
【００６５】
ここで、第２の実施形態にかかる発明の概念を要約すると次のとおりである。すなわち、ヒューズ回路２０は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を有する。さらに第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する一対のトランジスタ（Ｑ１５，Ｑ１６）で構成されたフリップフロップＦＦ２を有する。さらに一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）はフリップフロップＦＦ２の負荷素子として接続される。
【００６６】
また第２の実施形態は、電気ヒューズ（Ｒｆ１，Ｒｆ２）は、フリップフロップ（ＦＦ２）を構成する一対のトランジスタの第１主電極（ソースＳ）に各別に接続される。
【００６７】
さらに好ましくは、電気ヒューズＲｆ１とＲｆ２が切断される前の抵抗値は第１の実施形態と同様に同じ大きさに設定することができる。もちろん、電気ヒューズＲｆ１とＲｆ２の抵抗値の大きさは異ならせるようにしてもかまわない。なお、電気ヒューズＲｆ１とＲｆ２の抵抗値が同じであるとき、電圧源ＶＤＤを投入した直後のノードＸ，Ｙの論理値レベルが定まらないということが生じうる。こうしたことが、電気ヒューズＲｆ１，Ｒｆ２の切断状態を確定するのに不具合な場合は、電圧源ＶＤＤの投入時でのトランジスタＱ１３，Ｑ１４のオン状態またはオフ状態を不均衡状態に設定することで克服することができる。すなわち、トランジスタＱ１３を浅くオンさせるかトランジスタＱ１４を浅くオンさせることで、ノードＸ，Ｙの所望の論理値レベルを出力することができる。
【００６８】
（第３の実施形態）
図３は本発明にかかる第３の実施形態を示す。図３に示すヒューズ回路３０に用いるフリップフロップＦＦは、図１に示したフリップフロップＦＦ１と図２に示したフリップフロップＦＦ２を組み合わせたものとほぼ等しく、電気ヒューズＲｆ１，Ｒｆ２は電圧源ＶＤＤ側に設けた構成としている。すなわち、電気ヒューズＲｆ１，Ｒｆ２の接続箇所は、図１のものと等価である。
【００６９】
ヒューズ回路３０において、トランジスタＱ１１の制御電極であるゲートＧはトランジスタ１２のドレインＤに、トランジスタＱ１２の制御電極であるゲートＧはトランジスタ１１の第２主電極であるドレインＤに接続されている。前に述べたように一対のトランジスタの各制御電極が他方のトランジスタの各第２主電極に接続される回路構成は一般的にクロスカップリングと称される。本発明でのフリップフロップはクロスカップリングされた一対のトランジスタで構成される。
【００７０】
トランジスタＱ１１，１２の第１主電極であるソースＳはそれぞれ電気ヒューズＲｆ１，Ｒｆ２の第１端子Ｔ１に接続され、それらの第２端子Ｔ２は共通接続され電圧源ＶＤＤに接続されている。トランジスタＱ１１，Ｑ１２の第２主電極である各ドレインＤは、第１導電形式とは異なる第２導電形式のトランジスタＱ１５，Ｑ１６の第２主電極であるドレインＤに各別に接続される。
【００７１】
トランジスタＱ１１の第２主電極であるドレインＤは、トランジスタＱ１５のドレインＤ及び、トランジスタＱ１２，Ｑ１６の各ゲートＧに直接直流的に接続される。トランジスタＱ１５，Ｑ１６のソースＳは共に基準電位ＶＳＳに接続される。
【００７２】
トランジスタＱ１２の第２主電極であるドレインＤは、トランジスタＱ１６のドレインＤ及び、トランジスタＱ１１，Ｑ１５の各ゲートＧに直接直流的に接続される。
【００７３】
なお、トランジスタＱ１１とトランジスタＱ１５とからなる回路構成は、よく知られたいわゆるＣＭＯＳインバータを成している。同様にトランジスタＱ１２とトランジスタＱ１６とからなる回路構成もＣＭＯＳインバータを成している。したがって、図３に示すフリップフロップＦＦは通常ＣＭＯＳ型のフリップフロップと称することができ、一般的にはラッチ回路とも称される。
【００７４】
電気ヒューズＲｆ１は、電圧源ＶＤＤとトランジスタＱ１１の第１主電極であるソースＳとの間に直列に、電気ヒューズＲｆ２は、電圧源ＶＤＤとトランジスタＱ１２の第１主電極であるソースＳとの間に直列にそれぞれ配置されている。
【００７５】
電気ヒューズＲｆ１，Ｒｆ２はそれぞれ第１状態及び第２状態を有する。第１状態であるか第２状態であるかはヒューズの性質によって変わる。すなわち、一般的なヒューズはノーマル状態では導通状態におかれるので比較的低抵抗値を示す。その大きさはたとえば１００Ω前後、好ましくは１ＫΩ以下であり、比較的低抵抗値に設定される。本書において、比較的低抵抗値を有する状態が第１状態として定義される。電気ヒューズＲｆ１，Ｒｆ２は電流によって溶断またはトリミングされ、その抵抗値は第１状態とは異なる大きさを示す。こうした状態が第２状態であるとして定義される。特に電気ヒューズが切断され導通状態を失うとその抵抗値は数ＭΩにも至り、第１状態の抵抗値の少なくとも１桁以上は大きくなる。なお、一般的な電気ヒューズの第１状態での抵抗値はそれを形成する材料によっても異なってくる。
【００７６】
電気ヒューズの中には一般的なヒューズとは異なるいわゆるアンチヒューズと呼ばれるものが存在する。アンチヒューズは、ノーマル状態では非導通状態である。こうした場合には第１状態での抵抗値は数百ＫΩ以上であり、たとえばその抵抗値は１０ＭΩにも達し、第２状態、すなわち、アンチヒューズが導通状態になると、その抵抗値はたとえば２００Ω〜５００Ωまで極端に低下する。アンチヒューズの場合には完全に導通されない場合、その抵抗値は一般的なヒューズとは異なりその抵抗値はたとえば４００ＫΩ以上を示すともいわれている。
【００７７】
ノードＸ及びノードＹは本発明のヒューズ回路の出力であるとして定義される。出力はヒューズ回路で検出された電圧をたとえばバッファＢｆ１，Ｂｆ２を介して各種各様の論理回路に接続される。
【００７８】
トランジスタＱ１３及びＱ１４は、図１に示した第１の実施形態でも述べたように、電気ヒューズＲｆ１またはＲｆ２を切断するときの電流を供給するためにそれぞれ用意されている。すなわち、トランジスタＱ１３及びＱ１４は、電気ヒューズＲｆ１及び電気ヒューズＲｆ２を各別に第１状態から第２状態に遷移させる第１及び第２の電力供給回路としての働きを有する。第１状態では電気ヒューズＲｆ１または電気ヒューズＲｆ２のいずれか一方が比較的低抵抗値で導通しており、第２状態では比較的高抵抗値に置かれており、理想的には電流、電圧の供給が切断されている状態に置かれる。
【００７９】
ヒューズ回路３０の出力が、第１状態であるかそれとも第２状態であるかの判定は出力ノードＸ，Ｙの電位、すなわちその論理値レベルを測定して行われる。
【００８０】
なお、電気ヒューズがアンチヒューズである場合は、そのヒューズの材料にもよるが、第１状態は電気ヒューズの抵抗値がたとえば１００ＫΩ以上であり、第２状態ではたとえば３００Ω未満の抵抗値を示す。
【００８１】
電気ヒューズＲｆ１を第１状態から第２状態に遷移させるとき、すなわち、電気ヒューズＲｆ１を切断するときには、たとえば５０ｍＡ程度の切断電流が流れるようにトランジスタＱ１３のゲートＧにゲート電圧Ｖｃ１を印加する。
【００８２】
同様に電気ヒューズＲｆ２を第１状態から第２状態に遷移させるとき、すなわち、電気ヒューズＲｆ２を切断するときにはトランジスタＱ１４のゲートＧに、電気ヒューズＲｆ２にたとえば５０ｍＡ程度の切断電流ｉｄが流れる程度の電圧Ｖｃ２を印加する。なお、電気ヒューズＲｆ２を切断するに必要な切断電流ｉｄは、電気ヒューズＲｆ２の抵抗値の大きさやその材料によって異なるが、電気ヒューズＲｆ２の第１状態での抵抗値が小さければ、供給されるジュール熱が小さくなるため大きな切断電流が必要となり、切断しにくくなるのが一般的である。したがって、抵抗値は小さくとも、たとえば１００Ω前後であることが好ましい。
【００８３】
本発明にかかる一対の電気ヒューズＲｆ１，Ｒｆ２は、両者とも切断の対象としている。このため、ノードＸ，ノードＹに出力する論理値を所望する論理値レベルに設定することができるという特徴を有する。すなわち、ノードＸをローレベルに設定した場合には電気ヒューズＲｆ１を切断すればよく、また、ノードＹをローレベルに設定した場合には電気ヒューズＲｆ２を切断するようにすればよい。このことはバッファＢｆ１，Ｂｆ２の後段に接続する論理回路の構成に応じて臨機応変に対応することができるので好都合である。
【００８４】
第３の実施形態のヒューズ回路の骨子は、電圧源ＶＤＤと基準電位ＶＳＳの両者を電源として定義すると次ぎのように要約することができる。すなわち、本発明にかかるヒューズ回路は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を有する。さらに、第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する第１導電形式の第１，第２のトランジスタ（Ｑ１１，Ｑ１２）と、第２導電形式の第３，第４のトランジスタ（Ｑ１５，Ｑ１６）を有する。そして、第１の電気ヒューズ（Ｒｆ１）は電源（ＶＤＤ）と第１のトランジスタ（Ｑ１１）の第１主電極（ソースＳ）に、第２の電気ヒューズ（Ｒｆ２）は電源（ＶＤＤ）と第２のトランジスタ（Ｑ１２）の第１主電極（ソース）に各別に接続される。さらに、第１のトランジスタ（Ｑ１１）の第２主電極（ドレインＤ）は、第３のトランジスタ（Ｑ１５）の第２主電極（ドレインＤ）、及び第２，第４のトランジスタ（Ｑ１２，Ｑ１４）の各制御電極（ゲートＧ）に直接直流的に接続されて第１ノード（Ｘ）を成す。さらに、第２のトランジスタ（Ｑ１２）の第２主電極（ドレインＤ）は、第４のトランジスタ（Ｑ１６）の第２主電極（ドレインＤ）、及び第１，第３のトランジスタ（Ｑ１１，Ｑ１３）の各制御電極（ゲートＧ）に直接直流的に接続されて第２ノード（Ｙ）を成すものである。
【００８５】
（第４の実施形態）
図４は本発明の第４の実施形態にかかるヒューズ回路４０を示す。図３と同じ箇所には同じ参照符号を用いている。
【００８６】
図４が図３と相違するのは、第１に、電気ヒューズＲｆ１，Ｒｆ２を基準電位ＶＳＳ側に配置していることである。第２に、電気ヒューズＲｆ１，Ｒｆ２の第１端子Ｔ１はｎＭＯＳトランジスタの第１主電極であるソースＳに接続される。これに付随して第３に電気ヒューズＲｆ１，Ｒｆ２の第２端子Ｔ２は共通接続されて基準電位ＶＳＳに共通接続されることで相違する。また、第４に電気ヒューズＲｆ１，Ｒｆ２を切断するための電力供給回路を構成するトランジスタＱ１７，Ｑ１８をｐＭＯＳトランジスタで構成している点で相違する。
【００８７】
すなわち、電気ヒューズＲｆ１，Ｒｆ２を接続する箇所は、ＣＭＯＳフリップフロップの電圧源ＶＤＤ側ではなく、基準電位ＶＳＳ側に接続したことで第１の実施形態とは相違する。こうした構成は、抵抗成分を有する電気ヒューズＲｆ１，Ｒｆ２をフリップフロップＦＦの負荷装置を構成するトランジスタＱ１１，Ｑ１２側ではなく、トランジスタＱ１５，Ｑ１６の第１主電極すなわちソースＳ側に接続することになるので、フリップフロップＦＦの回路動作の安定性がやや低下することはいがめない。また、電力供給回路を構成するトランジスタＱ１７，Ｑ１８はｐチャネルＭＯＳトランジスタを用いる場合には電流容量の点でｎチャネルＭＯＳトランジスタのサイズよりも少し大きくしなければならない。しかし、ヒューズ回路としての回路機能は図１に示した第１の実施形態とほぼ同等とみなすことができる
【００８８】
第４の実施形態のヒューズ回路の概念は、電圧源ＶＤＤと基準電位ＶＳＳの両者を電源として定義すると次ぎのように要約することができる。すなわち、本発明にかかるヒューズ回路は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を有する。さらに、第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する第１導電形式の第１，第２のトランジスタ（Ｑ１５，Ｑ１６）と、第２導電形式の第３，第４のトランジスタ（Ｑ１１，Ｑ１２）を有する。そして、第１の電気ヒューズ（Ｒｆ１）は電源（ＶＳＳ）と第１のトランジスタ（Ｑ１５）の第１主電極（ソースＳ）に、第２の電気ヒューズ（Ｒｆ２）は電源（ＶＳＳ）と第２のトランジスタ（Ｑ１６）の第１主電極（ソース）に各別に接続される。さらに、第１のトランジスタ（Ｑ１５）の第２主電極（ドレインＤ）は、第３のトランジスタ（Ｑ１１）の第２主電極（ドレインＤ）、及び第２，第４のトランジスタ（Ｑ１６，Ｑ１２）の各制御電極（ゲートＧ）に直接直流的に接続されて第１ノード（Ｘ）を成す。さらに、第２のトランジスタ（Ｑ１６）の第２主電極（ドレインＤ）は、第４のトランジスタ（Ｑ１２）の第２主電極（ドレインＤ）、及び第１，第３のトランジスタ（Ｑ１５，Ｑ１１）の各制御電極（ゲートＧ）に直接直流的に接続されて第２ノード（Ｙ）を成すものである。
【００８９】
第４の実施形態のヒューズ回路４０の発明の概念は、先に述べた第３の実施形態のヒューズ回路３０の発明と同じであり、第３の実施形態で述べたトランジスタを第４の実施形態では括弧内に示したトランジスタに置き換えるならば両者はまったく同じになることがわかる。すなわち、第１のトランジスタＱ１１（Ｑ１５）、第２のトランジスタＱ１２（Ｑ１６）、第３のトランジスタＱ１５（Ｑ１１）、及び第４のトランジスタＱ１６（Ｑ１２）と置き換えられる。
【００９０】
上述の第１，第２，第３，及び第４の各実施形態にかかるヒューズ回路１０，２０，３０，及び４０の１つの特徴は、電気ヒューズＲｆ１，Ｒｆ２は、共に同じ材料で構成され第１状態でほぼ同じ抵抗値を有する一対の電気ヒューズを有することである。すなわち、上記のいずれの各実施の形態は、いずれも一対の電気ヒューズは両者とも切断の対象としているので、ノードＸ，ノードＹに出力する論理値を所期のレベルに設定することができる。すなわち、ノードＸをローレベルに設定した場合には電気ヒューズＲｆ１を切断すればよく、また、ノードＹをローレベルに設定した場合には電気ヒューズＲｆ２を切断するようにして、ヒューズ回路の出力側の論理レベルを自在に設定することができる。このことはバッファＢｆ１，Ｂｆ２の後段に接続する論理回路の構成に臨機応変に対応することができるので好都合となる。こうした特徴は、図１１〜図１３に示した従来のヒューズ回路や半導体記憶装置に期待することはできない。
【００９１】
（第５の実施形態）
図５は本発明にかかる第５の実施形態にかかるヒューズ回路５０を示す。ヒューズ回路５０は、電圧源ＶＤＤ、基準電位ＶＳＳを有する。
【００９２】
図５に示す第５の実施形態は、フリップフロップＦＦを備えていることで第３，第４の実施形態と同じである。しかし電気ヒューズＲｆ１，Ｒｆ２が配置される回路部が第３，第４の実施形態とは異なる。すなわち、第３，第４の実施形態では電気ヒューズＲｆ１，Ｒｆ２を電圧源ＶＤＤ側に接続するか基準電位ＶＳＳ側に接続するかの違いはあるにせよ、いずれもフリップフロップＦＦを構成する一対のトランジスタの負荷素子として用いるものであった。これに対して、第５の実施形態は、フリップフロップＦＦとは別の回路部に電気ヒューズＲｆ１，Ｒｆ２を配置させるというものである。こうした発明は図１３に示した従来のものに類似する。
【００９３】
図５に示す電気ヒューズＲｆ１は他の実施形態でも述べたように、第１端子Ｔ１及び第２端子Ｔ２を有し、第１端子Ｔ１はトランジスタＱ３７のドレインＤ側に、その第２端子Ｔ２は電圧源ＶＤＤにそれぞれ接続される。電気ヒューズＲｆ２も第１端子Ｔ１及び第２端子Ｔ２を有し、第１端子Ｔ１はトランジスタＱ３８のドレインＤ側に、その第２端子Ｔ２は電圧源ＶＤＤにそれぞれ接続される。
【００９４】
トランジスタＱ３７の実質的な回路動作はダイオードとして働く。すなわち、そのドレインＤ側がカソードに、ゲートＧとソースＳとの共通接続点側がアノードにそれぞれ相当する。トランジスタＱ３７のゲートＧとソースＳとの共通接続点はノードＸを介してフリップフロップＦＦの一方の出力に接続される。したがって、電気ヒューズＲｆ１は、ダイオードとして働くトランジスタＱ３７を介して電圧源ＶＤＤとフリップフロップＦＦとの間に接続されている。
【００９５】
ノードＸにはバッファＢｆ１が接続され、バッファＢｆ１を介しフリップフロップＦＦから出力されるデータアウトＤＯを出力する。データアウトＤＯは図示しない各種各様の論理回路に供給される。
【００９６】
トランジスタＱ３８の実質的な回路動作はトランジスタＱ３７と同じであり、ダイオードとして働く。すなわち、そのドレインＤ側がカソードに、ゲートＧとソースＳとの共通接続点側がアノードにそれぞれ相当する。トランジスタＱ３８のゲートＧとソースＳとの共通接続点はノードＹを介してフリップフロップＦＦの他方の出力に接続される。したがって、電気ヒューズＲｆ２は、ダイオードとして働くトランジスタＱ３８を介して電圧源ＶＤＤとフリップフロップＦＦとの間に接続されている。
【００９７】
ノードＹにはバッファＢｆ２が接続され、バッファＢｆ２を介しフリップフロップＦＦから出力されるデータアウト／ＤＯを出力する。データアウト／ＤＯは図示しない各種各様の論理回路に供給される。
【００９８】
フリップフロップＦＦは、図３，図４に示すものと同じであるので詳細な説明は割愛する。
【００９９】
トランジスタＱ３３及びＱ３４は、電気ヒューズＲｆ１またはＲｆ２を切断するときの切断電流ｉｄを供給するためにそれぞれ用意されている。すなわち、トランジスタＱ３３及びＱ３４は、電気ヒューズＲｆ１及び電気ヒューズＲｆ２を各別に第１状態から第２状態に遷移させる第１及び第２の電力供給回路としての役目を有する。ここで第１状態では電気ヒューズＲｆ１及び電気ヒューズＲｆ２が比較的低抵抗値で導通しており、第２状態では比較的高抵抗値に置かれており、電流、電圧の供給が切断されている状態を指す。第２状態の理想的な状態は電気ヒューズＲｆ１及び電気ヒューズＲｆ２のいずれか一方の抵抗値が１ＭΩ以上の極めて高い抵抗値を有していることである。しかし、現実的には電気ヒューズＲｆ１，Ｒｆ２を完全に切断するには困難が伴い、その抵抗値は数百ＫΩのオーダーや数ＫΩのオーダーのものも出現することを考慮しておかなければならない。。
【０１００】
トランジスタＱ３３はｎチャネル型ＭＯＳトランジスタで構成される。トランジスタＱ３３のゲートＧに電気ヒューズＲｆ１を切断するに十分なハイレベルのゲート電圧Ｖｃ１を印加すると、電気ヒューズＲｆ１は切断され、第１状態から第２状態に遷移する。
【０１０１】
トランジスタＱ３４はｎチャネル型ＭＯＳトランジスタで構成される。トランジスタＱ３４のゲートＧに電気ヒューズＲｆ２を切断するに十分なハイレベルのゲート電圧Ｖｃ２を印加すると、電気ヒューズＲｆ２は切断され、第１状態から第２状態に遷移する。
【０１０２】
なお、電流ヒューズＲｆ１及びＲｆ２はいずれか一方が切断されるだけであって、両者が切断されることはない。どちらの電気ヒューズを切断するかは、ノードＸ，Ｙのいずれをハイレベルに維持するかまたはローレベルに維持するかによって決定すればよい。また、ハイレベル，ローレベルの設定はバッファＢｆ１，Ｂｆ２の後段に接続される各種各様のたとえば論理回路の回路構成に応じて設定すればよい。
【０１０３】
トランジスタＱ３５，Ｑ３６はｐチャネル型ＭＯＳトランジスタで構成されており、いわゆるプリチャージのために用意される。ここでプリチャージは、電気ヒューズＲｆ１，Ｒｆ２のいずれか一方を切断する前または切断した後に、ノードＸ，Ｙの両者の電位を一時的にハイレベルに維持するために行われる。こうした操作はいわばヒューズ回路の初期化に相当するものであり、ヒューズ回路の機能検査や電気ヒューズの切断、未切断の動作が正常であるか否かを確認するために行われる。プリチャージ時には、トランジスタＱ３５，Ｑ３６のゲートＧがローレベルに設定されトランジスタＱ３５，Ｑ３６はオンし、ノードＸ，Ｙはハイレベルに維持される。トランジスタＱ３５，Ｑ３６のゲートＧがハイレベルであるときプリチャージ動作は遮断される。
【０１０４】
図６は図５に示したトランジスタＱ３７，Ｑ３８の周辺を表したものである。前に述べたようにトランジスタＱ３７，Ｑ３８はダイオード素子として用意されているが、そうした状態を等価回路で示したものである。すなわち、トランジスタＱ３７はダイオードＤ３７とコンデンサＣ３７の並列回路に、また、トランジスタＱ３８はダイオードＤ３８とコンデンサＣ３８の並列回路にそれぞれ置き換えることができる。
【０１０５】
ダイオードＤ３７は、電圧源ＶＤＤ，電気ヒューズＲｆ１，トランジスタＱ１５、及び基準電位ＶＳＳからなる直列導電路に逆方向に接続される。したがって、電圧源ＶＤＤからフリップフロップＦＦ側に流れ込もうとする電流の経路を遮断する。これによって、電圧源ＶＤＤをオンしたときに電気ヒューズＲｆ１及びトランジスタＱ１５に流れるという不具合を排除することができる。
【０１０６】
コンデンサＣ３７は、ダイオードＤ３７のアノード−カソード間に並列に接続される。コンデンサＣ３７は、ダイオードＤ３７に寄生的に生成されるのであえて設ける必要もないが、その容量を大きくしたい場合には別途設けることになる。コンデンサＣ３７は、電圧源ＶＤＤに電源電圧を供給した瞬間時に電圧源ＶＤＤからノードＸ側に瞬時電流を供給するために用意される。これによって、フリップフロップＦＦのノードＸまたはＹの電位をハイレベルまたはローレベルのどちらかに設定することができる。
【０１０７】
ダイオードＤ３８は、電圧源ＶＤＤ，電気ヒューズＲｆ２，トランジスタＱ１６、及び基準電位ＶＳＳからなる直列導電路に逆方向に接続される。したがって、電圧源ＶＤＤからフリップフロップＦＦ側に流れ込もうとする電流の経路を遮断する。これによって、電圧源ＶＤＤをオンしたときに電気ヒューズＲｆ２及びトランジスタＱ１６に流れるという不具合を排除することができる。
【０１０８】
コンデンサＣ３８は、ダイオードＤ３８のアノード−カソード間に並列に接続される。コンデンサＣ３８は、ダイオードＤ３８に寄生的に生成されるのであえて設ける必要もないが、その容量を大きくしたい場合には別途設けることになる。コンデンサＣ３８は、電圧源ＶＤＤに電源電圧を供給した瞬間時に電圧源ＶＤＤからノードＹ側に瞬時電流を供給するために用意される。これによって、フリップフロップＦＦのノードＹまたはＸの電位をハイレベルまたはローレベルのどちらかに設定することができる。
【０１０９】
図７は図３に示した第３の実施形態にかかるヒューズ回路３０の等価回路を模式的に示す図である。図７（ａ１）〜図７（ｃ１）は一対の電気ヒューズを共に溶断・切断の対象としている場合である。すなわち、本発明にかかるものである。図７（ａ２）〜図７（ｂ２）は一方が切断対象の電気ヒューズであるが、他方は切断対象ではない、いわゆるリファレンス抵抗として用意した一例を示す。
【０１１０】
図７（ａ１）は図３において、電気ヒューズＲｆ１，Ｒｆ２が切断される前の状態を示す。電気ヒューズＲｆ１及びＲｆ２の切断前の抵抗値は、たとえば１ＫΩ未満であり、好ましくは２００Ω以下である。なお、抵抗値が極端に小さくなると、電気ヒューズに供給できるジュール熱が小さくなり、溶断・切断が困難になるのでその抵抗値は小さくとも１００Ω前後の抵抗値に維持することが好ましい。本発明においては、電気ヒューズＲｆ１，Ｒｆ２はいずれもが切断対象としているが、両者が同時に切断されるという選択肢は存在しない。電気ヒューズＲｆ１，Ｒｆ２は、たとえばシリサイドポリシリコン、ドープトポリシリコン、金属などから選ばれた少なくとも１つから選ばれ材料で構成することができる。電気ヒューズＲｆ１，Ｒｆ２は、それぞれ電圧源ＶＤＤと、フリップフロップＦＦとの間に直列に接続される。すなわち、電気ヒューズＲｆ１はフリップフロップＦＦのノードＸ側に、電気ヒューズＲｆ２はフリップフロップＦＦのノードＹ側にそれぞれ接続される。
【０１１１】
フリップフロップＦＦは、インバータＩＮＶ１とＩＮＶ２が互いに逆方向に並列に接続された回路構成を成す。図７（ａ１）に示す、インバータＩＮＶ１は、図３に示すｐチャネルＭＯＳ型のトランジスタＱ１１と、ｎチャネルＭＯＳ型のトランジスタＱ１５からなる、いわゆるＣＭＯＳインバータで構成される。同様に、インバータＩＮＶ２はｐチャネルＭＯＳ型のトランジスタＱ１２と、ｎチャネルＭＯＳ型のトランジスタＱ１６からなる、いわゆるＣＭＯＳインバータで構成される。
【０１１２】
図７（ｂ１）は、図７（ａ１）に示したいわゆる初期状態の電気ヒューズＲｆ１，Ｒｆ２の中の電気ヒューズＲｆ１が切断の対象にされた状態を模式的に示す。電気ヒューズＲｆ１にたとえば５０ｍＡ程度の電流を流し込むと溶断・切断され、切断部Ｐｆ１が生じる。電気ヒューズＲｆ１の切断される前の抵抗値は１００Ω前後であったが、完全に切断された後は切断部Ｐｆ１が形成され、その抵抗値は１ＭΩを超え、電気ヒューズＲｆ１は導通状態から切断状態、すなわち第１状態から第２状態に遷移する。電気ヒューズＲｆ１が第２状態に置かれると、フリップフロップＦＦのノードＸ，Ｙの論理レベルはそれぞれローレベルＬ，ハイレベルＨとなる。したがって、電気ヒューズＲｆ１の切断は、ノードＸ側をローレベルＬに固定し、ノードＹ側をハイレベルＨに設定したい場合に選択されることになる。
【０１１３】
なお、電気ヒューズＲｆ１を切断したときにその抵抗値が１ＭΩを超えないと、ノードＸ側をローレベルＬに、ノードＹ側をハイレベルＨにそれぞれ設定できないということではない。電気ヒューズＲｆ１が十分に切断されずに、その抵抗値が１ＫΩのオーダーであれば十分に所期の論理値を得ることはできる。実用的には切断後の電気ヒューズＲｆ１の抵抗値は２００Ω位であっても所期の論理値を得ることはできる。すなわち、電気ヒューズＲｆ２の抵抗値が１００Ωで電気ヒューズＲｆ１の抵抗値が２００Ωであれば、フリップフロップＦＦのノードＸ，Ｙの論理レベルをそれぞれローレベルＬ，ハイレベルＨに固定することができ初期の目的を達成することができる。
【０１１４】
図７（ｃ１）は、図７（ａ１）に示すいわゆる初期状態の電気ヒューズＲｆ１，Ｒｆ２の中の電気ヒューズＲｆ２が切断の対象にされた状態を模式的に示す。電気ヒューズＲｆ２にたとえば５０ｍＡ程度の電流を流し込むと溶断・切断され、切断部Ｐｆ２が生じる。電気ヒューズＲｆ２の切断される前の抵抗値がたとえば１００Ω前後であった場合、完全に切断された後の抵抗値は１ＭΩを超え、電気ヒューズＲｆ２は導通状態から切断状態、すなわち第１状態から第２状態に遷移する。電気ヒューズＲｆ２が第２状態に置かれると、フリップフロップＦＦのノードＸ，Ｙの論理レベルはそれぞれハイレベルＨ，ローレベルＬとなる。したがって、電気ヒューズＲｆ２の切断は、ノードＸ側をハイレベルＨに固定し、ノードＹ側をローレベルＬに設定したい場合に選択されることになる。
【０１１５】
なお、電気ヒューズＲｆ２を切断したときにその抵抗値が１ＭΩを超えないと、ノードＸ側をハイレベルＨに、ノードＹ側をローレベルＬにそれぞれ設定できないということではなく、電気ヒューズＲｆ２が十分に切断されずに、その抵抗値が１ＫΩのオーダーであれば十分に所期の論理値を得ることはできる。実用的には切断後の電気ヒューズＲｆ２の抵抗値は２００Ω位であっても所期の論理値を得ることはできる。すなわち、電気ヒューズＲｆ１の抵抗値が１００Ωで電気ヒューズＲｆ２の抵抗値が２００Ωであれば、フリップフロップＦＦのノードＸ，Ｙの論理レベルをそれぞれハイレベルＨ，ローレベルＬに固定することができ初期の目的を達成することができる。
【０１１６】
図７（ａ２）は、電気ヒューズＲｆｕｓｅとリファレンス抵抗Ｒｒｅｆを用いた一例を模式的に示し、電気ヒューズＲｆｕｓｅを切断する前の等価回路図を示す。本例では切断対象になるのは電気ヒューズＲｆｕｓｅであり、リファレンス抵抗Ｒｒｅｆは切断の対象にはなっていない。こうした回路構成では、電気ヒューズＲｆｕｓｅとリファレンス抵抗Ｒｒｅｆを構成する材料は異ならせてもよく、同じであってもかまわない。電気ヒューズＲｆｕｓｅとリファレンス抵抗Ｒｒｅｆを仮に同じ材料で構成する場合には、特許文献４の項でも述べたように、面積は若干大きくなるものの、プロセスばらつき等に対して十分にマージンのある抵抗設定が可能となる
【０１１７】
図７（ｂ２）は、図７（ａ２）に示したいわゆる初期状態の電気ヒューズＲｆｕｓｅが切断された状態を模式的に示す。切断部Ｐｒによって電気ヒューズＲｆｕｓｅは導通状態から切断状態、すなわち第１状態から第２状態に遷移する。電気ヒューズＲｆｕｓｅが第２状態に置かれると、フリップフロップＦＦのノードＸ，Ｙの論理レベルはそれぞれローレベルＬ，ハイレベルＨとなる。こうした回路構成では、電気ヒューズを切断するのはノードＸまたはノードＹ側に配置された電気ヒューズに限られ、かつ、それらのノードＸ，Ｙに出力できる論理レベルはハイレベルＨかローレベルＬの何れかに限られてしまう。このため、図７（ａ１）〜（ｃ１）に示すように一対の電気ヒューズを用意し、それらのいずれか１つの電気ヒューズを切断するものに比べるとヒューズ回路の出力側に接続される論理回路の論理値の設定がハイレベルＨまたはローレベルＬの何れかに限られてしまうということが生じる。
【０１１８】
図８は、図３に示すヒューズ回路３０において、電気ヒューズＲｆ１を切断した後の主なノードの電圧波形を模式的に示すものである。
【０１１９】
図８（ａ）は、電圧源ＶＤＤを示す。電圧源ＶＤＤは時刻ｔ１から徐々に立上り、時刻ｔ２でたとえば５Ｖで一定となる。時刻ｔ１からｔ２までの時間は数μｓから１０ｍｓ程度である。
【０１２０】
図８（ｂ）は、電力供給用トランジスタＱ１３，Ｑ１４の各ゲートＧに印加する電圧Ｖｃ１，Ｖｃ２、基準電位ＶＳＳを示す。基準電位ＶＳＳは、電気ヒューズＲｆ１の切断前後に関わらず常に０ボルトである。ゲート電圧Ｖｃ１，Ｖｃ２は、電気ヒューズＲｆ１を切断した後は、トランジスタＱ１３，Ｑ１４をオフに維持するために０ボルトに固定される。
【０１２１】
図８（ｃ）は、ノードＸ１の電位を示す。ノードＸ１の電位は時刻ｔ１経過後時刻ｔ２に至るまでに瞬間的に上昇する。時刻ｔ２に至る前に何らかの電圧が生じるのは、フリップフロップＦＦが電圧源ＶＤＤに到達する前に不安定な状態ではあるが、回路動作を開始するからである。時刻ｔ１からノードＸ１が生じるまでの遅れ時間△ｔはフリップフロップＦＦの回路動作によって決まり、遅れ時間△ｔは１ｎｓ〜１０ｎｓ程度である。また、瞬間的に生じる電圧の最大振幅値は０．６Ｖ〜ＶＤＤ／２の範囲である。しかし、フリップフロップＦＦの動作が安定し、本来の増幅作用が行われると、ノードＸ１の電位は零Ｖで一定となる。
【０１２２】
図８（ｄ）は、ノードＸの電位を示す。ノードＸの電位はノードＸ１と同様に時刻ｔ１経過後時刻ｔ２に至るまでに瞬間的に上昇する。時刻ｔ２に至る前に何らかの電圧が生じるのはフリップフロップＦＦが電圧源ＶＤＤに到達する前に不安定な状態ではあるが回路動作を開始するからである。ノードＸの最大電位はｎチャネルＭＯＳ型トランジスタＱ１５，Ｑ１６の閾値電圧Ｖｔによって決まる。フリップフロップＦＦの動作が安定すると、本来の増幅作用が行われ、ノードＸの電位は０Ｖで一定となる。
【０１２３】
図８（ｅ）は、ノードＹ１の電位を示す。ノードＹ１の電位は電気ヒューズＲｆ２が切断されていないので電圧源ＶＤＤがそのまま表れる。したがって、ノードＹ１の電位は電圧源ＶＤＤに追随し、時刻ｔ１から徐々に立上り、時刻ｔ２で電圧源ＶＤＤとほぼ等しくなる。
【０１２４】
図８（ｆ）は、ノードＹの電位を示す。ノードＹの電位はノードＹ１の電位とほぼ同じである。
【０１２５】
図８（ｃ）〜（ｅ）に示したノードＸ１，Ｘ２及び、ノードＹ１，Ｙ２の時刻ｔ２以降の論理レベルは、図７（ｂ１）に示したノードＸ，Ｙの論理値と同じである。
【０１２６】
図８（ｇ）はバッファＢｆ２から取り出されるデータアウト／ＤＯを示し、ノードＹに取り出した出力、すなわち図８（ｆ）とほぼ同じである。
【０１２７】
図９は図５に示すヒューズ回路５０において、電気ヒューズＲｆ１を切断した後の主なノードの電圧を示す。
【０１２８】
図９（ａ）は電圧源ＶＤＤを示し、時刻ｔ１で電源電圧がオンされると徐々に上昇し、時刻ｔ２に達すると一定の電圧に維持される。電圧源ＶＤＤは、時刻ｔ２以降はそのままオンされた状態が継続される。
【０１２９】
図９（ｂ）は、電力供給用トランジスタＱ３３，Ｑ３４の各ゲートＧに印加する電圧Ｖｃ１，Ｖｃ２、及び基準電位ＶＳＳを示す。基準電位ＶＳＳは、電気ヒューズＲｆ１１，Ｒｆ２の切断前後に関わらず常に０ボルトである。ゲート電圧Ｖｃ１，Ｖｃ２は、電気ヒューズＲｆ１，Ｒｆ２のいずれか一方を切断した後は、ｎチャネルＭＯＳ型トランジスタＱ３３，Ｑ３４をオフに維持するためにそれらのゲートＧは０ボルトに維持される。
【０１３０】
図９（ｃ）は、トランジスタＱ３５及びＱ３６のゲートＧに印加するプリチャージ電圧Ｖｐｒｅを示す。プリチャージは電気ヒューズＲｆ１及びＲｆ２のいずれか一方を切断する前または切断した後にフリップフロップＦＦの出力側を初期化するために行われる。プリチャージ電圧Ｖｐｒｅは時刻ｔ１から時刻ｔ３に至るまでの期間ローレベルに維持される。時刻ｔ３以降はハイレベルＨ（ＶＤＤ）に維持される。トランジスタＱ３５及びＱ３６はｐチャネル型であるので、ローレベルでオンし、ハイレベルでオフする。したがって、時刻ｔ３の直前までの間プリチャージが行われ、時刻ｔ３以降はプリチャージが解除される。なお、電圧源ＶＤＤがオンされる時刻ｔ１からプリチャージを解除する時刻ｔ３までの時間ｔ１３はヒューズ回路５０の周辺制御回路の動作速度等によって決定される。
【０１３１】
図９（ｄ）はノードＸの電位を示す。ノードＸは電気ヒューズＲｆ１が接続されるフリップフロップＦＦの出力ノードに相当する。ノードＸの電位は、電気ヒューズＲｆ１，Ｒｆ２の切断がどちらであったにせよ、ノードＸ，Ｙにプリチャージが行われている期間はハイレベル、すなわち電圧源ＶＤＤとほぼ同じレベルに置かれる。なぜならば、プリチャージ期間はトランジスタＱ３５及びＱ３６の両者がオン状態であるため、ノードＸ，Ｙの電位はトランジスタＱ３５及びＱ３６のソース・ドレイン導電路を介して強制的に電圧源ＶＤＤが印加されるからである。したがって、ノードＸの電位はプリチャージ期間である時刻ｔ３の直前までハイレベル（ＶＤＤ）に置かれる。
【０１３２】
図９（ｄ）において時刻ｔ３に達し、プリチャージが解除されるとフリップフロップＦＦは本来の挙動を示す。このため時刻ｔ３からｔ４においてノードＸの電位は不連続に変化する。不連続な時間ｔ３４の長さはフリップフロップＦＦの動作速度に依存し、動作速度が速いほど時間ｔ３４は短くなる。電気ヒューズＲｆ１が切断された後の抵抗値ｒｆ１と切断されていない電気ヒューズＲｆ２の抵抗値ｒｆ２を比較すると、ｒｆ１≫ｒｆ２の関係に置かれているため、ノードＸとＹの瞬間的な電位の引き合いでノードＸの電位はハイレベル側に維持される。不連続に変化する時間はフリップフロップＦＦの応答特性に依存する。
【０１３３】
図９（ｅ）はノードＹの電位を示す。ノードＹは電気ヒューズＲｆ２が接続されるフリップフロップＦＦの出力ノードに相当する。ノードＹの電位は、電気ヒューズＲｆ１，Ｒｆ２の切断がどちらであったにせよ、ノードＸ，Ｙにプリチャージが行われている期間、すなわち時刻ｔ３までは、ノードＸの電位と同様にハイレベル、すなわち電圧源ＶＤＤのレベルを維持する。なぜならば、プリチャージ期間はトランジスタＱ３５及びＱ３６の両者がオン状態であるため、ノードＸ，Ｙの電位はトランジスタＱ３５及びＱ３６のソース・ドレイン導電路を介して強制的に電圧源ＶＤＤが印加されるからである。
【０１３４】
図９（ｅ）において時刻ｔ３に達し、プリチャージが解除されるとフリップフロップＦＦは本来の挙動を示す。このため時刻ｔ３からｔ４においてノードＹの電位は不連続に変化する。電気ヒューズＲｆ１が切断された後の抵抗値ｒｆ１と切断されていない電気ヒューズＲｆ２の抵抗値ｒｆ２を比較すると、ｒｆ１≫ｒｆ２の関係に置かれているため、ノードＸとＹの瞬間的な電位の引き合いでノードＹの電位は不連続に低下し、ノードＸの電位がハイレベル方向に近づくにつれてノードＹの電位は急速にローレベルに近づき最終的にはローレベルに維持される。
【０１３５】
図９（ｄ），（ｅ）に示すように図５に示すヒューズ回路５０は、電気ヒューズＲｆ１を切断すればノードＸにハイレベルをノードＹにローレベルを出力することができる。一方、電気ヒューズＲｆ２を切断するならばこの論理値の関係が逆転した、いわゆるノードＸにローレベルをノードＹにハイレベルをそれぞれ出力することができる。したがって、フリップフロップＦＦの２つの出力側にどちらのレベルを出力するかによって電気ヒューズＲｆ１，Ｒｆ２のいずれかを切断すればよいかを決めることができるので用途に応じて適宜使い分けることができる。
【０１３６】
図１０（ａ），（ｂ）は、電気ヒューズＲｆ１，Ｒｆ２の切断前及び切断後に流れる電流の度数分布を並べて配置したものである。併せてこれらの図面は電気ヒューズを切断した後の切断の良否を説明するためにも用いることができる。図１０（ａ），（ｂ）はその横軸に電気ヒューズに流れる電流ｉｆｒを縦軸にはその度数Ｎを模式的に示している。
【０１３７】
図１０（ａ），（ｂ）の両者は、電流の度数分布Ｎはまったく同じであるとして示す。両者の違いは、図１０（ａ）はリファレンス抵抗を用いずに電気ヒューズＲｆ１またはＲｆ２の切断前とその切断後の状態を説明するために用意され、図１０（ｂ）はリファレンス抵抗を用いて電気ヒューズの切断前と切断後の状態を説明するために用意している。言い換えれば、図１０（ａ）は、本発明の電気ヒューズの切断前と切断後の状態の違いを説明するために用意され、図１０（ｂ）は従来の電気ヒューズの切断前と切断後の状態の違いを説明するために用意されている。
【０１３８】
図１０（ａ），（ｂ）は、電気ヒューズＲｆ１に流れる電流ｉｆｒが図を正視して左側から右側に向かって増加するように示している。言い換えれば、電気ヒューズ抵抗値は左側から右側に向かって小さくなるように表示されている。電気ヒューズＲｆ１，Ｒｆ２の抵抗値は切断前ＳＡ１のほうが切断後ＳＡ２のそれよりも小さいので、切断前ＳＡ１は図の右側に置かれ、切断後ＳＡ２はその左側に置かれる。
【０１３９】
なお説明の便宜上、電気ヒューズＲｆ１とＲｆ２はまったく同じ抵抗値に選ばれているとする。ここでは、電気ヒューズＲｆ１を取り上げて説明するが、電気ヒューズＲｆ２についても同じことが言える。
【０１４０】
図１０（ａ）、切断前ＳＡ１において、電気ヒューズＲｆ１に流れる電流ｉｒｆは標準電流ｉｘ１を中心とした度数分布を示す。標準電流ｉｘ１が流れる電気ヒューズＲｆ１の抵抗値Ｒｉｘ１はたとえば数十Ωから１ＫΩの範囲であり比較的低い抵抗値に設定される。電気ヒューズＲｆ１が切断される前にそこに流れる電流ｉｒｆの分布は標準電流ｉｘ１を中心として、その許容値は電流ｉｘ２〜ｉｘ３の範囲であるとして示している。電流ｉｘ２は標準電流Ｉｘ１のたとえばマイナス３０％の大きさに、電流Ｉｘ３は標準電流ｉｘ１のたとえばプラス３０％の大きさにそれぞれ設定されている。言い換えれば、電気ヒューズＲｆ１が切断される前においてはその設計上及び製造上、抵抗値Ｒｉｘ１を中心として抵抗値Ｒｉｘ２及びＲｉｘ３の大きさは±３０％の許容範囲に設定されている。
【０１４１】
切断前ＳＡ１において、電流の許容範囲ｉｘ２〜ｉｘ３は電気ヒューズＲｆ１，Ｒｆ２の設計上、製造上、及びばらつきなどを考慮して決められるものであって、電気ヒューズＲｆ１，Ｒｆ２の機能を有しているかいないかに関わらず設定される。したがって、電流ｉｘ２よりも少し小さいものや電流ｉｘ３よりも少し大きいもの、すなわち、許容範囲ｉｘ２〜ｉｘ３から逸脱したもの中には電気ヒューズとして十分に機能を発揮するものも含まれている。
【０１４２】
図１０（ａ）に示す切断後ＳＡ２は、切断前ＳＡ１で分布していた電気ヒューズＲｆ１を溶断・切断した後のそれらに流れる電流の分布を示したものである。電気ヒューズが完全に切断されると、数十Ωから１ＫΩの抵抗値は数ＭΩ〜数ＫΩの範囲に収まり、切断前ＳＡ１の抵抗値の十数倍から数千倍またはこれ以上に抵抗値は高くなる。電気ヒューズＲｆ１が切断された後にそこに流れる電流分布Ｄ１のすそ野は一般的に切断前ＳＡ１よりも広くなる。なぜならば、電気ヒューズＲｆ１が完全に切断されるならば、その抵抗値は数ＭΩ以上に至り、その分の広がりは極めて狭くはずであるが、完全あるいは十分に切断されずに一部の電気ヒューズが残るいわゆる、中途半端な「半切れ電気ヒューズ状態」が生じるからである。こうした「半切れ電気ヒューズ」は、電気ヒューズＲｆ１を切断するに足りる電流が何らかの原因で十分に供給できない場合、或いは溶断された電気ヒューズの粒子が再結合する場合、或いは電気ヒューズＲｆ１の抵抗値が比較的小さいために切断するに足りるジュール熱が供給できない場合などで生じる。切断状態が不十分な場合は、切断後ＳＡ２での抵抗値は１０ＫΩのオーダーではなく１ＫΩのオーダー、さらには数百Ωのオーダーという具合に切断前ＳＡ１の電気ヒューズＲｆ１の抵抗値のオーダーに近いものも生じうることもあり得る。
【０１４３】
図１０（ａ）は前に述べたように、電気ヒューズＲｆ１が切断される前とされた後にそこに流れる電流ｉｒｆの分布または抵抗値の分布を表している。しかし、電気ヒューズＲｆ１が切断された後の電気ヒューズＲｆ１と電気ヒューズＲｆ２に流れる電流の分布を並べて配置したものとも言える。すなわち、図１０（ａ）、切断前ＳＡ１で示される電流分布は電気ヒューズＲｆ２に対応し、切断後ＳＡ２で示される電流分布は電気ヒューズＲｆ１の電流分布に対応する。
【０１４４】
図１０（ａ）、切断後ＳＡ２の領域の一部に説明の便宜上、電流ｉｐ１（Ｒｉｐ１）を設けている。電流ｉｐ１は切断前ＳＡ１に設けた電流ｉｘ２よりも所定値だけ小さい。電流ｉｐ１は、抵抗Ｒｉｐ１に置き換えることができるが、抵抗Ｒｉｐ１は、電流ｉｘ２が流れる抵抗Ｒｉｘ２よりも最小抵抗Ｒｍだけ大きいとして示している。最小抵抗Ｒｍの大きさは換言すれば、電気ヒューズＲｆ１が切断され、電気ヒューズＲｆ２を切断しなかったときに両者の電気ヒューズ間に生じる抵抗の差の最小値であるとも解することができる。したがって、多くの電気ヒューズＲｆ１またはＲｆ２を切断したときにその切断前と切断後には抵抗値に差が生じるが、少なくともその差は最小抵抗Ｒｍ以上となることを示唆している。
【０１４５】
最小抵抗Ｒｍを大きくとれるということは、たとえば、図３に示したヒューズ回路３０において、電気ヒューズＲｆ１を切断した後の電気ヒューズＲｆ１と電気ヒューズＲｆ２との抵抗値の差は大きくなるということであるので、フリップフロップＦＦのノードＸ，Ｙに所期の論理値レベルを取り出すことができる。仮に最小抵抗Ｒｍの大きさが小さければフリップフロップＦＦの動作は不安定となり、ノードＸ，Ｙに所期の論理値レベルを取り出すことが期待できなくなる。
【０１４６】
図１０（ｂ）は、前に述べたようにリファレンス抵抗を用いて電気ヒューズの切断後の状態を説明するために用意している。すなわち、図１０（ｂ）は、図１１または図１２または図１３に示す従来のヒューズ回路に適用される。
【０１４７】
図１０（ｂ）、切断前ＳＡ１は切断対象とされる電気ヒューズの切断される前に流れる電流ｉｒｆの分布を示す。こうした分布は図１０（ａ）に示したものと同じとなる。
【０１４８】
図１０（ｂ）、切断前ＳＡ２には、切断対象とされた電気ヒューズが切断された後にそれらに流れる電流ｉｒｆの分布を示す。
【０１４９】
リファレンス抵抗を用いて電気ヒューズの切断状態を判定する方法は、リファレンス抵抗の大きさ及びその製造上のばらつきを考慮しなければならない。電流ｉｒ１（Ｒｉｒ１）はリファレンス抵抗Ｒｉｒ１に流れる電流に相当する。電流ｉｒ１は電気ヒューズの切断後ＳＡ２の状態が切断前ＳＡ１と明確に判別されるように電流ｉｘ２よりも所定の大きさだけ小さく設定されている。すなわち、電流ｉｘ２が流れる電気ヒューズの抵抗値Ｒｉｘ２よりも抵抗幅Ｒｍｕだけ大きな値に設定される。この抵抗幅Ｒｍｕは、換言すればリファレンス抵抗Ｒｉｒ１が標準値すなわち設計値よりも小さくなる方向にばらつく範囲を示す。しかし、リファレンス抵抗Ｒｉｒ１は標準値よりも高くなる方向にもばらつくので、抵抗幅Ｒｍｕとは別に抵抗幅Ｒｍｌを設けなければならない。
【０１５０】
抵抗幅Ｒｍｌは電気ヒューズが切断された否かを判定するために考慮されるものである。この抵抗幅Ｒｍｌは電気ヒューズが切断された後の分布に分布ｄ２だけ食い込むことになる。このため電気ヒューズが良品とされる実質的な範囲は分布ｄ１となる。こうしたことは、電気ヒューズの切断後の歩留まりを低下させることになるので好ましくない。すなわち、リファレンス抵抗を用いる方式はリファレンス抵抗の製造上のばらつきも考慮しなければならないので、好ましい方式とは言い難い。特にこうした傾向は電気ヒューズとリファレンス抵抗とを別の材料で構成し、かつ、両者間の抵抗値の差が大きいほど顕著に表れる。
【０１５１】
これに対して、本発明にかかるヒューズ回路は、リファレンス抵抗を用いずに電気ヒューズの切断前と切断後の状態の遷移を判定するので電気ヒューズの歩留まり低下を排除することができる。
【産業上の利用可能性】
【０１５２】
本発明のヒューズ回路は、一対の電気ヒューズを構成する２つのヒューズを共に切断可能とし、かつこれらの電気ヒューズをフリップフロップの負荷素子として用いる。これによって、フリップフロップの２つの出力側にハイレベルまたはローレベルの所望する２つの論理値レベルを出力することができる。これによって、ヒューズ回路の用途を拡大させることができるのでその産業上の利用可能性は高い。
【符号の説明】
【０１５３】
１０，２０，３０，４０，５０，６０ ヒューズ回路
Ｂｆ１，Ｂｆ２ バッファ
Ｃ３７，Ｃ３８ コンデンサ
Ｄ３７，Ｄ３８ ダイオード
ＤＯ，／ＤＯ データアウト
ＦＦ，ＦＦ１，ＦＦ２ フリップフロップ
ｉｄ 切断電流
ＩＮＶ１，ＩＮＶ２ インバータ
Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１８，Ｑ３３，Ｑ３４，Ｑ３５，Ｑ３６，Ｑ３７，Ｑ３８ トランジスタ
Ｒｆ１，Ｒｆ２ 電気ヒューズ
ＶＤＤ 電圧源
ＶＳＳ 基準電位
Ｘ，Ｘ１ ノード
Ｙ，Ｙ１ ノード
【技術分野】
【０００１】
本発明は、ヒューズ回路に関し、特に電流切断型の電気ヒューズが所期の状態に溶断・切断されている否かを判定するものに関する。
【背景技術】
【０００２】
電気ヒューズは、半導体記憶装置の冗長回路として、また、Ａ−Ｄ変換器、Ｄ−Ａ変換器に使用される抵抗、コンデンサなどのトリミング、オペアンプのトリミングなどに使用される。たとえば半導体記憶装置では、その回路機能を実現するためにヒューズ素子を使用することが少なくない。ヒューズ素子には２つの形式が知られている。１つは、レーザ切断型であり、もう１つは電流切断型である。レーザ切断型は、パッケージングの前に工場でレーザによって処理するものであり、パッケージ後には処理できないというデメリットが生じる。一方、電流切断型はパッケージ後にプログラムすることができるというメリットが得られる。しかし、電流切断型には、金属材料が完全に切断されないという不具合が生じうる。なぜならば、電流切断型はトランジスタデコーダが必要とされ、このために溶融電流は制限されること、また、トランジスタデコーダに用いるたとえばＭＯＳトランジスタの閾値電圧Ｖｔの変動などのためヒューズを完全に切断することができなくなるからである。
【０００３】
特許文献１（特開平５―１２８８９１号公報）は、無駄な電力消費をなくし、半導体記憶装置の消費電力の低減化を図るとしている。
【０００４】
図１１は特許文献１、図６に示されたヒューズ回路を示す。ヒューズ回路は、電源線２５、接地線２６、ラッチ回路２７、ヒューズ３２、抵抗３３、コンデンサ３４，３５、出力端子３６，３７、ノード３８，３９を有する。電源線２５には電源電圧ＶＣＣが供給され、接地線２６の電位は接地電位ＧＮＤに維持される。ラッチ回路２７はｐＭＯＳトランジスタ２８，２９、ｎＭＯＳトランジスタ３０，３１で構成される。
【０００５】
ヒューズ３２の抵抗値ｒ３２と抵抗３３の抵抗値ｒ３３との間には、ヒューズ３２が切断されていない場合には、ｒ３２＜ｒ３３の関係に設定され、それぞれの大きさは、たとえば２ＫΩ及び４ＫΩであるとしている。
【０００６】
図１１に示す回路構成は、電源線２５と接地線２６との間に、ヒューズ３２、ｐＭＯＳトランジスタ２８、ｎＭＯＳトランジスタ３０をこの順に直列に接続する。また、電源線２５と接地線２６との間に、抵抗３３、ｐＭＯＳトランジスタ２９、ｎＭＯＳトランジスタ３１をこの順に直列に接続する。ｐＭＯＳトランジスタ２８及びｎＭＯＳトランジスタ３０のゲートＧをｐＭＯＳトランジスタ２９とｎＭＯＳトランジスタ３１の共通接続点、すなわちノード４１に接続する。ｐＭＯＳトランジスタ２９及びｎＭＯＳトランジスタ３１のゲートＧをｐＭＯＳトランジスタ２８とｎＭＯＳトランジスタ３０との共通接続点、すなわちノード４０に接続する。ヒューズ３２とｐＭＯＳトランジスタ２８との共通接続点、すなわちノード３８と接地線２６との間にコンデンサ３４を接続し、抵抗３３とｐＭＯＳトランジスタ２９との共通接続点、すなわちノード３９と接地線２６との間にコンデンサ３５を接続する。こうした回路構成では、ノード４０（出力端子３６）及びノード４１（出力端子３７）からヒューズ３２の切断の有無の情報を取り出す。
【０００７】
図１１に示す従来のヒューズ回路は、切断対象としているのはヒューズ３２のみであり、抵抗３３は切断の対象外であるため、出力端子３６，３７に出力される論理値のレベルはハイレベルかローレベルのどちらかに限定される。すなわち、出力端子３６に着目すると、ヒューズ３２の切断前の論理値はハイレベルに固定され、切断後の論理値はローレベルに限定されてしまう。したがって、ヒューズ３２の切断後に出力端子３６にハイレベルを出力するということはできない。このため、出力端子３６，３７に接続される各種各様の論理回路は限定される。
【０００８】
特許文献２（特開２０００―１８２３９３号公報）は、プログラム回路及び冗長アドレスデコーダを開示する。プログラム回路は、一対のトランジスタとそれに対応する一対の負荷素子を含むフリップフロップで構成され、一対の負荷素子の一方をプログラム手段として使用する。
【０００９】
図１２は特許文献２、図３に示されたプログラム回路に参照符号を一部加え、さらに一部変えて示す。
【００１０】
プログラム回路は、第１のフリップフリップを構成する一対のｐＭＯＳトランジスタｐ１，ｐ２、第２のフリップフロップを構成する一対のｎＭＯＳトランジスタｎ１，ｎ２、及び２個のヒューズＦａ，Ｆｂを有する。
【００１１】
ｎＭＯＳトランジスタｎ１のドレインＤは、ヒューズＦａを介して共通接続点Ａに、ｎＭＯＳトランジスタｎ２のドレインＤは、ヒューズＦｂを介して共通接続点Ｂにそれぞれ接続されている。ヒューズＦｂは、ヒューズＦａの切断前の抵抗値より大きく、切断後抵抗値より小さな抵抗値を有している。またヒューズＦｂは抵抗体により形成してもよく、例えば、２個のヒューズＦａからなるヒューズＦｂ１，Ｆｂ２としてもよいとしている。
【００１２】
図１２にはヒューズＦａ，Ｆｂが用意されるが、切断の対象となるのはヒューズＦａだけであり、ヒューズＦｂは切断の対象外である。
【００１３】
特許文献２によれば、ヒーズＦａが切断されていない場合には、共通接続点Ｂの電位が電源電圧ＶＤＤ、共通接続点Ａの電位がＧＮＤとなるとしている。一方、ヒューズＦａが切断されている場合には、共通接続点Ａの電位が電源電圧ＶＤＤ、共通接続点Ｂの電位はＧＮＤとなるとしている。
【００１４】
いずれにしても特許文献２においては、ヒューズＦａの切断前、及び切断後の共通接続点Ａ，Ｂの電位はハイレベルである電源電圧ＶＤＤか、またはローレベルである接地電位ＧＮＤのいずれか１つに限定されてしまう。
【００１５】
すなわち、切断対象となるのはヒューズＦａだけであるので、たとえばヒューズＦａの切断後においては、共通接続点Ａの電位は電源電圧ＶＤＤとほぼ同じレベルとなり、共通接続点Ｂの電位は接地電位ＧＮＤとほぼ同じレベルに限定されてしまう。言い換えれば、共通接続点Ａの電位をローレベルに、共通接続点Ｂの電位をハイレベルにそれぞれ設定することはできない。
【００１６】
特許文献３(特開２００２−２０８２９６号公報)は、低電源電圧でＣＭＯＳプロセスと両立するヒューズの状態を検出する差動電圧検出回路を開示する。
【００１７】
特許文献４(特開２００６−５９４２９号公報)は、第1の抵抗素子である電気ヒューズが溶断する前後の抵抗と第２の抵抗素子であるリファレンス抵抗との比較読み出しを行う半導体記憶装置において、内蔵するＭＯＳトランジスタの閾値電圧Ｖｔのばらつきや外乱ノイズ等の特性劣化要因に対する耐性の向上及び信頼性の向上を図るとしている。
【００１８】
図１３は特許文献４、図１０に示された半導体記憶装置の読み出し回路図を示す。なお、特許文献４は、特許文献３のファミリー特許に当たる米国特許６，３８４，６６４号公報を引用し、特許文献４によれば、特許文献４、図１０に示した図面は、米国特許６，３８４，６６４号公報の代表図面であるとしている。したがって、本書に示した図１３は、特許文献４、図１０に相当するとともに、米国特許公報６，３８４，６６４号に添付の図１にも相当していることを申し添える。
【００１９】
図１３には、電気ヒューズ１０１、リファレンス抵抗１０２、ＰＭＯＳトランジスタ１０５,１０６,１１２,１１３、ＮＭＯＳトランジスタ１０７,１０８,１０９，１１０，１１１、インバータ回路１１４，１１５、及びＮＯＲ回路１１６が示されている。
【００２０】
電源ＶＤＤＨと基準電位ＧＮＤの間に電気ヒューズ１０１とＮＭＯＳトランジスタ１０３、リファレンス抵抗１０２とＮＭＯＳトランジスタ１０４がそれぞれ配置されている。ＰＭＯＳトランジスタ１０５，１０６とＮＭＯＳトランジスタ１０７，１０８は、いわゆるクロスカップルされ、ＮＭＯＳトランジスタ１０７，１０８のソースＳにはＮＭＯＳトランジスタ１０９，１００のドレインＤがそれぞれ接続され、ＮＭＯＳトランジスタ１０９，１１０のソースＳと基準電位ＧＮＤとの間にＮＭＯＳトランジスタ１１１が配置されている。また、電源ＶＤＤＨとクロスカップルノードＮ３，Ｎ４との間にはＰＭＯＳトランジスタ１１２，１１３が配置され、クロスカップルノードＮ３，Ｎ４はそれぞれインバータ回路１１４，１１５に接続され、その出力／ＤＯ、ＤＯはＮＯＲ回路１１６に入力されており、ＮＯＲ回路１１６の出力信号ＲＥＡＤがＮＭＯＳトランジスタ１０３，１０４に入力されている。
【００２１】
図１３において、読み出し動作を行わないスタンバイ状態において、信号／ＲＥＡＤは“０”で、この信号／ＲＥＡＤが入力されるＮＭＯＳトランジスタ１１１はオフし、クロスカップルノードＮ３，Ｎ４はＰＭＯＳトランジスタ１１２，１１３により電源電圧ＶＤＤＨにプリチャージされている。インバータ回路１１４，１１５の出力／ＤＯ，ＤＯはともに“０”であり、ＮＯＲ回路１１６の出力ＲＥＡＤは“１”となってＮＭＯＳトランジスタ１０３，１０４はオン状態にある。このとき、電気ヒューズ１０１とリファレンス抵抗１０２にはＮＭＯＳトランジスタ１０３，１０４を介して電流が流れることで電圧降下が発生し、ノードＮ１，Ｎ２は電源電圧ＶＤＤＨから電圧降下分だけ低い中間電圧レベルとなり、中間電圧レベルがＮＭＯＳトランジスタ１０９，１１０のゲートにそれぞれ入力される。
【００２２】
読み出し動作が開始され、信号／ＲＥＡＤが“０”から“１”になると、ＰＭＯＳトランジスタ１１２，１１３はオフとなり、ＮＭＯＳトランジスタ１１１がオンとなる。このとき、ＮＭＯＳトランジスタ１０９，１１０は電源電圧ＶＤＤＨよりも低い中間電圧レベルをノードＮ１，Ｎ２からゲートに受けてともにオン状態にあるため、クロスカップルノードＮ３，Ｎ４はともにプリチャージレベル（電源電圧ＶＤＤＨ）から基準電位ＧＮＤに向かってディスチャージを開始する。
【００２３】
ディスチャージの速度はＮＭＯＳトランジスタ１０９，１１０のゲート電圧とデバイスサイズに依存する。例えば、電気ヒューズ１０１が溶断されていない場合は、電気ヒューズ１０１による電圧降下はリファレンス抵抗１０２による電圧降下より小さい。このため、ノードＮ１をゲート入力とするＮＭＯＳトランジスタ１１０のほうが電流能力は高くなり、ノードＮ３がより速くディスチャージされてノードＮ３とＮ４には微小な電圧差が発生する。この微小電圧差を増幅して最終的にノードＮ３は“０”、ノードＮ４は“１”の電圧レベルとなる。
【００２４】
インバータ１１４，１１５の出力は、スタンバイ状態時においてはノードＮ３，Ｎ４は電源電圧ＶＤＤＨにプリチャージされて“０”であったが、読み出し動作により、ノードＮ３，Ｎ４に伝達されたノードＮ１，Ｎ２の電圧差が比較・増幅されると、ノードＮ３は“０”、ノードＮ４は“１”となるため、出力／ＤＯが“１”、出力ＤＯが“０”となる。よって、出力／ＤＯ、ＤＯが入力されるＮＯＲ回路１１６の出力ＲＥＡＤは“１”から“０”になってＮＭＯＳトランジスタ１０３，１０４はオフとなり、中間電圧レベルにあったノードＮ１，Ｎ２は電気ヒューズ１０１，リファレンス抵抗１０２を介して電源電圧ＶＤＤＨと同じレベルになる。
【００２５】
このようにＮＭＯＳトランジスタ１０３，１０４は、電源投入から読み出し動作が始まるまでは出力ＲＥＡＤが“１”でオン状態にあり、ノードＮ１，Ｎ２には抵抗値に応じた中間レベルの電圧が発生しているが、読み出し動作が開始され、ノードＮ１，Ｎ２の電圧差の比較・増幅動作が完了すると、その結果がフィードバックされてＮＭＯＳトランジスタ１０３，１０４はオフとなり、ノードＮ１，Ｎ２はともに電源電圧ＶＤＤＨとほぼ同じレベルになる。
【００２６】
図１３に示した半導体記憶装置の読み出し回路では、電気ヒューズ１０１の抵抗値とリファレンス抵抗１０２の抵抗値とに応じて発生する中間電圧レベルがノードＮ１，Ｎ２を介してＮＭＯＳトランジスタ１０９，１１０のゲートに入力されている。例えばＭＯＳトランジスタの閾値電圧Ｖｔのばらつきが大きい製造プロセスで形成された場合や、読み出し動作時に外的ノイズが印加された場合、ノードＮ３，Ｎ４が電源電圧ＶＤＤＨからともにディスチャージされて微小電圧が発生し、電圧さに基づき増幅が開始される過程において、データの誤ラッチが発生して読み出し不具合を生じてしまうことが危惧される。
【００２７】
また、図１３に示す半導体記憶装置の読み出し回路は、電気ヒューズ１０１は、ＮＭＯＳトランジスタ１０３側に配置しているため、電気ヒューズ１０１を切断する前と、した後の電位レベルの変化はトランジスタ１０３側すなわちノードＮ１にしか取り出すことができないという不具合が生じる。
【００２８】
なお、特許文献４、段落００８０を参照すると、リファレンス抵抗１０２を電気ヒューズ１０１と同じ材料、形状のものを複数直列に接続して形成すると、面積は若干大きくなるものの、プロセスばらつき等に対して十分にマージンのある抵抗設定が可能となる旨示唆する。しかし、特許文献４においても、特許文献１，特許文献２と同様に、リファレンス抵抗１０２を電気ヒューズ１０１と同様に切断の対象とすることまでは何ら示唆も開示もしていない。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特開平５−１２８８９１号公報
【特許文献２】特開２０００−１８２３９３号公報
【特許文献３】特開２００２−２０８２９６号公報
【特許文献４】特開２００６−５９４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００３０】
本発明の課題は、上記に鑑み、ヒューズ回路の２つの出力側にそれぞれ所期の論理値に設定された論理信号出力することができるヒューズ回路を提供するものである。
【課題を解決するための手段】
【００３１】
本発明の第１態様のヒューズ回路（１０）は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する一対のトランジスタ（Ｑ１１（Ｑ１５），Ｑ１２（Ｑ１６））で構成したフリップフロップ（ＦＦ１）の負荷素子としたものである。
【００３２】
また、本発明の第２態様のヒューズ回路（１０）は、第１態様において、フリップフロップ（ＦＦ１，ＦＦ２）は第１導電形式からなる第１，第２トランジスタを有し、第１（Ｑ１１）及び第２（Ｑ１２）のトランジスタの第１主電極（ソースＳ）に一対の電気ヒューズ（Ｒｆ１，Ｒｆ２）を各別に接続したものである
【００３３】
また、本発明の第３態様のヒューズ回路（１０）は、第２態様において、一対の電気ヒューズ（Ｒｆ１，Ｒｆ２）は電流が供給されることによって溶断切断され、溶断切断される前の一対の電気ヒューズ（Ｒｆ１，Ｒｆ２）の抵抗値は共に等しく設定されるものである。
【００３４】
また、本発明の第４態様のヒューズ回路（１０）は、第２態様において、フリップフロップ（ＦＦ）はさらに、第２導電形式の第３，第４のトランジスタを有し、第１のトランジスタの第２主電極は第３のトランジスタの第２主電極、及び第２，第４のトランジスタの各制御電極に直接直流的に接続されて第１ノードを成し、第２のトランジスタの第２主電極は、第４のトランジスタの第２主電極、及び第１，第３のトランジスタの各制御電極に直接直流的に接続されて第２ノードを成すものである。
【発明の効果】
【００３５】
上記の構成によれば、フリップフロップの負荷素子として溶断・切断可能な一対の電気ヒューズを配置するようにしたので、フリップフロップの２つの出力をハイレベルまたはローレベルの所望する論理値レベルに設定することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態にかかるヒューズ回路図である。
【図２】本発明の第２の実施形態にかかるヒューズ回路図である。
【図３】本発明の第３の実施形態にかかるヒューズ回路図である。
【図４】本発明の第４の実施形態にかかるヒューズ回路図である。
【図５】本発明の第５の実施形態にかかるヒューズ回路図である。
【図６】本発明の第５の実施形態にかかる図５の一部を等価的に示したヒューズ回路図である。
【図７】本発明及び従来のヒューズ回路の等価回路を模式的に示す図である。
【図８】本発明の第３実施形態にかかるタイミングチャートを示す。
【図９】本発明の第５実施形態にかかるタイミングチャートを示す。
【図１０】本発明のヒューズ回路に用いる電気ヒューズの第１状態及び第２状態を説明するための図である。
【図１１】従来のヒューズ回路を示す図である。
【図１２】従来のプログラム回路を示す図である。
【図１３】従来の半導体記憶装置を示す回路図である。
【発明を実施するための形態】
【００３７】
本発明を説明するにあたり、まず、トランジスタを第１導電形式及び第２導電形式の２つに分ける。本書において、第１導電形式とは、ＭＯＳトランジスタの場合はｎチャネル型、またはｐチャネル型を指し、バイポーラトランジスタの場合はＮＰＮ型、またはＰＮＰ型を指す。第２導電形式とは、第１導電形式とは反対の導電型を指すものとする。
【００３８】
また、本書において、説明の便宜上、トランジスタの各電極を第１主電極、第２主電極、及び制御電極として呼称する。この主旨は本発明の回路構成はＭＯＳトランジスタでもバイポーラトランジスタでも構成することができるからであり、両タイプのトランジスタに共用できる呼称としてこれらの語句が適切であると判断したからである。
【００３９】
また、本書において、ＭＯＳトランジスタであるとき、第１主電極，第２主電極，及び制御電極とは、第１導電形式または第２導電形式に関わらず、それぞれソース，ドレイン，ゲートを指すものとする。また、バイポーラトランジスタであるときは、第１導電形式または第２導電形式に関わらず、それぞれエミッタ，コレクタ，及びベースを指すものとする。
【００４０】
本書において特に断らない限り、ｐＭＯＳトランジスタはＰＮＰ型バイポーラトランジスタに、ｎＭＯＳトランジスタはＮＰＮ型バイポーラトランジスタにそれぞれ置き換えることできると解するべきである。
【００４１】
（第１の実施形態）
図１は本発明の第１の実施形態にかかるヒューズ回路を示す。本発明にかかるヒューズ回路１０の特徴は、フリップフロップの負荷素子として電流によって溶断可能な一対の電気ヒューズを用いることにある。
【００４２】
ヒューズ回路１０は、電圧源ＶＤＤ、基準電位ＶＳＳ、フリップフロップＦＦ１、トランジスタＱ１１，Ｑ１２、及び電気ヒューズＲｆ１，Ｒｆ２を有する。
【００４３】
フリップフロップＦＦ１は、ｎＭＯＳトランジスタからなる一対のトランジスタＱ１１，Ｑ１２で構成され、トランジスタＱ１１，Ｑ１２の制御電極であるゲートＧは互いに別のトランジスタの第２主電極であるドレインＤに接続されている。このように一対のトランジスタの制御電極が他方のトランジスタの第２主電極に接続される回路構成は一般的にクロスカップリングと称される。本発明でのフリップフロップは、このようにクロスカップリングされた一対のトランジスタを指す。なお、この種の分野ではフリップフロップをラッチ回路と称することも少なくない。
【００４４】
トランジスタＱ１１，Ｑ１２のソースＳは各別に電気ヒューズＲｆ１，Ｒｆの第１端子Ｔ１に接続され、それらの第２端子Ｔ２は共通接続され電圧源ＶＤＤに接続されている。
【００４５】
電気ヒューズＲｆ１及びＲｆ２は互いに別の材料で構成してもよいが好ましくは同じ材料で構成する。たとえばシリサイドポリシリコンで構成されている。さらに本発明の特徴の１つとして、電気ヒューズＲｆ１及びＲｆ２の両者が溶断・切断の対象になっており、電流を流すことによって両者のいずれか一方が溶断される。どちらの電気ヒューズを切断するかの決定は、切断後のノードＸ，Ｙの電位またはノードＸ１，Ｙ１をハイレベルまたはローレベルのどちらに設定するかによって決める。電気ヒューズＲｆ１及びＲｆ２の切断前の抵抗値は共にたとえば１００Ω〜２００Ωに設定される。電気ヒューズＲｆ１及びＲｆ２の抵抗値はたとえば共に１００Ωに設定されていてもよく、一方がたとえば１００Ωで他方がたとえば２００Ωという具合に不均一であってもかまわない。もちろんこれらの抵抗値は数ＫΩのオーダーであってもかまわない。
【００４６】
トランジスタＱ１３の主たる目的は電気ヒューズＲｆ１を切断するためのいわゆる電力供給回路として用意される。トランジスタＱ１３と電気ヒューズＲｆ１とは電圧源ＶＤＤと基準電位ＶＳＳとの間に直列に接続されている。トランジスタＱ１３をオンすると、電圧源ＶＤＤ，電気ヒューズＲｆ１，トランジスタＱ１３のドレインＤ−ソースＳの導電路、及び基準電位ＶＳＳからなる直列回路に切断電流ｉｄが流れる。この切断電流ｉｄの大きさは、トランジスタＱ１３のゲートＧに印加するゲート電圧Ｖｃ１の大きさによって決められる。電気ヒューズＲｆ１を十分に溶断・切断するにはたとえば５０ｍＡの切断電流ｉｄが必要であるとすると、ゲート電圧Ｖｃ１は、トランジスタＱ１３の閾値電圧Ｖｔのばらつきも考慮し、切断電流ｉｄ≧５０ｍＡの関係を維持するように設定される。
【００４７】
同様にトランジスタＱ１４は電気ヒューズＲｆ２を切断するためのいわゆる電力供給回路として用意される。トランジスタＱ１４と電気ヒューズＲｆ２とは電圧源ＶＤＤと基準電位ＶＳＳとの間に直列に接続されている。トランジスタＱ１４をオンすると、電圧源ＶＤＤ、電気ヒューズＲｆ２、トランジスタＱ１４のドレインＤ−ソースＳの導電路、及び基準電位ＶＳＳからなる直列回路に切断電流ｉｄが流れる。この切断電流ｉｄの大きさは、トランジスタＱ１４のゲートＧに印加するゲート電圧Ｖｃ２の大きさによって決められる。電気ヒューズＲｆ２を十分に溶断するにはたとえば５０ｍＡの切断電流ｉｄが必要であるとすると、ゲート電圧Ｖｃ１は、トランジスタＱ１４の閾値電圧Ｖｔのばらつきも考慮し、切断電流ｉｄ≧５０ｍＡの関係を維持するように設定される。
【００４８】
トランジスタＱ１３，Ｑ１４は本来電気ヒューズＲｆ１，Ｒｆ２を溶断（切断）するために用意されるが、これとは別の目的でも使用することもできる。たとえば、電気ヒューズＲｆ１，Ｒｆ２を切断する前にノードＸ，ＹまたはノードＸ１，Ｙ１の電位をハイレベルまたはローレベルのいずれかに固定する場合に用いることができる。すなわち、電気ヒューズＲｆ１，Ｒｆ２のいずれかを切断する前に、たとえばトランジスタＱ１３のゲートＧに同トランジスタが浅くオンするような電位を印加しトランジスタＱ１４のゲートＧには同トランジスタが完全にオフするような電位を印加するようにしておけば、ノードＸ，Ｙの電位をハイレベルまたはローレベルのいずれかに設定することができる。一方、トランジスタＱ１４のゲートＧに同トランジスタが浅くオンするような電位を印加し、トランジスタＱ１３のゲートＧには同トランジスタが完全にオフするような電位を印加するようにしておけば、前とは反転された状態に設定することができる。
【００４９】
なお、電気ヒューズＲｆ１またはＲｆ２を切断する前に、ノードＸ，Ｘ１，Ｙ，Ｙ１の電位を所定の論理値レベルに設定しておく目的は、電気ヒューズＲｆ１またはＲｆ２を切断したときに、切断が正常に行われたのか否かを判定するためである。したがって、切断が正常に行われれば、ノードＸ，Ｘ１，Ｙ，Ｙ１の電位は切断の前後で反転する。
【００５０】
ヒューズ回路１０は一般的に半導体集積回路で構成されているので、トランジスタＱ１３，Ｑ１４の各電極間、或いは各電極と電圧源ＶＤＤまたは基準電位ＶＳＳとの間には寄生容量が介在される。このためトランジスタＱ１３とＱ１４の物理的な大きさを異ならせるならば、トランジスタＱ１３及びＱ１４の各電極間に介在される容量を異ならせることができる。また、トランジスタＱ１３とＱ１４の物理的な大きさは同じにしてこれらトランジスタの各電極間に外部容量を付加させるようにして、トランジスタＱ１３及びＱ１４に介在される容量の大きさを異ならせるようにしてもよい。これによって、電圧源ＶＤＤを投入した直後のノードＸ，Ｙ及びノードＸ１，Ｙ１に出力する論理値を所望するハイレベルまたはローレベルのいずれかに設定することができる。
【００５１】
なお、フリップフロップＦＦ１の出力に相当するノードＸ，Ｙには他の論理回路や負荷素子又は他のフリップフロップなどと結合することもできる。
【００５２】
ここで、第１の実施形態にかかる発明の概念を要約すると次のとおりである。すなわち、ヒューズ回路１０は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を有する。さらに第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する一対のトランジスタ（Ｑ１１，Ｑ１２）で構成されたフリップフロップＦＦ１を有する。さらに一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）はフリップフロップＦＦ１の負荷素子として接続されておる。
【００５３】
また第１の実施形態では、電気ヒューズ（Ｒｆ１，Ｒｆ２）は、フリップフロップ（ＦＦ１）を構成する一対のトランジスタの第１主電極（ソースＳ）に各別に接続される。
【００５４】
さらに好ましくは、電気ヒューズＲｆ１とＲｆ２が切断される前の抵抗値はほぼ同じ大きさに設定される。なお、電気ヒューズＲｆ１とＲｆ２の抵抗値が同じであるとき、電圧源ＶＤＤを投入した直後のノードＸ，Ｙの論理値レベルが定まらないということが生じうる。こうしたことが、電気ヒューズＲｆ１，Ｒｆ２の切断状態を確定するのに不具合な場合は、電圧源ＶＤＤの投入時でのトランジスタＱ１３，Ｑ１４のオン状態またはオフ状態を不均衡状態に設定することで克服することができる。すなわち、トランジスタＱ１３を浅くオンさせるかトランジスタＱ１４を浅くオンさせることで、ノードＸ，Ｙの所望の論理値レベルを出力することができる。
【００５５】
なお、上述のやり方ではトランジスタＱ１３，Ｑ１４を用いるものであるが、これとは別のやり方でも可能である。たとえば、ノードＸ１，Ｙ１と、基準電位ＶＳＳまたは電圧源ＶＤＤとの間に外部抵抗を接続して、フリップフロップＦＦ１を構成するトランジスタＱ１１またはＱ１２のいずれか１つをオンまたはオフするようにすればよい。
【００５６】
（第２の実施形態）
図２は本発明の第２の実施形態にかかるヒューズ回路２０を示す。本発明にかかるヒューズ回路２０の構成は、図１に示したものと基本的には同じである。
【００５７】
フリップフロップＦＦ２は、ｐＭＯＳトランジスタからなる一対のトランジスタＱ１５，Ｑ１６で構成され、トランジスタＱ１５，Ｑ１６の制御電極であるゲートＧは互いに別のトランジスタのドレインＤに接続されている。すなわち、トランジスタＱ１５及びＱ１６はクロスカップリングされ、図１と同様にフリップフロップを構成している。
【００５８】
図２において、トランジスタＱ１５，Ｑ１６のソースＳは各別に電気ヒューズＲｆ１，Ｒｆの第１端子Ｔ１に接続され、それらの第２端子Ｔ２は共通に接続され基準電位ＶＳＳに接続されている。
【００５９】
電気ヒューズＲｆ１及びＲｆ２の材料は、第１の実施形態で述べたものと同じものを用いることができるので詳述は割愛する。特に電気ヒューズＲｆ１及びＲｆ２を同じ材料で構成し、かつそれらの抵抗値を等しくなるように設定しておけば、製造上のばらつきを小さく抑えることができ、かつ、電気ヒューズＲｆ１及びＲｆ２を切断するために各別に用意する電力供給回路も同じ回路構成とすることができるので好都合となる。
【００６０】
トランジスタＱ１７の主たる目的は電気ヒューズＲｆ１を切断するためのいわゆる電力供給回路として用意される。トランジスタＱ１７と電気ヒューズＲｆ１とは電圧源ＶＤＤと基準電位ＶＳＳとの間に直列に接続されている。トランジスタＱ１７をオンすると、電圧源ＶＤＤ、トランジスタＱ１７のドレインＤ−ソースＳの導電路、電気ヒューズＲｆ１、及び基準電位ＶＳＳからなる直列回路に切断電流ｉｄが流れる。この切断電流ｉｄの大きさは、トランジスタＱ１７のゲートＧに印加するゲート電圧Ｖｃ１の大きさによって決められる。電気ヒューズＲｆ１を十分に溶断するにはたとえば５０ｍＡの切断電流ｉｄが必要であるとすると、ゲート電圧Ｖｃ１はトランジスタＱ１７の閾値電圧Ｖｔのばらつきも考慮し、切断電流ｉｄ≧５０ｍＡの関係を維持するように設定される。
【００６１】
同様にトランジスタＱ１８は電気ヒューズＲｆ２を切断するためのいわゆる電力供給回路として用意される。トランジスタＱ１８と電気ヒューズＲｆ２とは電圧源ＶＤＤと基準電位ＶＳＳとの間に直列に接続されている。トランジスタＱ１８をオンすると、電圧源ＶＤＤ，電気ヒューズＲｆ２，トランジスタＱ１８のドレインＤ−ソースＳの導電路、及び基準電位ＶＳＳからなる直列回路に切断電流ｉｄが流れる。この切断電流ｉｄの大きさは、トランジスタＱ１８のゲートＧに印加するゲート電圧Ｖｃ２の大きさによって決められる。電気ヒューズＲｆ２を十分に溶断するには、たとえば５０ｍＡの切断電流ｉｄが必要であるとすると、ゲート電圧Ｖｃ２はトランジスタＱ１８の閾値電圧Ｖｔのばらつきも考慮し、切断電流ｉｄ≧５０ｍＡの関係を維持するように設定される。
【００６２】
トランジスタＱ１７，Ｑ１８は本来電気ヒューズＲｆ１，Ｒｆ２を溶断（切断）するために用意されているが、これとは別の目的でも使用することもできる。たとえば、電気ヒューズＲｆ１，Ｒｆ２を切断する前にノードＸ，ＹまたはノードＸ１，Ｙ１の電位をハイレベルまたはローレベルのいずれかに設定する場合に用いることができる。すなわち、電気ヒューズＲｆ１，Ｒｆ２のいずれかを切断する前に、たとえばトランジスタＱ１７のゲートＧに同トランジスタが浅くオンするような電位を印加し、トランジスタＱ１８のゲートＧには同トランジスタが完全にオフするような電位を印加するようにしておけば、ノードＸ，Ｙの電位をハイレベルまたはローレベルのいずれかに設定することができる。一方、トランジスタＱ１８のゲートＧに同トランジスタが浅くオンするような電位を印加し、トランジスタＱ１７のゲートＧには同トランジスタが完全にオフするような電位を印加するようにしておけば、前とは反転された状態に設定することができる。
【００６３】
また、第２の実施形態では第１の実施形態と同様にヒューズ回路２０は、一般的に半導体集積回路で構成されているので、トランジスタＱ１７，Ｑ１８の各電極間、或いは各電極と電圧源ＶＤＤまたは基準電位ＶＳＳとの間には寄生容量が介在されることになる。このためトランジスタＱ１７とＱ１８の物理的な大きさを異ならせるならば、トランジスタＱ１７及びＱ１８の各電極間に介在される容量を異ならせることができる。また、トランジスタＱ１７とＱ１８の物理的な大きさは同じにしてこれらトランジスタの各電極間に外部容量を付加して、トランジスタＱ１７及びＱ１８に介在される容量の大きさを異ならせることによって、電圧源ＶＤＤを投入した直後のノードＸ，Ｙ及びノードＸ１，Ｙ１に出力する論理値を所望するハイレベルまたはローレベルのいずれかに設定することができる。
【００６４】
なお、フリップフロップＦＦ２の出力に相当するノードＸ，Ｙには他の論理回路や負荷素子又は他のフリップフロップなどと結合することができる。たとえば、図１に示したフリップフロップＦＦ１と、ノードＸ同士及びノードＹ同士で結合して、１つの新たなフリップフロップを構成することができる。
【００６５】
ここで、第２の実施形態にかかる発明の概念を要約すると次のとおりである。すなわち、ヒューズ回路２０は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を有する。さらに第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する一対のトランジスタ（Ｑ１５，Ｑ１６）で構成されたフリップフロップＦＦ２を有する。さらに一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）はフリップフロップＦＦ２の負荷素子として接続される。
【００６６】
また第２の実施形態は、電気ヒューズ（Ｒｆ１，Ｒｆ２）は、フリップフロップ（ＦＦ２）を構成する一対のトランジスタの第１主電極（ソースＳ）に各別に接続される。
【００６７】
さらに好ましくは、電気ヒューズＲｆ１とＲｆ２が切断される前の抵抗値は第１の実施形態と同様に同じ大きさに設定することができる。もちろん、電気ヒューズＲｆ１とＲｆ２の抵抗値の大きさは異ならせるようにしてもかまわない。なお、電気ヒューズＲｆ１とＲｆ２の抵抗値が同じであるとき、電圧源ＶＤＤを投入した直後のノードＸ，Ｙの論理値レベルが定まらないということが生じうる。こうしたことが、電気ヒューズＲｆ１，Ｒｆ２の切断状態を確定するのに不具合な場合は、電圧源ＶＤＤの投入時でのトランジスタＱ１３，Ｑ１４のオン状態またはオフ状態を不均衡状態に設定することで克服することができる。すなわち、トランジスタＱ１３を浅くオンさせるかトランジスタＱ１４を浅くオンさせることで、ノードＸ，Ｙの所望の論理値レベルを出力することができる。
【００６８】
（第３の実施形態）
図３は本発明にかかる第３の実施形態を示す。図３に示すヒューズ回路３０に用いるフリップフロップＦＦは、図１に示したフリップフロップＦＦ１と図２に示したフリップフロップＦＦ２を組み合わせたものとほぼ等しく、電気ヒューズＲｆ１，Ｒｆ２は電圧源ＶＤＤ側に設けた構成としている。すなわち、電気ヒューズＲｆ１，Ｒｆ２の接続箇所は、図１のものと等価である。
【００６９】
ヒューズ回路３０において、トランジスタＱ１１の制御電極であるゲートＧはトランジスタ１２のドレインＤに、トランジスタＱ１２の制御電極であるゲートＧはトランジスタ１１の第２主電極であるドレインＤに接続されている。前に述べたように一対のトランジスタの各制御電極が他方のトランジスタの各第２主電極に接続される回路構成は一般的にクロスカップリングと称される。本発明でのフリップフロップはクロスカップリングされた一対のトランジスタで構成される。
【００７０】
トランジスタＱ１１，１２の第１主電極であるソースＳはそれぞれ電気ヒューズＲｆ１，Ｒｆ２の第１端子Ｔ１に接続され、それらの第２端子Ｔ２は共通接続され電圧源ＶＤＤに接続されている。トランジスタＱ１１，Ｑ１２の第２主電極である各ドレインＤは、第１導電形式とは異なる第２導電形式のトランジスタＱ１５，Ｑ１６の第２主電極であるドレインＤに各別に接続される。
【００７１】
トランジスタＱ１１の第２主電極であるドレインＤは、トランジスタＱ１５のドレインＤ及び、トランジスタＱ１２，Ｑ１６の各ゲートＧに直接直流的に接続される。トランジスタＱ１５，Ｑ１６のソースＳは共に基準電位ＶＳＳに接続される。
【００７２】
トランジスタＱ１２の第２主電極であるドレインＤは、トランジスタＱ１６のドレインＤ及び、トランジスタＱ１１，Ｑ１５の各ゲートＧに直接直流的に接続される。
【００７３】
なお、トランジスタＱ１１とトランジスタＱ１５とからなる回路構成は、よく知られたいわゆるＣＭＯＳインバータを成している。同様にトランジスタＱ１２とトランジスタＱ１６とからなる回路構成もＣＭＯＳインバータを成している。したがって、図３に示すフリップフロップＦＦは通常ＣＭＯＳ型のフリップフロップと称することができ、一般的にはラッチ回路とも称される。
【００７４】
電気ヒューズＲｆ１は、電圧源ＶＤＤとトランジスタＱ１１の第１主電極であるソースＳとの間に直列に、電気ヒューズＲｆ２は、電圧源ＶＤＤとトランジスタＱ１２の第１主電極であるソースＳとの間に直列にそれぞれ配置されている。
【００７５】
電気ヒューズＲｆ１，Ｒｆ２はそれぞれ第１状態及び第２状態を有する。第１状態であるか第２状態であるかはヒューズの性質によって変わる。すなわち、一般的なヒューズはノーマル状態では導通状態におかれるので比較的低抵抗値を示す。その大きさはたとえば１００Ω前後、好ましくは１ＫΩ以下であり、比較的低抵抗値に設定される。本書において、比較的低抵抗値を有する状態が第１状態として定義される。電気ヒューズＲｆ１，Ｒｆ２は電流によって溶断またはトリミングされ、その抵抗値は第１状態とは異なる大きさを示す。こうした状態が第２状態であるとして定義される。特に電気ヒューズが切断され導通状態を失うとその抵抗値は数ＭΩにも至り、第１状態の抵抗値の少なくとも１桁以上は大きくなる。なお、一般的な電気ヒューズの第１状態での抵抗値はそれを形成する材料によっても異なってくる。
【００７６】
電気ヒューズの中には一般的なヒューズとは異なるいわゆるアンチヒューズと呼ばれるものが存在する。アンチヒューズは、ノーマル状態では非導通状態である。こうした場合には第１状態での抵抗値は数百ＫΩ以上であり、たとえばその抵抗値は１０ＭΩにも達し、第２状態、すなわち、アンチヒューズが導通状態になると、その抵抗値はたとえば２００Ω〜５００Ωまで極端に低下する。アンチヒューズの場合には完全に導通されない場合、その抵抗値は一般的なヒューズとは異なりその抵抗値はたとえば４００ＫΩ以上を示すともいわれている。
【００７７】
ノードＸ及びノードＹは本発明のヒューズ回路の出力であるとして定義される。出力はヒューズ回路で検出された電圧をたとえばバッファＢｆ１，Ｂｆ２を介して各種各様の論理回路に接続される。
【００７８】
トランジスタＱ１３及びＱ１４は、図１に示した第１の実施形態でも述べたように、電気ヒューズＲｆ１またはＲｆ２を切断するときの電流を供給するためにそれぞれ用意されている。すなわち、トランジスタＱ１３及びＱ１４は、電気ヒューズＲｆ１及び電気ヒューズＲｆ２を各別に第１状態から第２状態に遷移させる第１及び第２の電力供給回路としての働きを有する。第１状態では電気ヒューズＲｆ１または電気ヒューズＲｆ２のいずれか一方が比較的低抵抗値で導通しており、第２状態では比較的高抵抗値に置かれており、理想的には電流、電圧の供給が切断されている状態に置かれる。
【００７９】
ヒューズ回路３０の出力が、第１状態であるかそれとも第２状態であるかの判定は出力ノードＸ，Ｙの電位、すなわちその論理値レベルを測定して行われる。
【００８０】
なお、電気ヒューズがアンチヒューズである場合は、そのヒューズの材料にもよるが、第１状態は電気ヒューズの抵抗値がたとえば１００ＫΩ以上であり、第２状態ではたとえば３００Ω未満の抵抗値を示す。
【００８１】
電気ヒューズＲｆ１を第１状態から第２状態に遷移させるとき、すなわち、電気ヒューズＲｆ１を切断するときには、たとえば５０ｍＡ程度の切断電流が流れるようにトランジスタＱ１３のゲートＧにゲート電圧Ｖｃ１を印加する。
【００８２】
同様に電気ヒューズＲｆ２を第１状態から第２状態に遷移させるとき、すなわち、電気ヒューズＲｆ２を切断するときにはトランジスタＱ１４のゲートＧに、電気ヒューズＲｆ２にたとえば５０ｍＡ程度の切断電流ｉｄが流れる程度の電圧Ｖｃ２を印加する。なお、電気ヒューズＲｆ２を切断するに必要な切断電流ｉｄは、電気ヒューズＲｆ２の抵抗値の大きさやその材料によって異なるが、電気ヒューズＲｆ２の第１状態での抵抗値が小さければ、供給されるジュール熱が小さくなるため大きな切断電流が必要となり、切断しにくくなるのが一般的である。したがって、抵抗値は小さくとも、たとえば１００Ω前後であることが好ましい。
【００８３】
本発明にかかる一対の電気ヒューズＲｆ１，Ｒｆ２は、両者とも切断の対象としている。このため、ノードＸ，ノードＹに出力する論理値を所望する論理値レベルに設定することができるという特徴を有する。すなわち、ノードＸをローレベルに設定した場合には電気ヒューズＲｆ１を切断すればよく、また、ノードＹをローレベルに設定した場合には電気ヒューズＲｆ２を切断するようにすればよい。このことはバッファＢｆ１，Ｂｆ２の後段に接続する論理回路の構成に応じて臨機応変に対応することができるので好都合である。
【００８４】
第３の実施形態のヒューズ回路の骨子は、電圧源ＶＤＤと基準電位ＶＳＳの両者を電源として定義すると次ぎのように要約することができる。すなわち、本発明にかかるヒューズ回路は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を有する。さらに、第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する第１導電形式の第１，第２のトランジスタ（Ｑ１１，Ｑ１２）と、第２導電形式の第３，第４のトランジスタ（Ｑ１５，Ｑ１６）を有する。そして、第１の電気ヒューズ（Ｒｆ１）は電源（ＶＤＤ）と第１のトランジスタ（Ｑ１１）の第１主電極（ソースＳ）に、第２の電気ヒューズ（Ｒｆ２）は電源（ＶＤＤ）と第２のトランジスタ（Ｑ１２）の第１主電極（ソース）に各別に接続される。さらに、第１のトランジスタ（Ｑ１１）の第２主電極（ドレインＤ）は、第３のトランジスタ（Ｑ１５）の第２主電極（ドレインＤ）、及び第２，第４のトランジスタ（Ｑ１２，Ｑ１４）の各制御電極（ゲートＧ）に直接直流的に接続されて第１ノード（Ｘ）を成す。さらに、第２のトランジスタ（Ｑ１２）の第２主電極（ドレインＤ）は、第４のトランジスタ（Ｑ１６）の第２主電極（ドレインＤ）、及び第１，第３のトランジスタ（Ｑ１１，Ｑ１３）の各制御電極（ゲートＧ）に直接直流的に接続されて第２ノード（Ｙ）を成すものである。
【００８５】
（第４の実施形態）
図４は本発明の第４の実施形態にかかるヒューズ回路４０を示す。図３と同じ箇所には同じ参照符号を用いている。
【００８６】
図４が図３と相違するのは、第１に、電気ヒューズＲｆ１，Ｒｆ２を基準電位ＶＳＳ側に配置していることである。第２に、電気ヒューズＲｆ１，Ｒｆ２の第１端子Ｔ１はｎＭＯＳトランジスタの第１主電極であるソースＳに接続される。これに付随して第３に電気ヒューズＲｆ１，Ｒｆ２の第２端子Ｔ２は共通接続されて基準電位ＶＳＳに共通接続されることで相違する。また、第４に電気ヒューズＲｆ１，Ｒｆ２を切断するための電力供給回路を構成するトランジスタＱ１７，Ｑ１８をｐＭＯＳトランジスタで構成している点で相違する。
【００８７】
すなわち、電気ヒューズＲｆ１，Ｒｆ２を接続する箇所は、ＣＭＯＳフリップフロップの電圧源ＶＤＤ側ではなく、基準電位ＶＳＳ側に接続したことで第１の実施形態とは相違する。こうした構成は、抵抗成分を有する電気ヒューズＲｆ１，Ｒｆ２をフリップフロップＦＦの負荷装置を構成するトランジスタＱ１１，Ｑ１２側ではなく、トランジスタＱ１５，Ｑ１６の第１主電極すなわちソースＳ側に接続することになるので、フリップフロップＦＦの回路動作の安定性がやや低下することはいがめない。また、電力供給回路を構成するトランジスタＱ１７，Ｑ１８はｐチャネルＭＯＳトランジスタを用いる場合には電流容量の点でｎチャネルＭＯＳトランジスタのサイズよりも少し大きくしなければならない。しかし、ヒューズ回路としての回路機能は図１に示した第１の実施形態とほぼ同等とみなすことができる
【００８８】
第４の実施形態のヒューズ回路の概念は、電圧源ＶＤＤと基準電位ＶＳＳの両者を電源として定義すると次ぎのように要約することができる。すなわち、本発明にかかるヒューズ回路は、第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズ（Ｒｆ１，Ｒｆ２）を有する。さらに、第１主電極（ソースＳ）、第２主電極（ドレインＤ）、及び制御電極（ゲートＧ）を有する第１導電形式の第１，第２のトランジスタ（Ｑ１５，Ｑ１６）と、第２導電形式の第３，第４のトランジスタ（Ｑ１１，Ｑ１２）を有する。そして、第１の電気ヒューズ（Ｒｆ１）は電源（ＶＳＳ）と第１のトランジスタ（Ｑ１５）の第１主電極（ソースＳ）に、第２の電気ヒューズ（Ｒｆ２）は電源（ＶＳＳ）と第２のトランジスタ（Ｑ１６）の第１主電極（ソース）に各別に接続される。さらに、第１のトランジスタ（Ｑ１５）の第２主電極（ドレインＤ）は、第３のトランジスタ（Ｑ１１）の第２主電極（ドレインＤ）、及び第２，第４のトランジスタ（Ｑ１６，Ｑ１２）の各制御電極（ゲートＧ）に直接直流的に接続されて第１ノード（Ｘ）を成す。さらに、第２のトランジスタ（Ｑ１６）の第２主電極（ドレインＤ）は、第４のトランジスタ（Ｑ１２）の第２主電極（ドレインＤ）、及び第１，第３のトランジスタ（Ｑ１５，Ｑ１１）の各制御電極（ゲートＧ）に直接直流的に接続されて第２ノード（Ｙ）を成すものである。
【００８９】
第４の実施形態のヒューズ回路４０の発明の概念は、先に述べた第３の実施形態のヒューズ回路３０の発明と同じであり、第３の実施形態で述べたトランジスタを第４の実施形態では括弧内に示したトランジスタに置き換えるならば両者はまったく同じになることがわかる。すなわち、第１のトランジスタＱ１１（Ｑ１５）、第２のトランジスタＱ１２（Ｑ１６）、第３のトランジスタＱ１５（Ｑ１１）、及び第４のトランジスタＱ１６（Ｑ１２）と置き換えられる。
【００９０】
上述の第１，第２，第３，及び第４の各実施形態にかかるヒューズ回路１０，２０，３０，及び４０の１つの特徴は、電気ヒューズＲｆ１，Ｒｆ２は、共に同じ材料で構成され第１状態でほぼ同じ抵抗値を有する一対の電気ヒューズを有することである。すなわち、上記のいずれの各実施の形態は、いずれも一対の電気ヒューズは両者とも切断の対象としているので、ノードＸ，ノードＹに出力する論理値を所期のレベルに設定することができる。すなわち、ノードＸをローレベルに設定した場合には電気ヒューズＲｆ１を切断すればよく、また、ノードＹをローレベルに設定した場合には電気ヒューズＲｆ２を切断するようにして、ヒューズ回路の出力側の論理レベルを自在に設定することができる。このことはバッファＢｆ１，Ｂｆ２の後段に接続する論理回路の構成に臨機応変に対応することができるので好都合となる。こうした特徴は、図１１〜図１３に示した従来のヒューズ回路や半導体記憶装置に期待することはできない。
【００９１】
（第５の実施形態）
図５は本発明にかかる第５の実施形態にかかるヒューズ回路５０を示す。ヒューズ回路５０は、電圧源ＶＤＤ、基準電位ＶＳＳを有する。
【００９２】
図５に示す第５の実施形態は、フリップフロップＦＦを備えていることで第３，第４の実施形態と同じである。しかし電気ヒューズＲｆ１，Ｒｆ２が配置される回路部が第３，第４の実施形態とは異なる。すなわち、第３，第４の実施形態では電気ヒューズＲｆ１，Ｒｆ２を電圧源ＶＤＤ側に接続するか基準電位ＶＳＳ側に接続するかの違いはあるにせよ、いずれもフリップフロップＦＦを構成する一対のトランジスタの負荷素子として用いるものであった。これに対して、第５の実施形態は、フリップフロップＦＦとは別の回路部に電気ヒューズＲｆ１，Ｒｆ２を配置させるというものである。こうした発明は図１３に示した従来のものに類似する。
【００９３】
図５に示す電気ヒューズＲｆ１は他の実施形態でも述べたように、第１端子Ｔ１及び第２端子Ｔ２を有し、第１端子Ｔ１はトランジスタＱ３７のドレインＤ側に、その第２端子Ｔ２は電圧源ＶＤＤにそれぞれ接続される。電気ヒューズＲｆ２も第１端子Ｔ１及び第２端子Ｔ２を有し、第１端子Ｔ１はトランジスタＱ３８のドレインＤ側に、その第２端子Ｔ２は電圧源ＶＤＤにそれぞれ接続される。
【００９４】
トランジスタＱ３７の実質的な回路動作はダイオードとして働く。すなわち、そのドレインＤ側がカソードに、ゲートＧとソースＳとの共通接続点側がアノードにそれぞれ相当する。トランジスタＱ３７のゲートＧとソースＳとの共通接続点はノードＸを介してフリップフロップＦＦの一方の出力に接続される。したがって、電気ヒューズＲｆ１は、ダイオードとして働くトランジスタＱ３７を介して電圧源ＶＤＤとフリップフロップＦＦとの間に接続されている。
【００９５】
ノードＸにはバッファＢｆ１が接続され、バッファＢｆ１を介しフリップフロップＦＦから出力されるデータアウトＤＯを出力する。データアウトＤＯは図示しない各種各様の論理回路に供給される。
【００９６】
トランジスタＱ３８の実質的な回路動作はトランジスタＱ３７と同じであり、ダイオードとして働く。すなわち、そのドレインＤ側がカソードに、ゲートＧとソースＳとの共通接続点側がアノードにそれぞれ相当する。トランジスタＱ３８のゲートＧとソースＳとの共通接続点はノードＹを介してフリップフロップＦＦの他方の出力に接続される。したがって、電気ヒューズＲｆ２は、ダイオードとして働くトランジスタＱ３８を介して電圧源ＶＤＤとフリップフロップＦＦとの間に接続されている。
【００９７】
ノードＹにはバッファＢｆ２が接続され、バッファＢｆ２を介しフリップフロップＦＦから出力されるデータアウト／ＤＯを出力する。データアウト／ＤＯは図示しない各種各様の論理回路に供給される。
【００９８】
フリップフロップＦＦは、図３，図４に示すものと同じであるので詳細な説明は割愛する。
【００９９】
トランジスタＱ３３及びＱ３４は、電気ヒューズＲｆ１またはＲｆ２を切断するときの切断電流ｉｄを供給するためにそれぞれ用意されている。すなわち、トランジスタＱ３３及びＱ３４は、電気ヒューズＲｆ１及び電気ヒューズＲｆ２を各別に第１状態から第２状態に遷移させる第１及び第２の電力供給回路としての役目を有する。ここで第１状態では電気ヒューズＲｆ１及び電気ヒューズＲｆ２が比較的低抵抗値で導通しており、第２状態では比較的高抵抗値に置かれており、電流、電圧の供給が切断されている状態を指す。第２状態の理想的な状態は電気ヒューズＲｆ１及び電気ヒューズＲｆ２のいずれか一方の抵抗値が１ＭΩ以上の極めて高い抵抗値を有していることである。しかし、現実的には電気ヒューズＲｆ１，Ｒｆ２を完全に切断するには困難が伴い、その抵抗値は数百ＫΩのオーダーや数ＫΩのオーダーのものも出現することを考慮しておかなければならない。。
【０１００】
トランジスタＱ３３はｎチャネル型ＭＯＳトランジスタで構成される。トランジスタＱ３３のゲートＧに電気ヒューズＲｆ１を切断するに十分なハイレベルのゲート電圧Ｖｃ１を印加すると、電気ヒューズＲｆ１は切断され、第１状態から第２状態に遷移する。
【０１０１】
トランジスタＱ３４はｎチャネル型ＭＯＳトランジスタで構成される。トランジスタＱ３４のゲートＧに電気ヒューズＲｆ２を切断するに十分なハイレベルのゲート電圧Ｖｃ２を印加すると、電気ヒューズＲｆ２は切断され、第１状態から第２状態に遷移する。
【０１０２】
なお、電流ヒューズＲｆ１及びＲｆ２はいずれか一方が切断されるだけであって、両者が切断されることはない。どちらの電気ヒューズを切断するかは、ノードＸ，Ｙのいずれをハイレベルに維持するかまたはローレベルに維持するかによって決定すればよい。また、ハイレベル，ローレベルの設定はバッファＢｆ１，Ｂｆ２の後段に接続される各種各様のたとえば論理回路の回路構成に応じて設定すればよい。
【０１０３】
トランジスタＱ３５，Ｑ３６はｐチャネル型ＭＯＳトランジスタで構成されており、いわゆるプリチャージのために用意される。ここでプリチャージは、電気ヒューズＲｆ１，Ｒｆ２のいずれか一方を切断する前または切断した後に、ノードＸ，Ｙの両者の電位を一時的にハイレベルに維持するために行われる。こうした操作はいわばヒューズ回路の初期化に相当するものであり、ヒューズ回路の機能検査や電気ヒューズの切断、未切断の動作が正常であるか否かを確認するために行われる。プリチャージ時には、トランジスタＱ３５，Ｑ３６のゲートＧがローレベルに設定されトランジスタＱ３５，Ｑ３６はオンし、ノードＸ，Ｙはハイレベルに維持される。トランジスタＱ３５，Ｑ３６のゲートＧがハイレベルであるときプリチャージ動作は遮断される。
【０１０４】
図６は図５に示したトランジスタＱ３７，Ｑ３８の周辺を表したものである。前に述べたようにトランジスタＱ３７，Ｑ３８はダイオード素子として用意されているが、そうした状態を等価回路で示したものである。すなわち、トランジスタＱ３７はダイオードＤ３７とコンデンサＣ３７の並列回路に、また、トランジスタＱ３８はダイオードＤ３８とコンデンサＣ３８の並列回路にそれぞれ置き換えることができる。
【０１０５】
ダイオードＤ３７は、電圧源ＶＤＤ，電気ヒューズＲｆ１，トランジスタＱ１５、及び基準電位ＶＳＳからなる直列導電路に逆方向に接続される。したがって、電圧源ＶＤＤからフリップフロップＦＦ側に流れ込もうとする電流の経路を遮断する。これによって、電圧源ＶＤＤをオンしたときに電気ヒューズＲｆ１及びトランジスタＱ１５に流れるという不具合を排除することができる。
【０１０６】
コンデンサＣ３７は、ダイオードＤ３７のアノード−カソード間に並列に接続される。コンデンサＣ３７は、ダイオードＤ３７に寄生的に生成されるのであえて設ける必要もないが、その容量を大きくしたい場合には別途設けることになる。コンデンサＣ３７は、電圧源ＶＤＤに電源電圧を供給した瞬間時に電圧源ＶＤＤからノードＸ側に瞬時電流を供給するために用意される。これによって、フリップフロップＦＦのノードＸまたはＹの電位をハイレベルまたはローレベルのどちらかに設定することができる。
【０１０７】
ダイオードＤ３８は、電圧源ＶＤＤ，電気ヒューズＲｆ２，トランジスタＱ１６、及び基準電位ＶＳＳからなる直列導電路に逆方向に接続される。したがって、電圧源ＶＤＤからフリップフロップＦＦ側に流れ込もうとする電流の経路を遮断する。これによって、電圧源ＶＤＤをオンしたときに電気ヒューズＲｆ２及びトランジスタＱ１６に流れるという不具合を排除することができる。
【０１０８】
コンデンサＣ３８は、ダイオードＤ３８のアノード−カソード間に並列に接続される。コンデンサＣ３８は、ダイオードＤ３８に寄生的に生成されるのであえて設ける必要もないが、その容量を大きくしたい場合には別途設けることになる。コンデンサＣ３８は、電圧源ＶＤＤに電源電圧を供給した瞬間時に電圧源ＶＤＤからノードＹ側に瞬時電流を供給するために用意される。これによって、フリップフロップＦＦのノードＹまたはＸの電位をハイレベルまたはローレベルのどちらかに設定することができる。
【０１０９】
図７は図３に示した第３の実施形態にかかるヒューズ回路３０の等価回路を模式的に示す図である。図７（ａ１）〜図７（ｃ１）は一対の電気ヒューズを共に溶断・切断の対象としている場合である。すなわち、本発明にかかるものである。図７（ａ２）〜図７（ｂ２）は一方が切断対象の電気ヒューズであるが、他方は切断対象ではない、いわゆるリファレンス抵抗として用意した一例を示す。
【０１１０】
図７（ａ１）は図３において、電気ヒューズＲｆ１，Ｒｆ２が切断される前の状態を示す。電気ヒューズＲｆ１及びＲｆ２の切断前の抵抗値は、たとえば１ＫΩ未満であり、好ましくは２００Ω以下である。なお、抵抗値が極端に小さくなると、電気ヒューズに供給できるジュール熱が小さくなり、溶断・切断が困難になるのでその抵抗値は小さくとも１００Ω前後の抵抗値に維持することが好ましい。本発明においては、電気ヒューズＲｆ１，Ｒｆ２はいずれもが切断対象としているが、両者が同時に切断されるという選択肢は存在しない。電気ヒューズＲｆ１，Ｒｆ２は、たとえばシリサイドポリシリコン、ドープトポリシリコン、金属などから選ばれた少なくとも１つから選ばれ材料で構成することができる。電気ヒューズＲｆ１，Ｒｆ２は、それぞれ電圧源ＶＤＤと、フリップフロップＦＦとの間に直列に接続される。すなわち、電気ヒューズＲｆ１はフリップフロップＦＦのノードＸ側に、電気ヒューズＲｆ２はフリップフロップＦＦのノードＹ側にそれぞれ接続される。
【０１１１】
フリップフロップＦＦは、インバータＩＮＶ１とＩＮＶ２が互いに逆方向に並列に接続された回路構成を成す。図７（ａ１）に示す、インバータＩＮＶ１は、図３に示すｐチャネルＭＯＳ型のトランジスタＱ１１と、ｎチャネルＭＯＳ型のトランジスタＱ１５からなる、いわゆるＣＭＯＳインバータで構成される。同様に、インバータＩＮＶ２はｐチャネルＭＯＳ型のトランジスタＱ１２と、ｎチャネルＭＯＳ型のトランジスタＱ１６からなる、いわゆるＣＭＯＳインバータで構成される。
【０１１２】
図７（ｂ１）は、図７（ａ１）に示したいわゆる初期状態の電気ヒューズＲｆ１，Ｒｆ２の中の電気ヒューズＲｆ１が切断の対象にされた状態を模式的に示す。電気ヒューズＲｆ１にたとえば５０ｍＡ程度の電流を流し込むと溶断・切断され、切断部Ｐｆ１が生じる。電気ヒューズＲｆ１の切断される前の抵抗値は１００Ω前後であったが、完全に切断された後は切断部Ｐｆ１が形成され、その抵抗値は１ＭΩを超え、電気ヒューズＲｆ１は導通状態から切断状態、すなわち第１状態から第２状態に遷移する。電気ヒューズＲｆ１が第２状態に置かれると、フリップフロップＦＦのノードＸ，Ｙの論理レベルはそれぞれローレベルＬ，ハイレベルＨとなる。したがって、電気ヒューズＲｆ１の切断は、ノードＸ側をローレベルＬに固定し、ノードＹ側をハイレベルＨに設定したい場合に選択されることになる。
【０１１３】
なお、電気ヒューズＲｆ１を切断したときにその抵抗値が１ＭΩを超えないと、ノードＸ側をローレベルＬに、ノードＹ側をハイレベルＨにそれぞれ設定できないということではない。電気ヒューズＲｆ１が十分に切断されずに、その抵抗値が１ＫΩのオーダーであれば十分に所期の論理値を得ることはできる。実用的には切断後の電気ヒューズＲｆ１の抵抗値は２００Ω位であっても所期の論理値を得ることはできる。すなわち、電気ヒューズＲｆ２の抵抗値が１００Ωで電気ヒューズＲｆ１の抵抗値が２００Ωであれば、フリップフロップＦＦのノードＸ，Ｙの論理レベルをそれぞれローレベルＬ，ハイレベルＨに固定することができ初期の目的を達成することができる。
【０１１４】
図７（ｃ１）は、図７（ａ１）に示すいわゆる初期状態の電気ヒューズＲｆ１，Ｒｆ２の中の電気ヒューズＲｆ２が切断の対象にされた状態を模式的に示す。電気ヒューズＲｆ２にたとえば５０ｍＡ程度の電流を流し込むと溶断・切断され、切断部Ｐｆ２が生じる。電気ヒューズＲｆ２の切断される前の抵抗値がたとえば１００Ω前後であった場合、完全に切断された後の抵抗値は１ＭΩを超え、電気ヒューズＲｆ２は導通状態から切断状態、すなわち第１状態から第２状態に遷移する。電気ヒューズＲｆ２が第２状態に置かれると、フリップフロップＦＦのノードＸ，Ｙの論理レベルはそれぞれハイレベルＨ，ローレベルＬとなる。したがって、電気ヒューズＲｆ２の切断は、ノードＸ側をハイレベルＨに固定し、ノードＹ側をローレベルＬに設定したい場合に選択されることになる。
【０１１５】
なお、電気ヒューズＲｆ２を切断したときにその抵抗値が１ＭΩを超えないと、ノードＸ側をハイレベルＨに、ノードＹ側をローレベルＬにそれぞれ設定できないということではなく、電気ヒューズＲｆ２が十分に切断されずに、その抵抗値が１ＫΩのオーダーであれば十分に所期の論理値を得ることはできる。実用的には切断後の電気ヒューズＲｆ２の抵抗値は２００Ω位であっても所期の論理値を得ることはできる。すなわち、電気ヒューズＲｆ１の抵抗値が１００Ωで電気ヒューズＲｆ２の抵抗値が２００Ωであれば、フリップフロップＦＦのノードＸ，Ｙの論理レベルをそれぞれハイレベルＨ，ローレベルＬに固定することができ初期の目的を達成することができる。
【０１１６】
図７（ａ２）は、電気ヒューズＲｆｕｓｅとリファレンス抵抗Ｒｒｅｆを用いた一例を模式的に示し、電気ヒューズＲｆｕｓｅを切断する前の等価回路図を示す。本例では切断対象になるのは電気ヒューズＲｆｕｓｅであり、リファレンス抵抗Ｒｒｅｆは切断の対象にはなっていない。こうした回路構成では、電気ヒューズＲｆｕｓｅとリファレンス抵抗Ｒｒｅｆを構成する材料は異ならせてもよく、同じであってもかまわない。電気ヒューズＲｆｕｓｅとリファレンス抵抗Ｒｒｅｆを仮に同じ材料で構成する場合には、特許文献４の項でも述べたように、面積は若干大きくなるものの、プロセスばらつき等に対して十分にマージンのある抵抗設定が可能となる
【０１１７】
図７（ｂ２）は、図７（ａ２）に示したいわゆる初期状態の電気ヒューズＲｆｕｓｅが切断された状態を模式的に示す。切断部Ｐｒによって電気ヒューズＲｆｕｓｅは導通状態から切断状態、すなわち第１状態から第２状態に遷移する。電気ヒューズＲｆｕｓｅが第２状態に置かれると、フリップフロップＦＦのノードＸ，Ｙの論理レベルはそれぞれローレベルＬ，ハイレベルＨとなる。こうした回路構成では、電気ヒューズを切断するのはノードＸまたはノードＹ側に配置された電気ヒューズに限られ、かつ、それらのノードＸ，Ｙに出力できる論理レベルはハイレベルＨかローレベルＬの何れかに限られてしまう。このため、図７（ａ１）〜（ｃ１）に示すように一対の電気ヒューズを用意し、それらのいずれか１つの電気ヒューズを切断するものに比べるとヒューズ回路の出力側に接続される論理回路の論理値の設定がハイレベルＨまたはローレベルＬの何れかに限られてしまうということが生じる。
【０１１８】
図８は、図３に示すヒューズ回路３０において、電気ヒューズＲｆ１を切断した後の主なノードの電圧波形を模式的に示すものである。
【０１１９】
図８（ａ）は、電圧源ＶＤＤを示す。電圧源ＶＤＤは時刻ｔ１から徐々に立上り、時刻ｔ２でたとえば５Ｖで一定となる。時刻ｔ１からｔ２までの時間は数μｓから１０ｍｓ程度である。
【０１２０】
図８（ｂ）は、電力供給用トランジスタＱ１３，Ｑ１４の各ゲートＧに印加する電圧Ｖｃ１，Ｖｃ２、基準電位ＶＳＳを示す。基準電位ＶＳＳは、電気ヒューズＲｆ１の切断前後に関わらず常に０ボルトである。ゲート電圧Ｖｃ１，Ｖｃ２は、電気ヒューズＲｆ１を切断した後は、トランジスタＱ１３，Ｑ１４をオフに維持するために０ボルトに固定される。
【０１２１】
図８（ｃ）は、ノードＸ１の電位を示す。ノードＸ１の電位は時刻ｔ１経過後時刻ｔ２に至るまでに瞬間的に上昇する。時刻ｔ２に至る前に何らかの電圧が生じるのは、フリップフロップＦＦが電圧源ＶＤＤに到達する前に不安定な状態ではあるが、回路動作を開始するからである。時刻ｔ１からノードＸ１が生じるまでの遅れ時間△ｔはフリップフロップＦＦの回路動作によって決まり、遅れ時間△ｔは１ｎｓ〜１０ｎｓ程度である。また、瞬間的に生じる電圧の最大振幅値は０．６Ｖ〜ＶＤＤ／２の範囲である。しかし、フリップフロップＦＦの動作が安定し、本来の増幅作用が行われると、ノードＸ１の電位は零Ｖで一定となる。
【０１２２】
図８（ｄ）は、ノードＸの電位を示す。ノードＸの電位はノードＸ１と同様に時刻ｔ１経過後時刻ｔ２に至るまでに瞬間的に上昇する。時刻ｔ２に至る前に何らかの電圧が生じるのはフリップフロップＦＦが電圧源ＶＤＤに到達する前に不安定な状態ではあるが回路動作を開始するからである。ノードＸの最大電位はｎチャネルＭＯＳ型トランジスタＱ１５，Ｑ１６の閾値電圧Ｖｔによって決まる。フリップフロップＦＦの動作が安定すると、本来の増幅作用が行われ、ノードＸの電位は０Ｖで一定となる。
【０１２３】
図８（ｅ）は、ノードＹ１の電位を示す。ノードＹ１の電位は電気ヒューズＲｆ２が切断されていないので電圧源ＶＤＤがそのまま表れる。したがって、ノードＹ１の電位は電圧源ＶＤＤに追随し、時刻ｔ１から徐々に立上り、時刻ｔ２で電圧源ＶＤＤとほぼ等しくなる。
【０１２４】
図８（ｆ）は、ノードＹの電位を示す。ノードＹの電位はノードＹ１の電位とほぼ同じである。
【０１２５】
図８（ｃ）〜（ｅ）に示したノードＸ１，Ｘ２及び、ノードＹ１，Ｙ２の時刻ｔ２以降の論理レベルは、図７（ｂ１）に示したノードＸ，Ｙの論理値と同じである。
【０１２６】
図８（ｇ）はバッファＢｆ２から取り出されるデータアウト／ＤＯを示し、ノードＹに取り出した出力、すなわち図８（ｆ）とほぼ同じである。
【０１２７】
図９は図５に示すヒューズ回路５０において、電気ヒューズＲｆ１を切断した後の主なノードの電圧を示す。
【０１２８】
図９（ａ）は電圧源ＶＤＤを示し、時刻ｔ１で電源電圧がオンされると徐々に上昇し、時刻ｔ２に達すると一定の電圧に維持される。電圧源ＶＤＤは、時刻ｔ２以降はそのままオンされた状態が継続される。
【０１２９】
図９（ｂ）は、電力供給用トランジスタＱ３３，Ｑ３４の各ゲートＧに印加する電圧Ｖｃ１，Ｖｃ２、及び基準電位ＶＳＳを示す。基準電位ＶＳＳは、電気ヒューズＲｆ１１，Ｒｆ２の切断前後に関わらず常に０ボルトである。ゲート電圧Ｖｃ１，Ｖｃ２は、電気ヒューズＲｆ１，Ｒｆ２のいずれか一方を切断した後は、ｎチャネルＭＯＳ型トランジスタＱ３３，Ｑ３４をオフに維持するためにそれらのゲートＧは０ボルトに維持される。
【０１３０】
図９（ｃ）は、トランジスタＱ３５及びＱ３６のゲートＧに印加するプリチャージ電圧Ｖｐｒｅを示す。プリチャージは電気ヒューズＲｆ１及びＲｆ２のいずれか一方を切断する前または切断した後にフリップフロップＦＦの出力側を初期化するために行われる。プリチャージ電圧Ｖｐｒｅは時刻ｔ１から時刻ｔ３に至るまでの期間ローレベルに維持される。時刻ｔ３以降はハイレベルＨ（ＶＤＤ）に維持される。トランジスタＱ３５及びＱ３６はｐチャネル型であるので、ローレベルでオンし、ハイレベルでオフする。したがって、時刻ｔ３の直前までの間プリチャージが行われ、時刻ｔ３以降はプリチャージが解除される。なお、電圧源ＶＤＤがオンされる時刻ｔ１からプリチャージを解除する時刻ｔ３までの時間ｔ１３はヒューズ回路５０の周辺制御回路の動作速度等によって決定される。
【０１３１】
図９（ｄ）はノードＸの電位を示す。ノードＸは電気ヒューズＲｆ１が接続されるフリップフロップＦＦの出力ノードに相当する。ノードＸの電位は、電気ヒューズＲｆ１，Ｒｆ２の切断がどちらであったにせよ、ノードＸ，Ｙにプリチャージが行われている期間はハイレベル、すなわち電圧源ＶＤＤとほぼ同じレベルに置かれる。なぜならば、プリチャージ期間はトランジスタＱ３５及びＱ３６の両者がオン状態であるため、ノードＸ，Ｙの電位はトランジスタＱ３５及びＱ３６のソース・ドレイン導電路を介して強制的に電圧源ＶＤＤが印加されるからである。したがって、ノードＸの電位はプリチャージ期間である時刻ｔ３の直前までハイレベル（ＶＤＤ）に置かれる。
【０１３２】
図９（ｄ）において時刻ｔ３に達し、プリチャージが解除されるとフリップフロップＦＦは本来の挙動を示す。このため時刻ｔ３からｔ４においてノードＸの電位は不連続に変化する。不連続な時間ｔ３４の長さはフリップフロップＦＦの動作速度に依存し、動作速度が速いほど時間ｔ３４は短くなる。電気ヒューズＲｆ１が切断された後の抵抗値ｒｆ１と切断されていない電気ヒューズＲｆ２の抵抗値ｒｆ２を比較すると、ｒｆ１≫ｒｆ２の関係に置かれているため、ノードＸとＹの瞬間的な電位の引き合いでノードＸの電位はハイレベル側に維持される。不連続に変化する時間はフリップフロップＦＦの応答特性に依存する。
【０１３３】
図９（ｅ）はノードＹの電位を示す。ノードＹは電気ヒューズＲｆ２が接続されるフリップフロップＦＦの出力ノードに相当する。ノードＹの電位は、電気ヒューズＲｆ１，Ｒｆ２の切断がどちらであったにせよ、ノードＸ，Ｙにプリチャージが行われている期間、すなわち時刻ｔ３までは、ノードＸの電位と同様にハイレベル、すなわち電圧源ＶＤＤのレベルを維持する。なぜならば、プリチャージ期間はトランジスタＱ３５及びＱ３６の両者がオン状態であるため、ノードＸ，Ｙの電位はトランジスタＱ３５及びＱ３６のソース・ドレイン導電路を介して強制的に電圧源ＶＤＤが印加されるからである。
【０１３４】
図９（ｅ）において時刻ｔ３に達し、プリチャージが解除されるとフリップフロップＦＦは本来の挙動を示す。このため時刻ｔ３からｔ４においてノードＹの電位は不連続に変化する。電気ヒューズＲｆ１が切断された後の抵抗値ｒｆ１と切断されていない電気ヒューズＲｆ２の抵抗値ｒｆ２を比較すると、ｒｆ１≫ｒｆ２の関係に置かれているため、ノードＸとＹの瞬間的な電位の引き合いでノードＹの電位は不連続に低下し、ノードＸの電位がハイレベル方向に近づくにつれてノードＹの電位は急速にローレベルに近づき最終的にはローレベルに維持される。
【０１３５】
図９（ｄ），（ｅ）に示すように図５に示すヒューズ回路５０は、電気ヒューズＲｆ１を切断すればノードＸにハイレベルをノードＹにローレベルを出力することができる。一方、電気ヒューズＲｆ２を切断するならばこの論理値の関係が逆転した、いわゆるノードＸにローレベルをノードＹにハイレベルをそれぞれ出力することができる。したがって、フリップフロップＦＦの２つの出力側にどちらのレベルを出力するかによって電気ヒューズＲｆ１，Ｒｆ２のいずれかを切断すればよいかを決めることができるので用途に応じて適宜使い分けることができる。
【０１３６】
図１０（ａ），（ｂ）は、電気ヒューズＲｆ１，Ｒｆ２の切断前及び切断後に流れる電流の度数分布を並べて配置したものである。併せてこれらの図面は電気ヒューズを切断した後の切断の良否を説明するためにも用いることができる。図１０（ａ），（ｂ）はその横軸に電気ヒューズに流れる電流ｉｆｒを縦軸にはその度数Ｎを模式的に示している。
【０１３７】
図１０（ａ），（ｂ）の両者は、電流の度数分布Ｎはまったく同じであるとして示す。両者の違いは、図１０（ａ）はリファレンス抵抗を用いずに電気ヒューズＲｆ１またはＲｆ２の切断前とその切断後の状態を説明するために用意され、図１０（ｂ）はリファレンス抵抗を用いて電気ヒューズの切断前と切断後の状態を説明するために用意している。言い換えれば、図１０（ａ）は、本発明の電気ヒューズの切断前と切断後の状態の違いを説明するために用意され、図１０（ｂ）は従来の電気ヒューズの切断前と切断後の状態の違いを説明するために用意されている。
【０１３８】
図１０（ａ），（ｂ）は、電気ヒューズＲｆ１に流れる電流ｉｆｒが図を正視して左側から右側に向かって増加するように示している。言い換えれば、電気ヒューズ抵抗値は左側から右側に向かって小さくなるように表示されている。電気ヒューズＲｆ１，Ｒｆ２の抵抗値は切断前ＳＡ１のほうが切断後ＳＡ２のそれよりも小さいので、切断前ＳＡ１は図の右側に置かれ、切断後ＳＡ２はその左側に置かれる。
【０１３９】
なお説明の便宜上、電気ヒューズＲｆ１とＲｆ２はまったく同じ抵抗値に選ばれているとする。ここでは、電気ヒューズＲｆ１を取り上げて説明するが、電気ヒューズＲｆ２についても同じことが言える。
【０１４０】
図１０（ａ）、切断前ＳＡ１において、電気ヒューズＲｆ１に流れる電流ｉｒｆは標準電流ｉｘ１を中心とした度数分布を示す。標準電流ｉｘ１が流れる電気ヒューズＲｆ１の抵抗値Ｒｉｘ１はたとえば数十Ωから１ＫΩの範囲であり比較的低い抵抗値に設定される。電気ヒューズＲｆ１が切断される前にそこに流れる電流ｉｒｆの分布は標準電流ｉｘ１を中心として、その許容値は電流ｉｘ２〜ｉｘ３の範囲であるとして示している。電流ｉｘ２は標準電流Ｉｘ１のたとえばマイナス３０％の大きさに、電流Ｉｘ３は標準電流ｉｘ１のたとえばプラス３０％の大きさにそれぞれ設定されている。言い換えれば、電気ヒューズＲｆ１が切断される前においてはその設計上及び製造上、抵抗値Ｒｉｘ１を中心として抵抗値Ｒｉｘ２及びＲｉｘ３の大きさは±３０％の許容範囲に設定されている。
【０１４１】
切断前ＳＡ１において、電流の許容範囲ｉｘ２〜ｉｘ３は電気ヒューズＲｆ１，Ｒｆ２の設計上、製造上、及びばらつきなどを考慮して決められるものであって、電気ヒューズＲｆ１，Ｒｆ２の機能を有しているかいないかに関わらず設定される。したがって、電流ｉｘ２よりも少し小さいものや電流ｉｘ３よりも少し大きいもの、すなわち、許容範囲ｉｘ２〜ｉｘ３から逸脱したもの中には電気ヒューズとして十分に機能を発揮するものも含まれている。
【０１４２】
図１０（ａ）に示す切断後ＳＡ２は、切断前ＳＡ１で分布していた電気ヒューズＲｆ１を溶断・切断した後のそれらに流れる電流の分布を示したものである。電気ヒューズが完全に切断されると、数十Ωから１ＫΩの抵抗値は数ＭΩ〜数ＫΩの範囲に収まり、切断前ＳＡ１の抵抗値の十数倍から数千倍またはこれ以上に抵抗値は高くなる。電気ヒューズＲｆ１が切断された後にそこに流れる電流分布Ｄ１のすそ野は一般的に切断前ＳＡ１よりも広くなる。なぜならば、電気ヒューズＲｆ１が完全に切断されるならば、その抵抗値は数ＭΩ以上に至り、その分の広がりは極めて狭くはずであるが、完全あるいは十分に切断されずに一部の電気ヒューズが残るいわゆる、中途半端な「半切れ電気ヒューズ状態」が生じるからである。こうした「半切れ電気ヒューズ」は、電気ヒューズＲｆ１を切断するに足りる電流が何らかの原因で十分に供給できない場合、或いは溶断された電気ヒューズの粒子が再結合する場合、或いは電気ヒューズＲｆ１の抵抗値が比較的小さいために切断するに足りるジュール熱が供給できない場合などで生じる。切断状態が不十分な場合は、切断後ＳＡ２での抵抗値は１０ＫΩのオーダーではなく１ＫΩのオーダー、さらには数百Ωのオーダーという具合に切断前ＳＡ１の電気ヒューズＲｆ１の抵抗値のオーダーに近いものも生じうることもあり得る。
【０１４３】
図１０（ａ）は前に述べたように、電気ヒューズＲｆ１が切断される前とされた後にそこに流れる電流ｉｒｆの分布または抵抗値の分布を表している。しかし、電気ヒューズＲｆ１が切断された後の電気ヒューズＲｆ１と電気ヒューズＲｆ２に流れる電流の分布を並べて配置したものとも言える。すなわち、図１０（ａ）、切断前ＳＡ１で示される電流分布は電気ヒューズＲｆ２に対応し、切断後ＳＡ２で示される電流分布は電気ヒューズＲｆ１の電流分布に対応する。
【０１４４】
図１０（ａ）、切断後ＳＡ２の領域の一部に説明の便宜上、電流ｉｐ１（Ｒｉｐ１）を設けている。電流ｉｐ１は切断前ＳＡ１に設けた電流ｉｘ２よりも所定値だけ小さい。電流ｉｐ１は、抵抗Ｒｉｐ１に置き換えることができるが、抵抗Ｒｉｐ１は、電流ｉｘ２が流れる抵抗Ｒｉｘ２よりも最小抵抗Ｒｍだけ大きいとして示している。最小抵抗Ｒｍの大きさは換言すれば、電気ヒューズＲｆ１が切断され、電気ヒューズＲｆ２を切断しなかったときに両者の電気ヒューズ間に生じる抵抗の差の最小値であるとも解することができる。したがって、多くの電気ヒューズＲｆ１またはＲｆ２を切断したときにその切断前と切断後には抵抗値に差が生じるが、少なくともその差は最小抵抗Ｒｍ以上となることを示唆している。
【０１４５】
最小抵抗Ｒｍを大きくとれるということは、たとえば、図３に示したヒューズ回路３０において、電気ヒューズＲｆ１を切断した後の電気ヒューズＲｆ１と電気ヒューズＲｆ２との抵抗値の差は大きくなるということであるので、フリップフロップＦＦのノードＸ，Ｙに所期の論理値レベルを取り出すことができる。仮に最小抵抗Ｒｍの大きさが小さければフリップフロップＦＦの動作は不安定となり、ノードＸ，Ｙに所期の論理値レベルを取り出すことが期待できなくなる。
【０１４６】
図１０（ｂ）は、前に述べたようにリファレンス抵抗を用いて電気ヒューズの切断後の状態を説明するために用意している。すなわち、図１０（ｂ）は、図１１または図１２または図１３に示す従来のヒューズ回路に適用される。
【０１４７】
図１０（ｂ）、切断前ＳＡ１は切断対象とされる電気ヒューズの切断される前に流れる電流ｉｒｆの分布を示す。こうした分布は図１０（ａ）に示したものと同じとなる。
【０１４８】
図１０（ｂ）、切断前ＳＡ２には、切断対象とされた電気ヒューズが切断された後にそれらに流れる電流ｉｒｆの分布を示す。
【０１４９】
リファレンス抵抗を用いて電気ヒューズの切断状態を判定する方法は、リファレンス抵抗の大きさ及びその製造上のばらつきを考慮しなければならない。電流ｉｒ１（Ｒｉｒ１）はリファレンス抵抗Ｒｉｒ１に流れる電流に相当する。電流ｉｒ１は電気ヒューズの切断後ＳＡ２の状態が切断前ＳＡ１と明確に判別されるように電流ｉｘ２よりも所定の大きさだけ小さく設定されている。すなわち、電流ｉｘ２が流れる電気ヒューズの抵抗値Ｒｉｘ２よりも抵抗幅Ｒｍｕだけ大きな値に設定される。この抵抗幅Ｒｍｕは、換言すればリファレンス抵抗Ｒｉｒ１が標準値すなわち設計値よりも小さくなる方向にばらつく範囲を示す。しかし、リファレンス抵抗Ｒｉｒ１は標準値よりも高くなる方向にもばらつくので、抵抗幅Ｒｍｕとは別に抵抗幅Ｒｍｌを設けなければならない。
【０１５０】
抵抗幅Ｒｍｌは電気ヒューズが切断された否かを判定するために考慮されるものである。この抵抗幅Ｒｍｌは電気ヒューズが切断された後の分布に分布ｄ２だけ食い込むことになる。このため電気ヒューズが良品とされる実質的な範囲は分布ｄ１となる。こうしたことは、電気ヒューズの切断後の歩留まりを低下させることになるので好ましくない。すなわち、リファレンス抵抗を用いる方式はリファレンス抵抗の製造上のばらつきも考慮しなければならないので、好ましい方式とは言い難い。特にこうした傾向は電気ヒューズとリファレンス抵抗とを別の材料で構成し、かつ、両者間の抵抗値の差が大きいほど顕著に表れる。
【０１５１】
これに対して、本発明にかかるヒューズ回路は、リファレンス抵抗を用いずに電気ヒューズの切断前と切断後の状態の遷移を判定するので電気ヒューズの歩留まり低下を排除することができる。
【産業上の利用可能性】
【０１５２】
本発明のヒューズ回路は、一対の電気ヒューズを構成する２つのヒューズを共に切断可能とし、かつこれらの電気ヒューズをフリップフロップの負荷素子として用いる。これによって、フリップフロップの２つの出力側にハイレベルまたはローレベルの所望する２つの論理値レベルを出力することができる。これによって、ヒューズ回路の用途を拡大させることができるのでその産業上の利用可能性は高い。
【符号の説明】
【０１５３】
１０，２０，３０，４０，５０，６０ ヒューズ回路
Ｂｆ１，Ｂｆ２ バッファ
Ｃ３７，Ｃ３８ コンデンサ
Ｄ３７，Ｄ３８ ダイオード
ＤＯ，／ＤＯ データアウト
ＦＦ，ＦＦ１，ＦＦ２ フリップフロップ
ｉｄ 切断電流
ＩＮＶ１，ＩＮＶ２ インバータ
Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１８，Ｑ３３，Ｑ３４，Ｑ３５，Ｑ３６，Ｑ３７，Ｑ３８ トランジスタ
Ｒｆ１，Ｒｆ２ 電気ヒューズ
ＶＤＤ 電圧源
ＶＳＳ 基準電位
Ｘ，Ｘ１ ノード
Ｙ，Ｙ１ ノード
【特許請求の範囲】
【請求項１】
第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズを第１主電極、第２主電極、及び制御電極を有する一対のトランジスタＱ１１，Ｑ１２で構成したフリップフロップの負荷素子としたヒューズ回路。
【請求項２】
前記フリップフロップは第１導電形式からなる第１，第２トランジスタを有し、前記第１及び第２のトランジスタの前記第１主電極と電源との間に前記一対の電気ヒューズを各別に接続した請求項１に記載のヒューズ回路。
【請求項３】
前記一対の電気ヒューズは電流が供給されることによって溶断切断され、前記溶断切断される前の前記一対の電気ヒューズの抵抗値は共に等しく設定される請求項２に記載のヒューズ回路。
【請求項４】
前記フリップフロップはさらに、第２導電形式の第３，第４のトランジスタを有し、前記第１のトランジスタの前記第２主電極は前記第３のトランジスタの前記第２主電極、及び前記第２，第４のトランジスタの各制御電極に直接直流的に接続されて第１ノードを成し、前記第２のトランジスタの前記第２主電極は、前記第４のトランジスタの前記第２主電極、及び前記第１，第３のトランジスタの各制御電極に直接直流的に接続されて第２ノードを成す請求項２に記載のヒューズ回路。
【請求項５】
前記第１の電気ヒューズを切断対象とし前記第２の電気ヒューズを非切断対象としたときと、前記第２の電気ヒューズを切断対象とし前記第１の電気ヒューズを非切断対象としたときに、前記第１のノード及び前記第２のノードには互いに反転した論理値が出力される請求項４に記載のヒューズ回路。
【請求項６】
前記第１，第２，第３，及び第４のトランジスタの第１主電極，第２主電極，及び制御電極は、それぞれソース，ドレイン，及びゲートである請求項４に記載のヒューズ回路。
【請求項７】
前記第１，第２，第３，及び第４のトランジスタの第１主電極，第２主電極，及び制御電極は、それぞれエミッタ，コレクタ，及びベースである請求項４に記載のヒューズ回路。
【請求項８】
前記第１及び第２の電気ヒューズは各別に第１端子及び第２端子を有し、前記第１の電気ヒューズの前記第１端子と前記第１のトランジスタの前記第１主電極とが共通接続され、前記第１の電気ヒューズの前記第２端子は電源に接続され、前記第２の電気ヒューズの前記第１端子と前記第２のトランジスタの前記第１主電極とが共通接続される請求項５に記載のヒューズ回路。
【請求項９】
第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズと、第１主電極、第２主電極、及び制御電極を有するトランジスタで構成したフリップフロップとを備え、前記フリップフリップは、第１導電形式からなる第１，第２トランジスタと、前記第１導電形式とは異なる第２導電形式の第３のトランジスタと第４のトランジスタを有し、前記第１，第２の第１主電極同士は共通接続されて電圧源に接続され、前記第１のトランジスタの第１主電極は前記第３のトランジスタの前記第２主電極、及び前記第２，第４のトランジスタの各制御電極に直接直流的に接続されて第１ノードを成し、前記第２のトランジスタの前記第２主電極は、前記第４のトランジスタの前記第２主電極、及び前記第１，第３のトランジスタの各制御電極に直接直流的に接続されて第２ノードを成し、前記第１の電気ヒューズはダイオード素子と直列に接続されて前記電圧源と前記第１ノードとの間に接続され、前記第２の電気ヒューズはダイオード素子と直列に接続されて前記電圧源と前記第２ノードとの間に接続される請求項９に記載のヒューズ回路。
【請求項１０】
前記ダイオード素子は前記第１，第２のノード側がアノードであり、前記第１，第２の電気ヒューズ側がカソードである請求項９に記載のヒューズ回路。
【請求項１１】
前記ダイオード素子のアノード・カソード間に各別にコンデンサが並列に接続される請求項１０に記載のヒューズ回路。
【請求項１２】
前記第１，第２の電気ヒューズと前記ダイオード素子との共通接続点と基準電位との間に前記第１，第２の電気ヒューズを溶断切断する電力供給回路が設けられる請求項９に記載のヒューズ回路。
【請求項１３】
前記電圧源と前記第１のノードとの間に、前記第１のトランジと並列に、及び前記電圧源と前記第２のノードとの間に前記第２のトランジスタと並列に接続される第１プリチャージトランジスタ及び第２プリチャージトランジスタを各別に設け、前記第１または第２プリチャージトランジスタがオンされたとき、前記第１のノードまたは第２のノードはハイレベルに制御される請求項１０に記載のヒューズ回路。
【請求項１４】
前記電気ヒューズはシリサイドポリシリコン、ドープトポリシリコン、金属の少なくとも１つである請求項１または９に記載のヒューズ回路。
【請求項１】
第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズを第１主電極、第２主電極、及び制御電極を有する一対のトランジスタＱ１１，Ｑ１２で構成したフリップフロップの負荷素子としたヒューズ回路。
【請求項２】
前記フリップフロップは第１導電形式からなる第１，第２トランジスタを有し、前記第１及び第２のトランジスタの前記第１主電極と電源との間に前記一対の電気ヒューズを各別に接続した請求項１に記載のヒューズ回路。
【請求項３】
前記一対の電気ヒューズは電流が供給されることによって溶断切断され、前記溶断切断される前の前記一対の電気ヒューズの抵抗値は共に等しく設定される請求項２に記載のヒューズ回路。
【請求項４】
前記フリップフロップはさらに、第２導電形式の第３，第４のトランジスタを有し、前記第１のトランジスタの前記第２主電極は前記第３のトランジスタの前記第２主電極、及び前記第２，第４のトランジスタの各制御電極に直接直流的に接続されて第１ノードを成し、前記第２のトランジスタの前記第２主電極は、前記第４のトランジスタの前記第２主電極、及び前記第１，第３のトランジスタの各制御電極に直接直流的に接続されて第２ノードを成す請求項２に記載のヒューズ回路。
【請求項５】
前記第１の電気ヒューズを切断対象とし前記第２の電気ヒューズを非切断対象としたときと、前記第２の電気ヒューズを切断対象とし前記第１の電気ヒューズを非切断対象としたときに、前記第１のノード及び前記第２のノードには互いに反転した論理値が出力される請求項４に記載のヒューズ回路。
【請求項６】
前記第１，第２，第３，及び第４のトランジスタの第１主電極，第２主電極，及び制御電極は、それぞれソース，ドレイン，及びゲートである請求項４に記載のヒューズ回路。
【請求項７】
前記第１，第２，第３，及び第４のトランジスタの第１主電極，第２主電極，及び制御電極は、それぞれエミッタ，コレクタ，及びベースである請求項４に記載のヒューズ回路。
【請求項８】
前記第１及び第２の電気ヒューズは各別に第１端子及び第２端子を有し、前記第１の電気ヒューズの前記第１端子と前記第１のトランジスタの前記第１主電極とが共通接続され、前記第１の電気ヒューズの前記第２端子は電源に接続され、前記第２の電気ヒューズの前記第１端子と前記第２のトランジスタの前記第１主電極とが共通接続される請求項５に記載のヒューズ回路。
【請求項９】
第１，第２の電気ヒューズからなる一対の切断可能な電気ヒューズと、第１主電極、第２主電極、及び制御電極を有するトランジスタで構成したフリップフロップとを備え、前記フリップフリップは、第１導電形式からなる第１，第２トランジスタと、前記第１導電形式とは異なる第２導電形式の第３のトランジスタと第４のトランジスタを有し、前記第１，第２の第１主電極同士は共通接続されて電圧源に接続され、前記第１のトランジスタの第１主電極は前記第３のトランジスタの前記第２主電極、及び前記第２，第４のトランジスタの各制御電極に直接直流的に接続されて第１ノードを成し、前記第２のトランジスタの前記第２主電極は、前記第４のトランジスタの前記第２主電極、及び前記第１，第３のトランジスタの各制御電極に直接直流的に接続されて第２ノードを成し、前記第１の電気ヒューズはダイオード素子と直列に接続されて前記電圧源と前記第１ノードとの間に接続され、前記第２の電気ヒューズはダイオード素子と直列に接続されて前記電圧源と前記第２ノードとの間に接続される請求項９に記載のヒューズ回路。
【請求項１０】
前記ダイオード素子は前記第１，第２のノード側がアノードであり、前記第１，第２の電気ヒューズ側がカソードである請求項９に記載のヒューズ回路。
【請求項１１】
前記ダイオード素子のアノード・カソード間に各別にコンデンサが並列に接続される請求項１０に記載のヒューズ回路。
【請求項１２】
前記第１，第２の電気ヒューズと前記ダイオード素子との共通接続点と基準電位との間に前記第１，第２の電気ヒューズを溶断切断する電力供給回路が設けられる請求項９に記載のヒューズ回路。
【請求項１３】
前記電圧源と前記第１のノードとの間に、前記第１のトランジと並列に、及び前記電圧源と前記第２のノードとの間に前記第２のトランジスタと並列に接続される第１プリチャージトランジスタ及び第２プリチャージトランジスタを各別に設け、前記第１または第２プリチャージトランジスタがオンされたとき、前記第１のノードまたは第２のノードはハイレベルに制御される請求項１０に記載のヒューズ回路。
【請求項１４】
前記電気ヒューズはシリサイドポリシリコン、ドープトポリシリコン、金属の少なくとも１つである請求項１または９に記載のヒューズ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１３４２６４（Ｐ２０１２−１３４２６４Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８３９２８（Ｐ２０１０−２８３９２８）
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２１日（２０１０．１２．２１）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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