【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】カップリングチャネルを使用したアンチヒューズメモリ及びその操作方法を提供する。
【解決手段】カップリングチャネルを使用したアンチヒューズメモリは、第１導電型の基板と、第２導電型のドープ領域と、カップリングゲートと、ゲート誘電層と、アンチヒューズゲートと、アンチヒューズ層と、を含む。基板中に隔離構造を有する。ドープ領域が基板中に設置され、且つドープ領域及び隔離構造の間にチャネル領域を定義する。カップリングゲートがドープ領域及び隔離構造の間の基板上に設置され、且つカップリングゲートとドープ領域と隣り合う。ゲート誘電層がカップリングゲート及び基板の間に設置される。アンチヒューズゲートがカップリングゲート及び隔離構造の間の基板上に設置され、アンチヒューズゲート及びカップリングゲートの間に間隔を有する。アンチヒューズ層がアンチヒューズゲート及び基板の間に設置される。 （もっと読む）

【課題】ヒューズの切断または非切断をより正しく判定することが可能な半導体装置および判定方法を提供する。
【解決手段】半導体装置は、ヒューズの切断または非切断の判定を行う半導体装置であって、多数のヒューズと、多数のヒューズのうち切断状態である切断ヒューズの数が所定の切断閾値を超える場合には、ヒューズの切断を示す切断信号を出力し、切断ヒューズの数が切断閾値よりも小さい場合には、ヒューズの非切断を示す非切断信号を出力する判定回路と、を含む。 （もっと読む）

【課題】ウエハーテストにおいて、キャリブレーション動作の評価を、容易、かつ高精度に行うことができる半導体装置を提供する。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。 （もっと読む）

【課題】レイアウト面積の増大を抑制しつつ、容量を拡張することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルに複数のアンチヒューズ素子Ｆ１、Ｆ２を設け、各アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲートを互いに接続することで、アンチヒューズ素子Ｆ１、Ｆ２の一端をノードＡに共通に接続し、メモリセルを多値化する。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂとを有する。駆動対象の記憶素子２１に対して、電極２１５Ａと電極２１５Ｂとの間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎと半導体層２１３Ｎとの間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１１Ｐ上の半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられた下層側の誘電体膜２１６および上層側の導電体膜２１７と、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂと、導電体膜２１７と電気的に接続された電極２１５Ｃとを有する。駆動対象の記憶素子２１に対して、電極２１５Ｂ，２１５Ｃ間に所定の閾値以上の電圧Ｖ１を印加して、誘電体膜２１６の少なくとも一部分を絶縁破壊させて導電体膜２１７，半導体層２１３Ｎ間に電流を流し、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】１列に直列接続された各発光ダイオード（LED）素子の各々にそれぞれ１つのアンチヒューズ素子が並列接続されているLEDユニットにおいて、電源を誤って逆方向に接続した場合にも、LEDユニットを保護する一方向性アンチヒューズ素子を提供する。
【解決手段】１はカソード電極端子Ｋに接続されたカソード電極層、２はｐ型不純物層２１及びｎ型不純物層２２よりなる半導体層、３は絶縁層、４はボンディングワイヤ５によってアノード電極端子Ａに接続されたアノード電極層、６は封止樹脂層である。カソード電極端子Ｋとアノード電極端子Ａとの間に順方向電圧が印加された場合のみ、一方向性アンチヒューズ素子はアンチヒューズとして作用する。カソード電極端子Ｋとアノード電極端子Ａとの間に逆方向電圧が印加された場合には、一方向性アンチヒューズ素子はアンチヒューズとして作用しない。 （もっと読む）

【課題】回路特性を調整するためのトリミング時間を短縮する。
【解決手段】切断ポイントが座標Ｙ１に配列されたラダーヒューズＬＦＡと、切断ポイントが座標Ｙ２に配列されたラダーヒューズＬＦＢとを備える。回路特性を調整するための補正データが第１の範囲内にある場合はラダーヒューズＬＦＡ，ＬＦＢの両方に対してトリミング動作を行い、回路特性を調整するための補正データが第２の範囲内にある場合はラダーヒューズＬＦＡに対してトリミング動作を行うことなく、ラダーヒューズＬＦＢに対してトリミング動作を行う。これにより、補正データが第２の範囲内である場合には、ラダーヒューズＬＦＡに対してレーザ照射する必要がない。このため、例えば量産段階で必要となる調整範囲をラダーヒューズＬＦＢに割当てれば、１回のスキャンでトリミングを完了することが可能となる。 （もっと読む）

【課題】電源ノイズを一層効果的に解消する技術を提供する。
【解決手段】半導体装置１は、所定動作を実行するための内部回路６と、内部回路６に対して高電位電圧を供給するための電源ライン７と、内部回路６に対して低電位電圧を供給するためのグラウンドライン８と、ウェハテスト用電極パッド９と、ウェハテスト用電極パッド９を内部回路６に接続するための電気線１０と、電気線１０を内部回路６に対して非導通状態にすると共に、電気線１０を電源ライン７とグラウンドライン８のうち何れか一方に対して選択的に導通状態とする接続切替部１１と、を備える。 （もっと読む）

【課題】電気ヒューズまたはアンチヒューズの保持特性を高める。
【解決手段】半導体装置１００は、半導体基板と、該半導体基板の上部に設けられた電気ヒューズ２００とを備える。電気ヒューズ２００は、直列に接続された第１のヒューズリンク２０２および第２のヒューズリンク２０４と、第１のヒューズリンク２０２の一端および他端にそれぞれ設けられた第１の電流流入／流出端子（第１の端子２０６）および第２の電流流入／流出端子（第２の端子２０８）と、第２のヒューズリンク２０４の一端および他端にそれぞれ設けられた第３の電流流入／流出端子（第２の端子２０８）および第４の電流流入／流出端子（第３の端子２１０）とを含む。 （もっと読む）

【課題】ヒューズ回路の２つの出力側にそれぞれ所期の論理値に設定された論理信号出力する。
【解決手段】ヒューズ回路１０は、電圧源ＶＤＤと、第１主電極、第２主電極、及び制御電極を有する第１及び第２のトランジスタＱ１１，Ｑ１２と、電圧源と第１のトランジスタのソースＳとの間に直列に配置される第１の電気ヒューズＲｆ１と、電圧源と第２のトランジスタのソースとの間に直列に配置される第２の電気ヒューズＲｆ２を備える。さらに、第１，第２の電力供給回路Ｑ１３，Ｑ１４と、第１及び第２のトランジスタのドレインＤ側から論理値出力を取り出す第１及び第２の出力Ｘ，Ｙを備える。 （もっと読む）

【課題】様々な導通状態にある複数の電気ヒューズを有する半導体装置において、複数の電気ヒューズによりプログラミングされた結果を誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号ＦＬＤａ，ＦＬＤｂを其々出力する複数のヒューズ判定回路９２ａ，９２ｂと、第１のタイミング信号ＬＯＡＤ＿ＥＮＤを共通に受け、第１のタイミング信号ＬＯＡＤ＿ＥＮＤに同期して複数の判定結果信号ＦＬＤａ，ＦＬＤｂを其々ラッチ及び出力する複数のラッチ回路９３ａ，９３ｂとを備える。 （もっと読む）

【課題】様々な導通状態にある電気ヒューズを其々誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】選択トランジスタ９０３を介して検出ノードＡに接続された電気ヒューズ９０２と、選択トランジスタ９０３をオフさせた状態で検出ノードＡをプリチャージするプリチャージトランジスタ９０４と、選択トランジスタ９０３をオンさせ、プリチャージトランジスタ９０４をオフさせた状態で、検出ノードＡにバイアス電流を流すバイアストランジスタ９０５と、検出ノードＡにバイアス電流が流れている状態で検出ノードＡの電位を検出する検出回路９０６とを備え、バイアストランジスタ９０５は、バイアス電流の量を段階的又は連続的に減少させる。 （もっと読む）

【課題】ゲート電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができないようにするアンチヒューズをメモリ素子として有する半導体装置を提供する。
【解決手段】基板１０は第１導電型、例えばｐ型の半導体基板（例えばシリコン基板）である。アンチヒューズは、ゲート電極１２０及び第２導電型拡散層１３０を有している。第２導電型拡散層１３０は基板１０に形成されており、例えばｎ型である。第１コンタクト１２２はゲート電極１２０に接続している。第２コンタクト１４２は第１コンタクト１２２と同一層に形成されており、基板１０のうち第２導電型拡散層１３０が形成されていない領域に接続している。第２コンタクト１４２は第１コンタクト１２２に隣接している。 （もっと読む）

【課題】アンチヒューズにおいて、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができないようにする。
【解決手段】アンチヒューズ１２は、ゲート絶縁膜、ゲート電極１１４、及び第１拡散層１１６を有している。第２拡散層１２６は、素子分離膜１０２を介して第１拡散層１１６と離間しており、第１拡散層１１６と同一導電型を有している。ゲート配線１２４はゲート電極１１４と一体として形成されており、素子分離膜１０２上を延伸している。共通コンタクト２２０は、ゲート配線１２４と第２拡散層１２６を接続している。そしてゲート電極１１４は、第１拡散層１１６と同一導電型の不純物が導入された半導体、例えばポリシリコンにより形成されている。また第２拡散層１２６は、共通コンタクト２２０のみに接続している。 （もっと読む）

【課題】ＬＳＩの機能増加に伴い外部端子数が増加傾向にある。更に、回路の微細化が進み、パッケージサイズも小型化が進んでいる。このため、ＬＳＩの外部端子数の削減が求められている。
【解決手段】本発明は、複数の外部記憶デバイスから１つを選択して、実行プログラムをロードする半導体集積回路であって、複数の内蔵ヒューズ回路を備えるヒューズ部と、前記内蔵ヒューズ回路が示す値に応じて選択した外部記憶デバイスからの実行プログラムをロードする処理部と、を有する半導体集積回路である。 （もっと読む）

【課題】面積を抑えたアンチヒューズ素子を備えた半導体装置を提供する。
【解決手段】半導体装置は、基板１０と、第１絶縁膜１１と、シリサイド膜１２ｂを含む導電膜１２と、コンタクト１５と、を具備する。第１絶縁膜は、基板上に形成されている。導電膜は、第１絶縁膜上に形成されている。コンタクトは、基板上に形成され、第２絶縁膜１４を介して導電膜に隣接して配置され、シリサイド膜と短絡している。 （もっと読む）

【課題】メモリセル領域の周辺に金属電極を有するアンチフューズを製造歩留り良く形成する。
【解決手段】ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成する。 （もっと読む）