半導体装置およびその動作方法
【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂとを有する。駆動対象の記憶素子２１に対して、電極２１５Ａと電極２１５Ｂとの間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎと半導体層２１３Ｎとの間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメント２１０を形成することにより、情報の書き込み動作を行う。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂとを有する。駆動対象の記憶素子２１に対して、電極２１５Ａと電極２１５Ｂとの間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎと半導体層２１３Ｎとの間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメント２１０を形成することにより、情報の書き込み動作を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＴＰ（One Time Programmable）素子として好適な記憶素子を備えた半導体装置、およびそのような半導体装置の動作方法に関する。
【背景技術】
【０００２】
ＯＴＰ素子は、装置の電源がオフになっても情報を保存することが可能な不揮発性の記憶素子であり、従来、例えばフューズ（fuse）型やアンチフューズ（anti-fuse）型などのいくつかの構造が提案されている。
【０００３】
fuse型のＯＴＰ素子では、例えば、多結晶シリコンなどで形成された抵抗素子に対して大電流を流すことにより抵抗体を溶断し、両電極間をショート（短絡）状態からオープン（開放）状態に変化させることによって、情報の書き込み動作を行うようになっている。一方、anti-fuse型のＯＴＰ素子では、例えば、ＭＯＳ（Metal Oxide Semiconductor）型の容量素子に対して絶縁耐圧以上の電圧を印加し、誘電体膜を絶縁破壊させることにより、両電極間をオープン状態からショート状態に変化させるようになっている。つまり、このanti-fuse型のＯＴＰ素子では、両電極間をオープン状態からショート状態に変化させることによって、情報の書き込み動作がなされる。
【０００４】
また、例えば特許文献１には、上記のものとは別の手法を利用したanti-fuse型のＯＴＰ素子が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００６−５１０２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１のＯＴＰ素子は、ＭＯＳトランジスタにおけるスナップバック現象を利用したものである。このスナップバック現象とは、ゲートに所定の電圧（ゲート電圧）を印加してトランジスタをオン状態にした後にそのゲート電圧を下げると、強制的に強いピンチオフが発生し、通常のＭＯＳトランジスタの耐圧よりも低い電圧でソース・ドレイン間に大電流が流れるという現象である。特許文献１のＯＴＰ素子では、このスナップバック現象の際に流れる大電流によってＰＮ接合が破壊され、その結果、ソース・ドレイン間がショートするようになっている。すなわち、このＯＴＰ素子においても上記した一般的なanti-fuse型のＯＴＰ素子と同様に、両電極間がオープン状態からショート状態に変化することにより、情報の書き込み動作がなされる。
【０００７】
ところで、上記した一般的なfuse型のＯＴＰ素子では、抵抗体を溶断するという目的から、書き込み動作の際に大電流を流す必要がある。そのため、その大電流を流すことが可能な電流能力の高いトランジスタや、大電流を流し得るだけの幅の広い配線が必要となり、周辺の書き込み動作用を含めた回路全体の面積が大きくなってしまう。また、ＯＴＰ素子自身も、通常のトランジスタの素子サイズと比べて大きくする必要があるため、記憶装置におけるビット数が増えた場合、この点からも面積的には不利な方向に働く。
【０００８】
一方、上記した一般的なanti-fuse型のＯＴＰ素子では、誘電体膜を絶縁破壊させるため、高電圧を印加する必要がある。その高電圧は、誘電体膜をゲート絶縁膜とする通常のＭＯＳトランジスタの耐圧を超すほどのものであることから、ＯＴＰ素子に対して書き込み動作を行うためにより高い耐圧のトランジスタを設ける必要が生じる。そのため、やはり記憶装置の大面積化を引き起こしたり、製造工程の増加につながる。
【０００９】
他方、上記特許文献１のＯＴＰ素子では、スナップバック現象の際に流れる大電流によってＰＮ接合を破壊させるため、駆動対象（書き込み動作対象）のＯＴＰ素子を選択するためのトランジスタ（選択トランジスタ）にもその大電流が流れることになる。ここで、この手法では上記したように、ＯＴＰ素子および選択トランジスタの双方に電流が流れている状態（オン状態）からＯＴＰ素子のゲート電圧を下げてスナップバックモードとすることにより、大電流を流すようにしている。このため、最初のオン状態の際の選択トランジスタの抵抗値が大きいと、電圧降下によってＯＴＰ素子の両端間の電圧が低下することが懸念される。したがって、選択トランジスタでは、チャネル領域の幅（ゲート幅）を広く設定するなどして抵抗値を下げる必要がある。このことは、選択トランジスタの素子サイズが大きくなることにつながる。
【００１０】
加えて、この選択トランジスタは、書き込み動作後の読み出し動作時において読み出し対象のＯＴＰ素子を選択するためにも使用されることから、書き込み動作時における選択トランジスタの破壊は、許容されることではない。したがって、選択トランジスタでは、書き込み動作時に流れる電流をオン状態において十分に流せるだけの高い電流能力が求められ、この点からも、選択トランジスタの素子サイズをＯＴＰ素子よりも大きくする必要がある。
【００１１】
これらのことから、特許文献１のＯＴＰ素子では、通常のＭＯＳトランジスタと同程度の素子サイズで形成できるにも関わらず、ＯＴＰ素子と組になって使用される選択トランジスタは、ＯＴＰ素子よりも大きい素子サイズとなってしまう。その結果、１ビット当たりのメモリセル（いわゆる「１Ｔ１Ｒ」型のメモリセル）全体としては、素子面積が大きくなる方向に働いてしまう。
【００１２】
このように、従来の記憶素子（ＯＴＰ素子）を備えた半導体装置では、省面積化を図るのが困難であり、改善するための手法の提案が望まれていた。
【００１３】
本発明はかかる問題点に鑑みてなされたもので、その目的は、省面積化を図ることが可能な半導体装置およびその動作方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の動作方法は、各々が、第１導電型からなる第１の半導体層と、この第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、第２の半導体層と電気的に接続された第１電極と、第３の半導体層と電気的に接続された第２電極とを有する１または複数の記憶素子のうちの駆動対象の記憶素子に対して、第１電極と第２電極との間に所定の閾値以上の電圧を印加して、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行うようにしたものである。
【００１５】
本発明の半導体装置の動作方法では、１または複数の記憶素子のうちの駆動対象の記憶素子に対して、第１電極と第２電極との間に所定の閾値以上の電圧を印加して第２の半導体層と第３の半導体層との間の領域に上記フィラメントを形成することにより、情報の書き込み動作が行われる。これにより、記憶素子を高耐圧のものとしたり、書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。
【００１６】
本発明の半導体装置は、各々が、第１導電型からなる第１の半導体層と、この第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、第２の半導体層と電気的に接続された第１電極と、第３の半導体層と電気的に接続された第２電極とを有する１または複数の記憶素子と、この１または複数の記憶素子のうちの駆動対象の記憶素子において、第１電極と第２電極との間に所定の閾値以上の電圧を印加して、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う駆動部とを備えたものである。
【００１７】
本発明の半導体装置では、１または複数の記憶素子のうちの駆動対象の記憶素子において、第１電極と第２電極との間に所定の閾値以上の電圧が印加されて第２の半導体層と第３の半導体層との間の領域に上記フィラメントが形成されることにより、情報の書き込み動作が行われる。これにより、情報の書き込み動作後の記憶素子に対応する少なくとも一部の記憶素子では、記憶素子を高耐圧のものとしたり、書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。
【発明の効果】
【００１８】
本発明の半導体装置およびその動作方法によれば、１または複数の記憶素子のうちの駆動対象の記憶素子に対して、第１電極と第２電極との間に所定の閾値以上の電圧を印加して第２の半導体層と第３の半導体層との間の領域に上記フィラメントを形成することによって、情報の書き込み動作を行うようにしたので、記憶素子を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作を実現することができる。よって、半導体装置における省面積化を図ることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施の形態に係る半導体装置（記憶装置）の構成例を表すブロック図である。
【図２】図１に示したメモリセルの構成例を表す回路図である。
【図３】図２に示した記憶素子の構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図４】比較例に係る記憶装置におけるメモリセルの構成を表す回路図である。
【図５】図４に示したメモリセルにおける書き込み方法について説明するための特性図である。
【図６】変形例１に係る記憶素子の構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図７】第２の実施の形態に係るメモリセルの構成例を表す回路図である。
【図８】図７に示した記憶素子の構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図９】図７に示した記憶素子の他の構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図１０】第２の実施の形態の実施例に係る記憶素子の電気的特性（書き込み動作前および書き込み動作後）を表す特性図である。
【図１１】実施例に係る記憶素子における書き込み動作後の状態の断面写真を表す図である。
【図１２】図１１に示した記憶素子の電極間領域における元素分析結果の一例を表す特性図である。
【図１３】変形例２に係る記憶素子および選択トランジスタの概略構成例を表す模式平面図である。
【図１４】図１３に示した記憶素子および選択トランジスタの構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図１５】変形例３に係るメモリセルの構成例を表す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（誘電体膜，導電体膜を設けない例：ＮＰＮ接合型構造）
２．第１の実施の形態の変形例
変形例１（シリサイド層を設けた例）
３．第２の実施の形態（誘電体膜，導電体膜を設けた例：Ｎ型ＭＯＳトランジスタ構造）
４．第２の実施の形態の変形例
変形例２（記憶素子および選択トランジスタを一体的に形成した例）
変形例３（記憶素子の導電体膜電位を制御する制御トランジスタを設けた例）
５．その他の変形例
【００２１】
＜第１の実施の形態＞
［記憶装置１の構成］
図１は、本発明の第１の実施の形態に係る半導体装置（記憶装置１）のブロック構成を表すものである。記憶装置１は、情報（データ）を１回に限り書き込むことができると共に何度もその書き込んだ情報を読み出すことができ、かつ情報の消去は行うことができない記憶装置（いわゆるＯＴＰ ＲＯＭ（Read Only Memory））である。この記憶装置１は、複数のメモリセル２０を有するメモリアレイ２と、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２とを備えている。これらのうち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２が、本発明における「駆動部（書き込み動作部，プログラミング動作部）」の一具体例に対応する。
【００２２】
ワード線駆動部３１は、行方向に平行して配置された複数（ここではｍ（ｍ：２以上の整数）個）のワード線ＷＬ１〜ＷＬｍに対して、所定の電位（後述するワード線電位）を印加するものである。
【００２３】
ビット線駆動・センスアンプ部３２は、列方向に平行して配置された複数（ここではｍ個）のビット線ＢＬ１〜ＢＬｍに対して、所定の電位（後述する書き込み動作用の電圧）を印加するものである。これにより、メモリセル２０内の後述する記憶素子２１に対して所定の電圧Ｖ１が印加され、後述する情報の書き込み動作がなされるようになっている。このビット線駆動・センスアンプ部３２はまた、上記したｍ個のビット線ＢＬ１〜ＢＬｍを用いて、各メモリセル２０から情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下ではビット線ＢＬ１〜ＢＬｍの総称として、ビット線ＢＬを適宜用いるものとする。
【００２４】
このようにして、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０を選択し、情報の書き込み動作または読み出し動作を選択的に行うようになっている。
【００２５】
［メモリアレイ２の構成］
メモリアレイ２では、図１に示したように、複数のメモリセル２０が行列状（マトリクス状）に配置されている。図２は、メモリアレイ２の回路構成例を表したものである。このメモリアレイ２では、各メモリセル２０に対して、１つのワード線ＷＬと１つのビット線ＢＬとが接続されている。
【００２６】
また、各メモリセル２０は、１つの記憶素子２１と１つの選択トランジスタ２２とを有しており、いわゆる「１Ｔ１Ｒ」型の回路構成となっている。このメモリセル２０では、選択トランジスタ２２のゲートにはワード線ＷＬが接続されている。選択トランジスタ２２におけるソースおよびドレインのうちの一方にはビット線ＢＬが接続され、他方には記憶素子２１における一方の端子（後述する電極２１５Ｂ）が接続されている。また、記憶素子２１における他方の端子（後述する電極２１５Ａ）は、グランド（接地）ＧＮＤに接続されている。すなわち、このメモリセル２０では、ビット線ＢＬとグランドＧＮＤとの間で、１つの記憶素子２１と１つの選択トランジスタ２２とが互いに直列接続されている。
【００２７】
選択トランジスタ２２は、駆動対象（書き込み動作対象または読み出し動作対象）の記憶素子２１を選択するためのトランジスタであり、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
【００２８】
（記憶素子２１）
記憶素子２１は、後述する書き込み動作によって情報の記憶が行われる素子であり、詳細は後述するが、いわゆるanti-fuse型のＯＴＰ素子である。図３は、この記憶素子２１の断面構成例を模式的に表したものであり、（Ａ）は後述する書き込み動作前の断面構成例を、（Ｂ）はこの書き込み動作後の断面構成例を、それぞれ示す。
【００２９】
図３（Ａ）に示したように、書き込み動作前における記憶素子２１は、半導体層２１１Ｐ，２１２Ｎ，２１３Ｎと、一対の電極２１５Ａ，２１５Ｂと、絶縁層２１４とからなる積層構造を有している。
【００３０】
半導体層２１１Ｐ（第１の半導体層）は、例えば半導体基板を構成するものであり、Ｐ型（第１導電型）の半導体層である。この半導体層２１１Ｐは、例えば、シリコン（Ｓｉ）などにホウ素（Ｂ）等の不純物をドープさせた半導体材料からなる。
【００３１】
半導体層２１２Ｎ（第２の半導体層）および半導体層２１３Ｎ（第３の半導体層）は、半導体層２１１Ｐ内において互いに所定の間隔を隔てて互いに分離するように配設されており、Ｎ型（第２導電型）の半導体層からなる（いわゆるＮ＋層を構成している）。これらの半導体層２１２Ｎ，２１３Ｎはそれぞれ、例えば、Ｓｉなどにヒ素（Ａｓ）やリン（Ｐ）等の不純物をドープさせた半導体材料からなり、その厚みは５０〜２００ｎｍ程度である。このような半導体層２１２Ｎ，２１３Ｎは、半導体層２１１Ｐの領域内において、 所定のフォトレジストや酸化膜などのマスクパターンを用いることにより、容易に形成することできる。ここで、これらの半導体層２１２Ｎ，２１３Ｎ間の距離は、できるたけ短くすることが望ましい（例えば、５０〜２００ｎｍ程度）。これにより、素子サイズの小さな記憶素子２１を実現することができるからである。
【００３２】
絶縁層２１４は、半導体層２１１Ｐ，２１２Ｎ，２１３Ｎ上を覆うように設けられている。この絶縁層２１４は、例えば、酸化シリコン（ＳｉＯ2）や窒化シリコン（ＳｉＮX）などの絶縁材料からなり、その厚みは５０〜１０００ｎｍ程度である。
【００３３】
電極２１５Ａ（第１電極）は、半導体層２１２Ｎ上においてこの半導体層２１２Ｎと電気的に接続されるように絶縁層２１４内に設けられており、これにより半導体層２１２Ｎに対して所定の電位を印加できるようになっている。また、電極２１５Ｂ（第２電極）は、半導体層２１３Ｎ上においてこの半導体層２１３Ｎと電気的に接続されるように絶縁層２１４内に設けられており、これにより半導体層２１３Ｎに対して所定の電位を印加できるようになっている。これらの電極２１５Ａ，２１５Ｂはそれぞれ、例えばタングステン（Ｗ）やアルミニウム（Ａｌ）等の金属などの導電性材料からなる。
【００３４】
一方、図３（Ｂ）に示したように、書き込み動作後における記憶素子２１では、上記した半導体層２１１Ｐ，２１２Ｎ，２１３Ｎ、電極２１５Ａ，２１５Ｂおよび絶縁層２１４に加え、以下説明するフィラメント２１０（導電経路部）が形成されている。
【００３５】
このフィラメント２１０は、半導体層２１１Ｐを介して半導体層２１２Ｎ，２１３Ｎ間の領域に形成されており、詳細は後述するが、これらの半導体層２１２Ｎ，２１３Ｎ同士（電極２１５Ａ，２１５Ｂ同士）を電気的に繋ぐ導電パス（導電経路）として機能するようになっている。換言すると、この図３（Ｂ）に示した記憶素子２１では、フィラメント２１０によって、半導体層２１２Ｎ，２１３Ｎ間が所定の抵抗値をもって（抵抗成分によって）短絡されている（ショート状態となっている）。このようなフィラメント２１０は、電極２１５Ａ，２１５Ｂ間に所定の閾値以上の電圧Ｖ１を印加したときに（図２参照）、電極２１５Ａを構成する導電体成分および電極２１５Ｂを構成する導電体成分のうちの少なくとも一方がマイグレーションによって移動することにより形成されたものである。なお、このフィラメント２１０が形成される原理の詳細については、後述する。
【００３６】
なお、図３（Ａ）に示した記憶素子２１の構造は、一般的なＭＯＳトランジスタの形成工程と同様の手法（例えば、ＭＯＳトランジスタのゲートをマスクにしたセルフアライン（自己整合型）のソース・ドレイン形成工程）を用いることにより、容易に形成することが可能である。その場合、互いに分離された半導体層２１２Ｎ，２１３Ｎ間の距離を狭く形成することができると共に、寸法の制御性も良好に形成することが可能である。
【００３７】
［記憶装置１の作用・効果］
（１．基本動作）
この記憶装置１では、図１および図２に示したように、ワード線駆動部３１が、ｍ個のワード線ＷＬ１〜ＷＬｍに対して所定の電位（ワード線電位）を印加する。また、それと共に、ビット線駆動・センスアンプ部３２が、ｍ個のビット線ＢＬ１〜ＢＬｍに対して所定の電位（書き込み動作用の電圧）を印加する。これにより、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（書き込み動作対象）となるメモリセル２０が選択され、その中の記憶素子２１に対して後述する所定の電圧Ｖ１が印加されることにより、情報の書き込み動作（１回限り）が選択的に行われる。
【００３８】
一方、ビット線駆動・センスアンプ部３２は、ｍ個のビット線ＢＬ１〜ＢＬｍを用いて、駆動対象（読み出し動作対象）のメモリセル２０内の記憶素子２１から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。これにより、記憶素子２１から情報の読み出し動作が選択的に行われる。
【００３９】
ここで、駆動対象（書き込み動作対象または読み出し動作対象）のメモリセル２０（記憶素子２１）を選択する際には、そのメモリセル２０に接続されたワード線ＷＬに対して所定の電位（ワード線電位）が印加されると共に、接続されたビット線ＢＬに対して所定の電圧（書き込み動作用の電圧）が印加される。一方、駆動対象外のメモリセル２０では、接続されたワード線ＷＬに対してグランド電位（例えば０Ｖ）が印加されると共に、接続されたビット線ＢＬがフローティング状態あるいはグランド電位（０Ｖ）に設定される。このようにして、駆動対象のメモリセル２０内の選択トランジスタ２２をオン状態とし、駆動対象の記憶素子２１を選択したうえで、書き込み動作または読み出し動作が行われる。
【００４０】
（２．書き込み動作の詳細について）
次に、図３〜図５を参照して、本発明の特徴的部分の１つである、記憶装置１における書き込み動作について、比較例と比較しつつ詳細に説明する。
【００４１】
（２−１．比較例）
図４は、比較例に係る記憶装置におけるメモリセル（メモリセル１００）の回路構成を表したものである。この比較例のメモリセル１００は、トランジスタにより構成された１つの記憶素子１０１（ＯＴＰ素子）と、１つの選択トランジスタ１０２とを有している。このメモリセル１００では、選択トランジスタ１０２のゲートにはワード線ＷＬが接続されている。選択トランジスタ１０２におけるソースおよびドレインのうちの一方にはビット線ＢＬが接続され、他方には、記憶素子１０１におけるソースおよびドレインのうちの一方が接続されている。また、記憶素子１０１におけるソースおよびドレインのうちの他方はグランドＧＮＤに接続され、ゲートは、所定のゲート電圧Ｖｇが印加されるゲート線ＧＬに接続されている。
【００４２】
このメモリセル１００では、ＭＯＳトランジスタにおけるスナップバック現象を利用して、記憶素子１０１に対する情報の書き込み動作がなされる。このスナップバック現象とは、ゲートに所定の電圧（ゲート電圧）を印加してトランジスタをオン状態にした後にそのゲート電圧を下げると、強制的に強いピンチオフが発生し、通常のＭＯＳトランジスタの耐圧よりも低い電圧でソース・ドレイン間に大電流が流れるという現象である。
【００４３】
この記憶素子１０１への書き込み動作の際には、まず、記憶素子１０１および選択トランジスタ１０２の各ゲートに対し、所定の閾値電圧Ｖth以上の電圧が印加され、ともにオン状態に設定される（記憶素子１０１のゲート電圧Ｖｇ＞Ｖth：図５参照）。次いで、ビット線ＢＬに対して記憶素子１０１および選択トランジスタ１０２の各耐圧を超えない電圧が印加され、記憶素子１０１および選択トランジスタ１０２へそれぞれ電流が流れる状態に設定される。続いて、記憶素子１０１のゲート電圧Ｖｇが下げられ（例えば、Ｖｇ＝グランドＧＮＤの電位：図５参照）、記憶素子１０１がスナップバックモードに設定される。これにより、上記したように記憶素子１０１のソース・ドレイン間に大電流が流れてＰＮ接合が破壊される結果、ソース・ドレイン間がショートする（短絡する）。すなわち、この記憶素子１０１では一般的なanti-fuse型のＯＴＰ素子と同様に、両電極（ソース・ドレイン）間がオープン状態からショート状態に変化することにより、情報の書き込み動作がなされる。
【００４４】
ところが、この比較例の書き込み動作では、スナップバック現象の際に流れる大電流によってＰＮ接合を破壊させるため、選択トランジスタ１０２にもその大電流が流れることになる。ここで、この手法では上記したように、記憶素子１０１および選択トランジスタ１０２の双方に電流が流れている状態（オン状態）から記憶素子１０１のゲート電圧Ｖｇを下げてスナップバックモードとすることにより、大電流を流すようにしている。このため、最初のオン状態の際の選択トランジスタ１０２の抵抗値が大きいと、電圧降下によって記憶素子１０１の両端（ソース・ドレイン）間の電圧が低下することが懸念される。したがって、選択トランジスタ１０２では、チャネル領域の幅（ゲート幅）を広く設定するなどして抵抗値を下げる必要がある。このことは、選択トランジスタ１０２の素子サイズが大きくなることにつながる。
【００４５】
加えて、この選択トランジスタ１０２は、書き込み動作後の読み出し動作時において読み出し対象の記憶素子１０１を選択するためにも使用されることから、書き込み動作時における選択トランジスタ１０２の破壊は、許容されることではない。したがって、選択トランジスタ１０２では、書き込み動作時に流れる電流をオン状態において十分に流せるだけの高い電流能力が求められ、この点からも、選択トランジスタ１０２の素子サイズを記憶素子１０１よりも大きくする必要がある。
【００４６】
これらのことから、比較例の記憶素子１０１では、通常のＭＯＳトランジスタと同程度の素子サイズで形成できるにも関わらず、この記憶素子１０１と組になって使用される選択トランジスタ１０２は、記憶素子１０１よりも大きい素子サイズとなってしまう。その結果、１ビット当たりのメモリセル１００全体としては、素子面積が大きくなる方向に働いてしまう。
【００４７】
このように、この比較例の記憶素子１０１を含む従来のＯＴＰ素子における書き込み動作の手法では、記憶装置（半導体装置）の省面積化を図るのが困難である。
【００４８】
（２−２．実施の形態の書き込み動作）
これに対して本実施の形態の記憶装置１では、ワード線駆動部３１およびビット線駆動部・センスアンプ３２において、図２および図３（Ａ），（Ｂ）に示したようにして、メモリセル２０内の記憶素子２１に対する情報の書き込み動作を行う。
【００４９】
すなわち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数の記憶素子２１のうちの駆動対象の記憶素子２１に対し、その電極２１５Ａ，２１５Ｂ間に所定の閾値以上の電圧Ｖ１を印加する。ここで、この所定の閾値の電圧とは、記憶素子２１において前述したフィラメント２１０が形成される電圧のことであり、例えば３〜２０Ｖ程度である。これにより、図３（Ｂ）に示したように、書き込み動作対象の記憶素子２１において、半導体層２１２Ｎ，２１３Ｎ間に、それらの半導体層同士（電極２１５Ａ，２１５Ｂ同士）を電気的に繋ぐ導電パスであるフィラメント２１０を形成する。
【００５０】
ここで、このフィラメント２１０は、以下の原理で形成されるものと考えられる。すなわち、まず、記憶素子２１の電極２１５Ａ，２１５Ｂ間に上記電圧Ｖ１が印加されると、一般的なバイポーラトランジスタで発生するコレクタ・エミッタ間での分離耐圧の現象と同様にして、半導体層２１２Ｎ，２１３Ｎがブレイクダウンし、それらの間に電流が流れる。そして、この際に流れる電流に起因した熱によるマイグレーションによって、電極２１５Ａを構成する導電体成分および電極２１５Ｂを構成する導電体成分のうちの少なくとも一方が半導体層２１１Ｐ内へと移動し、その結果、フィラメント２１０が形成されると考えられる。
【００５１】
このように、本実施の形態の記憶装置１では、上記の書き込み動作がなされていない（情報が書き込まれていない）記憶素子２１では、図３（Ａ）に示したように、半導体層２１２Ｎ，２１３Ｎ同士が電気的に分離された開放状態（オープン状態）である。一方、上記の書き込み動作後の（情報が書き込まれた）記憶素子２１では、図３（Ｂ）に示したように、フィラメント２１０の形成によって、半導体層２１２Ｎ，２１３Ｎ同士が抵抗成分で電気的に接続された状態（ショート状態）となる。すなわち、記憶素子２１をanti-fuse型のＯＴＰ素子として機能させることができる。
【００５２】
なお、上記した書き込み動作前の「オープン状態」においては、実際には微小のリーク電流が流れるため、厳密には完全なオープン状態とはなっていない。ただし、書き込み動作前（フィラメント２１０の形成前）と書き込み動作後（フィラメント２１０の形成後）とでは、半導体層２１２Ｎ，２１３Ｎ間に流れる電流の差が大きいことから、これらの動作前後の状態を区別して検出することが可能となっている。
【００５３】
このような本実施の形態の書き込み動作では、上記比較例を含む従来のＯＴＰ素子における手法とは異なり、記憶素子を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。以下、この点について詳述する。
【００５４】
まず、この書き込み動作の際には、前述したように選択トランジスタ２２のゲートに対して所定のワード電位を印加して選択トランジスタ２２をオン状態にした後に、ビット線ＢＬに対して所定以上の電圧（書き込み動作用の電圧）を印加する。このとき、選択トランジスタ２２はオン状態にあるものの、リーク電流程度の電流しか流れないため、選択トランジスタ２２における電圧降下は、ほとんど無視することができる。このため、ビット線ＢＬに印加された電圧とグランドＧＮＤの電位（接地電位）との電位差（電圧）は、ほぼそのまま、記憶素子２１の両端間（電極２１５Ａ，２１５Ｂ間）に印加されることになる。そして、ビット線ＢＬに印加する電圧を、記憶素子２１がブレイクダウンを起こしてその際に流れる瞬間的な大電流によりフィラメント２１０が形成される電圧（前述の閾値電圧）以上に設定することにより、記憶素子２１への書き込み動作が実現される。このように、本実施の形態の記憶素子２１では、一般的なＭＯＳトランジスタと同程度の小さい素子面積でＯＴＰ素子を実現できるため、従来のＯＴＰ素子と比べて面積的に小さいＯＴＰ素子を実現することができ、特にビット数が多い場合に有利になる。また、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスの工程範囲内で記憶素子２１を形成することができるため、ウェーハコストの点でも非常に有利である。
【００５５】
また、記憶素子２１における半導体層２１２Ｎ，２１３Ｎ間でブレイクダウンを生じさせるためには、同世代のＭＯＳトランジスタの耐圧以上となる電圧をビット線ＢＬに印加することが必要となる。そのため、書き込み動作によって記憶素子２１がある抵抗成分をもって短絡された状態（ショート状態）に至った際に、選択トランジスタ２２のソース・ドレイン間に電位差が生じる。そして、この電位差（電圧）により、選択トランジスタ２２においても記憶素子２１と同様のブレイクダウンが生じ、選択トランジスタ２２が破壊されてしまうことが懸念される。しかしながら、本実施の形態の書き込み動作の際には、選択トランジスタ２２がオン状態となっているため、この選択トランジスタ２２の抵抗値と記憶素子２１の抵抗値とによって、ビット線ＢＬに印加される電圧が分配されることになる。つまり、結果として、選択トランジスタ２２のソース・ドレイン間に印加される電圧は、記憶素子２１への書き込み動作時に印加される電圧よりも低い方向になる。このため、書き込み動作時のビット線ＢＬへの印加電圧を適切に設定することにより、選択トランジスタ２２の破壊を生じさせることなく、記憶素子２１への書き込み動作を行うことができる。これにより、高耐圧の選択トランジスタ２２を形成する必要がないことから、そのような高耐圧用の製造工程を追加せずに済み、ウェーハコストの点でも非常に有利である。
【００５６】
以上のように本実施の形態では、ワード線駆動部３１およびビット線駆動部・センスアンプ３２において、メモリアレイ２内の複数の記憶素子２１のうちの駆動対象の記憶素子２１に対し、その電極２１５Ａ，２１５Ｂ間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することによって、情報の書き込み動作を行う。これにより、記憶素子２１を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作を実現することができる。よって、記憶装置１（半導体装置）における省面積化を図ることが可能となると共に、製造コストを低減することも可能となる。
【００５７】
＜第１の実施の形態の変形例＞
続いて、上記第１の実施の形態の変形例（変形例１）について説明する。なお、第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００５８】
［変形例１］
図６は、変形例１に係る記憶素子（記憶素子２１Ａ）の断面構成例を模式的に表したものであり、（Ａ）は書き込み動作前の断面構成例を、（Ｂ）は書き込み動作後の断面構成例を、それぞれ示す。本変形例の記憶素子２１Ａは、図３（Ａ），（Ｂ）に示した第１の実施の形態の記憶素子２１において、半導体層２１２Ｎ，２１３Ｎ内にシリサイド層２１２Ｓ，２１３Ｓを設けるようにしたものであり、他の構成は同様となっている。
【００５９】
シリサイド層２１２Ｓは半導体層２１２Ｎ内に設けられており、シリサイド層２１３Ｓは半導体層２１３Ｎ内に設けられている。これらのシリサイド層２１２Ｓ，２１３Ｓはそれぞれ、例えばＣｏＳｉやＮｉＳｉなどのシリサイド金属（高融点金属を用いたシリサイド）からなり、一般的なシリサイド化プロセスを用いて形成することが可能である。
【００６０】
本変形例においても、基本的には上記第１の実施の形態と同様の作用により同様の効果を得ることが可能である。ただし、本変形例では、電極２１５Ａを構成する導電体成分、電極２１５Ｂを構成する導電体成分およびシリサイド層２１２Ｓ，２１３Ｓを構成する導電体成分のうちの少なくとも１つがマイグレーションによって半導体層２１１Ｐ内へと移動することにより、フィラメント２１０が形成される。
【００６１】
＜第２の実施の形態＞
続いて、本発明の第２の実施の形態について説明する。なお、第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。これまで説明した第１の実施の形態および変形例１では、ＮＰＮ接合型構造からなる記憶素子であったのに対し、本実施の形態では、以下説明するように、Ｎ型のＭＯＳトランジスタ構造からなる記憶素子を用いている。
【００６２】
図７は、第２の実施の形態に係るメモリセル（メモリセル２０Ｂ）の回路構成例を表したものである。本実施の形態のメモリセル２０Ｂは、１つの記憶素子２１Ｂ（または記憶素子２１Ｃ）と、１つの選択トランジスタ２２とを有している。すなわち、メモリセル２０Ｂは、第１の実施の形態のメモリセル２０において、記憶素子２１の代わりに以下説明する記憶素子２１Ｂまたは記憶素子２１Ｃを設けたものとなっている。
【００６３】
このメモリセル２０Ｂでは、選択トランジスタ２２のゲートにはワード線ＷＬが接続されている。選択トランジスタ２２におけるソースおよびドレインのうちの一方にはビット線ＢＬが接続され、他方には記憶素子２１Ｂ（または記憶素子２１Ｃ）における電極２１５Ｂが接続されている。また、記憶素子２１Ｂ（または記憶素子２１Ｃ）における電極２１５ＡはグランドＧＮＤに接続され、後述する導電体膜２１７は、電気的にフローティング状態（未接続状態）となっている。
【００６４】
（記憶素子２１Ｂ）
図８は、本実施の形態の記憶素子２１Ｂの断面構成例を模式的に表したものであり、（Ａ）は書き込み動作前の断面構成例を、（Ｂ）は書き込み動作後の断面構成例を、それぞれ示す。この記憶素子２１Ｂは、図３（Ａ），（Ｂ）に示した第１の実施の形態の記憶素子２１において、半導体層２１２Ｎ，２１３Ｎ間に対応する領域に、誘電体膜２１６および導電体膜２１７をこの順に設けるようにしたものであり、他の構成は同様となっている。具体的には、ここでは半導体層２１２Ｎ，２１３Ｎ間の領域、およびこれら半導体層２１２Ｎ，２１３Ｎにおける一部の領域に、誘電体層２１６および導電体層２１７が設けられている。
【００６５】
誘電体膜２１６は、半導体層２１１Ｐ上において、上記したように半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられている。この誘電体膜２１６は、例えば、ＳｉＯ2などの絶縁材料（誘電体）からなり、その厚みは数ｎｍ〜２０ｎｍ程度である。
【００６６】
導電体膜２１７は、誘電体膜２１６の形成領域上に設けられており、これにより、下層型の誘電体膜２１６と上層側の導電体膜２１７とからなる積層構造が形成されている。この導電体膜２１７は、例えば多結晶シリコンやシリサイド金属等の導電性材料からなり、その厚みは５０〜５００ｎｍ程度である。なお、前述したように導電体膜２１７はフローティング状態に設定されることから、この導電体膜２１７に電位を与えるための電極は必ずしも必要としない。また、ここでは記憶素子２１Ｂのゲート長は、互いに分離された半導体層２１２Ｎ，２１３Ｎ間の距離を規定することになるが、このゲート長を、ＭＯＳトランジスタとしての最小値（定格等により定まる値）に設定する必要はない。すなわち、半導体層２１２Ｎ，２１３Ｎ同士が分離されるのであれば、ＭＯＳトランジスタとしての最小のゲート長以下で形成しなくてもよい。
【００６７】
（記憶素子２１Ｃ）
図９は、本実施の形態の記憶素子２１Ｃの断面構成例を模式的に表したものであり、（Ａ）は書き込み動作前の断面構成例を、（Ｂ）は書き込み動作後の断面構成例を、それぞれ示す。この記憶素子２１Ｃは、図８（Ａ），（Ｂ）に示した上記記憶素子２１Ｂにおいて、前述した変形例１と同様に、半導体層２１２Ｎ，２１３Ｎ内にシリサイド層２１２Ｓ，２１３Ｓを設けるようにしたものであり、他の構成は同様となっている。
【００６８】
本実施の形態では、書き込み動作対象の記憶素子２１Ｂ，２１Ｃにおける導電体膜２１７を電圧無印加状態（フローティング状態）に設定しつつ、第１の実施の形態と同様にして半導体層２１２Ｎ，２１３Ｎ間（電極２１５Ａ，２１５Ｂ間）に電圧Ｖ１を印加することにより、書き込み動作を行う。これにより、第１の実施の形態と同様の作用によって、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することができ、同様の効果を得ることが可能となる。
【００６９】
なお、本実施の形態では、記憶素子２１Ｂ，２１ＣにおけるＭＯＳトランジスタのゲートに相当する導電体膜２１７の幅（半導体層２１２Ｎ，２１３Ｎを跨ぐ方向の長さ）を、ＭＯＳトランジスタからなる選択トランジスタ２２のゲート長Ｌよりも狭くすることが望ましい。これにより、半導体層２１２Ｎ，２１３Ｎ間の分離耐圧を下げる方向にすることができ、結果として記憶素子２１Ｂ，２１Ｃへの書き込み動作時の電圧を低く抑えることができると共に、フィラメント２１０をより形成し易くなるからである。
【００７０】
（実施例）
ここで、図１０〜図１２を参照して、本実施の形態の記憶素子２１Ｃを用いた記憶装置の一実施例について説明する。
【００７１】
まず、図１０は、書き込み動作前および書き込み動作後における、記憶素子２１Ｃの電気的特性（端子間電流と端子間電圧との関係を示す特性）の一例を表したものである。なお、ここで言う「端子間」とは、電極２１５Ａ，２１５Ｂ間（半導体層２１２Ｎ，２１３Ｎ間）のことを意味している。この図１０により、書き込み動作前の記憶素子２１Ｃでは、端子間に電圧を印加してもほとんど電流が流れない特性を示していたのに対し、書き込み動作によって記憶素子２１Ｃが、端子間電圧の印加に応じて端子間に電流が流れる抵抗性の特性を示すようになることが分かる。
【００７２】
また、図１１は、記憶素子２１Ｃにおける書き込み動作後の状態の断面写真（ＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）写真）の一例を表したものである。この図１１により、書き込み動作によって半導体層２１２Ｎ，２１３Ｎ間にフィラメント２１０が形成されている様子が分かる。そして、図１２に示した記憶素子２１Ｃの電極間領域における元素分析結果（ＥＤＸ（Energy Dispersive X-ray spectrometry：エネルギー分散Ｘ線分光法）による分析結果）の一例により、以下のことが言える。すなわち、書き込み動作後の半導体層２１２Ｎ，２１３Ｎ間において、電極２１５Ａを構成する導電体成分、電極２１５Ｂを構成する導電体成分およびシリサイド層２１２Ｓ，２１３Ｓを構成する導電体成分のうちの少なくとも１つが検出されている。なお、ここでは一例として、図１２において示したピーク波形では、タングステン（Ｗ），チタン（Ｔｉ）およびコバルト（Ｃｏ）の元素成分が検出されている。これにより、上記した部材の導電体成分がマイグレーションによって半導体層２１１Ｐ内へと移動することによりフィラメント２１０が形成されることが、実際に確認された。
【００７３】
＜第２の実施の形態の変形例＞
続いて、上記第２の実施の形態の変形例（変形例２，３）について説明する。なお、第２の実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００７４】
［変形例２］
図１３は、変形例２に係る記憶素子２１Ｃおよび選択トランジスタ２２の平面構成例の概略を模式的に表したものである。また、図１４は、これらの記憶素子２１Ｃおよび選択トランジスタ２２の断面構成例を模式的に表したものであり、（Ａ）は書き込み動作前の断面構成例を、（Ｂ）は書き込み動作後の断面構成例を、それぞれ示す。本変形例ではメモリセル２０Ｂ内において、以下説明するように、記憶素子２１Ｃと選択トランジスタ２２とが、同一の活性化領域（アクティブ領域）内で一体的に形成されている。
【００７５】
具体的には、ここでは、Ｐ型の半導体層２１１Ｐ内に、３つのＮ型の半導体層２１２Ｎ，２１３Ｎ（２２３Ｎ），２２２Ｎが形成されている。また、これらの半導体層２１２Ｎ，２１３Ｎ（２２３Ｎ），２２２Ｎ内にはそれぞれ、シリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓが形成されている。半導体層２１１Ｐ上における半導体層２１２Ｎ，２１３Ｎ間に対応する領域には、前述した誘電体膜２１６および導電体膜２１７がこの順に形成されている。また、半導体層２１１Ｐ上における半導体層２１３Ｎ，２２２Ｎ間に対応する領域にも、選択トランジスタ２２のゲート絶縁膜およびゲート電極に対応する、誘電体膜２２６および導電体膜２２７がこの順に形成されている。半導体層２１２Ｎ（およびシリサイド層２１２Ｓ）上にはこれと電気的に接続された電極２１５Ａが形成され、半導体層２２２Ｎ（およびシリサイド層２２２Ｓ）上にはこれと電気的に接続された電極２２５Ａが形成されている。このようにして、本変形例の記憶素子２１Ｃおよび選択トランジスタ２２では、同一の活性化領域内で一体的に形成されることにより、それらのゲート（導電体膜２１７，２２７）が並列的（パラレル）に配置されている。換言すると、記憶素子２１Ｃおよび選択トランジスタ２２では、誘電体膜２１６，２２６および導電体膜２１７，２２７がそれぞれ、互いに共通の（同一の）構造となっている。加えて、ここでは図示していないが、これらの記憶素子２１Ｃおよび選択トランジスタ２２の構造はまた、記憶装置１における回路内の他のＭＯＳトランジスタとも共通の（同一の）構造となっている。
【００７６】
なお、図１３に示したＷ１は、導電体膜２１７の幅を表しており、Ｗ２は、導電体膜２２７の幅（選択トランジスタ２２のゲート長Ｌに対応）を表している（ここでは、電流が流れる方向を導電体膜の幅と規定している）。この場合も前述したように、記憶素子２１Ｃにおける導電体膜２１７の幅Ｗ１が、選択トランジスタ２２における導電体膜２２７の幅Ｗ２（ゲート長Ｌ）よりも狭くなっていることが望ましいと言える。
【００７７】
このように本変形例では、記憶素子２１Ｃおよび選択トランジスタ２２を同一の活性化領域内で一体的に形成することによって、それらのゲートが並列的に配置されているようにしたので、第２の実施の形態における効果に加え、以下の効果を得ることが可能である。すなわち、選択トランジスタ２２と記憶素子２１Ｃとからなるメモリセル２０Ｂを、２つのゲートを有するＭＯＳトランジスタと同程度の小さい面積で実現することができ、特にビット数が多い場合においても、小面積で周辺回路を実現することが可能となる。
【００７８】
なお、本変形例では、記憶素子２１Ｃと選択トランジスタ２２とが同一の活性化領域内で一体的に形成されている場合について説明したが、例えば、前述した記憶素子２１Ｂと選択トランジスタ２２とが同一の活性化領域内で一体的に形成されているようにしてもよい。
【００７９】
［変形例３］
図１５は、変形例３に係るメモリセル（メモリセル２０Ｃ）の回路構成例を表したものである。本変形例のメモリセル２０Ｃは、１つの記憶素子２１Ｂ（または記憶素子２１Ｃ）と、１つの選択トランジスタ２２と、１つの制御トランジスタ２３とを有している。すなわち、このメモリセル２０Ｃは、第２の実施の形態のメモリセル２０Ｂにおいて、以下説明する制御トランジスタ２３を更に設けたものであり、他の構成は同様となっている。
【００８０】
制御トランジスタ２３は、記憶素子２１Ｂ（または記憶素子２１Ｃ）の導電体膜電位（例えば、図中に示した電極２１５Ｃの電位）を制御するトランジスタであり、ここではＭＯＳトランジスタにより構成されている。この制御トランジスタ２３は、ゲートが所定の制御信号線ＣＴＬに接続され、ソースおよびドレインのうちの一方が、記憶素子２１Ｂ（または記憶素子２１Ｃ）における導電体膜２１７と電気的に接続された電極２１５Ｃに接続されている。また、制御トランジスタ２３におけるソースおよびドレインのうちの他方は、所定の電位（ゲート電位Ｖｇ）となるように設定されている。
【００８１】
本変形例のメモリセル２０Ｃでは、書き込み動作時には、制御信号線ＣＴＬによる制御によって制御トランジスタ２３がオフ状態となることにより、書き込み動作対象の記憶素子２１Ｂ（または記憶素子２１Ｃ）における導電体膜２１７が電圧無印加状態（フローティング状態）に設定される。ただし、この制御トランジスタ２３がオフ状態のときに、導電体膜２１７がフローティング状態に設定されていなくてもよく、所定の電位が印加されるように設定してもよい。一方、書き込み動作以外のときには、制御信号線ＣＴＬによる制御によって制御トランジスタ２３がオン状態となることにより、導電体膜２１７が所定のゲート電位Ｖｇ（ここでは、記憶素子２１Ｂまたは記憶素子２１ＣをＭＯＳトランジスタとして見たときのオフ電圧に相当）に設定される。なお、ここで言う「書き込み動作以外のとき」とは、記憶装置の回路が動作していないとき（記憶素子に対して読み出し動作および書き込み動作のいずれをも行っていないとき）は、含まれないものとする。
【００８２】
したがって本変形例では、書き込み動作以外のときにも記憶素子２１Ｂ（または記憶素子２１Ｃ）のゲートがフローティング状態となることによる以下の問題点を回避することが可能となる。すなわち、まず、電荷の逃げ場がないフローティング状態のゲートにホットキャリア現象などで何らかの電荷が蓄積されたときに、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型の記憶素子（メモリトランジスタ）などと同様に、記憶素子２１Ｂ（または記憶素子２１Ｃ）が定常的にオン状態となる。その結果、本変形例では、非書き込みの状態の記憶素子が書き込み状態の記憶素子であると誤認識されることを回避することが可能となる。
【００８３】
＜その他の変形例＞
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
【００８４】
例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子、メモリセルおよび記録装置等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００８５】
また、上記実施の形態等では、ビット線ＢＬとグランドＧＮＤとの間において、選択トランジスタ２２をビット線ＢＬ側、記憶素子２１，２１Ａ〜２１ＣをグランドＧＮＤ側としてそれらを互いに直列接続させる場合について説明したが、メモリセルの回路構成はこれには限られない。すなわち、逆に、選択トランジスタ２２をグランドＧＮＤ側、記憶素子２１，２１Ａ〜２１Ｃをビット線ＢＬ側としてそれらを互いに直列接続させるようにしてもよい。
【００８６】
更に、上記実施の形態等では、半導体層２１１ＰがＰ型の半導体層であると共に半導体層２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３ＮがＮ型の半導体層である場合について説明したが、これらの半導体層における導電型（Ｐ型およびＮ型）の関係が逆であってもよい。
【００８７】
加えて、上記実施の形態等では、記憶装置内に記憶素子が複数設けられている場合について説明したが、この場合には限られず、１つの記憶素子のみが設けられているようにしてもよい。
【００８８】
また、上記実施の形態等では、本発明の半導体装置の一例として記憶装置を挙げて説明したが、このような記憶装置に加えて他の素子（例えば、トランジスタや容量素子、抵抗素子など）をも備えた半導体集積回路によって、半導体装置を構成するようにしてもよい。
【符号の説明】
【００８９】
１…記憶装置（半導体装置）、２…メモリアレイ、２０，２０Ｂ，２０Ｃ…メモリセル、２１，２１Ａ，２１Ｂ，２１Ｃ…記憶素子、２１０…フィラメント（導電パス）、２１１Ｐ，２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３Ｎ…半導体層、２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓ…シリサイド層、２１４…絶縁層、２１５Ａ，２１５Ｂ，２１５Ｃ，２２５Ａ…電極、２１６，２２６…誘電体膜、２１７，２２７…導電体膜、２２…選択トランジスタ、２３…制御トランジスタ、３１…ワード線駆動部、３２…ビット線駆動部・センスアンプ、ＢＬ１〜ＢＬｍ…ワード線、ＢＬ１〜ＢＬｍ…ビット線、Ｖ１…電圧、Ｗ１，Ｗ２…導電体膜の幅。
【技術分野】
【０００１】
本発明は、ＯＴＰ（One Time Programmable）素子として好適な記憶素子を備えた半導体装置、およびそのような半導体装置の動作方法に関する。
【背景技術】
【０００２】
ＯＴＰ素子は、装置の電源がオフになっても情報を保存することが可能な不揮発性の記憶素子であり、従来、例えばフューズ（fuse）型やアンチフューズ（anti-fuse）型などのいくつかの構造が提案されている。
【０００３】
fuse型のＯＴＰ素子では、例えば、多結晶シリコンなどで形成された抵抗素子に対して大電流を流すことにより抵抗体を溶断し、両電極間をショート（短絡）状態からオープン（開放）状態に変化させることによって、情報の書き込み動作を行うようになっている。一方、anti-fuse型のＯＴＰ素子では、例えば、ＭＯＳ（Metal Oxide Semiconductor）型の容量素子に対して絶縁耐圧以上の電圧を印加し、誘電体膜を絶縁破壊させることにより、両電極間をオープン状態からショート状態に変化させるようになっている。つまり、このanti-fuse型のＯＴＰ素子では、両電極間をオープン状態からショート状態に変化させることによって、情報の書き込み動作がなされる。
【０００４】
また、例えば特許文献１には、上記のものとは別の手法を利用したanti-fuse型のＯＴＰ素子が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００６−５１０２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１のＯＴＰ素子は、ＭＯＳトランジスタにおけるスナップバック現象を利用したものである。このスナップバック現象とは、ゲートに所定の電圧（ゲート電圧）を印加してトランジスタをオン状態にした後にそのゲート電圧を下げると、強制的に強いピンチオフが発生し、通常のＭＯＳトランジスタの耐圧よりも低い電圧でソース・ドレイン間に大電流が流れるという現象である。特許文献１のＯＴＰ素子では、このスナップバック現象の際に流れる大電流によってＰＮ接合が破壊され、その結果、ソース・ドレイン間がショートするようになっている。すなわち、このＯＴＰ素子においても上記した一般的なanti-fuse型のＯＴＰ素子と同様に、両電極間がオープン状態からショート状態に変化することにより、情報の書き込み動作がなされる。
【０００７】
ところで、上記した一般的なfuse型のＯＴＰ素子では、抵抗体を溶断するという目的から、書き込み動作の際に大電流を流す必要がある。そのため、その大電流を流すことが可能な電流能力の高いトランジスタや、大電流を流し得るだけの幅の広い配線が必要となり、周辺の書き込み動作用を含めた回路全体の面積が大きくなってしまう。また、ＯＴＰ素子自身も、通常のトランジスタの素子サイズと比べて大きくする必要があるため、記憶装置におけるビット数が増えた場合、この点からも面積的には不利な方向に働く。
【０００８】
一方、上記した一般的なanti-fuse型のＯＴＰ素子では、誘電体膜を絶縁破壊させるため、高電圧を印加する必要がある。その高電圧は、誘電体膜をゲート絶縁膜とする通常のＭＯＳトランジスタの耐圧を超すほどのものであることから、ＯＴＰ素子に対して書き込み動作を行うためにより高い耐圧のトランジスタを設ける必要が生じる。そのため、やはり記憶装置の大面積化を引き起こしたり、製造工程の増加につながる。
【０００９】
他方、上記特許文献１のＯＴＰ素子では、スナップバック現象の際に流れる大電流によってＰＮ接合を破壊させるため、駆動対象（書き込み動作対象）のＯＴＰ素子を選択するためのトランジスタ（選択トランジスタ）にもその大電流が流れることになる。ここで、この手法では上記したように、ＯＴＰ素子および選択トランジスタの双方に電流が流れている状態（オン状態）からＯＴＰ素子のゲート電圧を下げてスナップバックモードとすることにより、大電流を流すようにしている。このため、最初のオン状態の際の選択トランジスタの抵抗値が大きいと、電圧降下によってＯＴＰ素子の両端間の電圧が低下することが懸念される。したがって、選択トランジスタでは、チャネル領域の幅（ゲート幅）を広く設定するなどして抵抗値を下げる必要がある。このことは、選択トランジスタの素子サイズが大きくなることにつながる。
【００１０】
加えて、この選択トランジスタは、書き込み動作後の読み出し動作時において読み出し対象のＯＴＰ素子を選択するためにも使用されることから、書き込み動作時における選択トランジスタの破壊は、許容されることではない。したがって、選択トランジスタでは、書き込み動作時に流れる電流をオン状態において十分に流せるだけの高い電流能力が求められ、この点からも、選択トランジスタの素子サイズをＯＴＰ素子よりも大きくする必要がある。
【００１１】
これらのことから、特許文献１のＯＴＰ素子では、通常のＭＯＳトランジスタと同程度の素子サイズで形成できるにも関わらず、ＯＴＰ素子と組になって使用される選択トランジスタは、ＯＴＰ素子よりも大きい素子サイズとなってしまう。その結果、１ビット当たりのメモリセル（いわゆる「１Ｔ１Ｒ」型のメモリセル）全体としては、素子面積が大きくなる方向に働いてしまう。
【００１２】
このように、従来の記憶素子（ＯＴＰ素子）を備えた半導体装置では、省面積化を図るのが困難であり、改善するための手法の提案が望まれていた。
【００１３】
本発明はかかる問題点に鑑みてなされたもので、その目的は、省面積化を図ることが可能な半導体装置およびその動作方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置の動作方法は、各々が、第１導電型からなる第１の半導体層と、この第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、第２の半導体層と電気的に接続された第１電極と、第３の半導体層と電気的に接続された第２電極とを有する１または複数の記憶素子のうちの駆動対象の記憶素子に対して、第１電極と第２電極との間に所定の閾値以上の電圧を印加して、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行うようにしたものである。
【００１５】
本発明の半導体装置の動作方法では、１または複数の記憶素子のうちの駆動対象の記憶素子に対して、第１電極と第２電極との間に所定の閾値以上の電圧を印加して第２の半導体層と第３の半導体層との間の領域に上記フィラメントを形成することにより、情報の書き込み動作が行われる。これにより、記憶素子を高耐圧のものとしたり、書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。
【００１６】
本発明の半導体装置は、各々が、第１導電型からなる第１の半導体層と、この第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、第２の半導体層と電気的に接続された第１電極と、第３の半導体層と電気的に接続された第２電極とを有する１または複数の記憶素子と、この１または複数の記憶素子のうちの駆動対象の記憶素子において、第１電極と第２電極との間に所定の閾値以上の電圧を印加して、第２の半導体層と第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う駆動部とを備えたものである。
【００１７】
本発明の半導体装置では、１または複数の記憶素子のうちの駆動対象の記憶素子において、第１電極と第２電極との間に所定の閾値以上の電圧が印加されて第２の半導体層と第３の半導体層との間の領域に上記フィラメントが形成されることにより、情報の書き込み動作が行われる。これにより、情報の書き込み動作後の記憶素子に対応する少なくとも一部の記憶素子では、記憶素子を高耐圧のものとしたり、書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。
【発明の効果】
【００１８】
本発明の半導体装置およびその動作方法によれば、１または複数の記憶素子のうちの駆動対象の記憶素子に対して、第１電極と第２電極との間に所定の閾値以上の電圧を印加して第２の半導体層と第３の半導体層との間の領域に上記フィラメントを形成することによって、情報の書き込み動作を行うようにしたので、記憶素子を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作を実現することができる。よって、半導体装置における省面積化を図ることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施の形態に係る半導体装置（記憶装置）の構成例を表すブロック図である。
【図２】図１に示したメモリセルの構成例を表す回路図である。
【図３】図２に示した記憶素子の構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図４】比較例に係る記憶装置におけるメモリセルの構成を表す回路図である。
【図５】図４に示したメモリセルにおける書き込み方法について説明するための特性図である。
【図６】変形例１に係る記憶素子の構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図７】第２の実施の形態に係るメモリセルの構成例を表す回路図である。
【図８】図７に示した記憶素子の構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図９】図７に示した記憶素子の他の構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図１０】第２の実施の形態の実施例に係る記憶素子の電気的特性（書き込み動作前および書き込み動作後）を表す特性図である。
【図１１】実施例に係る記憶素子における書き込み動作後の状態の断面写真を表す図である。
【図１２】図１１に示した記憶素子の電極間領域における元素分析結果の一例を表す特性図である。
【図１３】変形例２に係る記憶素子および選択トランジスタの概略構成例を表す模式平面図である。
【図１４】図１３に示した記憶素子および選択トランジスタの構成例（書き込み動作前および書き込み動作後）を表す模式断面図である。
【図１５】変形例３に係るメモリセルの構成例を表す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（誘電体膜，導電体膜を設けない例：ＮＰＮ接合型構造）
２．第１の実施の形態の変形例
変形例１（シリサイド層を設けた例）
３．第２の実施の形態（誘電体膜，導電体膜を設けた例：Ｎ型ＭＯＳトランジスタ構造）
４．第２の実施の形態の変形例
変形例２（記憶素子および選択トランジスタを一体的に形成した例）
変形例３（記憶素子の導電体膜電位を制御する制御トランジスタを設けた例）
５．その他の変形例
【００２１】
＜第１の実施の形態＞
［記憶装置１の構成］
図１は、本発明の第１の実施の形態に係る半導体装置（記憶装置１）のブロック構成を表すものである。記憶装置１は、情報（データ）を１回に限り書き込むことができると共に何度もその書き込んだ情報を読み出すことができ、かつ情報の消去は行うことができない記憶装置（いわゆるＯＴＰ ＲＯＭ（Read Only Memory））である。この記憶装置１は、複数のメモリセル２０を有するメモリアレイ２と、ワード線駆動部３１と、ビット線駆動部・センスアンプ３２とを備えている。これらのうち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２が、本発明における「駆動部（書き込み動作部，プログラミング動作部）」の一具体例に対応する。
【００２２】
ワード線駆動部３１は、行方向に平行して配置された複数（ここではｍ（ｍ：２以上の整数）個）のワード線ＷＬ１〜ＷＬｍに対して、所定の電位（後述するワード線電位）を印加するものである。
【００２３】
ビット線駆動・センスアンプ部３２は、列方向に平行して配置された複数（ここではｍ個）のビット線ＢＬ１〜ＢＬｍに対して、所定の電位（後述する書き込み動作用の電圧）を印加するものである。これにより、メモリセル２０内の後述する記憶素子２１に対して所定の電圧Ｖ１が印加され、後述する情報の書き込み動作がなされるようになっている。このビット線駆動・センスアンプ部３２はまた、上記したｍ個のビット線ＢＬ１〜ＢＬｍを用いて、各メモリセル２０から情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う機能も有している。なお、以下ではビット線ＢＬ１〜ＢＬｍの総称として、ビット線ＢＬを適宜用いるものとする。
【００２４】
このようにして、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（動作対象）となるメモリセル２０を選択し、情報の書き込み動作または読み出し動作を選択的に行うようになっている。
【００２５】
［メモリアレイ２の構成］
メモリアレイ２では、図１に示したように、複数のメモリセル２０が行列状（マトリクス状）に配置されている。図２は、メモリアレイ２の回路構成例を表したものである。このメモリアレイ２では、各メモリセル２０に対して、１つのワード線ＷＬと１つのビット線ＢＬとが接続されている。
【００２６】
また、各メモリセル２０は、１つの記憶素子２１と１つの選択トランジスタ２２とを有しており、いわゆる「１Ｔ１Ｒ」型の回路構成となっている。このメモリセル２０では、選択トランジスタ２２のゲートにはワード線ＷＬが接続されている。選択トランジスタ２２におけるソースおよびドレインのうちの一方にはビット線ＢＬが接続され、他方には記憶素子２１における一方の端子（後述する電極２１５Ｂ）が接続されている。また、記憶素子２１における他方の端子（後述する電極２１５Ａ）は、グランド（接地）ＧＮＤに接続されている。すなわち、このメモリセル２０では、ビット線ＢＬとグランドＧＮＤとの間で、１つの記憶素子２１と１つの選択トランジスタ２２とが互いに直列接続されている。
【００２７】
選択トランジスタ２２は、駆動対象（書き込み動作対象または読み出し動作対象）の記憶素子２１を選択するためのトランジスタであり、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタからなる。ただし、これには限られず、他の構造のトランジスタを用いてもよい。
【００２８】
（記憶素子２１）
記憶素子２１は、後述する書き込み動作によって情報の記憶が行われる素子であり、詳細は後述するが、いわゆるanti-fuse型のＯＴＰ素子である。図３は、この記憶素子２１の断面構成例を模式的に表したものであり、（Ａ）は後述する書き込み動作前の断面構成例を、（Ｂ）はこの書き込み動作後の断面構成例を、それぞれ示す。
【００２９】
図３（Ａ）に示したように、書き込み動作前における記憶素子２１は、半導体層２１１Ｐ，２１２Ｎ，２１３Ｎと、一対の電極２１５Ａ，２１５Ｂと、絶縁層２１４とからなる積層構造を有している。
【００３０】
半導体層２１１Ｐ（第１の半導体層）は、例えば半導体基板を構成するものであり、Ｐ型（第１導電型）の半導体層である。この半導体層２１１Ｐは、例えば、シリコン（Ｓｉ）などにホウ素（Ｂ）等の不純物をドープさせた半導体材料からなる。
【００３１】
半導体層２１２Ｎ（第２の半導体層）および半導体層２１３Ｎ（第３の半導体層）は、半導体層２１１Ｐ内において互いに所定の間隔を隔てて互いに分離するように配設されており、Ｎ型（第２導電型）の半導体層からなる（いわゆるＮ＋層を構成している）。これらの半導体層２１２Ｎ，２１３Ｎはそれぞれ、例えば、Ｓｉなどにヒ素（Ａｓ）やリン（Ｐ）等の不純物をドープさせた半導体材料からなり、その厚みは５０〜２００ｎｍ程度である。このような半導体層２１２Ｎ，２１３Ｎは、半導体層２１１Ｐの領域内において、 所定のフォトレジストや酸化膜などのマスクパターンを用いることにより、容易に形成することできる。ここで、これらの半導体層２１２Ｎ，２１３Ｎ間の距離は、できるたけ短くすることが望ましい（例えば、５０〜２００ｎｍ程度）。これにより、素子サイズの小さな記憶素子２１を実現することができるからである。
【００３２】
絶縁層２１４は、半導体層２１１Ｐ，２１２Ｎ，２１３Ｎ上を覆うように設けられている。この絶縁層２１４は、例えば、酸化シリコン（ＳｉＯ2）や窒化シリコン（ＳｉＮX）などの絶縁材料からなり、その厚みは５０〜１０００ｎｍ程度である。
【００３３】
電極２１５Ａ（第１電極）は、半導体層２１２Ｎ上においてこの半導体層２１２Ｎと電気的に接続されるように絶縁層２１４内に設けられており、これにより半導体層２１２Ｎに対して所定の電位を印加できるようになっている。また、電極２１５Ｂ（第２電極）は、半導体層２１３Ｎ上においてこの半導体層２１３Ｎと電気的に接続されるように絶縁層２１４内に設けられており、これにより半導体層２１３Ｎに対して所定の電位を印加できるようになっている。これらの電極２１５Ａ，２１５Ｂはそれぞれ、例えばタングステン（Ｗ）やアルミニウム（Ａｌ）等の金属などの導電性材料からなる。
【００３４】
一方、図３（Ｂ）に示したように、書き込み動作後における記憶素子２１では、上記した半導体層２１１Ｐ，２１２Ｎ，２１３Ｎ、電極２１５Ａ，２１５Ｂおよび絶縁層２１４に加え、以下説明するフィラメント２１０（導電経路部）が形成されている。
【００３５】
このフィラメント２１０は、半導体層２１１Ｐを介して半導体層２１２Ｎ，２１３Ｎ間の領域に形成されており、詳細は後述するが、これらの半導体層２１２Ｎ，２１３Ｎ同士（電極２１５Ａ，２１５Ｂ同士）を電気的に繋ぐ導電パス（導電経路）として機能するようになっている。換言すると、この図３（Ｂ）に示した記憶素子２１では、フィラメント２１０によって、半導体層２１２Ｎ，２１３Ｎ間が所定の抵抗値をもって（抵抗成分によって）短絡されている（ショート状態となっている）。このようなフィラメント２１０は、電極２１５Ａ，２１５Ｂ間に所定の閾値以上の電圧Ｖ１を印加したときに（図２参照）、電極２１５Ａを構成する導電体成分および電極２１５Ｂを構成する導電体成分のうちの少なくとも一方がマイグレーションによって移動することにより形成されたものである。なお、このフィラメント２１０が形成される原理の詳細については、後述する。
【００３６】
なお、図３（Ａ）に示した記憶素子２１の構造は、一般的なＭＯＳトランジスタの形成工程と同様の手法（例えば、ＭＯＳトランジスタのゲートをマスクにしたセルフアライン（自己整合型）のソース・ドレイン形成工程）を用いることにより、容易に形成することが可能である。その場合、互いに分離された半導体層２１２Ｎ，２１３Ｎ間の距離を狭く形成することができると共に、寸法の制御性も良好に形成することが可能である。
【００３７】
［記憶装置１の作用・効果］
（１．基本動作）
この記憶装置１では、図１および図２に示したように、ワード線駆動部３１が、ｍ個のワード線ＷＬ１〜ＷＬｍに対して所定の電位（ワード線電位）を印加する。また、それと共に、ビット線駆動・センスアンプ部３２が、ｍ個のビット線ＢＬ１〜ＢＬｍに対して所定の電位（書き込み動作用の電圧）を印加する。これにより、メモリアレイ２内の複数のメモリセル２０の中から駆動対象（書き込み動作対象）となるメモリセル２０が選択され、その中の記憶素子２１に対して後述する所定の電圧Ｖ１が印加されることにより、情報の書き込み動作（１回限り）が選択的に行われる。
【００３８】
一方、ビット線駆動・センスアンプ部３２は、ｍ個のビット線ＢＬ１〜ＢＬｍを用いて、駆動対象（読み出し動作対象）のメモリセル２０内の記憶素子２１から、情報の読み出し動作を行うと共に、内部のセンスアンプにおいて所定の信号増幅処理を行う。これにより、記憶素子２１から情報の読み出し動作が選択的に行われる。
【００３９】
ここで、駆動対象（書き込み動作対象または読み出し動作対象）のメモリセル２０（記憶素子２１）を選択する際には、そのメモリセル２０に接続されたワード線ＷＬに対して所定の電位（ワード線電位）が印加されると共に、接続されたビット線ＢＬに対して所定の電圧（書き込み動作用の電圧）が印加される。一方、駆動対象外のメモリセル２０では、接続されたワード線ＷＬに対してグランド電位（例えば０Ｖ）が印加されると共に、接続されたビット線ＢＬがフローティング状態あるいはグランド電位（０Ｖ）に設定される。このようにして、駆動対象のメモリセル２０内の選択トランジスタ２２をオン状態とし、駆動対象の記憶素子２１を選択したうえで、書き込み動作または読み出し動作が行われる。
【００４０】
（２．書き込み動作の詳細について）
次に、図３〜図５を参照して、本発明の特徴的部分の１つである、記憶装置１における書き込み動作について、比較例と比較しつつ詳細に説明する。
【００４１】
（２−１．比較例）
図４は、比較例に係る記憶装置におけるメモリセル（メモリセル１００）の回路構成を表したものである。この比較例のメモリセル１００は、トランジスタにより構成された１つの記憶素子１０１（ＯＴＰ素子）と、１つの選択トランジスタ１０２とを有している。このメモリセル１００では、選択トランジスタ１０２のゲートにはワード線ＷＬが接続されている。選択トランジスタ１０２におけるソースおよびドレインのうちの一方にはビット線ＢＬが接続され、他方には、記憶素子１０１におけるソースおよびドレインのうちの一方が接続されている。また、記憶素子１０１におけるソースおよびドレインのうちの他方はグランドＧＮＤに接続され、ゲートは、所定のゲート電圧Ｖｇが印加されるゲート線ＧＬに接続されている。
【００４２】
このメモリセル１００では、ＭＯＳトランジスタにおけるスナップバック現象を利用して、記憶素子１０１に対する情報の書き込み動作がなされる。このスナップバック現象とは、ゲートに所定の電圧（ゲート電圧）を印加してトランジスタをオン状態にした後にそのゲート電圧を下げると、強制的に強いピンチオフが発生し、通常のＭＯＳトランジスタの耐圧よりも低い電圧でソース・ドレイン間に大電流が流れるという現象である。
【００４３】
この記憶素子１０１への書き込み動作の際には、まず、記憶素子１０１および選択トランジスタ１０２の各ゲートに対し、所定の閾値電圧Ｖth以上の電圧が印加され、ともにオン状態に設定される（記憶素子１０１のゲート電圧Ｖｇ＞Ｖth：図５参照）。次いで、ビット線ＢＬに対して記憶素子１０１および選択トランジスタ１０２の各耐圧を超えない電圧が印加され、記憶素子１０１および選択トランジスタ１０２へそれぞれ電流が流れる状態に設定される。続いて、記憶素子１０１のゲート電圧Ｖｇが下げられ（例えば、Ｖｇ＝グランドＧＮＤの電位：図５参照）、記憶素子１０１がスナップバックモードに設定される。これにより、上記したように記憶素子１０１のソース・ドレイン間に大電流が流れてＰＮ接合が破壊される結果、ソース・ドレイン間がショートする（短絡する）。すなわち、この記憶素子１０１では一般的なanti-fuse型のＯＴＰ素子と同様に、両電極（ソース・ドレイン）間がオープン状態からショート状態に変化することにより、情報の書き込み動作がなされる。
【００４４】
ところが、この比較例の書き込み動作では、スナップバック現象の際に流れる大電流によってＰＮ接合を破壊させるため、選択トランジスタ１０２にもその大電流が流れることになる。ここで、この手法では上記したように、記憶素子１０１および選択トランジスタ１０２の双方に電流が流れている状態（オン状態）から記憶素子１０１のゲート電圧Ｖｇを下げてスナップバックモードとすることにより、大電流を流すようにしている。このため、最初のオン状態の際の選択トランジスタ１０２の抵抗値が大きいと、電圧降下によって記憶素子１０１の両端（ソース・ドレイン）間の電圧が低下することが懸念される。したがって、選択トランジスタ１０２では、チャネル領域の幅（ゲート幅）を広く設定するなどして抵抗値を下げる必要がある。このことは、選択トランジスタ１０２の素子サイズが大きくなることにつながる。
【００４５】
加えて、この選択トランジスタ１０２は、書き込み動作後の読み出し動作時において読み出し対象の記憶素子１０１を選択するためにも使用されることから、書き込み動作時における選択トランジスタ１０２の破壊は、許容されることではない。したがって、選択トランジスタ１０２では、書き込み動作時に流れる電流をオン状態において十分に流せるだけの高い電流能力が求められ、この点からも、選択トランジスタ１０２の素子サイズを記憶素子１０１よりも大きくする必要がある。
【００４６】
これらのことから、比較例の記憶素子１０１では、通常のＭＯＳトランジスタと同程度の素子サイズで形成できるにも関わらず、この記憶素子１０１と組になって使用される選択トランジスタ１０２は、記憶素子１０１よりも大きい素子サイズとなってしまう。その結果、１ビット当たりのメモリセル１００全体としては、素子面積が大きくなる方向に働いてしまう。
【００４７】
このように、この比較例の記憶素子１０１を含む従来のＯＴＰ素子における書き込み動作の手法では、記憶装置（半導体装置）の省面積化を図るのが困難である。
【００４８】
（２−２．実施の形態の書き込み動作）
これに対して本実施の形態の記憶装置１では、ワード線駆動部３１およびビット線駆動部・センスアンプ３２において、図２および図３（Ａ），（Ｂ）に示したようにして、メモリセル２０内の記憶素子２１に対する情報の書き込み動作を行う。
【００４９】
すなわち、ワード線駆動部３１およびビット線駆動部・センスアンプ３２は、メモリアレイ２内の複数の記憶素子２１のうちの駆動対象の記憶素子２１に対し、その電極２１５Ａ，２１５Ｂ間に所定の閾値以上の電圧Ｖ１を印加する。ここで、この所定の閾値の電圧とは、記憶素子２１において前述したフィラメント２１０が形成される電圧のことであり、例えば３〜２０Ｖ程度である。これにより、図３（Ｂ）に示したように、書き込み動作対象の記憶素子２１において、半導体層２１２Ｎ，２１３Ｎ間に、それらの半導体層同士（電極２１５Ａ，２１５Ｂ同士）を電気的に繋ぐ導電パスであるフィラメント２１０を形成する。
【００５０】
ここで、このフィラメント２１０は、以下の原理で形成されるものと考えられる。すなわち、まず、記憶素子２１の電極２１５Ａ，２１５Ｂ間に上記電圧Ｖ１が印加されると、一般的なバイポーラトランジスタで発生するコレクタ・エミッタ間での分離耐圧の現象と同様にして、半導体層２１２Ｎ，２１３Ｎがブレイクダウンし、それらの間に電流が流れる。そして、この際に流れる電流に起因した熱によるマイグレーションによって、電極２１５Ａを構成する導電体成分および電極２１５Ｂを構成する導電体成分のうちの少なくとも一方が半導体層２１１Ｐ内へと移動し、その結果、フィラメント２１０が形成されると考えられる。
【００５１】
このように、本実施の形態の記憶装置１では、上記の書き込み動作がなされていない（情報が書き込まれていない）記憶素子２１では、図３（Ａ）に示したように、半導体層２１２Ｎ，２１３Ｎ同士が電気的に分離された開放状態（オープン状態）である。一方、上記の書き込み動作後の（情報が書き込まれた）記憶素子２１では、図３（Ｂ）に示したように、フィラメント２１０の形成によって、半導体層２１２Ｎ，２１３Ｎ同士が抵抗成分で電気的に接続された状態（ショート状態）となる。すなわち、記憶素子２１をanti-fuse型のＯＴＰ素子として機能させることができる。
【００５２】
なお、上記した書き込み動作前の「オープン状態」においては、実際には微小のリーク電流が流れるため、厳密には完全なオープン状態とはなっていない。ただし、書き込み動作前（フィラメント２１０の形成前）と書き込み動作後（フィラメント２１０の形成後）とでは、半導体層２１２Ｎ，２１３Ｎ間に流れる電流の差が大きいことから、これらの動作前後の状態を区別して検出することが可能となっている。
【００５３】
このような本実施の形態の書き込み動作では、上記比較例を含む従来のＯＴＰ素子における手法とは異なり、記憶素子を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作が実現される。以下、この点について詳述する。
【００５４】
まず、この書き込み動作の際には、前述したように選択トランジスタ２２のゲートに対して所定のワード電位を印加して選択トランジスタ２２をオン状態にした後に、ビット線ＢＬに対して所定以上の電圧（書き込み動作用の電圧）を印加する。このとき、選択トランジスタ２２はオン状態にあるものの、リーク電流程度の電流しか流れないため、選択トランジスタ２２における電圧降下は、ほとんど無視することができる。このため、ビット線ＢＬに印加された電圧とグランドＧＮＤの電位（接地電位）との電位差（電圧）は、ほぼそのまま、記憶素子２１の両端間（電極２１５Ａ，２１５Ｂ間）に印加されることになる。そして、ビット線ＢＬに印加する電圧を、記憶素子２１がブレイクダウンを起こしてその際に流れる瞬間的な大電流によりフィラメント２１０が形成される電圧（前述の閾値電圧）以上に設定することにより、記憶素子２１への書き込み動作が実現される。このように、本実施の形態の記憶素子２１では、一般的なＭＯＳトランジスタと同程度の小さい素子面積でＯＴＰ素子を実現できるため、従来のＯＴＰ素子と比べて面積的に小さいＯＴＰ素子を実現することができ、特にビット数が多い場合に有利になる。また、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスの工程範囲内で記憶素子２１を形成することができるため、ウェーハコストの点でも非常に有利である。
【００５５】
また、記憶素子２１における半導体層２１２Ｎ，２１３Ｎ間でブレイクダウンを生じさせるためには、同世代のＭＯＳトランジスタの耐圧以上となる電圧をビット線ＢＬに印加することが必要となる。そのため、書き込み動作によって記憶素子２１がある抵抗成分をもって短絡された状態（ショート状態）に至った際に、選択トランジスタ２２のソース・ドレイン間に電位差が生じる。そして、この電位差（電圧）により、選択トランジスタ２２においても記憶素子２１と同様のブレイクダウンが生じ、選択トランジスタ２２が破壊されてしまうことが懸念される。しかしながら、本実施の形態の書き込み動作の際には、選択トランジスタ２２がオン状態となっているため、この選択トランジスタ２２の抵抗値と記憶素子２１の抵抗値とによって、ビット線ＢＬに印加される電圧が分配されることになる。つまり、結果として、選択トランジスタ２２のソース・ドレイン間に印加される電圧は、記憶素子２１への書き込み動作時に印加される電圧よりも低い方向になる。このため、書き込み動作時のビット線ＢＬへの印加電圧を適切に設定することにより、選択トランジスタ２２の破壊を生じさせることなく、記憶素子２１への書き込み動作を行うことができる。これにより、高耐圧の選択トランジスタ２２を形成する必要がないことから、そのような高耐圧用の製造工程を追加せずに済み、ウェーハコストの点でも非常に有利である。
【００５６】
以上のように本実施の形態では、ワード線駆動部３１およびビット線駆動部・センスアンプ３２において、メモリアレイ２内の複数の記憶素子２１のうちの駆動対象の記憶素子２１に対し、その電極２１５Ａ，２１５Ｂ間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することによって、情報の書き込み動作を行う。これにより、記憶素子２１を高耐圧のものとしたり書き込み動作時に大電流を流したりすることなく、書き込み動作を実現することができる。よって、記憶装置１（半導体装置）における省面積化を図ることが可能となると共に、製造コストを低減することも可能となる。
【００５７】
＜第１の実施の形態の変形例＞
続いて、上記第１の実施の形態の変形例（変形例１）について説明する。なお、第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００５８】
［変形例１］
図６は、変形例１に係る記憶素子（記憶素子２１Ａ）の断面構成例を模式的に表したものであり、（Ａ）は書き込み動作前の断面構成例を、（Ｂ）は書き込み動作後の断面構成例を、それぞれ示す。本変形例の記憶素子２１Ａは、図３（Ａ），（Ｂ）に示した第１の実施の形態の記憶素子２１において、半導体層２１２Ｎ，２１３Ｎ内にシリサイド層２１２Ｓ，２１３Ｓを設けるようにしたものであり、他の構成は同様となっている。
【００５９】
シリサイド層２１２Ｓは半導体層２１２Ｎ内に設けられており、シリサイド層２１３Ｓは半導体層２１３Ｎ内に設けられている。これらのシリサイド層２１２Ｓ，２１３Ｓはそれぞれ、例えばＣｏＳｉやＮｉＳｉなどのシリサイド金属（高融点金属を用いたシリサイド）からなり、一般的なシリサイド化プロセスを用いて形成することが可能である。
【００６０】
本変形例においても、基本的には上記第１の実施の形態と同様の作用により同様の効果を得ることが可能である。ただし、本変形例では、電極２１５Ａを構成する導電体成分、電極２１５Ｂを構成する導電体成分およびシリサイド層２１２Ｓ，２１３Ｓを構成する導電体成分のうちの少なくとも１つがマイグレーションによって半導体層２１１Ｐ内へと移動することにより、フィラメント２１０が形成される。
【００６１】
＜第２の実施の形態＞
続いて、本発明の第２の実施の形態について説明する。なお、第１の実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。これまで説明した第１の実施の形態および変形例１では、ＮＰＮ接合型構造からなる記憶素子であったのに対し、本実施の形態では、以下説明するように、Ｎ型のＭＯＳトランジスタ構造からなる記憶素子を用いている。
【００６２】
図７は、第２の実施の形態に係るメモリセル（メモリセル２０Ｂ）の回路構成例を表したものである。本実施の形態のメモリセル２０Ｂは、１つの記憶素子２１Ｂ（または記憶素子２１Ｃ）と、１つの選択トランジスタ２２とを有している。すなわち、メモリセル２０Ｂは、第１の実施の形態のメモリセル２０において、記憶素子２１の代わりに以下説明する記憶素子２１Ｂまたは記憶素子２１Ｃを設けたものとなっている。
【００６３】
このメモリセル２０Ｂでは、選択トランジスタ２２のゲートにはワード線ＷＬが接続されている。選択トランジスタ２２におけるソースおよびドレインのうちの一方にはビット線ＢＬが接続され、他方には記憶素子２１Ｂ（または記憶素子２１Ｃ）における電極２１５Ｂが接続されている。また、記憶素子２１Ｂ（または記憶素子２１Ｃ）における電極２１５ＡはグランドＧＮＤに接続され、後述する導電体膜２１７は、電気的にフローティング状態（未接続状態）となっている。
【００６４】
（記憶素子２１Ｂ）
図８は、本実施の形態の記憶素子２１Ｂの断面構成例を模式的に表したものであり、（Ａ）は書き込み動作前の断面構成例を、（Ｂ）は書き込み動作後の断面構成例を、それぞれ示す。この記憶素子２１Ｂは、図３（Ａ），（Ｂ）に示した第１の実施の形態の記憶素子２１において、半導体層２１２Ｎ，２１３Ｎ間に対応する領域に、誘電体膜２１６および導電体膜２１７をこの順に設けるようにしたものであり、他の構成は同様となっている。具体的には、ここでは半導体層２１２Ｎ，２１３Ｎ間の領域、およびこれら半導体層２１２Ｎ，２１３Ｎにおける一部の領域に、誘電体層２１６および導電体層２１７が設けられている。
【００６５】
誘電体膜２１６は、半導体層２１１Ｐ上において、上記したように半導体層２１２Ｎ，２１３Ｎ間に対応する領域に設けられている。この誘電体膜２１６は、例えば、ＳｉＯ2などの絶縁材料（誘電体）からなり、その厚みは数ｎｍ〜２０ｎｍ程度である。
【００６６】
導電体膜２１７は、誘電体膜２１６の形成領域上に設けられており、これにより、下層型の誘電体膜２１６と上層側の導電体膜２１７とからなる積層構造が形成されている。この導電体膜２１７は、例えば多結晶シリコンやシリサイド金属等の導電性材料からなり、その厚みは５０〜５００ｎｍ程度である。なお、前述したように導電体膜２１７はフローティング状態に設定されることから、この導電体膜２１７に電位を与えるための電極は必ずしも必要としない。また、ここでは記憶素子２１Ｂのゲート長は、互いに分離された半導体層２１２Ｎ，２１３Ｎ間の距離を規定することになるが、このゲート長を、ＭＯＳトランジスタとしての最小値（定格等により定まる値）に設定する必要はない。すなわち、半導体層２１２Ｎ，２１３Ｎ同士が分離されるのであれば、ＭＯＳトランジスタとしての最小のゲート長以下で形成しなくてもよい。
【００６７】
（記憶素子２１Ｃ）
図９は、本実施の形態の記憶素子２１Ｃの断面構成例を模式的に表したものであり、（Ａ）は書き込み動作前の断面構成例を、（Ｂ）は書き込み動作後の断面構成例を、それぞれ示す。この記憶素子２１Ｃは、図８（Ａ），（Ｂ）に示した上記記憶素子２１Ｂにおいて、前述した変形例１と同様に、半導体層２１２Ｎ，２１３Ｎ内にシリサイド層２１２Ｓ，２１３Ｓを設けるようにしたものであり、他の構成は同様となっている。
【００６８】
本実施の形態では、書き込み動作対象の記憶素子２１Ｂ，２１Ｃにおける導電体膜２１７を電圧無印加状態（フローティング状態）に設定しつつ、第１の実施の形態と同様にして半導体層２１２Ｎ，２１３Ｎ間（電極２１５Ａ，２１５Ｂ間）に電圧Ｖ１を印加することにより、書き込み動作を行う。これにより、第１の実施の形態と同様の作用によって、半導体層２１２Ｎ，２１３Ｎ間の領域にフィラメント２１０を形成することができ、同様の効果を得ることが可能となる。
【００６９】
なお、本実施の形態では、記憶素子２１Ｂ，２１ＣにおけるＭＯＳトランジスタのゲートに相当する導電体膜２１７の幅（半導体層２１２Ｎ，２１３Ｎを跨ぐ方向の長さ）を、ＭＯＳトランジスタからなる選択トランジスタ２２のゲート長Ｌよりも狭くすることが望ましい。これにより、半導体層２１２Ｎ，２１３Ｎ間の分離耐圧を下げる方向にすることができ、結果として記憶素子２１Ｂ，２１Ｃへの書き込み動作時の電圧を低く抑えることができると共に、フィラメント２１０をより形成し易くなるからである。
【００７０】
（実施例）
ここで、図１０〜図１２を参照して、本実施の形態の記憶素子２１Ｃを用いた記憶装置の一実施例について説明する。
【００７１】
まず、図１０は、書き込み動作前および書き込み動作後における、記憶素子２１Ｃの電気的特性（端子間電流と端子間電圧との関係を示す特性）の一例を表したものである。なお、ここで言う「端子間」とは、電極２１５Ａ，２１５Ｂ間（半導体層２１２Ｎ，２１３Ｎ間）のことを意味している。この図１０により、書き込み動作前の記憶素子２１Ｃでは、端子間に電圧を印加してもほとんど電流が流れない特性を示していたのに対し、書き込み動作によって記憶素子２１Ｃが、端子間電圧の印加に応じて端子間に電流が流れる抵抗性の特性を示すようになることが分かる。
【００７２】
また、図１１は、記憶素子２１Ｃにおける書き込み動作後の状態の断面写真（ＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）写真）の一例を表したものである。この図１１により、書き込み動作によって半導体層２１２Ｎ，２１３Ｎ間にフィラメント２１０が形成されている様子が分かる。そして、図１２に示した記憶素子２１Ｃの電極間領域における元素分析結果（ＥＤＸ（Energy Dispersive X-ray spectrometry：エネルギー分散Ｘ線分光法）による分析結果）の一例により、以下のことが言える。すなわち、書き込み動作後の半導体層２１２Ｎ，２１３Ｎ間において、電極２１５Ａを構成する導電体成分、電極２１５Ｂを構成する導電体成分およびシリサイド層２１２Ｓ，２１３Ｓを構成する導電体成分のうちの少なくとも１つが検出されている。なお、ここでは一例として、図１２において示したピーク波形では、タングステン（Ｗ），チタン（Ｔｉ）およびコバルト（Ｃｏ）の元素成分が検出されている。これにより、上記した部材の導電体成分がマイグレーションによって半導体層２１１Ｐ内へと移動することによりフィラメント２１０が形成されることが、実際に確認された。
【００７３】
＜第２の実施の形態の変形例＞
続いて、上記第２の実施の形態の変形例（変形例２，３）について説明する。なお、第２の実施の形態等における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００７４】
［変形例２］
図１３は、変形例２に係る記憶素子２１Ｃおよび選択トランジスタ２２の平面構成例の概略を模式的に表したものである。また、図１４は、これらの記憶素子２１Ｃおよび選択トランジスタ２２の断面構成例を模式的に表したものであり、（Ａ）は書き込み動作前の断面構成例を、（Ｂ）は書き込み動作後の断面構成例を、それぞれ示す。本変形例ではメモリセル２０Ｂ内において、以下説明するように、記憶素子２１Ｃと選択トランジスタ２２とが、同一の活性化領域（アクティブ領域）内で一体的に形成されている。
【００７５】
具体的には、ここでは、Ｐ型の半導体層２１１Ｐ内に、３つのＮ型の半導体層２１２Ｎ，２１３Ｎ（２２３Ｎ），２２２Ｎが形成されている。また、これらの半導体層２１２Ｎ，２１３Ｎ（２２３Ｎ），２２２Ｎ内にはそれぞれ、シリサイド層２１２Ｓ，２１３Ｓ，２２２Ｓが形成されている。半導体層２１１Ｐ上における半導体層２１２Ｎ，２１３Ｎ間に対応する領域には、前述した誘電体膜２１６および導電体膜２１７がこの順に形成されている。また、半導体層２１１Ｐ上における半導体層２１３Ｎ，２２２Ｎ間に対応する領域にも、選択トランジスタ２２のゲート絶縁膜およびゲート電極に対応する、誘電体膜２２６および導電体膜２２７がこの順に形成されている。半導体層２１２Ｎ（およびシリサイド層２１２Ｓ）上にはこれと電気的に接続された電極２１５Ａが形成され、半導体層２２２Ｎ（およびシリサイド層２２２Ｓ）上にはこれと電気的に接続された電極２２５Ａが形成されている。このようにして、本変形例の記憶素子２１Ｃおよび選択トランジスタ２２では、同一の活性化領域内で一体的に形成されることにより、それらのゲート（導電体膜２１７，２２７）が並列的（パラレル）に配置されている。換言すると、記憶素子２１Ｃおよび選択トランジスタ２２では、誘電体膜２１６，２２６および導電体膜２１７，２２７がそれぞれ、互いに共通の（同一の）構造となっている。加えて、ここでは図示していないが、これらの記憶素子２１Ｃおよび選択トランジスタ２２の構造はまた、記憶装置１における回路内の他のＭＯＳトランジスタとも共通の（同一の）構造となっている。
【００７６】
なお、図１３に示したＷ１は、導電体膜２１７の幅を表しており、Ｗ２は、導電体膜２２７の幅（選択トランジスタ２２のゲート長Ｌに対応）を表している（ここでは、電流が流れる方向を導電体膜の幅と規定している）。この場合も前述したように、記憶素子２１Ｃにおける導電体膜２１７の幅Ｗ１が、選択トランジスタ２２における導電体膜２２７の幅Ｗ２（ゲート長Ｌ）よりも狭くなっていることが望ましいと言える。
【００７７】
このように本変形例では、記憶素子２１Ｃおよび選択トランジスタ２２を同一の活性化領域内で一体的に形成することによって、それらのゲートが並列的に配置されているようにしたので、第２の実施の形態における効果に加え、以下の効果を得ることが可能である。すなわち、選択トランジスタ２２と記憶素子２１Ｃとからなるメモリセル２０Ｂを、２つのゲートを有するＭＯＳトランジスタと同程度の小さい面積で実現することができ、特にビット数が多い場合においても、小面積で周辺回路を実現することが可能となる。
【００７８】
なお、本変形例では、記憶素子２１Ｃと選択トランジスタ２２とが同一の活性化領域内で一体的に形成されている場合について説明したが、例えば、前述した記憶素子２１Ｂと選択トランジスタ２２とが同一の活性化領域内で一体的に形成されているようにしてもよい。
【００７９】
［変形例３］
図１５は、変形例３に係るメモリセル（メモリセル２０Ｃ）の回路構成例を表したものである。本変形例のメモリセル２０Ｃは、１つの記憶素子２１Ｂ（または記憶素子２１Ｃ）と、１つの選択トランジスタ２２と、１つの制御トランジスタ２３とを有している。すなわち、このメモリセル２０Ｃは、第２の実施の形態のメモリセル２０Ｂにおいて、以下説明する制御トランジスタ２３を更に設けたものであり、他の構成は同様となっている。
【００８０】
制御トランジスタ２３は、記憶素子２１Ｂ（または記憶素子２１Ｃ）の導電体膜電位（例えば、図中に示した電極２１５Ｃの電位）を制御するトランジスタであり、ここではＭＯＳトランジスタにより構成されている。この制御トランジスタ２３は、ゲートが所定の制御信号線ＣＴＬに接続され、ソースおよびドレインのうちの一方が、記憶素子２１Ｂ（または記憶素子２１Ｃ）における導電体膜２１７と電気的に接続された電極２１５Ｃに接続されている。また、制御トランジスタ２３におけるソースおよびドレインのうちの他方は、所定の電位（ゲート電位Ｖｇ）となるように設定されている。
【００８１】
本変形例のメモリセル２０Ｃでは、書き込み動作時には、制御信号線ＣＴＬによる制御によって制御トランジスタ２３がオフ状態となることにより、書き込み動作対象の記憶素子２１Ｂ（または記憶素子２１Ｃ）における導電体膜２１７が電圧無印加状態（フローティング状態）に設定される。ただし、この制御トランジスタ２３がオフ状態のときに、導電体膜２１７がフローティング状態に設定されていなくてもよく、所定の電位が印加されるように設定してもよい。一方、書き込み動作以外のときには、制御信号線ＣＴＬによる制御によって制御トランジスタ２３がオン状態となることにより、導電体膜２１７が所定のゲート電位Ｖｇ（ここでは、記憶素子２１Ｂまたは記憶素子２１ＣをＭＯＳトランジスタとして見たときのオフ電圧に相当）に設定される。なお、ここで言う「書き込み動作以外のとき」とは、記憶装置の回路が動作していないとき（記憶素子に対して読み出し動作および書き込み動作のいずれをも行っていないとき）は、含まれないものとする。
【００８２】
したがって本変形例では、書き込み動作以外のときにも記憶素子２１Ｂ（または記憶素子２１Ｃ）のゲートがフローティング状態となることによる以下の問題点を回避することが可能となる。すなわち、まず、電荷の逃げ場がないフローティング状態のゲートにホットキャリア現象などで何らかの電荷が蓄積されたときに、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型の記憶素子（メモリトランジスタ）などと同様に、記憶素子２１Ｂ（または記憶素子２１Ｃ）が定常的にオン状態となる。その結果、本変形例では、非書き込みの状態の記憶素子が書き込み状態の記憶素子であると誤認識されることを回避することが可能となる。
【００８３】
＜その他の変形例＞
以上、実施の形態および変形例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
【００８４】
例えば、上記実施の形態等において説明した各層の材料などは限定されるものではなく、他の材料としてもよい。また、上記実施の形態等では、記憶素子、メモリセルおよび記録装置等の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。
【００８５】
また、上記実施の形態等では、ビット線ＢＬとグランドＧＮＤとの間において、選択トランジスタ２２をビット線ＢＬ側、記憶素子２１，２１Ａ〜２１ＣをグランドＧＮＤ側としてそれらを互いに直列接続させる場合について説明したが、メモリセルの回路構成はこれには限られない。すなわち、逆に、選択トランジスタ２２をグランドＧＮＤ側、記憶素子２１，２１Ａ〜２１Ｃをビット線ＢＬ側としてそれらを互いに直列接続させるようにしてもよい。
【００８６】
更に、上記実施の形態等では、半導体層２１１ＰがＰ型の半導体層であると共に半導体層２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３ＮがＮ型の半導体層である場合について説明したが、これらの半導体層における導電型（Ｐ型およびＮ型）の関係が逆であってもよい。
【００８７】
加えて、上記実施の形態等では、記憶装置内に記憶素子が複数設けられている場合について説明したが、この場合には限られず、１つの記憶素子のみが設けられているようにしてもよい。
【００８８】
また、上記実施の形態等では、本発明の半導体装置の一例として記憶装置を挙げて説明したが、このような記憶装置に加えて他の素子（例えば、トランジスタや容量素子、抵抗素子など）をも備えた半導体集積回路によって、半導体装置を構成するようにしてもよい。
【符号の説明】
【００８９】
１…記憶装置（半導体装置）、２…メモリアレイ、２０，２０Ｂ，２０Ｃ…メモリセル、２１，２１Ａ，２１Ｂ，２１Ｃ…記憶素子、２１０…フィラメント（導電パス）、２１１Ｐ，２１２Ｎ，２１３Ｎ，２２２Ｎ，２２３Ｎ…半導体層、２１２Ｓ，２１３Ｓ，２２２Ｓ，２２３Ｓ…シリサイド層、２１４…絶縁層、２１５Ａ，２１５Ｂ，２１５Ｃ，２２５Ａ…電極、２１６，２２６…誘電体膜、２１７，２２７…導電体膜、２２…選択トランジスタ、２３…制御トランジスタ、３１…ワード線駆動部、３２…ビット線駆動部・センスアンプ、ＢＬ１〜ＢＬｍ…ワード線、ＢＬ１〜ＢＬｍ…ビット線、Ｖ１…電圧、Ｗ１，Ｗ２…導電体膜の幅。
【特許請求の範囲】
【請求項１】
各々が、第１導電型からなる第１の半導体層と、前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、前記第２の半導体層と電気的に接続された第１電極と、前記第３の半導体層と電気的に接続された第２電極とを有する１または複数の記憶素子のうちの駆動対象の記憶素子に対して、
前記第１電極と前記第２電極との間に所定の閾値以上の電圧を印加して、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う
半導体装置の動作方法。
【請求項２】
前記記憶素子は、前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に、誘電体膜および導電体膜をこの順に有しており、
前記駆動対象の記憶素子における前記導電体膜を電圧無印加状態に設定しつつ、前記第１電極と前記第２電極との間に前記閾値以上の電圧を印加することにより、前記書き込み動作を行う
請求項１に記載の半導体装置の動作方法。
【請求項３】
前記書き込み動作以外のときには、所定の制御トランジスタをオン状態とすることにより、前記駆動対象の記憶素子における前記導電体膜を所定の電位に設定する一方、
前記書き込み動作のときには、前記制御トランジスタをオフ状態に設定する
請求項２に記載の半導体装置の動作方法。
【請求項４】
前記フィラメントは、前記第１電極を構成する導電体成分および前記第２電極を構成する導電体成分のうちの少なくとも一方がマイグレーションによって移動することにより形成される
請求項１ないし請求項３のいずれか１項に記載の半導体装置の動作方法。
【請求項５】
前記書き込み動作がなされていない前記記憶素子では、前記第２および第３の半導体層同士が電気的に分離された開放状態である一方、
前記書き込み動作がなされた後の前記記憶素子では、前記フィラメントの形成によって前記第２および第３の半導体層同士が抵抗成分で電気的に接続された状態である
請求項１ないし請求項３のいずれか１項に記載の半導体装置の動作方法。
【請求項６】
前記閾値以上の電圧を印加するためのビット線と接地との間に、１つの記憶素子と１つの選択トランジスタとが互いに直列接続されるように設け、
前記選択トランジスタをオン状態として前記駆動対象の記憶素子を選択したうえで、前記書き込み動作を行う
請求項１ないし請求項３のいずれか１項に記載の半導体装置の動作方法。
【請求項７】
前記記憶素子と前記選択トランジスタとが、同一の活性化領域内で一体的に形成されている
請求項６に記載の半導体装置の動作方法。
【請求項８】
前記第２および第３の半導体層内にそれぞれ、シリサイド層を設ける
請求項１ないし請求項３のいずれか１項に記載の半導体装置の動作方法。
【請求項９】
前記フィラメントは、前記第１電極を構成する導電体成分、前記第２電極を構成する導電体成分および前記シリサイド層を構成する導電体成分のうちの少なくとも１つがマイグレーションによって移動することにより形成される
請求項８に記載の半導体装置の動作方法。
【請求項１０】
各々が、第１導電型からなる第１の半導体層と、前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、前記第２の半導体層と電気的に接続された第１電極と、前記第３の半導体層と電気的に接続された第２電極とを有する１または複数の記憶素子と、
前記１または複数の記憶素子のうちの駆動対象の記憶素子において、前記第１電極と前記第２電極との間に所定の閾値以上の電圧を印加して、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う駆動部と
を備えた半導体装置。
【請求項１１】
前記記憶素子は、前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に、誘電体膜および導電体膜をこの順に有している
請求項１０に記載の半導体装置。
【請求項１２】
前記駆動部は、前記駆動対象の記憶素子における前記導電体膜を電圧無印加状態に設定しつつ、前記第１電極と前記第２電極との間に前記閾値以上の電圧を印加することにより、前記書き込み動作を行う
請求項１１に記載の半導体装置。
【請求項１３】
前記１または複数の記憶素子のうちの駆動対象の記憶素子を選択するための選択トランジスタを備え、
前記記憶素子と前記選択トランジスタとが、同一の活性化領域内で一体的に形成されている
請求項１０ないし請求項１２のいずれか１項に記載の半導体装置。
【請求項１】
各々が、第１導電型からなる第１の半導体層と、前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、前記第２の半導体層と電気的に接続された第１電極と、前記第３の半導体層と電気的に接続された第２電極とを有する１または複数の記憶素子のうちの駆動対象の記憶素子に対して、
前記第１電極と前記第２電極との間に所定の閾値以上の電圧を印加して、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う
半導体装置の動作方法。
【請求項２】
前記記憶素子は、前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に、誘電体膜および導電体膜をこの順に有しており、
前記駆動対象の記憶素子における前記導電体膜を電圧無印加状態に設定しつつ、前記第１電極と前記第２電極との間に前記閾値以上の電圧を印加することにより、前記書き込み動作を行う
請求項１に記載の半導体装置の動作方法。
【請求項３】
前記書き込み動作以外のときには、所定の制御トランジスタをオン状態とすることにより、前記駆動対象の記憶素子における前記導電体膜を所定の電位に設定する一方、
前記書き込み動作のときには、前記制御トランジスタをオフ状態に設定する
請求項２に記載の半導体装置の動作方法。
【請求項４】
前記フィラメントは、前記第１電極を構成する導電体成分および前記第２電極を構成する導電体成分のうちの少なくとも一方がマイグレーションによって移動することにより形成される
請求項１ないし請求項３のいずれか１項に記載の半導体装置の動作方法。
【請求項５】
前記書き込み動作がなされていない前記記憶素子では、前記第２および第３の半導体層同士が電気的に分離された開放状態である一方、
前記書き込み動作がなされた後の前記記憶素子では、前記フィラメントの形成によって前記第２および第３の半導体層同士が抵抗成分で電気的に接続された状態である
請求項１ないし請求項３のいずれか１項に記載の半導体装置の動作方法。
【請求項６】
前記閾値以上の電圧を印加するためのビット線と接地との間に、１つの記憶素子と１つの選択トランジスタとが互いに直列接続されるように設け、
前記選択トランジスタをオン状態として前記駆動対象の記憶素子を選択したうえで、前記書き込み動作を行う
請求項１ないし請求項３のいずれか１項に記載の半導体装置の動作方法。
【請求項７】
前記記憶素子と前記選択トランジスタとが、同一の活性化領域内で一体的に形成されている
請求項６に記載の半導体装置の動作方法。
【請求項８】
前記第２および第３の半導体層内にそれぞれ、シリサイド層を設ける
請求項１ないし請求項３のいずれか１項に記載の半導体装置の動作方法。
【請求項９】
前記フィラメントは、前記第１電極を構成する導電体成分、前記第２電極を構成する導電体成分および前記シリサイド層を構成する導電体成分のうちの少なくとも１つがマイグレーションによって移動することにより形成される
請求項８に記載の半導体装置の動作方法。
【請求項１０】
各々が、第１導電型からなる第１の半導体層と、前記第１の半導体層内で互いに分離するように配設され、第２導電型からなる第２および第３の半導体層と、前記第２の半導体層と電気的に接続された第１電極と、前記第３の半導体層と電気的に接続された第２電極とを有する１または複数の記憶素子と、
前記１または複数の記憶素子のうちの駆動対象の記憶素子において、前記第１電極と前記第２電極との間に所定の閾値以上の電圧を印加して、前記第２の半導体層と前記第３の半導体層との間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメントを形成することにより、情報の書き込み動作を行う駆動部と
を備えた半導体装置。
【請求項１１】
前記記憶素子は、前記第１の半導体層上における前記第２および第３の半導体層間に対応する領域に、誘電体膜および導電体膜をこの順に有している
請求項１０に記載の半導体装置。
【請求項１２】
前記駆動部は、前記駆動対象の記憶素子における前記導電体膜を電圧無印加状態に設定しつつ、前記第１電極と前記第２電極との間に前記閾値以上の電圧を印加することにより、前記書き込み動作を行う
請求項１１に記載の半導体装置。
【請求項１３】
前記１または複数の記憶素子のうちの駆動対象の記憶素子を選択するための選択トランジスタを備え、
前記記憶素子と前記選択トランジスタとが、同一の活性化領域内で一体的に形成されている
請求項１０ないし請求項１２のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−１７４８６４（Ｐ２０１２−１７４８６４Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３４７９７（Ｐ２０１１−３４７９７）
【出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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