【課題】ヒューズ素子の仮想切断を可能にすると共に、高電圧又は大電流によるヒューズ溶断の際に、周辺回路を破損する確率も低減できる信頼性の高いトリミング回路を提供する。
【解決手段】ヒューズトリミングを行うための回路であって、トリミングヒューズと、
前記トリミングヒューズに接続されるトリミング用のパッド端子と、仮想切断時に制御信号を入力するテスト端子と、入力端子の一方が前記テスト端子に接続され他方が前記トリミングヒューズに接続され、入力された制御信号に応じた制御信号を出力する制御回路と、を有し、前記トリミングヒューズの切断により、前記制御回路の他方の入力端子がＧＮＤレベルへプルダウンする手段を備えたことを特徴とする。 （もっと読む）

【課題】十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することを課題とする。
【解決手段】切断済みと未切断とで抵抗値が異なる第１のヒューズ素子（１１５）と、通常モードと試験モードとで異なる抵抗値を有する第１の抵抗回路（７０１，７０２）と、前記第１のヒューズ素子の抵抗値及び前記第１の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路（１０１）とを有することを特徴とするヒューズ素子読み出し回路が提供される。 （もっと読む）

【課題】誤書き込み、及び誤動作を防止し、高信頼化、及び高密度化が可能な抵抗変化素子の提供。
【解決手段】第一の電極（２０１）と、抵抗変化膜（２０２）と、第二の電極（２０３）と、中間絶縁膜（２０４）と、制御電極（２０５）と、をこの順に積層した積層構造を備え、前記抵抗変化層（２０２）と前記中間絶縁膜（２０４）が直接接していない。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】過電圧がＬＳＩの電源端子に印加されたことを確認できるようにする。
【解決手段】半導体集積回路装置（１０）は、内部回路（１１）と、上記内部回路に電源電圧を供給するための電源端子（１５，１６）とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧（過電圧）が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路（１２）を設ける。過電圧印加情報記録回路には、過電圧が上記電源端子に印加された事実が記録されているため、それに基づいて、過電圧がＬＳＩの電源端子に印加されたことを確認することができる。 （もっと読む）

【課題】回路規模が増大化する。
【解決手段】抵抗値が順に小さい値となって直列接続される複数のヒューズを備えるヒューズ部と、前記ヒューズ部の複数のヒューズのそれぞれ一端と、第１の電源電圧との間に接続される複数の選択スイッチと、前記第１の電源電圧から所定の電位差を有するヒューズ溶断用電圧を、前記ヒューズ部の最も小さい抵抗値のヒューズ側に出力するヒューズ溶融電圧出力回路と、ヒューズ溶断時に、前記ヒューズ溶融電圧出力回路が前記ヒューズ溶断用電圧を出力し、前記ヒューズ部の最も大きい抵抗値のヒューズに接続される選択スイッチから最も小さい抵抗値のヒューズに接続される選択スイッチまでを順に導通させる制御回路と、を備える半導体装置。 （もっと読む）

【課題】ヒューズの切断または非切断をより正しく判定することが可能な半導体装置および判定方法を提供する。
【解決手段】半導体装置は、ヒューズの切断または非切断の判定を行う半導体装置であって、多数のヒューズと、多数のヒューズのうち切断状態である切断ヒューズの数が所定の切断閾値を超える場合には、ヒューズの切断を示す切断信号を出力し、切断ヒューズの数が切断閾値よりも小さい場合には、ヒューズの非切断を示す非切断信号を出力する判定回路と、を含む。 （もっと読む）

【課題】占有面積の小さな直線状の電気ヒューズを有する半導体装置を提供する。
【解決手段】複数の突出部１０ｆは、電気ヒューズ部１０ａの中央位置からずれた位置、より具体的には、ビア１０ｄに近くかつビア１０ｅから遠い位置に設けられている。また、複数の突出部２０ｆは、電気ヒューズ部２０ａの中央位置からずれた位置、より具体的には、ビア２０ｄから遠くかつビア２０ｅに近い位置に設けられている。つまり、突出部１０ｆおよび突出部２０ｆは、ジグザグ状に配置されている。 （もっと読む）

【課題】抵抗変化素子の閾値電圧のばらつきを生じさせることなく、閾値電圧を低電圧化すること。
【解決手段】印加されたパルス電圧の極性に応じて抵抗値の異なる第１の状態と第２の状態との間で遷移する抵抗変化層と、抵抗変化層の一端に接続された第１の電極と、他端に接続された第２の電極とを備えた抵抗変化素子の制御方法であって、抵抗変化層を第１の状態から前記第２の状態へ遷移させる第１の極性とは逆の第２の極性を有する第１のパルス電圧を、抵抗変化層を第１の状態に保ちつつ、両電極間に印加した後、第１の極性を有する第２のパルス電圧を両電極間に印加して、抵抗変化層を第１の状態から第２の状態へ遷移させる。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】より小型なｅヒューズモジュールを提供する。
【解決手段】半導体デバイスが、ｅヒューズモジュールおよびプログラミング電流生成器を有する。ｅヒューズモジュールが電気的にプログラミングするｅヒューズ素子（２２６）のアレイを含む。プログラミング電流発生器が、複数の基準トランジスタ素子（Ｍ０〜Ｍ６）のセットと、基準トランジスタ素子（Ｍ０〜Ｍ６）を活性化させて、選択された基準電流を生成するセレクタ（２５４）と、アレイの選択されたｅヒューズ素子（２２６）に、選択された基準電流に応じたプログラミング電流を印加して、ｅヒューズ素子（２２６）の抵抗をプログラミングするカレントミラー（Ｍ７、Ｍ８、Ｍ９）とを有する。 （もっと読む）

【課題】発熱体である抵抗から熱容量の大きいアノード領域への放熱を阻止し、ジュール熱を効率的に抵抗で消費するようにして、電気ヒューズの切断電力の低減化を図る。
【解決手段】絶縁膜５上にポリシリコン層６を形成し、該ポリシリコン層６上の一部に絶縁膜マスクを形成する。次に、該絶縁膜マスク層で被覆された以外のポリシリコン層６上にシリサイド層７を形成する。次にフォトエッチング工程を経てシリサイド層７、ポリシリコン層６をエッチングし、アノード領域１、カソード領域２及びアノード領域１とカソード領域２を接続するリンク領域３からなる電気ヒューズを形成する。電気ヒューズは、アノード領域１とリンク領域３の境界を挟んでリンク領域３方向からアノード領域１の一部に延在する非シリサイド領域を具備する。リンク領域３の非シリサイド領域は高抵抗領域１１を構成し、アノード領域１の非シリサイド領域は熱伝導阻止層１ｂを構成する。 （もっと読む）

【課題】ヒューズメモリを利用したトリミングを行う半導体ウェハにおける各半導体チップの回路面積を小さくする。
【解決手段】半導体ウェハ１０におけるシリコン基板上は、複数個のチップ領域ＴＡＲとこの領域ＴＡＲを囲むスクライブ領域ＳＡＲとに区画されている。チップ領域ＴＡＲには、トリミング対象回路１１と、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）と、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）が断線状態であるか否かを検出する検出回路としての役割を果たす定電流源ＩＰｍ（ｍ＝１〜２Ｍ）及びインバータＩＮｍ（ｍ＝１〜２Ｍ）とが形成されている。スクライブ領域ＳＡＲには、制御信号に応じてＯＮ／ＯＦＦが切り換わり、ＯＮとなることによりヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）を断線させる電流を発生するＮチャネル電界効果トランジスタＴＳｍ（ｍ＝１〜２Ｍ）がある。 （もっと読む）

【課題】チップ面積を増大させることなく、針ずれに起因する誤測定や誤検査を防止することができる、半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、内部回路と、内部回路と電気的に接続されるとともに、検査装置に接続された複数の探針がそれぞれ接触する複数のパッドを備える。少なくとも２つのパッド２ａ、２ｂの間に、当該２つのパッド２ａ、２ｂを電気的に接続するとともに、所定の電流を印加することにより、恒久的に、電気的に切断されるヒューズ素子４が設けられる。パッド２ａ、２ｂの間の抵抗値を測定することで、針ずれの有無を検知することができる。その後、ヒューズ素子を切断し、内部回路の検査が実施される。 （もっと読む）

【課題】 誤動作を防ぐとともに、サイズが小さい不揮発プログラマブルロジックスイッチを提供すること。
【解決手段】 本発明の実施形態による不揮発プログラマブルロジックスイッチは、制御ゲートが第１の配線に接続され、第１のソースドレイン端が第２の配線に接続され、電荷を蓄積する膜を有する第１のメモリセルトランジスタと、制御ゲートが前記第１の配線に接続され、第３のソースドレイン端が前記第１のメモリセルトランジスタの第２のソースドレイン端に接続され、第４のソースドレイン端が第３の配線に接続され、電荷を蓄積する膜を有する第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタの前記第２のソースドレイン端と前記第２のメモリセルトランジスタの前記第３のソースドレイン端にゲート電極が接続されたパストランジスタと、前記パストランジスタのウェルに基板電圧を印加する第１の基板電極を有する。 （もっと読む）

【課題】レイアウト面積の増大を抑制しつつ、容量を拡張することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルに複数のアンチヒューズ素子Ｆ１、Ｆ２を設け、各アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲートを互いに接続することで、アンチヒューズ素子Ｆ１、Ｆ２の一端をノードＡに共通に接続し、メモリセルを多値化する。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂとを有する。駆動対象の記憶素子２１に対して、電極２１５Ａと電極２１５Ｂとの間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎと半導体層２１３Ｎとの間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】ゲート電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができないようにするアンチヒューズをメモリ素子として有する半導体装置を提供する。
【解決手段】基板１０は第１導電型、例えばｐ型の半導体基板（例えばシリコン基板）である。アンチヒューズは、ゲート電極１２０及び第２導電型拡散層１３０を有している。第２導電型拡散層１３０は基板１０に形成されており、例えばｎ型である。第１コンタクト１２２はゲート電極１２０に接続している。第２コンタクト１４２は第１コンタクト１２２と同一層に形成されており、基板１０のうち第２導電型拡散層１３０が形成されていない領域に接続している。第２コンタクト１４２は第１コンタクト１２２に隣接している。 （もっと読む）

【課題】アンチヒューズにおいて、電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができないようにする。
【解決手段】アンチヒューズ１２は、ゲート絶縁膜、ゲート電極１１４、及び第１拡散層１１６を有している。第２拡散層１２６は、素子分離膜１０２を介して第１拡散層１１６と離間しており、第１拡散層１１６と同一導電型を有している。ゲート配線１２４はゲート電極１１４と一体として形成されており、素子分離膜１０２上を延伸している。共通コンタクト２２０は、ゲート配線１２４と第２拡散層１２６を接続している。そしてゲート電極１１４は、第１拡散層１１６と同一導電型の不純物が導入された半導体、例えばポリシリコンにより形成されている。また第２拡散層１２６は、共通コンタクト２２０のみに接続している。 （もっと読む）