ヒューズ素子読み出し回路
【課題】十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することを課題とする。
【解決手段】切断済みと未切断とで抵抗値が異なる第1のヒューズ素子(115)と、通常モードと試験モードとで異なる抵抗値を有する第1の抵抗回路(701,702)と、前記第1のヒューズ素子の抵抗値及び前記第1の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路(101)とを有することを特徴とするヒューズ素子読み出し回路が提供される。
【解決手段】切断済みと未切断とで抵抗値が異なる第1のヒューズ素子(115)と、通常モードと試験モードとで異なる抵抗値を有する第1の抵抗回路(701,702)と、前記第1のヒューズ素子の抵抗値及び前記第1の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路(101)とを有することを特徴とするヒューズ素子読み出し回路が提供される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ヒューズ素子読み出し回路に関する。
【背景技術】
【0002】
図2はヒューズ素子読み出し回路の構成例を示す図であり、図3は電気ヒューズ素子の抵抗値と頻度を示す図である。電気ヒューズ素子211は、切断済みと未切断とで抵抗値が異なり、未切断では抵抗値が小さく、切断済みでは抵抗値が大きい。図3において、頻度分布301は未切断の電気ヒューズ素子211の頻度を示し、頻度分布302は切断済みの電気ヒューズ素子211の頻度を示す。
【0003】
読み出し時には制御ノードSENがハイレベルになり、読み出し電圧出力回路201は、電気ヒューズ素子211の抵抗値に応じた読み出し電圧V1を出力する。読み出し電圧V1は、電気ヒューズ素子211が未切断のときには低くなり、電気ヒューズ素子211が切断済みのときには高くなる。基準電圧出力回路204は、抵抗分割により基準電圧V3を出力する。
【0004】
選択回路202は、複数の読み出し電圧出力回路201の読み出し電圧V1のうちの1つを選択し、読み出し電圧V2を出力する。電圧比較回路203は、読み出し電圧V2と基準電圧V3とを比較し、比較結果を示す電圧V4を出力する。ラッチ回路205は、電圧V4をラッチし、電圧OUTを出力する。
【0005】
電気ヒューズ素子211は、未切断又は切断済みに応じてデータを記憶することができる。電気ヒューズ素子211の抵抗値が閾値抵抗値303(図3)より小さいときには電気ヒューズ素子211は未切断であると判定し、電気ヒューズ素子211の抵抗値が閾値抵抗値303より大きいときには電気ヒューズ素子211は切断済みであると判定することができる。読み出し電圧V2は、電気ヒューズ素子211の抵抗値に対応する電圧である。基準電圧V3は、閾値抵抗値303に対応する電圧である。電圧比較回路203は、読み出し電圧V2が基準電圧V3より低ければ電気ヒューズ素子211が未切断であると判定し、読み出し電圧V2が基準電圧V3より高ければ電気ヒューズ素子211が切断済みであると判定することができる。
【0006】
以上のように、未切断の電気ヒューズ素子211の抵抗値は閾値抵抗値303より小さく、切断済みの電気ヒューズ素子211の抵抗値は閾値抵抗値303より大きくする必要がある。そのため、電気ヒューズ素子211の抵抗値の試験を行う。電気ヒューズ素子211が未切断のときには、読み出し電圧V2が基準電圧V3より低ければ、試験合格である。また、電気ヒューズ素子211が切断済みのときには、読み出し電圧V2が基準電圧V3より高ければ、試験合格である。
【0007】
しかし、図3に示すように、電気ヒューズ素子211の抵抗値には様々な理由によるばらつきが生じる。領域304及び305は、試験に合格するが、閾値抵抗値303に近いため、電気ヒューズ素子211のデータを読み出す際に誤判定を生じる可能性がある。すなわち、十分な読み出しマージンが確保されていない。
【0008】
また、特開2006−310457号公報には、電気的書き込みの有無に依存する抵抗値の差異によりデータを記憶し、両端間に電圧が印加された時の抵抗値に基づいてデータが読み出される第1のヒューズ素子と、前記第1のヒューズ素子と同等の特性を有し、前記第1のヒューズ素子に対する読み出し条件を決定する読み出しトリム調整用の第2のヒューズ素子と、前記第1のヒューズ素子のデータを読み出す前に前記第2のヒューズ素子の両端間に一定電圧を印加して前記第2のヒューズ素子のデータを読み出し、その読み出し結果に基づいて前記第1のヒューズ素子に対する所望の読み出し条件を指定するトリム値を出力する読み出しトリム値自動調整回路と、前記第1のヒューズ素子のデータを読み出す際、前記第1のヒューズ素子の両端間に一定電圧を印加し、読み出しトリム値自動調整回路から供給されるトリム値に基づいてデータを読み出すヒューズデータ読み出し回路とを具備したことを特徴とする半導体集積回路が記載されている。
【0009】
また、特開2007−299926号公報には、ポリシリコンを材料として形成され、電流を流すことで不可逆的な抵抗変化を生じさせる複数のポリシリコンヒューズと、前記複数のヒューズのそれぞれに対応して設けられ、対応するヒューズに電流を流して抵抗変化を生じさせるか否かを切替制御する複数のプログラム用トランジスタと、前記ポリシリコンヒューズと同一の電気的特性を有する複数のダミーヒューズからなり、前記ポリシリコンヒューズの抵抗値の1/nの抵抗値を有するダミーヒューズ群と、それぞれが前記プログラム用トランジスタの1/nのコンダクタンスを持ち、ゲートおよびドレインが相互接続された少なくとも一つのダミートランジスタからなるダミートランジスタ回路と、前記プログラム用トランジスタと前記ダミートランジスタとを含んで構成され、前記ダミーヒューズ群に流れる電流のn倍の電流を前記ポリシリコンヒューズに流すカレントミラー回路と、を備えることを特徴とする抵抗変化型ヒューズ回路が記載されている。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2006−310457号公報
【特許文献2】特開2007−299926号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明の目的は、十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することである。
【課題を解決するための手段】
【0012】
本発明のヒューズ素子読み出し回路は、切断済みと未切断とで抵抗値が異なる第1のヒューズ素子と、通常モードと試験モードとで異なる抵抗値を有する第1の抵抗回路と、前記第1のヒューズ素子の抵抗値及び前記第1の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路とを有することを特徴とする。
【発明の効果】
【0013】
試験モードの条件を通常モードの条件より厳しくすることにより、十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の第1の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図2】ヒューズ素子読み出し回路の構成例を示す図である。
【図3】電気ヒューズ素子の抵抗値と頻度を示す図である。
【図4】電気ヒューズ素子の抵抗値と頻度を示す図である。
【図5】本発明の第2の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図6】本発明の第3の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図7】本発明の第4の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図8】論理回路の動作を示す図である。
【図9】制御ノードの制御電圧を示す図である。
【図10】本発明の第5の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図11】インバータの動作を示す図である。
【発明を実施するための形態】
【0015】
(第1の実施形態)
図1は本発明の第1の実施形態によるヒューズ素子読み出し回路の構成例を示す図であり、図4は電気ヒューズ素子の抵抗値と頻度を示す図である。ヒューズ素子読み出し回路は、読み出し電圧出力回路101、選択回路102、電圧比較回路103、基準電圧出力回路104及びラッチ回路105を有する。
【0016】
読み出し電圧出力回路101は、電界効果トランジスタ111〜114及び第1の電気ヒューズ素子115を有する。以下、電界効果トランジスタを単にトランジスタという。pチャネルトランジスタ111は、ソースが電源電圧ノードに接続され、ゲートが基準電位ノード(グランド電位ノード)に接続され、ドレインが出力ノードに接続される。nチャネルトランジスタ112は、ドレインが出力ノードに接続され、ゲートが制御ノードSENに接続される。nチャネルトランジスタ113は、ドレインがトランジスタ112のソースに接続され、ゲートが電源電圧ノードに接続される。nチャネルトランジスタ114は、ゲートが制御ノードSENに接続され、ソースが基準電位ノードに接続される。電気ヒューズ素子115は、トランジスタ113のソース及びトランジスタ114のドレイン間に接続される。読み出し電圧V1は、トランジスタ111及び112のドレインの相互接続点である出力ノードから出力される。
【0017】
電気ヒューズ素子115は、切断済みと未切断とで抵抗値が異なり、未切断では抵抗値が小さく(例えば100Ω)、切断済みでは抵抗値が大きい(例えば1000Ω)。図4において、頻度分布401は未切断の電気ヒューズ素子115の抵抗値頻度を示し、頻度分布402は切断済みの電気ヒューズ素子115の抵抗値頻度を示す。
【0018】
読み出し時には制御ノードSENがハイレベルになり、読み出し電圧出力回路101は、電気ヒューズ素子115の抵抗値に応じた読み出し電圧V1を出力する。読み出し電圧V1は、電気ヒューズ素子115が未切断のときには低くなり、電気ヒューズ素子115が切断済みのときには高くなる。
【0019】
基準電圧出力回路104には、通常モード信号C1、未切断ヒューズ素子試験モード信号C2及び切断済みヒューズ素子試験モード信号C3が入力される。通常モード信号C1、未切断ヒューズ素子試験モード信号C2及び切断済みヒューズ素子試験モード信号C3は、いずれか1個がハイレベルになり、他の2個がローレベルになる。通常モード信号C1は、通常使用を行うための通常モードを示す信号である。未切断ヒューズ素子試験モード信号C2は、未切断の電気ヒューズ素子115の抵抗値を試験するための未切断ヒューズ素子試験モードを示す信号である。切断済みヒューズ素子試験モード信号C3は、切断済みの電気ヒューズ素子115の抵抗値を試験するための切断済みヒューズ素子試験モードを示す信号である。
【0020】
基準電圧出力回路104は、第1の基準電圧出力回路106、第2の基準電圧出力回路107、第3の基準電圧出力回路108及びpチャネルトランジスタ143を有し、通常モード(信号C1)、未切断ヒューズ素子試験モード(信号C2)及び切断済みヒューズ素子試験モード(信号C3)に応じて異なる基準電圧V3を出力する。pチャネルトランジスタ143は、ソースが電源電圧ノードに接続され、ゲートが基準電位ノードに接続され、ドレインがnチャネルトランジスタ124のゲートに接続される。基準電圧V3は、トランジスタ143のドレインの電圧である。
【0021】
第1の基準電圧出力回路106は、通常モードの基準電圧V3を出力するための回路であり、通常モード信号C1を入力する。第2の基準電圧出力回路107は、未切断ヒューズ素子試験モードの基準電圧V3を出力するための回路であり、未切断ヒューズ素子試験モード信号C2を入力する。第3の基準電圧出力回路108は、切断済みヒューズ素子試験モードの基準電圧V3を出力するための回路であり、切断済みヒューズ素子試験モード信号C3を入力する。
【0022】
第1の基準電圧出力回路106は、トランジスタ131,134,140及び第2の電気ヒューズ素子の直列接続回路137を有する。nチャネルトランジスタ131は、ドレインがトランジスタ143のドレインに接続され、ゲートが通常モード信号C1のノードに接続される。nチャネルトランジスタ134は、ドレインがトランジスタ131のソースに接続され、ゲートが電源電圧ノードに接続される。nチャネルトランジスタ140は、ゲートが通常モード信号C1のノードに接続され、ソースが基準電位ノードに接続される。第2の電気ヒューズ素子の直列接続回路137は、トランジスタ134のソース及びトランジスタ140のドレイン間に接続され、例えば未切断の10個の第2の電気ヒューズ素子が直列に接続される。
【0023】
第2の基準電圧出力回路107は、トランジスタ132,135,141及び第3の電気ヒューズ素子の直列接続回路138を有する。nチャネルトランジスタ132は、ドレインがトランジスタ143のドレインに接続され、ゲートが未切断ヒューズ素子試験モード信号C2のノードに接続される。nチャネルトランジスタ135は、ドレインがトランジスタ132のソースに接続され、ゲートが電源電圧ノードに接続される。nチャネルトランジスタ141は、ゲートが未切断ヒューズ素子試験モード信号C2のノードに接続され、ソースが基準電位ノードに接続される。第3の電気ヒューズ素子の直列接続回路138は、トランジスタ135のソース及びトランジスタ141のドレイン間に接続され、例えば未切断の5個の第3の電気ヒューズ素子が直列に接続される。
【0024】
第3の基準電圧出力回路108は、トランジスタ133,136,142及び第4の電気ヒューズ素子の直列接続回路139を有する。nチャネルトランジスタ133は、ドレインがトランジスタ143のドレインに接続され、ゲートが切断済みヒューズ素子試験モード信号C3のノードに接続される。nチャネルトランジスタ136は、ドレインがトランジスタ133のソースに接続され、ゲートが電源電圧ノードに接続される。nチャネルトランジスタ142は、ゲートが切断済みヒューズ素子試験モード信号C3のノードに接続され、ソースが基準電位ノードに接続される。第4の電気ヒューズ素子の直列接続回路139は、トランジスタ136のソース及びトランジスタ142のドレイン間に接続され、例えば未切断の20個の第4の電気ヒューズ素子が直列に接続される。
【0025】
直列接続回路137〜139内の電気ヒューズ素子は、電気ヒューズ素子115と同じ特性を有する。
【0026】
第2の電気ヒューズ素子の直列接続回路137の直列接続数は、第3の電気ヒューズ素子の直列接続回路138の直列接続数より多く、第4の電気ヒューズ素子の直列接続回路139の直列接続数より少ない。すなわち、第2の電気ヒューズ素子の直列接続回路137の抵抗値は、第3の電気ヒューズ素子の直列接続回路138の抵抗値より大きく、第4の電気ヒューズ素子の直列接続回路139の抵抗値より小さい。
【0027】
通常モード信号C1がハイレベルになると、トランジスタ131及び140がオンし、トランジスタ132,141,133,142がオフする。すると、基準電圧V3は、第2の電気ヒューズ素子の直列接続回路137の抵抗値に応じた電圧になる。
【0028】
また、未切断ヒューズ素子試験モード信号C2がハイレベルになると、トランジスタ132及び141がオンし、トランジスタ131,140,133,142がオフする。すると、基準電圧V3は、第3の電気ヒューズ素子の直列接続回路138の抵抗値に応じた電圧になる。
【0029】
また、切断済みヒューズ素子試験モード信号C3がハイレベルになると、トランジスタ133及び142がオンし、トランジスタ131,140,132,141がオフする。すると、基準電圧V3は、第4の電気ヒューズ素子の直列接続回路139の抵抗値に応じた電圧になる。
【0030】
すなわち、通常モード(信号C1)の基準電圧V3は、未切断ヒューズ素子試験モード(信号C2)の基準電圧V3より高く、切断済みヒューズ素子試験モード(信号C3)の基準電圧V3より低い。
【0031】
選択回路102は、複数の読み出し電圧出力回路101の読み出し電圧V1のうちの1つを選択し、読み出し電圧V2を出力する。
【0032】
電圧比較回路103は、トランジスタ121〜125を有し、読み出し電圧V2と基準電圧V3とを比較し、比較結果を示す電圧V4を出力する。pチャネルトランジスタ121は、ソースが電源電圧ノードに接続され、ゲートが自己のドレインに接続される。pチャネルトランジスタ122は、ソースが電源電圧ノードに接続され、ゲートがトランジスタ121のゲートに接続される。nチャネルトランジスタ123は、ドレインがトランジスタ121のドレインに接続され、ゲートが読み出し電圧V2のノードに接続される。nチャネルトランジスタ124は、ドレインがトランジスタ122のドレインに接続され、ゲートがトランジスタ143のドレインに接続される。nチャネルトランジスタ125は、ドレインがトランジスタ123及び124のソースに接続され、ゲートが電圧比較制御信号CMPのノードに接続され、ソースが基準電位ノードに接続される。電圧V4は、トランジスタ122及び124のドレインの相互接続点の電圧である。電圧比較制御信号CMPがハイレベルのときに電圧比較が行われる。読み出し電圧V2が基準電圧V3より高いときには、電圧V4はハイレベルになる。逆に、読み出し電圧V2が基準電圧V3より低いときには、電圧V4はローレベルになる。ラッチ回路105は、電圧V4をラッチし、電圧OUTを出力する。
【0033】
まず、通常モード信号C1がハイレベルのときの動作を説明する。電気ヒューズ素子115は、未切断又は切断済みに応じてデータを記憶することができる。電気ヒューズ素子115の抵抗値が閾値抵抗値403(図4)より小さいときには電気ヒューズ素子115は未切断であると判定し、電気ヒューズ素子115の抵抗値が閾値抵抗値403より大きいときには電気ヒューズ素子115は切断済みであると判定することができる。読み出し電圧V2は、電気ヒューズ素子115の抵抗値に対応する電圧である。基準電圧V3は、閾値抵抗値403に対応する電圧である。電圧比較回路103は、読み出し電圧V2が基準電圧V3より低ければ電気ヒューズ素子115が未切断であると判定し、読み出し電圧V2が基準電圧V3より高ければ電気ヒューズ素子115が切断済みであると判定することができる。これにより、電気ヒューズ素子115のデータを読み出すことができる。
【0034】
以上のように、未切断の電気ヒューズ素子115の抵抗値は閾値抵抗値403より小さく、切断済みの電気ヒューズ素子115の抵抗値は閾値抵抗値403より大きくする必要がある。そのため、電気ヒューズ素子115の抵抗値の試験を行う。電気ヒューズ素子115は、書き込み回路により、データに応じて電流が流され、切断又は未切断の処理が行われる。複数の読み出し電圧出力回路101内の各電気ヒューズ素子115は、試験時には、切断又は未切断のいずれかが分かっている。未切断の電気ヒューズ素子115の試験を行うときには、未切断ヒューズ素子試験モード信号C2をハイレベルにする。また、切断済みの電気ヒューズ素子115の試験を行うときには、切断済みヒューズ素子試験モード信号C3をハイレベルにする。
【0035】
次に、未切断ヒューズ素子試験モード信号C2がハイレベルのときの動作を説明する。読み出し電圧V2は、未切断の電気ヒューズ素子115の抵抗値(分布401)に対応する電圧である。基準電圧V3は、閾値抵抗値404に対応する電圧である。電圧比較回路103は、読み出し電圧V2が基準電圧V3より低ければ試験合格と判定し、読み出し電圧V2が基準電圧V3より高ければ試験不合格と判定することができる。これにより、未切断の電気ヒューズ素子115が閾値抵抗値403及び404の間の抵抗値406を有するときには、その電気ヒューズ素子115を試験不合格にすることができるので、十分な読み出しマージンを確保することができる。
【0036】
次に、切断済みヒューズ素子試験モード信号C3がハイレベルのときの動作を説明する。読み出し電圧V2は、切断済みの電気ヒューズ素子115の抵抗値(分布402)に対応する電圧である。基準電圧V3は、閾値抵抗値405に対応する電圧である。電圧比較回路103は、読み出し電圧V2が基準電圧V3より高ければ試験合格と判定し、読み出し電圧V2が基準電圧V3より低ければ試験不合格と判定することができる。これにより、切断済みの電気ヒューズ素子115が閾値抵抗値403及び405の間の抵抗値407を有するときには、その電気ヒューズ素子115を試験不合格にすることができるので、十分な読み出しマージンを確保することができる。
【0037】
本実施形態によれば、通常モード、未切断ヒューズ素子試験モード及び切断済みヒューズ素子試験モードで異なる基準電圧V3を使用することにより、十分な読み出しマージンを確保し、電気ヒューズ素子115のデータ読み出しの際に誤判定を防止することができる。
【0038】
(第2の実施形態)
図5は、本発明の第2の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。本実施形態(図5)は、第1の実施形態(図1)に対して、直列接続回路137〜139の代わりに並列接続回路537〜539を設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0039】
第2の電気ヒューズ素子の並列接続回路537は、トランジスタ134のソース及びトランジスタ140のドレイン間に接続され、例えば切断済みの10個の第2の電気ヒューズ素子が並列に接続される。
【0040】
第3の電気ヒューズ素子の並列接続回路538は、トランジスタ135のソース及びトランジスタ141のドレイン間に接続され、例えば切断済みの20個の第3の電気ヒューズ素子が並列に接続される。
【0041】
第4の電気ヒューズ素子の並列接続回路539は、トランジスタ136のソース及びトランジスタ142のドレイン間に接続され、例えば切断済みの5個の第4の電気ヒューズ素子が並列に接続される。
【0042】
基準電圧出力回路104は、通常モード信号C1がハイレベルのときには、第2のヒューズ素子の並列続回路537の抵抗値に応じた基準電圧V3を出力する。また、基準電圧出力回路104は、未切断ヒューズ素子試験モード信号C2がハイレベルのときには、第3のヒューズ素子の並列続回路538の抵抗値に応じた基準電圧V3を出力する。また、基準電圧出力回路104は、切断済みヒューズ素子試験モード信号C3がハイレベルのときには、第4のヒューズ素子の並列続回路539の抵抗値に応じた基準電圧V3を出力する。
【0043】
第2のヒューズ素子の並列接続回路537の並列接続数は、第3のヒューズ素子の並列接続回路538の並列接続数より少なく、第4のヒューズ素子の並列接続回路539の並列接続数より多い。すなわち、第2の電気ヒューズ素子の並列接続回路537の抵抗値は、第3の電気ヒューズ素子の並列接続回路538の抵抗値より大きく、第4の電気ヒューズ素子の並列接続回路539の抵抗値より小さい。すなわち、通常モード(信号C1)の基準電圧V3は、未切断ヒューズ素子試験モード(信号C2)の基準電圧V3より高く、切断済みヒューズ素子試験モード(信号C3)の基準電圧V3より低い。
【0044】
第1の実施形態では、直列接続回路137〜139内の電気ヒューズ素子の直列接続数を変えることにより、直列接続回路137〜139の抵抗値を変化させ、モードに応じて基準電圧V3を異ならせた。本実施形態では、並列接続回路537〜539内の電気ヒューズ素子の並列接続数を変えることにより、並列接続回路537〜539の抵抗値を変化させ、モードに応じて基準電圧V3を異ならせる。
【0045】
(第3の実施形態)
図6は、本発明の第3の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。本実施形態(図6)は、第1の実施形態(図1)に対して、直列接続回路139の代わりに並列接続回路539を設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0046】
第4の電気ヒューズ素子の並列接続回路539は、第2の実施形態(図5)と同様に、トランジスタ136のソース及びトランジスタ142のドレイン間に接続され、例えば切断済みの5個の第4の電気ヒューズ素子が並列に接続される。基準電圧出力回路104は、切断済みヒューズ素子試験モード信号C3がハイレベルのときには、第4のヒューズ素子の並列続回路539の抵抗値に応じた基準電圧V3を出力する。
【0047】
第2の電気ヒューズ素子の直列接続回路137の抵抗値は、第3の電気ヒューズ素子の直列接続回路138の抵抗値より大きく、第4の電気ヒューズ素子の並列接続回路539の抵抗値より小さい。すなわち、通常モード(信号C1)の基準電圧V3は、未切断ヒューズ素子試験モード(信号C2)の基準電圧V3より高く、切断済みヒューズ素子試験モード(信号C3)の基準電圧V3より低い。
【0048】
本実施形態では、基準電圧出力回路104は、電気ヒューズ素子の直列接続回路137,138と電気ヒューズ素子の並列接続回路539とを有し、回路137,138,539の抵抗値を異ならせ、モードに応じて基準電圧V3を異ならせる。
【0049】
(第4の実施形態)
図7は、本発明の第4の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。ヒューズ素子読み出し回路は、読み出し電圧出力回路101及び論理回路720を有する。
【0050】
読み出し電圧出力回路101は、図1の読み出し回路101に対して、トランジスタ711及び712を追加したものである。pチャネルトランジスタ711は、ソースが電源電圧ノードに接続され、ゲートが第1の制御ノードCTL1に接続され、ドレインがトランジスタ111のドレインに接続される。並列接続回路701は、トランジスタ111及び711の並列接続回路である。nチャネルトランジスタ712は、ドレインがトランジスタ113のドレインに接続され、ゲートが第2の制御ノードCTL2に接続され、ソースがトランジスタ113のソースに接続される。並列接続回路702は、トランジスタ113及び712の並列接続回路である。
【0051】
図7では、図1の選択回路102を省略しているが、図1と同様に、読み出し回路101を複数設け、選択回路102を設けることができる。
【0052】
図8は、論理回路720の動作を示す図である。特性801は、論理回路720の入力電圧V1及び出力電圧V4の関係を示す。電圧802は、入力電圧V1を示す。論理回路720は、インバータ721を有し、図1の電圧比較回路103に対応する。インバータ721は、特性801に従い、読み出し電圧V1が閾値電圧より高ければローレベルの電圧V4を出力し、読み出し電圧V1が閾値電圧より低ければハイレベルの電圧V4を出力する。
【0053】
図9は、制御ノードSEN、CTL1,CTL2の制御電圧を示す図である。本実施形態は、第1の実施形態と同様に、通常モード、未切断ヒューズ素子試験モード及び切断済みヒューズ素子試験モードを有する。
【0054】
電圧901は、通常モードにおける未切断の電気ヒューズ素子115の読み出し電圧V1である。制御ノードSENは、第1の実施形態と同様にハイレベルになる。第1の制御ノードCTL1はハイレベル、第2の制御ノードCTL2はローレベルになる。トランジスタ711はオフし、トランジスタ712はオフする。並列接続回路701の並列接続数が少なくなり、並列接続回路701の抵抗値が大きくなり、読み出し電圧V1が下降する。また、並列接続回路702の並列接続数が少なくなり、並列接続回路702の抵抗値が大きくなり、読み出し電圧V1が上昇する。また、未切断の電気ヒューズ素子115は抵抗値が小さい。その結果、読み出し電圧V1は低い電圧901になる。電圧901は、図8の電圧803に対応する。論理回路720は、特性801に従い、電圧V1に応じた電圧V4を出力する。電圧V4がハイレベルであれば、電気ヒューズ素子115が未切断のデータを記憶していることを示す。
【0055】
電圧902は、未切断ヒューズ素子試験モードにおける未切断の電気ヒューズ素子115の読み出し電圧V1である。制御ノードSENは、第1の実施形態と同様にハイレベルになる。第1の制御ノードCTL1はローレベル、第2の制御ノードCTL2はローレベルになる。トランジスタ711はオンし、トランジスタ712はオフする。並列接続回路701の並列接続数が多くなり、並列接続回路701の抵抗値が小さくなり、読み出し電圧V1が上昇する。また、並列接続回路702の並列接続数が少なくなり、並列接続回路702の抵抗値が大きくなり、読み出し電圧V1が上昇する。また、未切断の電気ヒューズ素子115は抵抗値が小さい。その結果、読み出し電圧V1は電圧902になる。電圧902は、電圧901より少し高く、図8の電圧804に対応する。論理回路720は、特性801に従い、電圧V1に応じた電圧V4を出力する。電圧V4がハイレベルであれば試験合格であり、電圧V4がローレベルであれば試験不合格である。
【0056】
電圧903は、通常モードにおける切断済みの電気ヒューズ素子115の読み出し電圧V1である。制御ノードSENは、第1の実施形態と同様にハイレベルになる。第1の制御ノードCTL1はハイレベル、第2の制御ノードCTL2はローレベルになる。トランジスタ711はオフし、トランジスタ712はオフする。並列接続回路701の並列接続数が少なくなり、並列接続回路701の抵抗値が大きくなり、読み出し電圧V1が下降する。また、並列接続回路702の並列接続数が少なくなり、並列接続回路702の抵抗値が大きくなり、読み出し電圧V1が上昇する。また、切断済みの電気ヒューズ素子115は抵抗値が大きい。その結果、読み出し電圧V1は高い電圧903になる。電圧903は、図8の電圧806に対応する。論理回路720は、特性801に従い、電圧V1に応じた電圧V4を出力する。電圧V4がローレベルであれば、電気ヒューズ素子115が切断済みのデータを記憶していることを示す。
【0057】
電圧904は、切断済みヒューズ素子試験モードにおける切断済みの電気ヒューズ素子115の読み出し電圧V1である。制御ノードSENは、第1の実施形態と同様にハイレベルになる。第1の制御ノードCTL1はハイレベル、第2の制御ノードCTL2はハイレベルになる。トランジスタ711はオフし、トランジスタ712はオンする。並列接続回路701の並列接続数が少なくなり、並列接続回路701の抵抗値が大きくなり、読み出し電圧V1が下降する。また、並列接続回路702の並列接続数が多くなり、並列接続回路702の抵抗値が小さくなり、読み出し電圧V1が下降する。また、切断済みの電気ヒューズ素子115は抵抗値が大きい。その結果、読み出し電圧V1は電圧904になる。電圧904は、電圧903より少し低く、電圧902より高く、図8の電圧805に対応する。論理回路720は、特性801に従い、電圧V1に応じた電圧V4を出力する。電圧V4がローレベルであれば試験合格であり、電圧V4がハイレベルであれば試験不合格である。
【0058】
未切断の電気ヒューズ素子115の読み出し電圧V1は、試験モード時には電圧804となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧803となり、十分な読み出しマージンを確保することができる。
【0059】
同様に、切断済みの電気ヒューズ素子115の場合、試験モード時には電圧805となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧806となり、十分な読み出しマージンを確保することができる。
【0060】
以上のように、電気ヒューズ素子115は、切断済みと未切断とで抵抗値が異なる。並列接続回路701及び702は、第1の抵抗回路を構成し、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有し、並列に接続されるトランジスタのオン数を制御することにより抵抗値を異ならせる。
【0061】
並列接続回路701は第2の抵抗回路であり、並列接続回路702は第3の抵抗回路である。並列接続回路701の抵抗値は、通常モード及び切断済みヒューズ素子試験モードよりも未切断ヒューズ素子試験モードの方が小さい。並列接続回路702の抵抗値は、通常モード及び未切断ヒューズ素子試験モードよりも切断済みヒューズ素子試験モードの方が小さい。
【0062】
並列接続回路701内のトランジスタのオン数は、通常モード及び切断済みヒューズ素子試験モードよりも未切断ヒューズ素子試験モードの方が多い。並列接続回路702内のトランジスタのオン数は、通常モード及び未切断ヒューズ素子試験モードよりも切断済みヒューズ素子試験モードの方が多い。
【0063】
読み出し電圧出力回路101は、電気ヒューズ素子115の抵抗値、並列接続回路701及び702の抵抗値に応じた読み出し電圧V1を出力する。論理回路720は、読み出し電圧出力回路101により出力される読み出し電圧V1に応じた論理レベルの電圧V4を出力する。
【0064】
(第5の実施形態)
図10は、本発明の第5の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。ヒューズ素子読み出し回路は、読み出し電圧出力回路101、インバータ(論理回路)721及び制御回路1001を有する。インバータ721は、第4の実施形態(図7)のインバータ721と同じであり、その説明も第4の実施形態と同じである。
【0065】
制御回路1001は、インバータ1011及びトランジスタ1012〜1015を有する。インバータ1011は、モードノードMDの信号を論理反転して出力する。nチャネルトランジスタ1012は、ドレインが第3の制御ノードCTL3に接続され、ゲートがインバータ1011の出力端子に接続され、ソースがトランジスタ111のゲートに接続される。nチャネルトランジスタ1013は、ソースが基準電位ノードに接続され、ゲートがモードノードMDに接続され、ドレインがトランジスタ111のゲートに接続される。pチャネルトランジスタ1014は、ソースが電源電圧ノードに接続され、ゲートがインバータ1011の出力端子に接続され、ドレインがトランジスタ113のゲートに接続される。pチャネルトランジスタ1015は、ソースが第4の制御ノードCTL4に接続され、ゲートがモードノードMDに接続され、ドレインがトランジスタ113のゲートに接続される。
【0066】
図11は、インバータ721の動作を示す図である。特性1101は、インバータ721の入力電圧V1及び出力電圧V4の関係を示す。電圧1102は、入力電圧V1を示す。インバータ721は、特性1101に従い、読み出し電圧V1が閾値電圧より高ければローレベルの電圧V4を出力し、読み出し電圧V1が閾値電圧より低ければハイレベルの電圧V4を出力する。
【0067】
まず、通常モードにおける未切断の電気ヒューズ素子115の読み出し方法を説明する。通常モードでは、モードノードMD及び制御ノードSENがハイレベルになる。すると、トランジスタ1013,1014,112,114がオンになり、トランジスタ1012,1015がオフになる。pチャネルトランジスタ111は、ゲートが基準電位(グランド電位)になるので、抵抗値が小さくなり、読み出し電圧V1が上昇する。nチャネルトランジスタ113は、ゲートが電源電圧になり、抵抗値が小さくなり、読み出し電圧V1が下降する。また、未切断の電気ヒューズ素子115は抵抗値が小さい。その結果、読み出し電圧V1は低い電圧901(図9)になる。電圧901は、図11の電圧1103に対応する。インバータ721は、特性1101に従い、電圧V1に応じた電圧V4を出力する。電圧V4がハイレベルであれば、電気ヒューズ素子115が未切断のデータを記憶していることを示す。
【0068】
次に、未切断ヒューズ素子試験モードにおける未切断の電気ヒューズ素子115の読み出し方法を説明する。未切断ヒューズ素子試験モードでは、モードノードMDがローレベル、制御ノードSENがハイレベル、第3の制御ノードCTL3が基準電位(グランド電位)、第4の制御ノードCTL4が電源電圧VDDより低い電圧(例えばVDD×0.7V)になる。電源電圧VDDが1Vの場合、第4の制御ノードCTL4は0.7Vになる。すると、トランジスタ1012,1015,112,114がオンになり、トランジスタ1013,1014がオフになる。pチャネルトランジスタ111は、ゲートが基準電位になるので、抵抗値が小さくなり、読み出し電圧V1が上昇する。nチャネルトランジスタ113は、ゲートが例えばVDD×0.7Vになり、抵抗値が大きくなり、読み出し電圧V1が上昇する。また、未切断の電気ヒューズ素子115は抵抗値が小さい。その結果、読み出し電圧V1は電圧902(図9)になる。電圧902は、電圧901より少し高く、図11の電圧1104に対応する。インバータ721は、特性1101に従い、電圧V1に応じた電圧V4を出力する。電圧V4がハイレベルであれば試験合格であり、電圧V4がローレベルであれば試験不合格である。
【0069】
次に、通常モードにおける切断済みの電気ヒューズ素子115の読み出し方法を説明する。通常モードでは、モードノードMD及び制御ノードSENがハイレベルになる。すると、トランジスタ1013,1014,112,114がオンになり、トランジスタ1012,1015がオフになる。pチャネルトランジスタ111は、ゲートが基準電位になるので、抵抗値が小さくなり、読み出し電圧V1が上昇する。nチャネルトランジスタ113は、ゲートが電源電圧になり、抵抗値が小さくなり、読み出し電圧V1が下降する。また、切断済みの電気ヒューズ素子115は抵抗値が大きい。その結果、読み出し電圧V1は高い電圧903(図9)になる。電圧903は、図11の電圧1106に対応する。インバータ721は、特性1101に従い、電圧V1に応じた電圧V4を出力する。電圧V4がローレベルであれば、電気ヒューズ素子115が切断済みのデータを記憶していることを示す。
【0070】
次に、切断済みヒューズ素子試験モードにおける切断済みの電気ヒューズ素子115の読み出し方法を説明する。切断済みヒューズ素子試験モードでは、モードノードMDがローレベル、制御ノードSENがハイレベル、第3の制御ノードCTL3が基準電位より高い電圧(例えばVDD×0.3V)、第4の制御ノードCTL4が電源電圧VDDになる。電源電圧VDDが1Vの場合、第3の制御ノードCTL3は0.3Vになる。すると、トランジスタ1012,1015,112,114がオンになり、トランジスタ1013,1014がオフになる。pチャネルトランジスタ111は、ゲートが例えばVDD×0.3Vになるので、抵抗値が大きくなり、読み出し電圧V1が下降する。nチャネルトランジスタ113は、ゲートが例えば電源電圧VDDになり、抵抗値が小さくなり、読み出し電圧V1が下降する。また、切断済みの電気ヒューズ素子115は抵抗値が大きい。その結果、読み出し電圧V1は電圧904(図9)になる。電圧904は、電圧903より少し低く、電圧902より高く、図11の電圧1105に対応する。インバータ721は、特性1101に従い、電圧V1に応じた電圧V4を出力する。電圧V4がローレベルであれば試験合格であり、電圧V4がハイレベルであれば試験不合格である。
【0071】
未切断の電気ヒューズ素子115の読み出し電圧V1は、試験モード時には電圧1104となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧1103となり、十分な読み出しマージンを確保することができる。
【0072】
同様に、切断済みの電気ヒューズ素子115の場合、試験モード時には電圧1105となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧1106となり、十分な読み出しマージンを確保することができる。
【0073】
以上のように、電気ヒューズ素子115は、切断済みと未切断とで抵抗値が異なる。トランジスタ111及び113は、第1の抵抗回路を構成し、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有し、トランジスタのゲート電圧を制御することにより抵抗値を異ならせる。
【0074】
pチャネルトランジスタ111は第2の抵抗回路であり、nチャネルトランジスタ113は第3の抵抗回路である。pチャネルトランジスタ111の抵抗値は、切断済みヒューズ素子試験モードよりも通常モード及び未切断ヒューズ素子試験モードの方が小さい。nチャネルトランジスタ113の抵抗値は、未切断ヒューズ素子試験モードよりも通常モード及び切断済みヒューズ素子試験モードの方が小さい。
【0075】
pチャネルトランジスタ111のゲート電圧は、切断済みヒューズ素子試験モードよりも通常モード及び未切断ヒューズ素子試験モードの方が高い。nチャネルトランジスタ113のゲート電圧は、未切断ヒューズ素子試験モードよりも通常モード及び切断済みヒューズ素子試験モードの方が高い。
【0076】
読み出し電圧出力回路101は、電気ヒューズ素子115の抵抗値、トランジスタ111及び113の抵抗値に応じた読み出し電圧V1を出力する。インバータ(論理回路)721は、読み出し電圧出力回路101により出力される読み出し電圧V1に応じた論理レベルの電圧V4を出力する。
【0077】
第1〜第5の実施形態のように、未切断ヒューズ素子試験モード及び切断済みヒューズ素子試験モードの条件を通常モードの条件より厳しくすることにより、十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができる。
【0078】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【0079】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【0080】
(付記1)
切断済みと未切断とで抵抗値が異なる第1のヒューズ素子と、
通常モードと試験モードとで異なる基準電圧を出力する基準電圧出力回路と、
前記第1のヒューズ素子の抵抗値に応じた読み出し電圧と前記基準電圧出力回路により出力される基準電圧とを比較する電圧比較回路と
を有することを特徴とするヒューズ素子読み出し回路。
(付記2)
前記基準電圧出力回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる基準電圧を出力することを特徴とする付記1記載のヒューズ素子読み出し回路。
(付記3)
前記基準電圧出力回路は、複数の第2のヒューズ素子の抵抗値に応じた電圧を出力することを特徴とする付記1又は2記載のヒューズ素子読み出し回路。
(付記4)
前記通常モードの基準電圧は、前記未切断ヒューズ素子試験モードの基準電圧より高く、前記切断済みヒューズ素子試験モードの基準電圧より低いことを特徴とする付記2記載のヒューズ素子読み出し回路。
(付記5)
前記基準電圧出力回路は、前記通常モードでは未切断の第2のヒューズ素子の直列接続回路の抵抗値に応じた基準電圧を出力し、前記未切断ヒューズ素子試験モードでは未切断の第3のヒューズ素子の直列接続回路の抵抗値に応じた基準電圧を出力し、前記切断済みヒューズ素子試験モードでは未切断の第4のヒューズ素子の直列接続回路の抵抗値に応じた基準電圧を出力し、
前記第2のヒューズ素子の直列接続回路の直列接続数は、前記第3のヒューズ素子の直列接続回路の直列接続数より多く、前記第4のヒューズ素子の直列接続回路の直列接続数より少ないことを特徴とする付記4記載のヒューズ素子読み出し回路。
(付記6)
前記基準電圧出力回路は、前記通常モードでは切断済みの第2のヒューズ素子の並列続回路の抵抗値に応じた基準電圧を出力し、前記未切断ヒューズ素子試験モードでは切断済みの第3のヒューズ素子の並列接続回路の抵抗値に応じた基準電圧を出力し、前記切断済みヒューズ素子試験モードでは切断済みの第4のヒューズ素子の並列接続回路の抵抗値に応じた基準電圧を出力し、
前記第2のヒューズ素子の並列接続回路の並列接続数は、前記第3のヒューズ素子の並列接続回路の並列接続数より少なく、前記第4のヒューズ素子の並列接続回路の並列接続数より多いことを特徴とする付記4記載のヒューズ素子読み出し回路。
(付記7)
前記基準電圧出力回路は、複数の未切断の第2のヒューズ素子と複数の切断済みの第3のヒューズ素子とを有することを特徴とする付記4記載のヒューズ素子読み出し回路。
(付記8)
切断済みと未切断とで抵抗値が異なる第1のヒューズ素子と、
通常モードと試験モードとで異なる抵抗値を有する第1の抵抗回路と、
前記第1のヒューズ素子の抵抗値及び前記第1の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路と
を有することを特徴とするヒューズ素子読み出し回路。
(付記9)
前記第1の抵抗回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有することを特徴とする付記8記載のヒューズ素子読み出し回路。
(付記10)
前記読み出し電圧出力回路は、前記読み出し電圧を出力する出力ノードを有し、
前記第1の抵抗回路は、電源電圧ノード及び前記出力ノード間に接続される第2の抵抗回路と、前記出力ノード及び前記第1のヒューズ素子間に接続される第3の抵抗回路とを有し、
前記第2の抵抗回路の抵抗値は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が小さく、
前記第3の抵抗回路の抵抗値は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が小さいことを特徴とする付記9記載のヒューズ素子読み出し回路。
(付記11)
前記第1の抵抗回路は、並列に接続される電界効果トランジスタのオン数を制御することにより前記抵抗値を異ならせることを特徴とする付記9記載のヒューズ素子読み出し回路。
(付記12)
前記第2の抵抗回路は、第1の電界効果トランジスタの並列接続回路を有し、
前記第3の抵抗回路は、第2の電界効果トランジスタの並列接続回路を有し、
前記第1の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が多く、
前記第2の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が多いことを特徴とする付記10記載のヒューズ素子読み出し回路。
(付記13)
前記第1の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記通常モード及び前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が多く、
前記第2の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記通常モード及び前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が多いことを特徴とする付記12記載のヒューズ素子読み出し回路。
(付記14)
前記第1の抵抗回路は、電界効果トランジスタのゲート電圧を制御することにより前記抵抗値を異ならせることを特徴とする付記9記載のヒューズ素子読み出し回路。
(付記15)
前記第2の抵抗回路は、pチャネル電界効果トランジスタを有し、
前記第3の抵抗回路は、nチャネル電界効果トランジスタを有し、
前記pチャネル電界効果トランジスタのゲート電圧は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が高く、
前記nチャネル電界効果トランジスタのゲート電圧は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が高いことを特徴とする付記10記載のヒューズ素子読み出し回路。
(付記16)
前記pチャネル電界効果トランジスタのゲート電圧は、前記切断済みヒューズ素子試験モードよりも前記通常モード及び前記未切断ヒューズ素子試験モードの方が高く、
前記nチャネル電界効果トランジスタのゲート電圧は、前記未切断ヒューズ素子試験モードよりも前記通常モード及び前記切断済みヒューズ素子試験モードの方が高いことを特徴とする付記15記載のヒューズ素子読み出し回路。
(付記17)
さらに、前記読み出し電圧出力回路により出力される読み出し電圧に応じた論理レベルを出力する論理回路を有することを特徴とする付記8〜16のいずれか1項に記載のヒューズ素子読み出し回路。
【符号の説明】
【0081】
101 読み出し電圧出力回路
102 選択回路
103 電圧比較回路
104 基準電圧出力回路
105 ラッチ回路
【技術分野】
【0001】
本発明は、ヒューズ素子読み出し回路に関する。
【背景技術】
【0002】
図2はヒューズ素子読み出し回路の構成例を示す図であり、図3は電気ヒューズ素子の抵抗値と頻度を示す図である。電気ヒューズ素子211は、切断済みと未切断とで抵抗値が異なり、未切断では抵抗値が小さく、切断済みでは抵抗値が大きい。図3において、頻度分布301は未切断の電気ヒューズ素子211の頻度を示し、頻度分布302は切断済みの電気ヒューズ素子211の頻度を示す。
【0003】
読み出し時には制御ノードSENがハイレベルになり、読み出し電圧出力回路201は、電気ヒューズ素子211の抵抗値に応じた読み出し電圧V1を出力する。読み出し電圧V1は、電気ヒューズ素子211が未切断のときには低くなり、電気ヒューズ素子211が切断済みのときには高くなる。基準電圧出力回路204は、抵抗分割により基準電圧V3を出力する。
【0004】
選択回路202は、複数の読み出し電圧出力回路201の読み出し電圧V1のうちの1つを選択し、読み出し電圧V2を出力する。電圧比較回路203は、読み出し電圧V2と基準電圧V3とを比較し、比較結果を示す電圧V4を出力する。ラッチ回路205は、電圧V4をラッチし、電圧OUTを出力する。
【0005】
電気ヒューズ素子211は、未切断又は切断済みに応じてデータを記憶することができる。電気ヒューズ素子211の抵抗値が閾値抵抗値303(図3)より小さいときには電気ヒューズ素子211は未切断であると判定し、電気ヒューズ素子211の抵抗値が閾値抵抗値303より大きいときには電気ヒューズ素子211は切断済みであると判定することができる。読み出し電圧V2は、電気ヒューズ素子211の抵抗値に対応する電圧である。基準電圧V3は、閾値抵抗値303に対応する電圧である。電圧比較回路203は、読み出し電圧V2が基準電圧V3より低ければ電気ヒューズ素子211が未切断であると判定し、読み出し電圧V2が基準電圧V3より高ければ電気ヒューズ素子211が切断済みであると判定することができる。
【0006】
以上のように、未切断の電気ヒューズ素子211の抵抗値は閾値抵抗値303より小さく、切断済みの電気ヒューズ素子211の抵抗値は閾値抵抗値303より大きくする必要がある。そのため、電気ヒューズ素子211の抵抗値の試験を行う。電気ヒューズ素子211が未切断のときには、読み出し電圧V2が基準電圧V3より低ければ、試験合格である。また、電気ヒューズ素子211が切断済みのときには、読み出し電圧V2が基準電圧V3より高ければ、試験合格である。
【0007】
しかし、図3に示すように、電気ヒューズ素子211の抵抗値には様々な理由によるばらつきが生じる。領域304及び305は、試験に合格するが、閾値抵抗値303に近いため、電気ヒューズ素子211のデータを読み出す際に誤判定を生じる可能性がある。すなわち、十分な読み出しマージンが確保されていない。
【0008】
また、特開2006−310457号公報には、電気的書き込みの有無に依存する抵抗値の差異によりデータを記憶し、両端間に電圧が印加された時の抵抗値に基づいてデータが読み出される第1のヒューズ素子と、前記第1のヒューズ素子と同等の特性を有し、前記第1のヒューズ素子に対する読み出し条件を決定する読み出しトリム調整用の第2のヒューズ素子と、前記第1のヒューズ素子のデータを読み出す前に前記第2のヒューズ素子の両端間に一定電圧を印加して前記第2のヒューズ素子のデータを読み出し、その読み出し結果に基づいて前記第1のヒューズ素子に対する所望の読み出し条件を指定するトリム値を出力する読み出しトリム値自動調整回路と、前記第1のヒューズ素子のデータを読み出す際、前記第1のヒューズ素子の両端間に一定電圧を印加し、読み出しトリム値自動調整回路から供給されるトリム値に基づいてデータを読み出すヒューズデータ読み出し回路とを具備したことを特徴とする半導体集積回路が記載されている。
【0009】
また、特開2007−299926号公報には、ポリシリコンを材料として形成され、電流を流すことで不可逆的な抵抗変化を生じさせる複数のポリシリコンヒューズと、前記複数のヒューズのそれぞれに対応して設けられ、対応するヒューズに電流を流して抵抗変化を生じさせるか否かを切替制御する複数のプログラム用トランジスタと、前記ポリシリコンヒューズと同一の電気的特性を有する複数のダミーヒューズからなり、前記ポリシリコンヒューズの抵抗値の1/nの抵抗値を有するダミーヒューズ群と、それぞれが前記プログラム用トランジスタの1/nのコンダクタンスを持ち、ゲートおよびドレインが相互接続された少なくとも一つのダミートランジスタからなるダミートランジスタ回路と、前記プログラム用トランジスタと前記ダミートランジスタとを含んで構成され、前記ダミーヒューズ群に流れる電流のn倍の電流を前記ポリシリコンヒューズに流すカレントミラー回路と、を備えることを特徴とする抵抗変化型ヒューズ回路が記載されている。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2006−310457号公報
【特許文献2】特開2007−299926号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
本発明の目的は、十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することである。
【課題を解決するための手段】
【0012】
本発明のヒューズ素子読み出し回路は、切断済みと未切断とで抵抗値が異なる第1のヒューズ素子と、通常モードと試験モードとで異なる抵抗値を有する第1の抵抗回路と、前記第1のヒューズ素子の抵抗値及び前記第1の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路とを有することを特徴とする。
【発明の効果】
【0013】
試験モードの条件を通常モードの条件より厳しくすることにより、十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができる。
【図面の簡単な説明】
【0014】
【図1】本発明の第1の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図2】ヒューズ素子読み出し回路の構成例を示す図である。
【図3】電気ヒューズ素子の抵抗値と頻度を示す図である。
【図4】電気ヒューズ素子の抵抗値と頻度を示す図である。
【図5】本発明の第2の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図6】本発明の第3の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図7】本発明の第4の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図8】論理回路の動作を示す図である。
【図9】制御ノードの制御電圧を示す図である。
【図10】本発明の第5の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。
【図11】インバータの動作を示す図である。
【発明を実施するための形態】
【0015】
(第1の実施形態)
図1は本発明の第1の実施形態によるヒューズ素子読み出し回路の構成例を示す図であり、図4は電気ヒューズ素子の抵抗値と頻度を示す図である。ヒューズ素子読み出し回路は、読み出し電圧出力回路101、選択回路102、電圧比較回路103、基準電圧出力回路104及びラッチ回路105を有する。
【0016】
読み出し電圧出力回路101は、電界効果トランジスタ111〜114及び第1の電気ヒューズ素子115を有する。以下、電界効果トランジスタを単にトランジスタという。pチャネルトランジスタ111は、ソースが電源電圧ノードに接続され、ゲートが基準電位ノード(グランド電位ノード)に接続され、ドレインが出力ノードに接続される。nチャネルトランジスタ112は、ドレインが出力ノードに接続され、ゲートが制御ノードSENに接続される。nチャネルトランジスタ113は、ドレインがトランジスタ112のソースに接続され、ゲートが電源電圧ノードに接続される。nチャネルトランジスタ114は、ゲートが制御ノードSENに接続され、ソースが基準電位ノードに接続される。電気ヒューズ素子115は、トランジスタ113のソース及びトランジスタ114のドレイン間に接続される。読み出し電圧V1は、トランジスタ111及び112のドレインの相互接続点である出力ノードから出力される。
【0017】
電気ヒューズ素子115は、切断済みと未切断とで抵抗値が異なり、未切断では抵抗値が小さく(例えば100Ω)、切断済みでは抵抗値が大きい(例えば1000Ω)。図4において、頻度分布401は未切断の電気ヒューズ素子115の抵抗値頻度を示し、頻度分布402は切断済みの電気ヒューズ素子115の抵抗値頻度を示す。
【0018】
読み出し時には制御ノードSENがハイレベルになり、読み出し電圧出力回路101は、電気ヒューズ素子115の抵抗値に応じた読み出し電圧V1を出力する。読み出し電圧V1は、電気ヒューズ素子115が未切断のときには低くなり、電気ヒューズ素子115が切断済みのときには高くなる。
【0019】
基準電圧出力回路104には、通常モード信号C1、未切断ヒューズ素子試験モード信号C2及び切断済みヒューズ素子試験モード信号C3が入力される。通常モード信号C1、未切断ヒューズ素子試験モード信号C2及び切断済みヒューズ素子試験モード信号C3は、いずれか1個がハイレベルになり、他の2個がローレベルになる。通常モード信号C1は、通常使用を行うための通常モードを示す信号である。未切断ヒューズ素子試験モード信号C2は、未切断の電気ヒューズ素子115の抵抗値を試験するための未切断ヒューズ素子試験モードを示す信号である。切断済みヒューズ素子試験モード信号C3は、切断済みの電気ヒューズ素子115の抵抗値を試験するための切断済みヒューズ素子試験モードを示す信号である。
【0020】
基準電圧出力回路104は、第1の基準電圧出力回路106、第2の基準電圧出力回路107、第3の基準電圧出力回路108及びpチャネルトランジスタ143を有し、通常モード(信号C1)、未切断ヒューズ素子試験モード(信号C2)及び切断済みヒューズ素子試験モード(信号C3)に応じて異なる基準電圧V3を出力する。pチャネルトランジスタ143は、ソースが電源電圧ノードに接続され、ゲートが基準電位ノードに接続され、ドレインがnチャネルトランジスタ124のゲートに接続される。基準電圧V3は、トランジスタ143のドレインの電圧である。
【0021】
第1の基準電圧出力回路106は、通常モードの基準電圧V3を出力するための回路であり、通常モード信号C1を入力する。第2の基準電圧出力回路107は、未切断ヒューズ素子試験モードの基準電圧V3を出力するための回路であり、未切断ヒューズ素子試験モード信号C2を入力する。第3の基準電圧出力回路108は、切断済みヒューズ素子試験モードの基準電圧V3を出力するための回路であり、切断済みヒューズ素子試験モード信号C3を入力する。
【0022】
第1の基準電圧出力回路106は、トランジスタ131,134,140及び第2の電気ヒューズ素子の直列接続回路137を有する。nチャネルトランジスタ131は、ドレインがトランジスタ143のドレインに接続され、ゲートが通常モード信号C1のノードに接続される。nチャネルトランジスタ134は、ドレインがトランジスタ131のソースに接続され、ゲートが電源電圧ノードに接続される。nチャネルトランジスタ140は、ゲートが通常モード信号C1のノードに接続され、ソースが基準電位ノードに接続される。第2の電気ヒューズ素子の直列接続回路137は、トランジスタ134のソース及びトランジスタ140のドレイン間に接続され、例えば未切断の10個の第2の電気ヒューズ素子が直列に接続される。
【0023】
第2の基準電圧出力回路107は、トランジスタ132,135,141及び第3の電気ヒューズ素子の直列接続回路138を有する。nチャネルトランジスタ132は、ドレインがトランジスタ143のドレインに接続され、ゲートが未切断ヒューズ素子試験モード信号C2のノードに接続される。nチャネルトランジスタ135は、ドレインがトランジスタ132のソースに接続され、ゲートが電源電圧ノードに接続される。nチャネルトランジスタ141は、ゲートが未切断ヒューズ素子試験モード信号C2のノードに接続され、ソースが基準電位ノードに接続される。第3の電気ヒューズ素子の直列接続回路138は、トランジスタ135のソース及びトランジスタ141のドレイン間に接続され、例えば未切断の5個の第3の電気ヒューズ素子が直列に接続される。
【0024】
第3の基準電圧出力回路108は、トランジスタ133,136,142及び第4の電気ヒューズ素子の直列接続回路139を有する。nチャネルトランジスタ133は、ドレインがトランジスタ143のドレインに接続され、ゲートが切断済みヒューズ素子試験モード信号C3のノードに接続される。nチャネルトランジスタ136は、ドレインがトランジスタ133のソースに接続され、ゲートが電源電圧ノードに接続される。nチャネルトランジスタ142は、ゲートが切断済みヒューズ素子試験モード信号C3のノードに接続され、ソースが基準電位ノードに接続される。第4の電気ヒューズ素子の直列接続回路139は、トランジスタ136のソース及びトランジスタ142のドレイン間に接続され、例えば未切断の20個の第4の電気ヒューズ素子が直列に接続される。
【0025】
直列接続回路137〜139内の電気ヒューズ素子は、電気ヒューズ素子115と同じ特性を有する。
【0026】
第2の電気ヒューズ素子の直列接続回路137の直列接続数は、第3の電気ヒューズ素子の直列接続回路138の直列接続数より多く、第4の電気ヒューズ素子の直列接続回路139の直列接続数より少ない。すなわち、第2の電気ヒューズ素子の直列接続回路137の抵抗値は、第3の電気ヒューズ素子の直列接続回路138の抵抗値より大きく、第4の電気ヒューズ素子の直列接続回路139の抵抗値より小さい。
【0027】
通常モード信号C1がハイレベルになると、トランジスタ131及び140がオンし、トランジスタ132,141,133,142がオフする。すると、基準電圧V3は、第2の電気ヒューズ素子の直列接続回路137の抵抗値に応じた電圧になる。
【0028】
また、未切断ヒューズ素子試験モード信号C2がハイレベルになると、トランジスタ132及び141がオンし、トランジスタ131,140,133,142がオフする。すると、基準電圧V3は、第3の電気ヒューズ素子の直列接続回路138の抵抗値に応じた電圧になる。
【0029】
また、切断済みヒューズ素子試験モード信号C3がハイレベルになると、トランジスタ133及び142がオンし、トランジスタ131,140,132,141がオフする。すると、基準電圧V3は、第4の電気ヒューズ素子の直列接続回路139の抵抗値に応じた電圧になる。
【0030】
すなわち、通常モード(信号C1)の基準電圧V3は、未切断ヒューズ素子試験モード(信号C2)の基準電圧V3より高く、切断済みヒューズ素子試験モード(信号C3)の基準電圧V3より低い。
【0031】
選択回路102は、複数の読み出し電圧出力回路101の読み出し電圧V1のうちの1つを選択し、読み出し電圧V2を出力する。
【0032】
電圧比較回路103は、トランジスタ121〜125を有し、読み出し電圧V2と基準電圧V3とを比較し、比較結果を示す電圧V4を出力する。pチャネルトランジスタ121は、ソースが電源電圧ノードに接続され、ゲートが自己のドレインに接続される。pチャネルトランジスタ122は、ソースが電源電圧ノードに接続され、ゲートがトランジスタ121のゲートに接続される。nチャネルトランジスタ123は、ドレインがトランジスタ121のドレインに接続され、ゲートが読み出し電圧V2のノードに接続される。nチャネルトランジスタ124は、ドレインがトランジスタ122のドレインに接続され、ゲートがトランジスタ143のドレインに接続される。nチャネルトランジスタ125は、ドレインがトランジスタ123及び124のソースに接続され、ゲートが電圧比較制御信号CMPのノードに接続され、ソースが基準電位ノードに接続される。電圧V4は、トランジスタ122及び124のドレインの相互接続点の電圧である。電圧比較制御信号CMPがハイレベルのときに電圧比較が行われる。読み出し電圧V2が基準電圧V3より高いときには、電圧V4はハイレベルになる。逆に、読み出し電圧V2が基準電圧V3より低いときには、電圧V4はローレベルになる。ラッチ回路105は、電圧V4をラッチし、電圧OUTを出力する。
【0033】
まず、通常モード信号C1がハイレベルのときの動作を説明する。電気ヒューズ素子115は、未切断又は切断済みに応じてデータを記憶することができる。電気ヒューズ素子115の抵抗値が閾値抵抗値403(図4)より小さいときには電気ヒューズ素子115は未切断であると判定し、電気ヒューズ素子115の抵抗値が閾値抵抗値403より大きいときには電気ヒューズ素子115は切断済みであると判定することができる。読み出し電圧V2は、電気ヒューズ素子115の抵抗値に対応する電圧である。基準電圧V3は、閾値抵抗値403に対応する電圧である。電圧比較回路103は、読み出し電圧V2が基準電圧V3より低ければ電気ヒューズ素子115が未切断であると判定し、読み出し電圧V2が基準電圧V3より高ければ電気ヒューズ素子115が切断済みであると判定することができる。これにより、電気ヒューズ素子115のデータを読み出すことができる。
【0034】
以上のように、未切断の電気ヒューズ素子115の抵抗値は閾値抵抗値403より小さく、切断済みの電気ヒューズ素子115の抵抗値は閾値抵抗値403より大きくする必要がある。そのため、電気ヒューズ素子115の抵抗値の試験を行う。電気ヒューズ素子115は、書き込み回路により、データに応じて電流が流され、切断又は未切断の処理が行われる。複数の読み出し電圧出力回路101内の各電気ヒューズ素子115は、試験時には、切断又は未切断のいずれかが分かっている。未切断の電気ヒューズ素子115の試験を行うときには、未切断ヒューズ素子試験モード信号C2をハイレベルにする。また、切断済みの電気ヒューズ素子115の試験を行うときには、切断済みヒューズ素子試験モード信号C3をハイレベルにする。
【0035】
次に、未切断ヒューズ素子試験モード信号C2がハイレベルのときの動作を説明する。読み出し電圧V2は、未切断の電気ヒューズ素子115の抵抗値(分布401)に対応する電圧である。基準電圧V3は、閾値抵抗値404に対応する電圧である。電圧比較回路103は、読み出し電圧V2が基準電圧V3より低ければ試験合格と判定し、読み出し電圧V2が基準電圧V3より高ければ試験不合格と判定することができる。これにより、未切断の電気ヒューズ素子115が閾値抵抗値403及び404の間の抵抗値406を有するときには、その電気ヒューズ素子115を試験不合格にすることができるので、十分な読み出しマージンを確保することができる。
【0036】
次に、切断済みヒューズ素子試験モード信号C3がハイレベルのときの動作を説明する。読み出し電圧V2は、切断済みの電気ヒューズ素子115の抵抗値(分布402)に対応する電圧である。基準電圧V3は、閾値抵抗値405に対応する電圧である。電圧比較回路103は、読み出し電圧V2が基準電圧V3より高ければ試験合格と判定し、読み出し電圧V2が基準電圧V3より低ければ試験不合格と判定することができる。これにより、切断済みの電気ヒューズ素子115が閾値抵抗値403及び405の間の抵抗値407を有するときには、その電気ヒューズ素子115を試験不合格にすることができるので、十分な読み出しマージンを確保することができる。
【0037】
本実施形態によれば、通常モード、未切断ヒューズ素子試験モード及び切断済みヒューズ素子試験モードで異なる基準電圧V3を使用することにより、十分な読み出しマージンを確保し、電気ヒューズ素子115のデータ読み出しの際に誤判定を防止することができる。
【0038】
(第2の実施形態)
図5は、本発明の第2の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。本実施形態(図5)は、第1の実施形態(図1)に対して、直列接続回路137〜139の代わりに並列接続回路537〜539を設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0039】
第2の電気ヒューズ素子の並列接続回路537は、トランジスタ134のソース及びトランジスタ140のドレイン間に接続され、例えば切断済みの10個の第2の電気ヒューズ素子が並列に接続される。
【0040】
第3の電気ヒューズ素子の並列接続回路538は、トランジスタ135のソース及びトランジスタ141のドレイン間に接続され、例えば切断済みの20個の第3の電気ヒューズ素子が並列に接続される。
【0041】
第4の電気ヒューズ素子の並列接続回路539は、トランジスタ136のソース及びトランジスタ142のドレイン間に接続され、例えば切断済みの5個の第4の電気ヒューズ素子が並列に接続される。
【0042】
基準電圧出力回路104は、通常モード信号C1がハイレベルのときには、第2のヒューズ素子の並列続回路537の抵抗値に応じた基準電圧V3を出力する。また、基準電圧出力回路104は、未切断ヒューズ素子試験モード信号C2がハイレベルのときには、第3のヒューズ素子の並列続回路538の抵抗値に応じた基準電圧V3を出力する。また、基準電圧出力回路104は、切断済みヒューズ素子試験モード信号C3がハイレベルのときには、第4のヒューズ素子の並列続回路539の抵抗値に応じた基準電圧V3を出力する。
【0043】
第2のヒューズ素子の並列接続回路537の並列接続数は、第3のヒューズ素子の並列接続回路538の並列接続数より少なく、第4のヒューズ素子の並列接続回路539の並列接続数より多い。すなわち、第2の電気ヒューズ素子の並列接続回路537の抵抗値は、第3の電気ヒューズ素子の並列接続回路538の抵抗値より大きく、第4の電気ヒューズ素子の並列接続回路539の抵抗値より小さい。すなわち、通常モード(信号C1)の基準電圧V3は、未切断ヒューズ素子試験モード(信号C2)の基準電圧V3より高く、切断済みヒューズ素子試験モード(信号C3)の基準電圧V3より低い。
【0044】
第1の実施形態では、直列接続回路137〜139内の電気ヒューズ素子の直列接続数を変えることにより、直列接続回路137〜139の抵抗値を変化させ、モードに応じて基準電圧V3を異ならせた。本実施形態では、並列接続回路537〜539内の電気ヒューズ素子の並列接続数を変えることにより、並列接続回路537〜539の抵抗値を変化させ、モードに応じて基準電圧V3を異ならせる。
【0045】
(第3の実施形態)
図6は、本発明の第3の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。本実施形態(図6)は、第1の実施形態(図1)に対して、直列接続回路139の代わりに並列接続回路539を設けたものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
【0046】
第4の電気ヒューズ素子の並列接続回路539は、第2の実施形態(図5)と同様に、トランジスタ136のソース及びトランジスタ142のドレイン間に接続され、例えば切断済みの5個の第4の電気ヒューズ素子が並列に接続される。基準電圧出力回路104は、切断済みヒューズ素子試験モード信号C3がハイレベルのときには、第4のヒューズ素子の並列続回路539の抵抗値に応じた基準電圧V3を出力する。
【0047】
第2の電気ヒューズ素子の直列接続回路137の抵抗値は、第3の電気ヒューズ素子の直列接続回路138の抵抗値より大きく、第4の電気ヒューズ素子の並列接続回路539の抵抗値より小さい。すなわち、通常モード(信号C1)の基準電圧V3は、未切断ヒューズ素子試験モード(信号C2)の基準電圧V3より高く、切断済みヒューズ素子試験モード(信号C3)の基準電圧V3より低い。
【0048】
本実施形態では、基準電圧出力回路104は、電気ヒューズ素子の直列接続回路137,138と電気ヒューズ素子の並列接続回路539とを有し、回路137,138,539の抵抗値を異ならせ、モードに応じて基準電圧V3を異ならせる。
【0049】
(第4の実施形態)
図7は、本発明の第4の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。ヒューズ素子読み出し回路は、読み出し電圧出力回路101及び論理回路720を有する。
【0050】
読み出し電圧出力回路101は、図1の読み出し回路101に対して、トランジスタ711及び712を追加したものである。pチャネルトランジスタ711は、ソースが電源電圧ノードに接続され、ゲートが第1の制御ノードCTL1に接続され、ドレインがトランジスタ111のドレインに接続される。並列接続回路701は、トランジスタ111及び711の並列接続回路である。nチャネルトランジスタ712は、ドレインがトランジスタ113のドレインに接続され、ゲートが第2の制御ノードCTL2に接続され、ソースがトランジスタ113のソースに接続される。並列接続回路702は、トランジスタ113及び712の並列接続回路である。
【0051】
図7では、図1の選択回路102を省略しているが、図1と同様に、読み出し回路101を複数設け、選択回路102を設けることができる。
【0052】
図8は、論理回路720の動作を示す図である。特性801は、論理回路720の入力電圧V1及び出力電圧V4の関係を示す。電圧802は、入力電圧V1を示す。論理回路720は、インバータ721を有し、図1の電圧比較回路103に対応する。インバータ721は、特性801に従い、読み出し電圧V1が閾値電圧より高ければローレベルの電圧V4を出力し、読み出し電圧V1が閾値電圧より低ければハイレベルの電圧V4を出力する。
【0053】
図9は、制御ノードSEN、CTL1,CTL2の制御電圧を示す図である。本実施形態は、第1の実施形態と同様に、通常モード、未切断ヒューズ素子試験モード及び切断済みヒューズ素子試験モードを有する。
【0054】
電圧901は、通常モードにおける未切断の電気ヒューズ素子115の読み出し電圧V1である。制御ノードSENは、第1の実施形態と同様にハイレベルになる。第1の制御ノードCTL1はハイレベル、第2の制御ノードCTL2はローレベルになる。トランジスタ711はオフし、トランジスタ712はオフする。並列接続回路701の並列接続数が少なくなり、並列接続回路701の抵抗値が大きくなり、読み出し電圧V1が下降する。また、並列接続回路702の並列接続数が少なくなり、並列接続回路702の抵抗値が大きくなり、読み出し電圧V1が上昇する。また、未切断の電気ヒューズ素子115は抵抗値が小さい。その結果、読み出し電圧V1は低い電圧901になる。電圧901は、図8の電圧803に対応する。論理回路720は、特性801に従い、電圧V1に応じた電圧V4を出力する。電圧V4がハイレベルであれば、電気ヒューズ素子115が未切断のデータを記憶していることを示す。
【0055】
電圧902は、未切断ヒューズ素子試験モードにおける未切断の電気ヒューズ素子115の読み出し電圧V1である。制御ノードSENは、第1の実施形態と同様にハイレベルになる。第1の制御ノードCTL1はローレベル、第2の制御ノードCTL2はローレベルになる。トランジスタ711はオンし、トランジスタ712はオフする。並列接続回路701の並列接続数が多くなり、並列接続回路701の抵抗値が小さくなり、読み出し電圧V1が上昇する。また、並列接続回路702の並列接続数が少なくなり、並列接続回路702の抵抗値が大きくなり、読み出し電圧V1が上昇する。また、未切断の電気ヒューズ素子115は抵抗値が小さい。その結果、読み出し電圧V1は電圧902になる。電圧902は、電圧901より少し高く、図8の電圧804に対応する。論理回路720は、特性801に従い、電圧V1に応じた電圧V4を出力する。電圧V4がハイレベルであれば試験合格であり、電圧V4がローレベルであれば試験不合格である。
【0056】
電圧903は、通常モードにおける切断済みの電気ヒューズ素子115の読み出し電圧V1である。制御ノードSENは、第1の実施形態と同様にハイレベルになる。第1の制御ノードCTL1はハイレベル、第2の制御ノードCTL2はローレベルになる。トランジスタ711はオフし、トランジスタ712はオフする。並列接続回路701の並列接続数が少なくなり、並列接続回路701の抵抗値が大きくなり、読み出し電圧V1が下降する。また、並列接続回路702の並列接続数が少なくなり、並列接続回路702の抵抗値が大きくなり、読み出し電圧V1が上昇する。また、切断済みの電気ヒューズ素子115は抵抗値が大きい。その結果、読み出し電圧V1は高い電圧903になる。電圧903は、図8の電圧806に対応する。論理回路720は、特性801に従い、電圧V1に応じた電圧V4を出力する。電圧V4がローレベルであれば、電気ヒューズ素子115が切断済みのデータを記憶していることを示す。
【0057】
電圧904は、切断済みヒューズ素子試験モードにおける切断済みの電気ヒューズ素子115の読み出し電圧V1である。制御ノードSENは、第1の実施形態と同様にハイレベルになる。第1の制御ノードCTL1はハイレベル、第2の制御ノードCTL2はハイレベルになる。トランジスタ711はオフし、トランジスタ712はオンする。並列接続回路701の並列接続数が少なくなり、並列接続回路701の抵抗値が大きくなり、読み出し電圧V1が下降する。また、並列接続回路702の並列接続数が多くなり、並列接続回路702の抵抗値が小さくなり、読み出し電圧V1が下降する。また、切断済みの電気ヒューズ素子115は抵抗値が大きい。その結果、読み出し電圧V1は電圧904になる。電圧904は、電圧903より少し低く、電圧902より高く、図8の電圧805に対応する。論理回路720は、特性801に従い、電圧V1に応じた電圧V4を出力する。電圧V4がローレベルであれば試験合格であり、電圧V4がハイレベルであれば試験不合格である。
【0058】
未切断の電気ヒューズ素子115の読み出し電圧V1は、試験モード時には電圧804となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧803となり、十分な読み出しマージンを確保することができる。
【0059】
同様に、切断済みの電気ヒューズ素子115の場合、試験モード時には電圧805となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧806となり、十分な読み出しマージンを確保することができる。
【0060】
以上のように、電気ヒューズ素子115は、切断済みと未切断とで抵抗値が異なる。並列接続回路701及び702は、第1の抵抗回路を構成し、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有し、並列に接続されるトランジスタのオン数を制御することにより抵抗値を異ならせる。
【0061】
並列接続回路701は第2の抵抗回路であり、並列接続回路702は第3の抵抗回路である。並列接続回路701の抵抗値は、通常モード及び切断済みヒューズ素子試験モードよりも未切断ヒューズ素子試験モードの方が小さい。並列接続回路702の抵抗値は、通常モード及び未切断ヒューズ素子試験モードよりも切断済みヒューズ素子試験モードの方が小さい。
【0062】
並列接続回路701内のトランジスタのオン数は、通常モード及び切断済みヒューズ素子試験モードよりも未切断ヒューズ素子試験モードの方が多い。並列接続回路702内のトランジスタのオン数は、通常モード及び未切断ヒューズ素子試験モードよりも切断済みヒューズ素子試験モードの方が多い。
【0063】
読み出し電圧出力回路101は、電気ヒューズ素子115の抵抗値、並列接続回路701及び702の抵抗値に応じた読み出し電圧V1を出力する。論理回路720は、読み出し電圧出力回路101により出力される読み出し電圧V1に応じた論理レベルの電圧V4を出力する。
【0064】
(第5の実施形態)
図10は、本発明の第5の実施形態によるヒューズ素子読み出し回路の構成例を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。ヒューズ素子読み出し回路は、読み出し電圧出力回路101、インバータ(論理回路)721及び制御回路1001を有する。インバータ721は、第4の実施形態(図7)のインバータ721と同じであり、その説明も第4の実施形態と同じである。
【0065】
制御回路1001は、インバータ1011及びトランジスタ1012〜1015を有する。インバータ1011は、モードノードMDの信号を論理反転して出力する。nチャネルトランジスタ1012は、ドレインが第3の制御ノードCTL3に接続され、ゲートがインバータ1011の出力端子に接続され、ソースがトランジスタ111のゲートに接続される。nチャネルトランジスタ1013は、ソースが基準電位ノードに接続され、ゲートがモードノードMDに接続され、ドレインがトランジスタ111のゲートに接続される。pチャネルトランジスタ1014は、ソースが電源電圧ノードに接続され、ゲートがインバータ1011の出力端子に接続され、ドレインがトランジスタ113のゲートに接続される。pチャネルトランジスタ1015は、ソースが第4の制御ノードCTL4に接続され、ゲートがモードノードMDに接続され、ドレインがトランジスタ113のゲートに接続される。
【0066】
図11は、インバータ721の動作を示す図である。特性1101は、インバータ721の入力電圧V1及び出力電圧V4の関係を示す。電圧1102は、入力電圧V1を示す。インバータ721は、特性1101に従い、読み出し電圧V1が閾値電圧より高ければローレベルの電圧V4を出力し、読み出し電圧V1が閾値電圧より低ければハイレベルの電圧V4を出力する。
【0067】
まず、通常モードにおける未切断の電気ヒューズ素子115の読み出し方法を説明する。通常モードでは、モードノードMD及び制御ノードSENがハイレベルになる。すると、トランジスタ1013,1014,112,114がオンになり、トランジスタ1012,1015がオフになる。pチャネルトランジスタ111は、ゲートが基準電位(グランド電位)になるので、抵抗値が小さくなり、読み出し電圧V1が上昇する。nチャネルトランジスタ113は、ゲートが電源電圧になり、抵抗値が小さくなり、読み出し電圧V1が下降する。また、未切断の電気ヒューズ素子115は抵抗値が小さい。その結果、読み出し電圧V1は低い電圧901(図9)になる。電圧901は、図11の電圧1103に対応する。インバータ721は、特性1101に従い、電圧V1に応じた電圧V4を出力する。電圧V4がハイレベルであれば、電気ヒューズ素子115が未切断のデータを記憶していることを示す。
【0068】
次に、未切断ヒューズ素子試験モードにおける未切断の電気ヒューズ素子115の読み出し方法を説明する。未切断ヒューズ素子試験モードでは、モードノードMDがローレベル、制御ノードSENがハイレベル、第3の制御ノードCTL3が基準電位(グランド電位)、第4の制御ノードCTL4が電源電圧VDDより低い電圧(例えばVDD×0.7V)になる。電源電圧VDDが1Vの場合、第4の制御ノードCTL4は0.7Vになる。すると、トランジスタ1012,1015,112,114がオンになり、トランジスタ1013,1014がオフになる。pチャネルトランジスタ111は、ゲートが基準電位になるので、抵抗値が小さくなり、読み出し電圧V1が上昇する。nチャネルトランジスタ113は、ゲートが例えばVDD×0.7Vになり、抵抗値が大きくなり、読み出し電圧V1が上昇する。また、未切断の電気ヒューズ素子115は抵抗値が小さい。その結果、読み出し電圧V1は電圧902(図9)になる。電圧902は、電圧901より少し高く、図11の電圧1104に対応する。インバータ721は、特性1101に従い、電圧V1に応じた電圧V4を出力する。電圧V4がハイレベルであれば試験合格であり、電圧V4がローレベルであれば試験不合格である。
【0069】
次に、通常モードにおける切断済みの電気ヒューズ素子115の読み出し方法を説明する。通常モードでは、モードノードMD及び制御ノードSENがハイレベルになる。すると、トランジスタ1013,1014,112,114がオンになり、トランジスタ1012,1015がオフになる。pチャネルトランジスタ111は、ゲートが基準電位になるので、抵抗値が小さくなり、読み出し電圧V1が上昇する。nチャネルトランジスタ113は、ゲートが電源電圧になり、抵抗値が小さくなり、読み出し電圧V1が下降する。また、切断済みの電気ヒューズ素子115は抵抗値が大きい。その結果、読み出し電圧V1は高い電圧903(図9)になる。電圧903は、図11の電圧1106に対応する。インバータ721は、特性1101に従い、電圧V1に応じた電圧V4を出力する。電圧V4がローレベルであれば、電気ヒューズ素子115が切断済みのデータを記憶していることを示す。
【0070】
次に、切断済みヒューズ素子試験モードにおける切断済みの電気ヒューズ素子115の読み出し方法を説明する。切断済みヒューズ素子試験モードでは、モードノードMDがローレベル、制御ノードSENがハイレベル、第3の制御ノードCTL3が基準電位より高い電圧(例えばVDD×0.3V)、第4の制御ノードCTL4が電源電圧VDDになる。電源電圧VDDが1Vの場合、第3の制御ノードCTL3は0.3Vになる。すると、トランジスタ1012,1015,112,114がオンになり、トランジスタ1013,1014がオフになる。pチャネルトランジスタ111は、ゲートが例えばVDD×0.3Vになるので、抵抗値が大きくなり、読み出し電圧V1が下降する。nチャネルトランジスタ113は、ゲートが例えば電源電圧VDDになり、抵抗値が小さくなり、読み出し電圧V1が下降する。また、切断済みの電気ヒューズ素子115は抵抗値が大きい。その結果、読み出し電圧V1は電圧904(図9)になる。電圧904は、電圧903より少し低く、電圧902より高く、図11の電圧1105に対応する。インバータ721は、特性1101に従い、電圧V1に応じた電圧V4を出力する。電圧V4がローレベルであれば試験合格であり、電圧V4がハイレベルであれば試験不合格である。
【0071】
未切断の電気ヒューズ素子115の読み出し電圧V1は、試験モード時には電圧1104となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧1103となり、十分な読み出しマージンを確保することができる。
【0072】
同様に、切断済みの電気ヒューズ素子115の場合、試験モード時には電圧1105となり、試験最低条件の電圧で合格したものであっても、通常モード時には電圧1106となり、十分な読み出しマージンを確保することができる。
【0073】
以上のように、電気ヒューズ素子115は、切断済みと未切断とで抵抗値が異なる。トランジスタ111及び113は、第1の抵抗回路を構成し、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有し、トランジスタのゲート電圧を制御することにより抵抗値を異ならせる。
【0074】
pチャネルトランジスタ111は第2の抵抗回路であり、nチャネルトランジスタ113は第3の抵抗回路である。pチャネルトランジスタ111の抵抗値は、切断済みヒューズ素子試験モードよりも通常モード及び未切断ヒューズ素子試験モードの方が小さい。nチャネルトランジスタ113の抵抗値は、未切断ヒューズ素子試験モードよりも通常モード及び切断済みヒューズ素子試験モードの方が小さい。
【0075】
pチャネルトランジスタ111のゲート電圧は、切断済みヒューズ素子試験モードよりも通常モード及び未切断ヒューズ素子試験モードの方が高い。nチャネルトランジスタ113のゲート電圧は、未切断ヒューズ素子試験モードよりも通常モード及び切断済みヒューズ素子試験モードの方が高い。
【0076】
読み出し電圧出力回路101は、電気ヒューズ素子115の抵抗値、トランジスタ111及び113の抵抗値に応じた読み出し電圧V1を出力する。インバータ(論理回路)721は、読み出し電圧出力回路101により出力される読み出し電圧V1に応じた論理レベルの電圧V4を出力する。
【0077】
第1〜第5の実施形態のように、未切断ヒューズ素子試験モード及び切断済みヒューズ素子試験モードの条件を通常モードの条件より厳しくすることにより、十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができる。
【0078】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【0079】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【0080】
(付記1)
切断済みと未切断とで抵抗値が異なる第1のヒューズ素子と、
通常モードと試験モードとで異なる基準電圧を出力する基準電圧出力回路と、
前記第1のヒューズ素子の抵抗値に応じた読み出し電圧と前記基準電圧出力回路により出力される基準電圧とを比較する電圧比較回路と
を有することを特徴とするヒューズ素子読み出し回路。
(付記2)
前記基準電圧出力回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる基準電圧を出力することを特徴とする付記1記載のヒューズ素子読み出し回路。
(付記3)
前記基準電圧出力回路は、複数の第2のヒューズ素子の抵抗値に応じた電圧を出力することを特徴とする付記1又は2記載のヒューズ素子読み出し回路。
(付記4)
前記通常モードの基準電圧は、前記未切断ヒューズ素子試験モードの基準電圧より高く、前記切断済みヒューズ素子試験モードの基準電圧より低いことを特徴とする付記2記載のヒューズ素子読み出し回路。
(付記5)
前記基準電圧出力回路は、前記通常モードでは未切断の第2のヒューズ素子の直列接続回路の抵抗値に応じた基準電圧を出力し、前記未切断ヒューズ素子試験モードでは未切断の第3のヒューズ素子の直列接続回路の抵抗値に応じた基準電圧を出力し、前記切断済みヒューズ素子試験モードでは未切断の第4のヒューズ素子の直列接続回路の抵抗値に応じた基準電圧を出力し、
前記第2のヒューズ素子の直列接続回路の直列接続数は、前記第3のヒューズ素子の直列接続回路の直列接続数より多く、前記第4のヒューズ素子の直列接続回路の直列接続数より少ないことを特徴とする付記4記載のヒューズ素子読み出し回路。
(付記6)
前記基準電圧出力回路は、前記通常モードでは切断済みの第2のヒューズ素子の並列続回路の抵抗値に応じた基準電圧を出力し、前記未切断ヒューズ素子試験モードでは切断済みの第3のヒューズ素子の並列接続回路の抵抗値に応じた基準電圧を出力し、前記切断済みヒューズ素子試験モードでは切断済みの第4のヒューズ素子の並列接続回路の抵抗値に応じた基準電圧を出力し、
前記第2のヒューズ素子の並列接続回路の並列接続数は、前記第3のヒューズ素子の並列接続回路の並列接続数より少なく、前記第4のヒューズ素子の並列接続回路の並列接続数より多いことを特徴とする付記4記載のヒューズ素子読み出し回路。
(付記7)
前記基準電圧出力回路は、複数の未切断の第2のヒューズ素子と複数の切断済みの第3のヒューズ素子とを有することを特徴とする付記4記載のヒューズ素子読み出し回路。
(付記8)
切断済みと未切断とで抵抗値が異なる第1のヒューズ素子と、
通常モードと試験モードとで異なる抵抗値を有する第1の抵抗回路と、
前記第1のヒューズ素子の抵抗値及び前記第1の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路と
を有することを特徴とするヒューズ素子読み出し回路。
(付記9)
前記第1の抵抗回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有することを特徴とする付記8記載のヒューズ素子読み出し回路。
(付記10)
前記読み出し電圧出力回路は、前記読み出し電圧を出力する出力ノードを有し、
前記第1の抵抗回路は、電源電圧ノード及び前記出力ノード間に接続される第2の抵抗回路と、前記出力ノード及び前記第1のヒューズ素子間に接続される第3の抵抗回路とを有し、
前記第2の抵抗回路の抵抗値は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が小さく、
前記第3の抵抗回路の抵抗値は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が小さいことを特徴とする付記9記載のヒューズ素子読み出し回路。
(付記11)
前記第1の抵抗回路は、並列に接続される電界効果トランジスタのオン数を制御することにより前記抵抗値を異ならせることを特徴とする付記9記載のヒューズ素子読み出し回路。
(付記12)
前記第2の抵抗回路は、第1の電界効果トランジスタの並列接続回路を有し、
前記第3の抵抗回路は、第2の電界効果トランジスタの並列接続回路を有し、
前記第1の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が多く、
前記第2の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が多いことを特徴とする付記10記載のヒューズ素子読み出し回路。
(付記13)
前記第1の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記通常モード及び前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が多く、
前記第2の電界効果トランジスタの並列接続回路内の電界効果トランジスタのオン数は、前記通常モード及び前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が多いことを特徴とする付記12記載のヒューズ素子読み出し回路。
(付記14)
前記第1の抵抗回路は、電界効果トランジスタのゲート電圧を制御することにより前記抵抗値を異ならせることを特徴とする付記9記載のヒューズ素子読み出し回路。
(付記15)
前記第2の抵抗回路は、pチャネル電界効果トランジスタを有し、
前記第3の抵抗回路は、nチャネル電界効果トランジスタを有し、
前記pチャネル電界効果トランジスタのゲート電圧は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が高く、
前記nチャネル電界効果トランジスタのゲート電圧は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が高いことを特徴とする付記10記載のヒューズ素子読み出し回路。
(付記16)
前記pチャネル電界効果トランジスタのゲート電圧は、前記切断済みヒューズ素子試験モードよりも前記通常モード及び前記未切断ヒューズ素子試験モードの方が高く、
前記nチャネル電界効果トランジスタのゲート電圧は、前記未切断ヒューズ素子試験モードよりも前記通常モード及び前記切断済みヒューズ素子試験モードの方が高いことを特徴とする付記15記載のヒューズ素子読み出し回路。
(付記17)
さらに、前記読み出し電圧出力回路により出力される読み出し電圧に応じた論理レベルを出力する論理回路を有することを特徴とする付記8〜16のいずれか1項に記載のヒューズ素子読み出し回路。
【符号の説明】
【0081】
101 読み出し電圧出力回路
102 選択回路
103 電圧比較回路
104 基準電圧出力回路
105 ラッチ回路
【特許請求の範囲】
【請求項1】
切断済みと未切断とで抵抗値が異なる第1のヒューズ素子と、
通常モードと試験モードとで異なる抵抗値を有する第1の抵抗回路と、
前記第1のヒューズ素子の抵抗値及び前記第1の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路と
を有することを特徴とするヒューズ素子読み出し回路。
【請求項2】
前記第1の抵抗回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有することを特徴とする請求項1記載のヒューズ素子読み出し回路。
【請求項3】
前記読み出し電圧出力回路は、前記読み出し電圧を出力する出力ノードを有し、
前記第1の抵抗回路は、電源電圧ノード及び前記出力ノード間に接続される第2の抵抗回路と、前記出力ノード及び前記第1のヒューズ素子間に接続される第3の抵抗回路とを有し、
前記第2の抵抗回路の抵抗値は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が小さく、
前記第3の抵抗回路の抵抗値は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が小さいことを特徴とする請求項2記載のヒューズ素子読み出し回路。
【請求項4】
前記第1の抵抗回路は、並列に接続される電界効果トランジスタのオン数を制御することにより前記抵抗値を異ならせることを特徴とする請求項2記載のヒューズ素子読み出し回路。
【請求項5】
前記第1の抵抗回路は、電界効果トランジスタのゲート電圧を制御することにより前記抵抗値を異ならせることを特徴とする請求項2記載のヒューズ素子読み出し回路。
【請求項6】
さらに、前記読み出し電圧出力回路により出力される読み出し電圧に応じた論理レベルを出力する論理回路を有することを特徴とする請求項1〜5のいずれか1項に記載のヒューズ素子読み出し回路。
【請求項1】
切断済みと未切断とで抵抗値が異なる第1のヒューズ素子と、
通常モードと試験モードとで異なる抵抗値を有する第1の抵抗回路と、
前記第1のヒューズ素子の抵抗値及び前記第1の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路と
を有することを特徴とするヒューズ素子読み出し回路。
【請求項2】
前記第1の抵抗回路は、通常モードと未切断ヒューズ素子試験モードと切断済みヒューズ素子試験モードとで異なる抵抗値を有することを特徴とする請求項1記載のヒューズ素子読み出し回路。
【請求項3】
前記読み出し電圧出力回路は、前記読み出し電圧を出力する出力ノードを有し、
前記第1の抵抗回路は、電源電圧ノード及び前記出力ノード間に接続される第2の抵抗回路と、前記出力ノード及び前記第1のヒューズ素子間に接続される第3の抵抗回路とを有し、
前記第2の抵抗回路の抵抗値は、前記切断済みヒューズ素子試験モードよりも前記未切断ヒューズ素子試験モードの方が小さく、
前記第3の抵抗回路の抵抗値は、前記未切断ヒューズ素子試験モードよりも前記切断済みヒューズ素子試験モードの方が小さいことを特徴とする請求項2記載のヒューズ素子読み出し回路。
【請求項4】
前記第1の抵抗回路は、並列に接続される電界効果トランジスタのオン数を制御することにより前記抵抗値を異ならせることを特徴とする請求項2記載のヒューズ素子読み出し回路。
【請求項5】
前記第1の抵抗回路は、電界効果トランジスタのゲート電圧を制御することにより前記抵抗値を異ならせることを特徴とする請求項2記載のヒューズ素子読み出し回路。
【請求項6】
さらに、前記読み出し電圧出力回路により出力される読み出し電圧に応じた論理レベルを出力する論理回路を有することを特徴とする請求項1〜5のいずれか1項に記載のヒューズ素子読み出し回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2013−101744(P2013−101744A)
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願番号】特願2012−284365(P2012−284365)
【出願日】平成24年12月27日(2012.12.27)
【分割の表示】特願2008−184315(P2008−184315)の分割
【原出願日】平成20年7月15日(2008.7.15)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願日】平成24年12月27日(2012.12.27)
【分割の表示】特願2008−184315(P2008−184315)の分割
【原出願日】平成20年7月15日(2008.7.15)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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