【課題】ヒューズ素子の仮想切断を可能にすると共に、高電圧又は大電流によるヒューズ溶断の際に、周辺回路を破損する確率も低減できる信頼性の高いトリミング回路を提供する。
【解決手段】ヒューズトリミングを行うための回路であって、トリミングヒューズと、
前記トリミングヒューズに接続されるトリミング用のパッド端子と、仮想切断時に制御信号を入力するテスト端子と、入力端子の一方が前記テスト端子に接続され他方が前記トリミングヒューズに接続され、入力された制御信号に応じた制御信号を出力する制御回路と、を有し、前記トリミングヒューズの切断により、前記制御回路の他方の入力端子がＧＮＤレベルへプルダウンする手段を備えたことを特徴とする。 （もっと読む）

【課題】修正前の特性値がその特性値の出現頻度分布における平均値±２×(標準偏差)の範囲に入る製造品に対するヒューズ溶断本数を少なくする。
【解決手段】素子アレイ１４には抵抗アレイを設け、特性値の分布の平均値を素子アレイ１４で得られる合成抵抗値の中央値に対応付け、トリミング情報生成回路１２における上記中央値より大きい合成抵抗値に対応するトリミング情報の配列を、１０進数で「１５」〜「８」の降順に、上記中央値以下の合成抵抗値に対応するトリミング情報の配列を、１０進数で「０」〜「７」の昇順に設定する。変換回路１３は、トリミング情報生成回路１２からのトリミング情報を変換して、素子アレイ１４の抵抗アレイから各合成抵抗値を得るためにオフする抵抗を選択する素子選択情報を生成する。こうして、上記分布における「平均値±２σ」の範囲内に対応付けられトリミング情報を生成する場合のヒューズ溶断数を大幅に削減する。 （もっと読む）

【課題】半導体集積回路に含まれる終端抵抗の抵抗値を４端子法によって測定をするためには、必要となる端子が増加し、半導体集積回路のチップサイズが増加するという問題がある。そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【解決手段】半導体集積回路は、第１乃至第４のパッドと、第２のパッドと第４のパッドの間に接続される第１の抵抗と、第３のパッドと第４のパッドの間に接続される第２の抵抗と、第１のパッドと第２のパッドの間に接続される第１のスイッチと、第１のパッド及び第３のパッドを４端子法における電圧測定端子として、第２のパッド及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、第１のスイッチをオンする制御回路と、を備える。 （もっと読む）

【課題】十分な読み出しマージンを確保し、ヒューズ素子のデータ読み出しの際に誤判定を防止することができるヒューズ素子読み出し回路を提供することを課題とする。
【解決手段】切断済みと未切断とで抵抗値が異なる第１のヒューズ素子（１１５）と、通常モードと試験モードとで異なる抵抗値を有する第１の抵抗回路（７０１，７０２）と、前記第１のヒューズ素子の抵抗値及び前記第１の抵抗回路の抵抗値に応じた読み出し電圧を出力する読み出し電圧出力回路（１０１）とを有することを特徴とするヒューズ素子読み出し回路が提供される。 （もっと読む）

【課題】ヒューズ素子の列数増に伴うトリミング時間の伸長を抑制する。
【解決手段】ｘ方向に延伸する接地配線Ｇと、接地配線のｙ方向の一方側に設けられたヒューズ素子領域Ａにｘ方向に沿って３列に並べて配置され、かつそれぞれの一端が接地配線Ｇに共通に接続される複数のヒューズ素子と、ヒューズ素子領域Ａを挟んで接地配線Ｇの反対側に設けられ、ヒューズ素子領域Ａに配置された複数のヒューズ素子それぞれの他端と接続される救済回路とを備え、上記複数のヒューズ素子は、それぞれ1つの欠陥選択線を示すアドレス情報を記憶する複数のヒューズ素子グループに所定個ずつグループ化され、同一のヒューズ素子グループに属する所定個のヒューズ素子は、同一列に配置されることを特徴とする （もっと読む）

【課題】パッドが設けられた面の向きを変えても、パッドを基板に接続するボンディングワイヤが交差しない半導体装置を提供する。
【解決手段】複数のパッドを含む第１のパッド群と、第１のパッド群に平行に一列に配置された複数のパッドを含む第２のパッド群と、第１のパッド群を基準にして第２のパッド群とは反対側に設けられた複数のバッファ回路を含む第１のバッファ回路群と、第２のパッド群を基準にして第１のパッド群とは反対側に設けられた複数のバッファ回路を含む第２のバッファ回路群と、第１のパッド群の複数のパッドのそれぞれを第２のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第１の配線と、第２のパッド群の複数のパッドのそれぞれを第１のバッファ回路群の複数のバッファ回路のそれぞれに対応して接続する複数の第２の配線と、を有する。 （もっと読む）

【課題】ＬＳＩ素子の性能劣化及びヒューズ素子の欠陥の増加を抑制できる半導体記憶素子及び半導体記憶装置を提供する。
【解決手段】半導体記憶素子１００は、第１ヒューズ線１１１と、第１ヒューズ線１１１と並列接続された第２ヒューズ線１１２とを有し、切断されているか否かによって２値のデータを保持するヒューズ素子１１０と、一端がワード線１３０に接続されており、ヒューズ素子１１０に電流を流すか否かを選択する選択素子１２０と、を備える。 （もっと読む）

【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】抵抗体とヒューズ素子が並列に接続された半導体装置において、ヒューズ素子切断時に抵抗体への損傷がなく、抵抗体とヒューズ素子とを積層すること。
【解決手段】半導体基板上に第１の絶縁膜を介して形成された抵抗体を設け、抵抗体の上に第２の絶縁膜を介して形成された遮光層を設け、遮光層の上に第３の絶縁膜を介して形成されたヒューズ素子のヒューズ部を有し、抵抗体と遮光層とヒューズ部を重畳した半導体装置とする。 （もっと読む）

【課題】過電流に対して内部回路を保護する半導体集積回路装置を提供することを目的としている。
【解決手段】多層配線構造を有する半導体集積回路装置であって、半導体集積回路装置の内部にある内部回路と半導体集積回路装置の外部にある外部回路とを接続するために半導体集積回路装置の内部に設けられたパッドパターンにおいて、第１の配線層と、第１の配線層が形成されている層とは別の層に形成されている第２の配線層と、第１の配線層と第２の配線層を接続するビアと、を備え、第２の配線層にヒューズパターンが形成されており、ヒューズパターンを経由して内部回路と外部回路とを電気的に接続する。 （もっと読む）

【課題】入力信号の状態が適正であるかを確認することができる、ラッチ回路、トリミング回路、システム、判定プログラム、確認方法、及び判定方法を提供する。
【解決手段】トリミング回路１４の読出回路２０から出力されるトリミング素子であるヒューズ素子Ｈ１の状態に応じた入力信号Ｉ１が入力されるラッチ回路２２を、ラッチ回路Ｌ１と、ラッチ回路Ｌ２と、一致確認回路２６と、で構成している。ラッチ回路Ｌ１は、入力信号Ｉ１の論理値をタイミングＴ１で保持して、保持した論理値に応じた出力信号Ｏ１をトリミング回路１４の外部に出力する。ラッチ回路Ｌ２は、タイミングＴ１よりも遅いタイミングＴ２で保持して、保持した論理値に応じた出力信号Ｏ２を出力する。一致確認回路２６は、排他的論理和回路３０により構成されており、出力信号Ｏ１と出力信号Ｏ２とが一致しているか否かを示す一致判定信号Ｘ１を外部の判定回路１８に出力する。 （もっと読む）

【課題】格納された鍵の値の推測を困難にすることができる、鍵格納回路、半導体集積回路、及びシステムを提供する。
【解決手段】ＬＳＩ１０に搭載された鍵格納ブロック２０は、ｋ個のヒューズメモリセル３０を有するヒューズブロック２２と、鍵生成回路２４と、を備えており、ヒューズブロック２２からは予め実装されているビット長ｋの固定出力値ｆｏｕｔ［ｋ−１：０］が出力される。鍵生成回路２４は、レジスタ及び復号器を含んで構成されており、復号器は、演算処理により、固定出力値ｆｏｕｔ［ｋ−１：０］と、レジスタの出力値と、からビット長ｎ（ｎ＞ｋ）の鍵ｋｅｙ［ｎ−１：０］を生成して出力する。 （もっと読む）

【課題】高電圧が不要で安定した状態を得ること。
【解決手段】半導体装置１０に形成されたヒューズ素子１１は、概略的に、拡散領域２２と、拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。半導体装置１０の半導体基板２１には、拡散領域２２が形成されている。半導体基板２１には素子分離領域２３が形成されている。拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４上には、導電体２５が形成されている。導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。 （もっと読む）

【課題】過電圧がＬＳＩの電源端子に印加されたことを確認できるようにする。
【解決手段】半導体集積回路装置（１０）は、内部回路（１１）と、上記内部回路に電源電圧を供給するための電源端子（１５，１６）とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧（過電圧）が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路（１２）を設ける。過電圧印加情報記録回路には、過電圧が上記電源端子に印加された事実が記録されているため、それに基づいて、過電圧がＬＳＩの電源端子に印加されたことを確認することができる。 （もっと読む）

【課題】トリミング回路を備えた半導体装置において、内部電源の電圧レベルを半導体装置の外部から適切に制御できるようにすること。
【解決手段】半導体装置は、複数のレベルの間で遷移する第１のテストモード信号を受信し、第１のテストモード信号の遷移に応じてカウント動作を行うバイナリカウンタ回路と、バイナリカウンタ回路の所定のビットの値を示すビット信号、および、バイナリカウンタ回路のカウント動作を制御する第２のテストモード信号を受信し、ビット信号および第２のテストモード信号に応じて、第１のテストモード信号を遷移させるか否かを制御する制御回路と、バイナリカウンタ回路のカウント値に応じて、複数の基準電位の中からいずれかの基準電位を選択するセレクタと、セレクタにより選択された基準電位に応じて、内部電源を発生する内部電源発生回路と、を備える。 （もっと読む）

【課題】次段回路で基準電圧として用いられる定電圧を生成する基準電圧回路について、ツェナーダイオードの製造ばらつき等が出力定電圧の温度特性に及ぼす影響を低減する。また、当該出力定電圧の温度特性の平坦性を向上する。また、回路規模の増大を抑制しつつ優れた起動性、応答性および安定性を実現する。
【解決手段】分圧回路３３２は直列接続されたダイオード３０４，３０６，３０８に対して並列的に設けられている。分圧回路３３２の低電位側接続点ｙの電圧は正の温度特性を示し、分圧回路３３２の高電位側接続点ｘの電圧は負の温度特性を示す。分圧点ｚにおける定電圧Ｖ０が平坦な温度特性を持つように分圧抵抗３１６，３１８の抵抗値が設定されている。分圧回路３３２の分圧点ｚは、フィードバックループに接続されることなく次段回路へ接続されることにより、次段回路へ定電圧Ｖ０を出力する。 （もっと読む）

【課題】 半導体集積回路装置の試験方法及び半導体集積回路装置に関し、所定の回路動作を行った状態のまま半導体集積回路装置側の操作で所望の温度に制御する。
【解決手段】 スクリーニング試験前の工程にて測定された半導体集積回路装置の回路毎の電源電流値或いは電流ランクのいずれかにより、前記半導体集積回路装置全体毎または個別の回路動作毎に、適切な周波数に周波数設定し、所望の発熱量になるよう発熱量の制御を行い、スクリーニング試験時に、所定の回路動作を行った状態のまま所望の温度に制御する。 （もっと読む）

【課題】ヒューズ開口部の端部に必ず切断すべきヒューズを配設することにより、レーザー照射後のその切断／未切断をもって、端部のポリイミド膜の膜厚の良否を容易に判定する。
【解決手段】ヒューズ回路は、ヒューズ開口部ＦＡの、ポリイミド膜の厚さが不本意に厚く残りやすい端部に配設された２つの切断確認用ヒューズ１ａ，１ｂと、ポリイミド膜の厚さ変動が端部に比べ少ない領域ＲＡに配設された複数の実使用ヒューズ７ａ〜７ｄと、２つの切断確認用ヒューズ１ａ，１ｂからの信号を入力して当該ヒューズ１ａ，１ｂが確実に切断されているかを判定するヒューズ未切断判定回路２と、を備えている。なお、ヒューズ未切断判定回路２は、更にテストモード信号を入力すると共に、出力回路（例えばＤＱ回路）に判定結果を出力している。 （もっと読む）

【課題】低消費電力で、かつ、発生する電圧に依存することなく消費電力が一定している電圧調整回路を提供する。
【解決手段】半導体基板上に形成され、発生する電圧を調整するための回路であって、直列に接続された複数の抵抗体（抵抗１１、１２、１３ａ〜１３ｆ）と、複数の抵抗体の接続点のそれぞれに一端が接続され、他端がお互いに共通に接続された第１組の複数のヒューズ３１ａ〜３１ｇと、共通に接続された第１組の複数のヒューズ３１ａ〜３１ｇの他端に接続された第１の出力端子２とを備える。 （もっと読む）