半導体集積回路
【課題】半導体集積回路に含まれる終端抵抗の抵抗値を４端子法によって測定をするためには、必要となる端子が増加し、半導体集積回路のチップサイズが増加するという問題がある。そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【解決手段】半導体集積回路は、第１乃至第４のパッドと、第２のパッドと第４のパッドの間に接続される第１の抵抗と、第３のパッドと第４のパッドの間に接続される第２の抵抗と、第１のパッドと第２のパッドの間に接続される第１のスイッチと、第１のパッド及び第３のパッドを４端子法における電圧測定端子として、第２のパッド及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、第１のスイッチをオンする制御回路と、を備える。
【解決手段】半導体集積回路は、第１乃至第４のパッドと、第２のパッドと第４のパッドの間に接続される第１の抵抗と、第３のパッドと第４のパッドの間に接続される第２の抵抗と、第１のパッドと第２のパッドの間に接続される第１のスイッチと、第１のパッド及び第３のパッドを４端子法における電圧測定端子として、第２のパッド及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、第１のスイッチをオンする制御回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。特に、終端抵抗を含む半導体集積回路に関する。
【背景技術】
【０００２】
近年、データ通信、特にシリアルデータ通信における高速化が顕著である。このような高速シリアル通信では、信号の反射による信号品質の劣化を防止するため、送信機及び受信機共に終端抵抗を内蔵することが多い。
【０００３】
この終端抵抗の抵抗値は通信規格ごとに定められており、送信機及び受信機共に、これを遵守しなければならない。例えば、ＵＳＢ３．０（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ ３．０）においては９６±２４Ω、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）においては１００±１５Ω、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）においては１００±２０Ω、とそれぞれ終端抵抗の抵抗値が定められている。万が一、このような通信規格が遵守されていなければ、正常な通信が保証できず、問題となる。
【０００４】
一方、近年の半導体集積回路のプロセスは微細化が進行し、通信インターフェイスを備えた半導体集積回路に含まれる終端抵抗の抵抗値の製造誤差（ばらつき）を抑えることが困難な状況にある。そのため、半導体集積回路の製造工程（例えば、ウェハテスト時）において、終端抵抗の抵抗値を通信規格で定められた範囲内に調整する必要がある。
【０００５】
なお、終端抵抗の抵抗値を調整する際には、半導体集積回路に含まれる終端抵抗の抵抗値が、一定程度の正確性を持って測定できることが前提となる。抵抗値を測定する方法には、２端子法と呼ばれる測定方法と４端子法と呼ばれる測定方法が存在する。
【０００６】
ここで、特許文献１において、バンプを有する半導体集積回路に含まれる終端抵抗、プルアップ抵抗及びプルダウン抵抗等を４端子法を用いて測定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１７３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００９】
上述のように、終端抵抗の抵抗値を測定する方法には、２端子法と４端子法が存在する。２端子法には、終端抵抗の抵抗値を測定する際に必要な端子数が少ないという利点がある。しかし、２端子法には、半導体集積回路の寄生抵抗の抵抗値が測定結果に反映されてしまうという問題がある。終端抵抗と寄生抵抗の抵抗値の大きさが極端に違う場合には、寄生抵抗の抵抗値が測定結果に反映されてしまっても、さほど問題となることがない。
【００１０】
しかし、両者の抵抗値が近接していれば、寄生抵抗の影響を無視できない。例えば、ＵＳＢ３．０の通信規格では、終端抵抗の抵抗値は、９６±２４Ωと定められている（差動信号使用時は１系統あたり、４８±１２Ω）。ここで、寄生抵抗の抵抗値を数Ωと想定すれば、通信規格で定められた中心４８Ωに対して、寄生抵抗の存在は無視することができない。寄生抵抗の抵抗値を７Ω程度と仮定すれば、１５％の測定誤差が含まれることになってしまう。即ち、寄生抵抗の抵抗値が測定精度に直接影響を与え、終端抵抗の測定誤差が大きくなり、結果として通信規格を満足しない半導体集積回路を製造してしまう可能性がある。
【００１１】
従って、終端抵抗の測定には２端子法ではなく、寄生抵抗の影響を受けない４端子法を用いることが望ましい。しかし、４端子法を採用するためには、終端抵抗の測定に必要な端子数が増加するという問題がある。半導体集積回路に含まれる終端抵抗を４端子法で測定しようとすれば、特許文献１が開示するように、複数の専用端子（バンプ、又は、パッド）が必要となる。半導体集積回路のプロセスを微細化するのとは異なり、パッドを小さくすることは困難であり、４端子法を採用することで、半導体集積回路のチップサイズは増加してしまう。
【００１２】
そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、第１乃至第４のパッドと、前記第２のパッドと前記第４のパッドの間に接続される第１の抵抗と、前記第３のパッドと前記第４のパッドの間に接続される第２の抵抗と、前記第１のパッドと前記第２のパッドの間に接続される第１のスイッチと、前記第１及び第３のパッドを４端子法における電圧測定端子として、前記第２及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオンする制御回路と、を備える半導体集積回路が提供される。
【発明の効果】
【００１４】
本発明の第１の視点によれば、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】半導体集積回路１とその検査装置２の接続の一例を示す図である。
【図３】半導体集積回路１のレイアウトの一例を示す図である。
【図４】半導体集積回路１の受信バッファ１０の周辺回路の一例を示す図である。
【図５】本発明の第１の実施形態に係る半導体集積回路３のレイアウトの一例を示す図である。
【図６】半導体集積回路３の受信バッファ１０の周辺回路の一例を示す図である。
【図７】終端抵抗ブロック２０を測定する際の半導体集積回路３と検査装置２の接続の一例を示す図である。
【図８】終端抵抗ブロック２０の内部構成の一例を示す図である。
【図９】調整用抵抗ＲＴ０１〜ＲＴ１０のうち、有効にした調整用抵抗の個数と終端抵抗ブロック２０の抵抗値との関係を示す図である。
【図１０】本発明の第２の実施形態に係る半導体集積回路４の受信バッファ１０の周辺回路の一例を示す図である。
【図１１】半導体集積回路を含むウェハの一例を示す図である。
【図１２】本発明の第３の実施形態に係る半導体集積回路５の送信ドライバ８０の周辺回路の一例を示す図である。
【図１３】本発明の第４の実施形態に係る半導体集積回路６のレイアウトの一例を示す図である。
【図１４】本発明の第５の実施形態に係る半導体集積回路７のレイアウトの一例を示す図である。
【発明を実施するための形態】
【００１６】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１７】
上述のように、半導体集積回路に含まれる終端抵抗の抵抗値を２端子法によって測定すると測定精度が悪化するという問題がある。一方、４端子法によって測定をするためには、必要となる端子が増加し、半導体集積回路のチップサイズが増加するという問題がある。そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【００１８】
そこで、一例として図１に示す半導体集積回路１００を提供する。図１に示す半導体集積回路１００は、第１のパッド１０１と、第２のパッド１０２と、第３のパッド１０３と、第４のパッド１０４と、第２のパッド１０２と第４のパッド１０４の間に接続される第１の抵抗１０５と、第３のパッド１０３と第４のパッド１０４の間に接続される第２の抵抗１０６と、第１のパッド１０１と第２のパッド１０２の間に接続される第１のスイッチ１０７と、第１のパッド１０１及び第３のパッド１０３を４端子法における電圧測定端子として、第２のパッド１０２及び第４のパッド１０４を４端子法における電流供給端子として、それぞれ使用し第１の抵抗１０５の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、第１のスイッチ１０７をオンする制御回路１１０と、を備える。
【００１９】
図１に示す半導体集積回路１００は、第４のパッド１０４をグランド端子として使用し、第２のパッド１０２及び第３のパッド１０３でデータの受信（又は、送信）を可能とする。この場合、第１の抵抗１０５及び第２の抵抗１０６は終端抵抗として機能し、その一端がグランドに終端されている。
【００２０】
このような構成を持つ半導体集積回路の第１の抵抗を精度良く測定するために、第１のパッド１０１及び第１のスイッチ１０７を追加する。追加した第１のパッド１０１を含めて、第１の抵抗１０５の抵抗値を、４端子法により測定する。具体的には、第１のパッド１０１と第３のパッド１０３に電圧測定用モニタを接続し、第２のパッド１０２と第４のパッド１０４に測定用電流源を接続する。そして、外部から供給される制御信号に基づいて第１のスイッチをオンする。
【００２１】
すると、電圧測定用モニタの入力インピーダンスは極めて高いため、測定用電流源から供給された電流のほぼ全てが第１の抵抗１０５に流れることになる。従って、電圧測定用モニタで測定できる電圧は第１の抵抗１０５の電圧降下にほぼ等しく、測定電圧から第１の抵抗１０５の抵抗値を正確に測定することができる。このように、半導体集積回路１００は、第１の抵抗１０５の抵抗値を４端子法により測定可能であるが、そのために追加するパッドは第１のパッド１０１のみである。従って、半導体集積回路１００のチップサイズ増加を抑制することができる。即ち、チップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路１００を提供することができる。
【００２２】
本発明において下記の形態が可能である。
【００２３】
［形態１］上記第１の視点に係る半導体集積回路のとおりである。
【００２４】
［形態２］前記半導体集積回路は、さらに、前記第１のパッドと前記第３のパッドの間に接続される第２のスイッチを備え、前記制御回路は、前記第１及び第２のパッドを４端子法における電圧測定端子として、前記第３及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第２の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオフ、前記第２のスイッチをオンとすることが好ましい。
【００２５】
［形態３］前記第４のパッドは、グランド端子であることが好ましい。
【００２６】
［形態４］前記第２のスイッチは、前記第１のパッドと接続されていることに代えて、前記第４のパッドと接続され、前記制御回路は、前記第１及び第３のパッドを４端子法における電圧測定端子として、前記第２及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオン、前記第２のスイッチをオフとすることが好ましい。
【００２７】
［形態５］前記第２及び第３のパッドを介して、差動信号を受信する受信バッファを備えることが好ましい。
【００２８】
［形態６］前記半導体集積回路は、前記第２及び第３のパッドにより、差動信号を送信し、前記第１又は第２の抵抗のいずれかの抵抗のうち、少なくても１つの抵抗の抵抗値を測定する際には、出力ノードをハイインピーダンスに設定可能な送信ドライバを備えることが好ましい。
【００２９】
［形態７］前記半導体集積回路は、第５及び第６のパッドと、前記第５のパッドと前記第４のパッドの間に接続される第３の抵抗と、前記第６のパッドと前記第４のパッドの間に接続される第４の抵抗と、前記第１のパッドと前記第５のパッドの間に接続される第３のスイッチと、を備え、前記制御回路は、前記第１及び第６のパッドを４端子法における電圧測定端子として、前記第５及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第３の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第３のスイッチをオンすることが好ましい。
【００３０】
［形態８］前記第１のパッドは、信号の入出力が可能な入出力パッドとしても使用可能であることが好ましい。
【００３１】
［形態９］前記第４のパッドは前記第１のパッドと隣接してレイアウトされ、前記第１のパッドは、前記第２又は第３のパッドのいずれのパッドとも隣接してレイアウトされていないことが好ましい。
【００３２】
［形態１０］前記第１及び第２の抵抗の抵抗値は変更可能であることが好ましい。
【００３３】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００３４】
第１の実施形態に係る半導体集積回路の説明に先立ち、終端抵抗を含む半導体集積回路と、終端抵抗の抵抗値を測定する検査装置について説明する。
【００３５】
図２は、半導体集積回路１とその検査装置２の接続の一例を示す図である。
【００３６】
図２に示すとおり、半導体集積回路１に含まれる終端抵抗を４端子法によって測定するためには、４つの測定端子が必要になる。さらに、半導体集積回路１の動作状態を制御する制御信号が検査装置２から半導体集積回路１に対して供給される。
【００３７】
検査装置２は、半導体集積回路１に含まれる終端抵抗を測定した後、通信規格を満足するように終端抵抗の抵抗値を決定する。決定した抵抗値（調整値）に関する情報は、半導体集積回路１の内部で記憶される。そして、半導体集積回路１が通常動作する際は、内部に記憶した調整値に基づき、終端抵抗の抵抗値が変化する。
【００３８】
図３は、半導体集積回路１のレイアウトの一例を示す図である。なお、説明の簡略化のため、図３においては、終端抵抗の測定及び調整に必要なモジュールのみを記載している。
【００３９】
半導体集積回路１には、受信バッファ１０と、終端抵抗ブロック２０及び２１と、制御回路３０と、調整値記憶部４０が含まれている。非反転信号及び反転信号は、それぞれ終端抵抗ブロック２０及び２１により終端されている。さらに、半導体集積回路１には、７個のパッド５０〜５６が含まれている。
【００４０】
ここで、パッド５０及び５１は、グランド端子として機能する。パッド５２及びパッド５３は、終端抵抗ブロック２０及び２１の抵抗値を４端子法によって測定するために設けられた端子である。パッド５４により、非反転信号を受け付ける。その後、非反転信号は受信バッファ１０に入力され、受信バッファ１０を介して半導体集積回路１の内部回路（図３において図示せず）に送られる。反転信号も同様に、パッド５５を介して、内部回路に送られる。検査装置２が供給する制御信号は、パッド５６により受け付ける。なお、以降の説明において、パッド５０をパッドＧＮＤ１、パッド５１をパッドＧＮＤ２、パッド５２をパッドＭＯＮＩ１、パッド５３をパッドＭＯＮＩ２、パッド５４をパッドＲＸＰ、パッド５５をパッドＲＸＮ、パッド５６をパッドＴＥＳＴＣＮＴ、と表記する。
【００４１】
制御回路３０は、検査装置２が供給する制御信号を、パッドＴＥＳＴＣＮＴを介して受け付ける。制御信号の伝達には、信号をシリアルで送信する方法や、パラレルで送信する方法などが考えられるが、いずれであっても良い。さらに、シリアルで信号を送信する際に使用する方式もどのような方式であっても良い。例えば、クロック同期、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）等の方式を用いることができる。制御回路３０は、供給された制御信号に基づいて終端抵抗ブロック２０及び２１の抵抗値を変更する。
【００４２】
調整値記憶部４０は、検査装置２が決定した終端抵抗ブロック２０及び２１の調整値を記憶する。調整値記憶部４０は、半導体集積回路１に対する電源供給が停止しても、情報の記憶が可能な不揮発性メモリ等であることが望ましい。より具体的には、調整値記憶部４０としてＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）を使用することや、調整値記憶部４０をヒューズにより構成すること等が考えられるが、これらに限定されない。
【００４３】
図４は、半導体集積回路１の受信バッファ１０の周辺回路の一例を示す図である。図４において図３と同一構成要素には、同一の符号を付し、その説明を省略する。なお、図４では制御回路３０の記載を省略している。
【００４４】
パッドＲＸＰと受信バッファ１０の非反転入力は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路６０を介して接続されている。パッドＲＸＮと受信バッファ１０の反転入力も同様に、ＥＳＤ保護回路６１を介して接続されている。さらに、終端抵抗ブロック２０の一端は、パッドＲＸＰとＥＳＤ保護回路６０の間のノードＳ０１に接続され、他の一端は接地されている（ノードＳ０３）。終端抵抗ブロック２１も同様に、ノードＳ０２とノードＳ０３の間に接続されている。なお、各パッドから延伸する配線には寄生抵抗が存在し、図４では各パッドに対応した寄生抵抗ＲＳ１〜ＲＳ６を記載している。例えば、寄生抵抗ＲＳ１はパッドＭＯＮＩ２から延伸する配線に対応した寄生抵抗である。
【００４５】
次に、終端抵抗ブロック２０の抵抗値を４端子法による測定について説明する。
【００４６】
この場合には、測定用電流源をパッドＧＮＤ１とパッドＲＸＰに接続する（図４参照）。さらに、電圧測定用メータをパッドＧＮＤ２及びパッドＭＯＮＩ１に接続する。ここで、電圧測定用メータの入力インピーダンスは極めて大きいと仮定すれば、寄生抵抗ＲＳ２及びＲＳ５には殆ど電流は流れない。従って、電圧測定用メータで計測できる電圧は、ほぼ終端抵抗ブロック２０における電圧降下と等しいとみなすことができるため、終端抵抗ブロック２０の抵抗値を正確に測定することができる。終端抵抗ブロック２１の抵抗値を４端子法により測定する場合も同様に、パッドＧＮＤ１とパッドＲＸＮに測定用電流源を接続し、パッドＧＮＤ２とパッドＭＯＮＩ２を電圧測定用メータに接続する。
【００４７】
なお、終端抵抗ブロック２０及び２１の抵抗値を２端子法により測定する場合には、パッドＧＮＤ２、パッドＭＯＮＩ１及びパッドＭＯＮＩ２は不要である。例えば、終端抵抗ブロック２０の抵抗値を測定する場合には、測定用電流源及び電圧測定用メータをパッドＧＮＤ１とパッドＲＸＰに接続することになる。しかし、上述したように、２端子法による測定では寄生抵抗の影響が無視できず、終端抵抗ブロック２０及び２１の抵抗値を正確に測定できないため適切ではない。
【００４８】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００４９】
図５は、本実施形態に係る半導体集積回路３のレイアウトの一例を示す図である。図５において図３と同一構成要素には、同一の符号を付し、その説明を省略する。
【００５０】
半導体集積回路３においても、終端抵抗ブロック２０及び２１の抵抗値を４端子法により測定可能である。図３及び図５を相互に比較することによって、半導体集積回路３ではパッドが削減されているのが分かる。具体的には、パッドＧＮＤ１又はパッドＧＮＤ２のいずれかのグランド端子と、パッドＭＯＮＩ１又はパッドＭＯＮＩ２のいずれかの測定端子が不要である。なお、以降の説明では、パッドＧＮＤ１をパッドＧＮＤとし、パッドＭＯＮＩ１をパッドＭＯＮＩとして説明する。
【００５１】
図６は、半導体集積回路３の受信バッファ１０の周辺回路の一例を示す図である。図６において図４と同一構成要素には、同一の符号を付し、その説明を省略する。図６と図４の相違点は、ノードＳ０１とパッドＭＯＮＩの間にスイッチ７０を配置し、ノードＳ０２とパッドＭＯＮＩの間にスイッチ７１を配置している点である。また、スイッチ７０及び７１は、制御回路３０によりオン・オフが制御可能である。なお、スイッチ７０及び７１には、ＣＭＯＳスイッチ（トランスファーゲート）を用いることができる。
【００５２】
次に、半導体集積回路３の終端抵抗ブロック２０及び２１の抵抗値を測る方法について説明する。ここでは、終端抵抗ブロック２０の抵抗値を測定する方法について説明する。
【００５３】
図７は、終端抵抗ブロック２０を測定する際の半導体集積回路３と検査装置２の接続の一例を示す図である。図７に示すように、終端抵抗ブロック２０の抵抗値を測定する際には、パッドＲＸＰ及びパッドＧＮＤに測定用電流源を接続し、パッドＭＯＮＩ及びパッドＲＸＰに電圧測定用モニタを接続する。このような接続にしたうえで、検査装置２からパッドＴＥＳＴＣＮＴに対して制御信号を出力する。
【００５４】
パッドＴＥＳＴＣＮＴを介して制御信号を受け付けた制御回路３０は、スイッチ７０をオン、スイッチ７１をオフとする。すると、測定用電流源から供給された電流の大半は終端抵抗ブロック２０に流れることになる（図７の実線で示す矢印）。電圧測定用モニタの入力インピーダンスは非常に高いため、スイッチ７０や終端抵抗ブロック２１に電流が流れることはないためである（図７の点線で示す矢印）。
【００５５】
スイッチ７０や終端抵抗ブロック２１には電流が流れることはないので、電圧測定用モニタで計測できる電圧は終端抵抗ブロック２０における電圧降下とほぼ等しいことになる。測定用電流源から供給する電流値は既知の値であるため、測定電圧／供給電流を計算すれば終端抵抗ブロック２１の抵抗値を正確に測定することができる。即ち、終端抵抗ブロック２０の抵抗値を４端子法により測定しているため、寄生抵抗ＲＳ１及びＲＳ４の抵抗値が測定精度に影響することがない。
【００５６】
なお、終端抵抗ブロック２１を測定する際には、パッドＲＸＮに測定用電流源を接続、パッドＭＯＮＩとパッドＲＸＰの間に電圧測定用モニタを接続、スイッチ７０をオフ、スイッチ７１をオンとすれば良い。その結果、終端抵抗ブロック２１の抵抗値を正確に測定することができる。
【００５７】
続いて、検査装置２が半導体集積回路３に含まれる終端抵抗ブロック２０及び２１の抵抗値を測定した後、どのようにして終端抵抗ブロック２０及び２１の抵抗値を決定するかについて説明する。
【００５８】
図８は、終端抵抗ブロック２０の内部構成の一例を示す図である。上述のように、終端抵抗ブロック２０及び２１は、その抵抗値が変更可能に構成されている。なお、終端抵抗ブロック２０及び２１は、同一の構成をしているため、終端抵抗ブロック２１に関する説明は省略する。
【００５９】
終端抵抗ブロック２０は、抵抗群２０１と、調整用抵抗ＲＴ０１〜ＲＴ１０と、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０から構成されている。抵抗群２０１には、２０個の抵抗Ｒ０１〜Ｒ２０が含まれ、これらの抵抗は並列に接続されている。また、調整用抵抗ＲＴ０１〜ＲＴ１０についても、抵抗群２０１に含まれる抵抗と並列になるように接続されている。ただし、それぞれの調整用抵抗ＲＴ０１〜ＲＴ１０の有効・無効をＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０により制御可能となっている。より具体的には、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０それぞれのゲート端子（図８では、端子Ｃ１〜Ｃ１０）に印加する電圧によって、調整用抵抗ＲＴ０１〜ＲＴ１０の有効・無効を決定する。
【００６０】
終端抵抗ブロック２０をこのような構成にすることで、その抵抗値を必要な精度で調整可能にしている。例えば、抵抗群２０１に含まれる抵抗Ｒ０１〜Ｒ２０の抵抗値と、調整用抵抗ＲＴ０１〜ＲＴ１０の抵抗をそれぞれ１２５０Ωとする。ここで、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０の全てがオフの場合における終端抵抗ブロック２０の抵抗値（合成抵抗）は、１２５０Ωを２０個並列にした抵抗値に等しいので、１２５０Ω／２０＝６２．５Ωとなる。一方、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０の全てがオンの場合における終端抵抗ブロック２０の抵抗値（合成抵抗）は、１２５０Ωを３０個並列にした抵抗値に等しいので、１２５０Ω／３０＝４１．７Ωとなる。なお、上記の計算は、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗は、１２５０Ωに対して十分小さいものと仮定している。
【００６１】
図９は、調整用抵抗ＲＴ０１〜ＲＴ１０のうち、有効にした調整用抵抗の個数と終端抵抗ブロック２０の抵抗値との関係を示す図である。図９では、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を１Ω、１０Ω、１００Ωとそれぞれ仮定し、最終的な終端抵抗ブロック２０の抵抗値を縦軸に示している。図９から明らかなとおり、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗が、抵抗群２０１に含まれる抵抗Ｒ０１〜Ｒ２０の抵抗値の１０％以内（１２５Ω以下）に収まっていれば、終端抵抗ブロック２０の抵抗値に殆ど影響を与えない。このように、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗が、終端抵抗ブロック２０に含まれる各抵抗の抵抗値に対して十分小さい場合に、オン抵抗の値が調整精度に大きく影響を与えることはない。
【００６２】
しかしながら、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を、十分小さくすることができない場合も想定される。ＭＯＳトランジスタのオン抵抗は、チャンネル長Ｌ、チャンネル幅Ｗ、ゲートソース間電圧によって定まる。オン抵抗は、チャンネル長Ｌとチャンネル幅Ｗの比（Ｌ／Ｗ）に比例するのでチャンネル幅Ｗを大きくすることで、オン抵抗を下げることが可能である。しかし、チャンネル幅Ｗを大きくするとＭＯＳトランジスタの寄生容量も増大してしまう。その結果、高周波領域でのインピーダンスが低下する。ＵＳＢ３．０等のリターンロス特性規格には、周波数に関する項目も含まれるため許容できる寄生容量に上限が存在する。このような制限により、ＭＯＳトランジスタのチャンネル幅Ｗを大きくできない場合には、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を十分小さくできない。発明者らは、このような場合の対策を以下のとおり検討した。
【００６３】
［対策１］
Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を実測し、有効にする調整用抵抗ＲＴ０１〜ＲＴ１０の数に反映させる。この場合には、終端抵抗ブロック２０に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を順次オンし、その都度、終端抵抗ブロック２０の抵抗値を測定する。例えば、Ｎチャンネル型ＭＯＳトランジスタＮ０１のみをオンとして、終端抵抗ブロック２０の抵抗値を測定する。すると、抵抗群２０１の合成抵抗と、調整用抵抗ＲＴ０１と、Ｎチャンネル型ＭＯＳトランジスタＮ０１のオン抵抗により定まる抵抗値が測定できる。抵抗群２０１の合成抵抗と調整用抵抗ＲＴ０１の抵抗値は設計段階で定めているので、測定結果からＮチャンネル型ＭＯＳトランジスタＮ０１のオン抵抗が測定できることになる。次に、Ｎチャンネル型ＭＯＳトランジスタＮ０２のみをオンとし、終端抵抗ブロック２０の抵抗値の測定結果からＮチャンネル型ＭＯＳトランジスタＮ０２のオン抵抗を測定する
【００６４】
このような測定を繰り返し、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を実測する。Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗が全て把握できれば、目的とする終端抵抗ブロック２０の抵抗値を得るために有効にしなければならない調整用抵抗ＲＴ０１〜ＲＴ１０が定まる。
【００６５】
［対策２］
対策２では、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を、終端抵抗ブロック２０の抵抗値を測定することで推測する。具体的には、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を全てオンした状態で、終端抵抗ブロック２０の抵抗値を測定する。次に、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を全てオフした状態で、終端抵抗ブロック２０の抵抗値を測定する。Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を全てオンした状態で、終端抵抗ブロック２０の抵抗値を測定すれば、測定結果には全てのオン抵抗が含まれることになる。一方、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を全てオフした状態で、終端抵抗ブロック２０の抵抗値を測定すれば、測定結果にはオン抵抗が含まれない。
【００６６】
これら２つの測定結果から、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０の各オン抵抗は等しいものとして、Ｎチャンネル型ＭＯＳトランジスタ１個あたりのオン抵抗を計算（推定）する。Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗が推定できれば、目的とする終端抵抗ブロック２０の抵抗値を得るために有効にしなければならない調整用抵抗ＲＴ０１〜ＲＴ１０が定まる。
【００６７】
［対策３］
対策１及び２とは異なり、終端抵抗ブロック２０の構成を変更して、その調整範囲を拡大することも考えられる。例えば、調整用抵抗の抵抗値を大きくし、Ｎチャンネル型ＭＯＳトランジスタのオン抵抗を相対的に小さくしたうえで、調整用抵抗の本数を増加させることが考えられる。
【００６８】
次に、終端抵抗ブロック２０及び２１の抵抗値の相互関係について説明する。
【００６９】
終端抵抗ブロック２０及び２１の抵抗値の調整には、終端抵抗ブロック２０及び２１の抵抗値を測定し、それぞれの抵抗値の絶対値が予め定められた規格内に収まるように調整する方法が考えられる。即ち、終端抵抗ブロック２０及び２１を独立して調整する方法である。
【００７０】
ここで、通信信号の品質を向上させるという観点からは、終端抵抗の相対精度は高い方が望ましい。そこで、初めに終端抵抗ブロック２０の抵抗値が規格に収まるように調整し、次に、終端抵抗ブロック２０と２１の抵抗値の比率が一定の範囲内に収まるように調整する方法も考えられる。即ち、終端抵抗ブロック２０の抵抗値に基づいて、終端抵抗ブロック２１の抵抗値を両者の抵抗値の相対精度が一定の範囲内に収まるように調整する方法である。このような方法を採用すれば、終端抵抗ブロック２０及び２１の抵抗値を規格内に収めると共に、相対精度を向上させることができる。
【００７１】
以上のようにして、検査装置２は終端抵抗ブロック２０及び２１の抵抗値を決定する。決定した抵抗値（調整値）は、個々の半導体集積回路に記憶される。より具体的には、各半導体集積回路に含まれる調整値記憶部４０に、その半導体集積回路に対応した調整値を書き込むことが必要になる。
【００７２】
その際の書き込み方法としては、専用の機器を用いて半導体集積回路に含まれる調整値記憶部４０に直接（制御回路３０を介さず）アクセスすることが考えられる。例えば、調整値記憶部４０をヒューズによって構成し、調整値記憶部４０のヒューズの状態（接続又は切断）とＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０の状態（オン又はオフ）を結びつけ、ヒューズの状態を直接変更する（必要なヒューズを溶融する）。若しくは、制御回路３０を介して調整値を調整値記憶部４０に書き込むことも勿論可能である。
【００７３】
さらに、調整値記憶部４０に調整値を書き込む工程は、半導体集積回路３のウェハテストで行うことが好適である。ウェハ状態であれば、多数の半導体集積回路に対して、効率的にアクセスすることが可能なためである。
【００７４】
なお、本実施形態に係る半導体集積回路３では、終端抵抗ブロック２０及び２１はプルダウン型の終端抵抗として説明した。しかし、終端抵抗ブロック２０及び２１が、プルアップ型の終端抵抗であっても、同様に、その抵抗値を正確に測定することが可能である。しかし、この場合には、電源端子をパッドＧＮＤの代わりに使用するための対応が必要になる。例えば、半導体集積回路３がＰ型基板を用いるＣＭＯＳ構造を採用していれば、測定用のグランド端子をかなりの自由度を持って設置することが可能である。基板から直接、接地電圧を取り出すことができるためである。しかし、同様のことを電源端子については行うことができないので、プルアップ型の終端抵抗を使用する場合には、半導体集積回路３の内部に電源電圧を取り出す領域を設けるなどの対応が必要になる。
【００７５】
以上のように、終端抵抗を備える半導体集積回路３に対して、４端子測定用のパッドＭＯＮＩと２つのスイッチ７０及び７１を追加する。このパッドＭＯＮＩと、通信データを受け付けるパッドＲＸＰ及びＲＸＮと、パッドＧＮＤの４端子を用いて、終端抵抗ブロック２０及び２１の抵抗値を４端子法により測定する。４端子法を用いて抵抗値の測定を行っているため、半導体集積回路３の内部に存在する寄生抵抗の影響を受けず、終端抵抗ブロック２０及び２１の抵抗値を高精度に測定することができる。
【００７６】
また、単に４端子法を適用する場合（図３及び図４参照）と比較して、必要なパッドが減少しているので、チップサイズの増加を抑制することができる。なお、半導体集積回路３では２つのスイッチ７０及び７１が追加となるが、これらはＣＭＯＳスイッチにより実現できるので、基板面積の増加は極めて限定的である。即ち、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、提供できる。
【００７７】
さらに、半導体集積回路３と接続する検査装置２は、既存の設備に対して変更を加えずに使用することができる。そのため、本実施形態に係る半導体集積回路３に含まれる終端抵抗の抵抗値を測定するために追加の投資が必要になることもない。
【００７８】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００７９】
本実施形態に係る半導体集積回路４のレイアウトは、半導体集積回路３と相違する点はないので、半導体集積回路４についての図５相当する説明は省略する。
【００８０】
図１０は、本実施形態に係る半導体集積回路４の受信バッファ１０の周辺回路の一例を示す図である。図１０において図６と同一構成要素には、同一の符号を付し、その説明を省略する。図１０と図６の相違点は、スイッチ７１の一端がパッドＭＯＮＩに接続されているのではなく、接地されている点である。
【００８１】
ここで、半導体における２つの抵抗の抵抗値は、互いに距離が離れているほど、ばらつきが大きくなる。
【００８２】
図１１は、半導体集積回路を含むウェハの一例を示す図である。図１１において、格子状の各ブロックが半導体集積回路を示している。図１１の半導体集積回路Ａ１とＡ２のそれぞれに含まれる抵抗の抵抗値を比較すれば、その抵抗値の違いは比較的大きいものと推定できる。しかし、半導体集積回路Ａ１（又は、Ａ２）の内部に存在する抵抗同士のばらつきは一定の範囲内に収まっていると推測することができる。
【００８３】
本実施形態に係る半導体集積回路４では、終端抵抗ブロック２０の抵抗値を測定し、終端抵抗ブロック２１の抵抗値は、終端抵抗ブロック２０の抵抗値から大きく乖離しないという前提で、終端抵抗ブロック２１の抵抗値を測定しない。より具体的には、終端抵抗ブロック２１の抵抗値は終端抵抗ブロック２０の抵抗値に一致させるように調整する。
【００８４】
なお、半導体集積回路４からスイッチ７１を削除することも可能であるが、リターンロス特性規格においてインピーダンスバランスが規定されていることを考慮すれば、半導体集積回路４の内部に配置し、接地しておくことが望ましい。即ち、高周波領域におけるインピーダンスバランスを確保するためには、半導体集積回路４の回路構成もバランスが取れていることが必要だからである。
【００８５】
以上のように、終端抵抗ブロック２０及び２１の周辺レイアウトのバランスを取ることによって、終端抵抗ブロック２０及び２１の相対精度を確保する。終端抵抗ブロック２０及び２１の相対精度を確保したうえで、終端抵抗ブロック２１の抵抗値を終端抵抗ブロック２０の抵抗で代表することで、ウェハテスト等に必要な時間を短縮することができる。
【００８６】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００８７】
本実施形態に係る半導体集積回路５は、データの送信用に用いられる半導体集積回路である。そのため、第１の実施形態に係る半導体集積回路３が備える受信バッファ１０に代えて、送信ドライバ８０を備えている。また、パッドＲＸＰ及びＲＸＮは、データ送信用のパッドとして機能する（以降、パッドＴＸＰ、パッドＴＸＮと呼ぶ）。
【００８８】
図１２は、本実施形態に係る半導体集積回路５の送信ドライバ８０の周辺回路の一例を示す図である。図１２において図６と同一構成要素には、同一の符号を付し、その説明を省略する。
【００８９】
送信機に使用される半導体集積回路５であっても、その内部の終端抵抗ブロック２０及び２１を、第１の実施形態において説明した方法と同様に、４端子法でよって測定することができる。ただし、終端抵抗ブロック２０及び２１の抵抗を測定する際には、制御回路３０から送信ドライバ８０の出力状態をハイインピーダンスに設定することが望ましい。何故ならば、送信ドライバ８０の出力状態がハイインピーダンスでなければ、パッドＴＸＰを介して測定用電流源から供給される電流が送信ドライバ８０の非反転出力端子に分流されてしまい、電圧測定用モニタにおける測定結果に誤差が生じるためである。
【００９０】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。
【００９１】
本実施形態に係る半導体集積回路６は、送信機能及び受信機能を備える半導体集積回路である。
【００９２】
図１３は、本実施形態に係る半導体集積回路６のレイアウトの一例を示す図である。図１３において図５と同一構成要素には、同一の符号を付し、その説明を省略する。図１３は、図５に示す半導体集積回路３のレイアウトに対して、送信機能に必要な送信ドライバ８０と、送信ドライバ８０とパッドＴＸＰ及びＴＸＮの間に配置される終端抵抗ブロック２０及び２１を追加している。なお、調整値記憶部４０ａは、送受信側のそれぞれに対応した終端抵抗ブロック２０及び２１の調整値を記憶する。
【００９３】
本実施形態に係る半導体集積回路６では、送信側と受信側のそれぞれについて、終端抵抗ブロック２０及び２１の抵抗値を第１及び第２の実施形態において説明した方法により測定する。ここで、受信バッファ１０のインピーダンスよりも、送信ドライバ８０のインピーダンスは低いことが多い。このような場合に、送信側と受信側で独立して終端抵抗ブロック２０及び２１の抵抗値が調整可能であると、その抵抗値を柔軟に変更することができる。
【００９４】
［第５の実施形態］
続いて、第５の実施形態について図面を参照して詳細に説明する。
【００９５】
本実施形態に係る半導体集積回路７も、送信機能及び受信機能を備える半導体集積回路である。
【００９６】
図１４は、本実施形態に係る半導体集積回路７のレイアウトの一例を示す図である。図１４において図１３と同一構成要素には、同一の符号を付し、その説明を省略する。図１３と図１４の相違点は、各パッドの位置関係を変更（パッドＧＮＤの位置を変更）した点と、パッドＭＯＮＩを汎用の入出力パッド（以下、パッドＩＯと表記）と兼用している点である。
【００９７】
ここで、パッドＧＮＤは半導体集積回路７で共通して使用されるパッドであるので、その位置がどこであっても終端抵抗ブロック２０及び２１の測定には影響をしない。しかし、パッドＭＯＮＩとして使用するパッドＩＯが、パッドＲＸＰ及びＲＸＮやパッドＴＸＰ及びＴＸＮに隣接していると、パッドＩＯ（パッドＭＯＮＩ）から送受信データにノイズが重畳する恐れがある。
【００９８】
そこで、パッドＩＯ（パッドＭＯＮＩ）をパッドＲＸＰ等から分離すると共に、これらの間にパッドＧＮＤを配置し、グランド配線によるシールド効果を期待する。従って、汎用の入出力パッドをパッドＭＯＮＩとして兼用する場合には、図１４に示す配置が好適であると言える。このように、汎用の入出力パッドを４端子測定用のパッドとして兼用することで、チップサイズの増加をより抑制することができる。
【００９９】
以上、第１乃至第５の実施形態において説明した半導体集積回路は、受信機、送信機、送受信機のいずれにも使用することができる。より具体的には、ＵＳＢ３．０等の高速シリアル通信用のＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）マクロへの適用が好適である。さらに、パラレル通信を用いる場合であっても、終端抵抗を含むシステムへ適用が可能である。
【０１００】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１０１】
１、３〜７、１００ 半導体集積回路
２ 検査装置
１０ 受信バッファ
２０、２１ 終端抵抗ブロック
３０、１１０ 制御回路
４０、４０ａ 調整値記憶部
５０〜５６、１０１〜１０４ パッド
６０、６１ ＥＳＤ保護回路
７０、７１、１０７ スイッチ
８０ 送信ドライバ
１０５、１０６ 抵抗
２０１ 抵抗群
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。特に、終端抵抗を含む半導体集積回路に関する。
【背景技術】
【０００２】
近年、データ通信、特にシリアルデータ通信における高速化が顕著である。このような高速シリアル通信では、信号の反射による信号品質の劣化を防止するため、送信機及び受信機共に終端抵抗を内蔵することが多い。
【０００３】
この終端抵抗の抵抗値は通信規格ごとに定められており、送信機及び受信機共に、これを遵守しなければならない。例えば、ＵＳＢ３．０（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ ３．０）においては９６±２４Ω、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）においては１００±１５Ω、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）においては１００±２０Ω、とそれぞれ終端抵抗の抵抗値が定められている。万が一、このような通信規格が遵守されていなければ、正常な通信が保証できず、問題となる。
【０００４】
一方、近年の半導体集積回路のプロセスは微細化が進行し、通信インターフェイスを備えた半導体集積回路に含まれる終端抵抗の抵抗値の製造誤差（ばらつき）を抑えることが困難な状況にある。そのため、半導体集積回路の製造工程（例えば、ウェハテスト時）において、終端抵抗の抵抗値を通信規格で定められた範囲内に調整する必要がある。
【０００５】
なお、終端抵抗の抵抗値を調整する際には、半導体集積回路に含まれる終端抵抗の抵抗値が、一定程度の正確性を持って測定できることが前提となる。抵抗値を測定する方法には、２端子法と呼ばれる測定方法と４端子法と呼ばれる測定方法が存在する。
【０００６】
ここで、特許文献１において、バンプを有する半導体集積回路に含まれる終端抵抗、プルアップ抵抗及びプルダウン抵抗等を４端子法を用いて測定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１７３９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００９】
上述のように、終端抵抗の抵抗値を測定する方法には、２端子法と４端子法が存在する。２端子法には、終端抵抗の抵抗値を測定する際に必要な端子数が少ないという利点がある。しかし、２端子法には、半導体集積回路の寄生抵抗の抵抗値が測定結果に反映されてしまうという問題がある。終端抵抗と寄生抵抗の抵抗値の大きさが極端に違う場合には、寄生抵抗の抵抗値が測定結果に反映されてしまっても、さほど問題となることがない。
【００１０】
しかし、両者の抵抗値が近接していれば、寄生抵抗の影響を無視できない。例えば、ＵＳＢ３．０の通信規格では、終端抵抗の抵抗値は、９６±２４Ωと定められている（差動信号使用時は１系統あたり、４８±１２Ω）。ここで、寄生抵抗の抵抗値を数Ωと想定すれば、通信規格で定められた中心４８Ωに対して、寄生抵抗の存在は無視することができない。寄生抵抗の抵抗値を７Ω程度と仮定すれば、１５％の測定誤差が含まれることになってしまう。即ち、寄生抵抗の抵抗値が測定精度に直接影響を与え、終端抵抗の測定誤差が大きくなり、結果として通信規格を満足しない半導体集積回路を製造してしまう可能性がある。
【００１１】
従って、終端抵抗の測定には２端子法ではなく、寄生抵抗の影響を受けない４端子法を用いることが望ましい。しかし、４端子法を採用するためには、終端抵抗の測定に必要な端子数が増加するという問題がある。半導体集積回路に含まれる終端抵抗を４端子法で測定しようとすれば、特許文献１が開示するように、複数の専用端子（バンプ、又は、パッド）が必要となる。半導体集積回路のプロセスを微細化するのとは異なり、パッドを小さくすることは困難であり、４端子法を採用することで、半導体集積回路のチップサイズは増加してしまう。
【００１２】
そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、第１乃至第４のパッドと、前記第２のパッドと前記第４のパッドの間に接続される第１の抵抗と、前記第３のパッドと前記第４のパッドの間に接続される第２の抵抗と、前記第１のパッドと前記第２のパッドの間に接続される第１のスイッチと、前記第１及び第３のパッドを４端子法における電圧測定端子として、前記第２及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオンする制御回路と、を備える半導体集積回路が提供される。
【発明の効果】
【００１４】
本発明の第１の視点によれば、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】半導体集積回路１とその検査装置２の接続の一例を示す図である。
【図３】半導体集積回路１のレイアウトの一例を示す図である。
【図４】半導体集積回路１の受信バッファ１０の周辺回路の一例を示す図である。
【図５】本発明の第１の実施形態に係る半導体集積回路３のレイアウトの一例を示す図である。
【図６】半導体集積回路３の受信バッファ１０の周辺回路の一例を示す図である。
【図７】終端抵抗ブロック２０を測定する際の半導体集積回路３と検査装置２の接続の一例を示す図である。
【図８】終端抵抗ブロック２０の内部構成の一例を示す図である。
【図９】調整用抵抗ＲＴ０１〜ＲＴ１０のうち、有効にした調整用抵抗の個数と終端抵抗ブロック２０の抵抗値との関係を示す図である。
【図１０】本発明の第２の実施形態に係る半導体集積回路４の受信バッファ１０の周辺回路の一例を示す図である。
【図１１】半導体集積回路を含むウェハの一例を示す図である。
【図１２】本発明の第３の実施形態に係る半導体集積回路５の送信ドライバ８０の周辺回路の一例を示す図である。
【図１３】本発明の第４の実施形態に係る半導体集積回路６のレイアウトの一例を示す図である。
【図１４】本発明の第５の実施形態に係る半導体集積回路７のレイアウトの一例を示す図である。
【発明を実施するための形態】
【００１６】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００１７】
上述のように、半導体集積回路に含まれる終端抵抗の抵抗値を２端子法によって測定すると測定精度が悪化するという問題がある。一方、４端子法によって測定をするためには、必要となる端子が増加し、半導体集積回路のチップサイズが増加するという問題がある。そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【００１８】
そこで、一例として図１に示す半導体集積回路１００を提供する。図１に示す半導体集積回路１００は、第１のパッド１０１と、第２のパッド１０２と、第３のパッド１０３と、第４のパッド１０４と、第２のパッド１０２と第４のパッド１０４の間に接続される第１の抵抗１０５と、第３のパッド１０３と第４のパッド１０４の間に接続される第２の抵抗１０６と、第１のパッド１０１と第２のパッド１０２の間に接続される第１のスイッチ１０７と、第１のパッド１０１及び第３のパッド１０３を４端子法における電圧測定端子として、第２のパッド１０２及び第４のパッド１０４を４端子法における電流供給端子として、それぞれ使用し第１の抵抗１０５の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、第１のスイッチ１０７をオンする制御回路１１０と、を備える。
【００１９】
図１に示す半導体集積回路１００は、第４のパッド１０４をグランド端子として使用し、第２のパッド１０２及び第３のパッド１０３でデータの受信（又は、送信）を可能とする。この場合、第１の抵抗１０５及び第２の抵抗１０６は終端抵抗として機能し、その一端がグランドに終端されている。
【００２０】
このような構成を持つ半導体集積回路の第１の抵抗を精度良く測定するために、第１のパッド１０１及び第１のスイッチ１０７を追加する。追加した第１のパッド１０１を含めて、第１の抵抗１０５の抵抗値を、４端子法により測定する。具体的には、第１のパッド１０１と第３のパッド１０３に電圧測定用モニタを接続し、第２のパッド１０２と第４のパッド１０４に測定用電流源を接続する。そして、外部から供給される制御信号に基づいて第１のスイッチをオンする。
【００２１】
すると、電圧測定用モニタの入力インピーダンスは極めて高いため、測定用電流源から供給された電流のほぼ全てが第１の抵抗１０５に流れることになる。従って、電圧測定用モニタで測定できる電圧は第１の抵抗１０５の電圧降下にほぼ等しく、測定電圧から第１の抵抗１０５の抵抗値を正確に測定することができる。このように、半導体集積回路１００は、第１の抵抗１０５の抵抗値を４端子法により測定可能であるが、そのために追加するパッドは第１のパッド１０１のみである。従って、半導体集積回路１００のチップサイズ増加を抑制することができる。即ち、チップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路１００を提供することができる。
【００２２】
本発明において下記の形態が可能である。
【００２３】
［形態１］上記第１の視点に係る半導体集積回路のとおりである。
【００２４】
［形態２］前記半導体集積回路は、さらに、前記第１のパッドと前記第３のパッドの間に接続される第２のスイッチを備え、前記制御回路は、前記第１及び第２のパッドを４端子法における電圧測定端子として、前記第３及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第２の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオフ、前記第２のスイッチをオンとすることが好ましい。
【００２５】
［形態３］前記第４のパッドは、グランド端子であることが好ましい。
【００２６】
［形態４］前記第２のスイッチは、前記第１のパッドと接続されていることに代えて、前記第４のパッドと接続され、前記制御回路は、前記第１及び第３のパッドを４端子法における電圧測定端子として、前記第２及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオン、前記第２のスイッチをオフとすることが好ましい。
【００２７】
［形態５］前記第２及び第３のパッドを介して、差動信号を受信する受信バッファを備えることが好ましい。
【００２８】
［形態６］前記半導体集積回路は、前記第２及び第３のパッドにより、差動信号を送信し、前記第１又は第２の抵抗のいずれかの抵抗のうち、少なくても１つの抵抗の抵抗値を測定する際には、出力ノードをハイインピーダンスに設定可能な送信ドライバを備えることが好ましい。
【００２９】
［形態７］前記半導体集積回路は、第５及び第６のパッドと、前記第５のパッドと前記第４のパッドの間に接続される第３の抵抗と、前記第６のパッドと前記第４のパッドの間に接続される第４の抵抗と、前記第１のパッドと前記第５のパッドの間に接続される第３のスイッチと、を備え、前記制御回路は、前記第１及び第６のパッドを４端子法における電圧測定端子として、前記第５及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第３の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第３のスイッチをオンすることが好ましい。
【００３０】
［形態８］前記第１のパッドは、信号の入出力が可能な入出力パッドとしても使用可能であることが好ましい。
【００３１】
［形態９］前記第４のパッドは前記第１のパッドと隣接してレイアウトされ、前記第１のパッドは、前記第２又は第３のパッドのいずれのパッドとも隣接してレイアウトされていないことが好ましい。
【００３２】
［形態１０］前記第１及び第２の抵抗の抵抗値は変更可能であることが好ましい。
【００３３】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００３４】
第１の実施形態に係る半導体集積回路の説明に先立ち、終端抵抗を含む半導体集積回路と、終端抵抗の抵抗値を測定する検査装置について説明する。
【００３５】
図２は、半導体集積回路１とその検査装置２の接続の一例を示す図である。
【００３６】
図２に示すとおり、半導体集積回路１に含まれる終端抵抗を４端子法によって測定するためには、４つの測定端子が必要になる。さらに、半導体集積回路１の動作状態を制御する制御信号が検査装置２から半導体集積回路１に対して供給される。
【００３７】
検査装置２は、半導体集積回路１に含まれる終端抵抗を測定した後、通信規格を満足するように終端抵抗の抵抗値を決定する。決定した抵抗値（調整値）に関する情報は、半導体集積回路１の内部で記憶される。そして、半導体集積回路１が通常動作する際は、内部に記憶した調整値に基づき、終端抵抗の抵抗値が変化する。
【００３８】
図３は、半導体集積回路１のレイアウトの一例を示す図である。なお、説明の簡略化のため、図３においては、終端抵抗の測定及び調整に必要なモジュールのみを記載している。
【００３９】
半導体集積回路１には、受信バッファ１０と、終端抵抗ブロック２０及び２１と、制御回路３０と、調整値記憶部４０が含まれている。非反転信号及び反転信号は、それぞれ終端抵抗ブロック２０及び２１により終端されている。さらに、半導体集積回路１には、７個のパッド５０〜５６が含まれている。
【００４０】
ここで、パッド５０及び５１は、グランド端子として機能する。パッド５２及びパッド５３は、終端抵抗ブロック２０及び２１の抵抗値を４端子法によって測定するために設けられた端子である。パッド５４により、非反転信号を受け付ける。その後、非反転信号は受信バッファ１０に入力され、受信バッファ１０を介して半導体集積回路１の内部回路（図３において図示せず）に送られる。反転信号も同様に、パッド５５を介して、内部回路に送られる。検査装置２が供給する制御信号は、パッド５６により受け付ける。なお、以降の説明において、パッド５０をパッドＧＮＤ１、パッド５１をパッドＧＮＤ２、パッド５２をパッドＭＯＮＩ１、パッド５３をパッドＭＯＮＩ２、パッド５４をパッドＲＸＰ、パッド５５をパッドＲＸＮ、パッド５６をパッドＴＥＳＴＣＮＴ、と表記する。
【００４１】
制御回路３０は、検査装置２が供給する制御信号を、パッドＴＥＳＴＣＮＴを介して受け付ける。制御信号の伝達には、信号をシリアルで送信する方法や、パラレルで送信する方法などが考えられるが、いずれであっても良い。さらに、シリアルで信号を送信する際に使用する方式もどのような方式であっても良い。例えば、クロック同期、ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ Ｔｒａｎｓｍｉｔｔｅｒ）等の方式を用いることができる。制御回路３０は、供給された制御信号に基づいて終端抵抗ブロック２０及び２１の抵抗値を変更する。
【００４２】
調整値記憶部４０は、検査装置２が決定した終端抵抗ブロック２０及び２１の調整値を記憶する。調整値記憶部４０は、半導体集積回路１に対する電源供給が停止しても、情報の記憶が可能な不揮発性メモリ等であることが望ましい。より具体的には、調整値記憶部４０としてＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）を使用することや、調整値記憶部４０をヒューズにより構成すること等が考えられるが、これらに限定されない。
【００４３】
図４は、半導体集積回路１の受信バッファ１０の周辺回路の一例を示す図である。図４において図３と同一構成要素には、同一の符号を付し、その説明を省略する。なお、図４では制御回路３０の記載を省略している。
【００４４】
パッドＲＸＰと受信バッファ１０の非反転入力は、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路６０を介して接続されている。パッドＲＸＮと受信バッファ１０の反転入力も同様に、ＥＳＤ保護回路６１を介して接続されている。さらに、終端抵抗ブロック２０の一端は、パッドＲＸＰとＥＳＤ保護回路６０の間のノードＳ０１に接続され、他の一端は接地されている（ノードＳ０３）。終端抵抗ブロック２１も同様に、ノードＳ０２とノードＳ０３の間に接続されている。なお、各パッドから延伸する配線には寄生抵抗が存在し、図４では各パッドに対応した寄生抵抗ＲＳ１〜ＲＳ６を記載している。例えば、寄生抵抗ＲＳ１はパッドＭＯＮＩ２から延伸する配線に対応した寄生抵抗である。
【００４５】
次に、終端抵抗ブロック２０の抵抗値を４端子法による測定について説明する。
【００４６】
この場合には、測定用電流源をパッドＧＮＤ１とパッドＲＸＰに接続する（図４参照）。さらに、電圧測定用メータをパッドＧＮＤ２及びパッドＭＯＮＩ１に接続する。ここで、電圧測定用メータの入力インピーダンスは極めて大きいと仮定すれば、寄生抵抗ＲＳ２及びＲＳ５には殆ど電流は流れない。従って、電圧測定用メータで計測できる電圧は、ほぼ終端抵抗ブロック２０における電圧降下と等しいとみなすことができるため、終端抵抗ブロック２０の抵抗値を正確に測定することができる。終端抵抗ブロック２１の抵抗値を４端子法により測定する場合も同様に、パッドＧＮＤ１とパッドＲＸＮに測定用電流源を接続し、パッドＧＮＤ２とパッドＭＯＮＩ２を電圧測定用メータに接続する。
【００４７】
なお、終端抵抗ブロック２０及び２１の抵抗値を２端子法により測定する場合には、パッドＧＮＤ２、パッドＭＯＮＩ１及びパッドＭＯＮＩ２は不要である。例えば、終端抵抗ブロック２０の抵抗値を測定する場合には、測定用電流源及び電圧測定用メータをパッドＧＮＤ１とパッドＲＸＰに接続することになる。しかし、上述したように、２端子法による測定では寄生抵抗の影響が無視できず、終端抵抗ブロック２０及び２１の抵抗値を正確に測定できないため適切ではない。
【００４８】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。
【００４９】
図５は、本実施形態に係る半導体集積回路３のレイアウトの一例を示す図である。図５において図３と同一構成要素には、同一の符号を付し、その説明を省略する。
【００５０】
半導体集積回路３においても、終端抵抗ブロック２０及び２１の抵抗値を４端子法により測定可能である。図３及び図５を相互に比較することによって、半導体集積回路３ではパッドが削減されているのが分かる。具体的には、パッドＧＮＤ１又はパッドＧＮＤ２のいずれかのグランド端子と、パッドＭＯＮＩ１又はパッドＭＯＮＩ２のいずれかの測定端子が不要である。なお、以降の説明では、パッドＧＮＤ１をパッドＧＮＤとし、パッドＭＯＮＩ１をパッドＭＯＮＩとして説明する。
【００５１】
図６は、半導体集積回路３の受信バッファ１０の周辺回路の一例を示す図である。図６において図４と同一構成要素には、同一の符号を付し、その説明を省略する。図６と図４の相違点は、ノードＳ０１とパッドＭＯＮＩの間にスイッチ７０を配置し、ノードＳ０２とパッドＭＯＮＩの間にスイッチ７１を配置している点である。また、スイッチ７０及び７１は、制御回路３０によりオン・オフが制御可能である。なお、スイッチ７０及び７１には、ＣＭＯＳスイッチ（トランスファーゲート）を用いることができる。
【００５２】
次に、半導体集積回路３の終端抵抗ブロック２０及び２１の抵抗値を測る方法について説明する。ここでは、終端抵抗ブロック２０の抵抗値を測定する方法について説明する。
【００５３】
図７は、終端抵抗ブロック２０を測定する際の半導体集積回路３と検査装置２の接続の一例を示す図である。図７に示すように、終端抵抗ブロック２０の抵抗値を測定する際には、パッドＲＸＰ及びパッドＧＮＤに測定用電流源を接続し、パッドＭＯＮＩ及びパッドＲＸＰに電圧測定用モニタを接続する。このような接続にしたうえで、検査装置２からパッドＴＥＳＴＣＮＴに対して制御信号を出力する。
【００５４】
パッドＴＥＳＴＣＮＴを介して制御信号を受け付けた制御回路３０は、スイッチ７０をオン、スイッチ７１をオフとする。すると、測定用電流源から供給された電流の大半は終端抵抗ブロック２０に流れることになる（図７の実線で示す矢印）。電圧測定用モニタの入力インピーダンスは非常に高いため、スイッチ７０や終端抵抗ブロック２１に電流が流れることはないためである（図７の点線で示す矢印）。
【００５５】
スイッチ７０や終端抵抗ブロック２１には電流が流れることはないので、電圧測定用モニタで計測できる電圧は終端抵抗ブロック２０における電圧降下とほぼ等しいことになる。測定用電流源から供給する電流値は既知の値であるため、測定電圧／供給電流を計算すれば終端抵抗ブロック２１の抵抗値を正確に測定することができる。即ち、終端抵抗ブロック２０の抵抗値を４端子法により測定しているため、寄生抵抗ＲＳ１及びＲＳ４の抵抗値が測定精度に影響することがない。
【００５６】
なお、終端抵抗ブロック２１を測定する際には、パッドＲＸＮに測定用電流源を接続、パッドＭＯＮＩとパッドＲＸＰの間に電圧測定用モニタを接続、スイッチ７０をオフ、スイッチ７１をオンとすれば良い。その結果、終端抵抗ブロック２１の抵抗値を正確に測定することができる。
【００５７】
続いて、検査装置２が半導体集積回路３に含まれる終端抵抗ブロック２０及び２１の抵抗値を測定した後、どのようにして終端抵抗ブロック２０及び２１の抵抗値を決定するかについて説明する。
【００５８】
図８は、終端抵抗ブロック２０の内部構成の一例を示す図である。上述のように、終端抵抗ブロック２０及び２１は、その抵抗値が変更可能に構成されている。なお、終端抵抗ブロック２０及び２１は、同一の構成をしているため、終端抵抗ブロック２１に関する説明は省略する。
【００５９】
終端抵抗ブロック２０は、抵抗群２０１と、調整用抵抗ＲＴ０１〜ＲＴ１０と、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０から構成されている。抵抗群２０１には、２０個の抵抗Ｒ０１〜Ｒ２０が含まれ、これらの抵抗は並列に接続されている。また、調整用抵抗ＲＴ０１〜ＲＴ１０についても、抵抗群２０１に含まれる抵抗と並列になるように接続されている。ただし、それぞれの調整用抵抗ＲＴ０１〜ＲＴ１０の有効・無効をＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０により制御可能となっている。より具体的には、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０それぞれのゲート端子（図８では、端子Ｃ１〜Ｃ１０）に印加する電圧によって、調整用抵抗ＲＴ０１〜ＲＴ１０の有効・無効を決定する。
【００６０】
終端抵抗ブロック２０をこのような構成にすることで、その抵抗値を必要な精度で調整可能にしている。例えば、抵抗群２０１に含まれる抵抗Ｒ０１〜Ｒ２０の抵抗値と、調整用抵抗ＲＴ０１〜ＲＴ１０の抵抗をそれぞれ１２５０Ωとする。ここで、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０の全てがオフの場合における終端抵抗ブロック２０の抵抗値（合成抵抗）は、１２５０Ωを２０個並列にした抵抗値に等しいので、１２５０Ω／２０＝６２．５Ωとなる。一方、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０の全てがオンの場合における終端抵抗ブロック２０の抵抗値（合成抵抗）は、１２５０Ωを３０個並列にした抵抗値に等しいので、１２５０Ω／３０＝４１．７Ωとなる。なお、上記の計算は、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗は、１２５０Ωに対して十分小さいものと仮定している。
【００６１】
図９は、調整用抵抗ＲＴ０１〜ＲＴ１０のうち、有効にした調整用抵抗の個数と終端抵抗ブロック２０の抵抗値との関係を示す図である。図９では、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を１Ω、１０Ω、１００Ωとそれぞれ仮定し、最終的な終端抵抗ブロック２０の抵抗値を縦軸に示している。図９から明らかなとおり、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗が、抵抗群２０１に含まれる抵抗Ｒ０１〜Ｒ２０の抵抗値の１０％以内（１２５Ω以下）に収まっていれば、終端抵抗ブロック２０の抵抗値に殆ど影響を与えない。このように、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗が、終端抵抗ブロック２０に含まれる各抵抗の抵抗値に対して十分小さい場合に、オン抵抗の値が調整精度に大きく影響を与えることはない。
【００６２】
しかしながら、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を、十分小さくすることができない場合も想定される。ＭＯＳトランジスタのオン抵抗は、チャンネル長Ｌ、チャンネル幅Ｗ、ゲートソース間電圧によって定まる。オン抵抗は、チャンネル長Ｌとチャンネル幅Ｗの比（Ｌ／Ｗ）に比例するのでチャンネル幅Ｗを大きくすることで、オン抵抗を下げることが可能である。しかし、チャンネル幅Ｗを大きくするとＭＯＳトランジスタの寄生容量も増大してしまう。その結果、高周波領域でのインピーダンスが低下する。ＵＳＢ３．０等のリターンロス特性規格には、周波数に関する項目も含まれるため許容できる寄生容量に上限が存在する。このような制限により、ＭＯＳトランジスタのチャンネル幅Ｗを大きくできない場合には、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を十分小さくできない。発明者らは、このような場合の対策を以下のとおり検討した。
【００６３】
［対策１］
Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を実測し、有効にする調整用抵抗ＲＴ０１〜ＲＴ１０の数に反映させる。この場合には、終端抵抗ブロック２０に含まれるＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を順次オンし、その都度、終端抵抗ブロック２０の抵抗値を測定する。例えば、Ｎチャンネル型ＭＯＳトランジスタＮ０１のみをオンとして、終端抵抗ブロック２０の抵抗値を測定する。すると、抵抗群２０１の合成抵抗と、調整用抵抗ＲＴ０１と、Ｎチャンネル型ＭＯＳトランジスタＮ０１のオン抵抗により定まる抵抗値が測定できる。抵抗群２０１の合成抵抗と調整用抵抗ＲＴ０１の抵抗値は設計段階で定めているので、測定結果からＮチャンネル型ＭＯＳトランジスタＮ０１のオン抵抗が測定できることになる。次に、Ｎチャンネル型ＭＯＳトランジスタＮ０２のみをオンとし、終端抵抗ブロック２０の抵抗値の測定結果からＮチャンネル型ＭＯＳトランジスタＮ０２のオン抵抗を測定する
【００６４】
このような測定を繰り返し、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を実測する。Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗が全て把握できれば、目的とする終端抵抗ブロック２０の抵抗値を得るために有効にしなければならない調整用抵抗ＲＴ０１〜ＲＴ１０が定まる。
【００６５】
［対策２］
対策２では、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗を、終端抵抗ブロック２０の抵抗値を測定することで推測する。具体的には、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を全てオンした状態で、終端抵抗ブロック２０の抵抗値を測定する。次に、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を全てオフした状態で、終端抵抗ブロック２０の抵抗値を測定する。Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を全てオンした状態で、終端抵抗ブロック２０の抵抗値を測定すれば、測定結果には全てのオン抵抗が含まれることになる。一方、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０を全てオフした状態で、終端抵抗ブロック２０の抵抗値を測定すれば、測定結果にはオン抵抗が含まれない。
【００６６】
これら２つの測定結果から、Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０の各オン抵抗は等しいものとして、Ｎチャンネル型ＭＯＳトランジスタ１個あたりのオン抵抗を計算（推定）する。Ｎチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０のオン抵抗が推定できれば、目的とする終端抵抗ブロック２０の抵抗値を得るために有効にしなければならない調整用抵抗ＲＴ０１〜ＲＴ１０が定まる。
【００６７】
［対策３］
対策１及び２とは異なり、終端抵抗ブロック２０の構成を変更して、その調整範囲を拡大することも考えられる。例えば、調整用抵抗の抵抗値を大きくし、Ｎチャンネル型ＭＯＳトランジスタのオン抵抗を相対的に小さくしたうえで、調整用抵抗の本数を増加させることが考えられる。
【００６８】
次に、終端抵抗ブロック２０及び２１の抵抗値の相互関係について説明する。
【００６９】
終端抵抗ブロック２０及び２１の抵抗値の調整には、終端抵抗ブロック２０及び２１の抵抗値を測定し、それぞれの抵抗値の絶対値が予め定められた規格内に収まるように調整する方法が考えられる。即ち、終端抵抗ブロック２０及び２１を独立して調整する方法である。
【００７０】
ここで、通信信号の品質を向上させるという観点からは、終端抵抗の相対精度は高い方が望ましい。そこで、初めに終端抵抗ブロック２０の抵抗値が規格に収まるように調整し、次に、終端抵抗ブロック２０と２１の抵抗値の比率が一定の範囲内に収まるように調整する方法も考えられる。即ち、終端抵抗ブロック２０の抵抗値に基づいて、終端抵抗ブロック２１の抵抗値を両者の抵抗値の相対精度が一定の範囲内に収まるように調整する方法である。このような方法を採用すれば、終端抵抗ブロック２０及び２１の抵抗値を規格内に収めると共に、相対精度を向上させることができる。
【００７１】
以上のようにして、検査装置２は終端抵抗ブロック２０及び２１の抵抗値を決定する。決定した抵抗値（調整値）は、個々の半導体集積回路に記憶される。より具体的には、各半導体集積回路に含まれる調整値記憶部４０に、その半導体集積回路に対応した調整値を書き込むことが必要になる。
【００７２】
その際の書き込み方法としては、専用の機器を用いて半導体集積回路に含まれる調整値記憶部４０に直接（制御回路３０を介さず）アクセスすることが考えられる。例えば、調整値記憶部４０をヒューズによって構成し、調整値記憶部４０のヒューズの状態（接続又は切断）とＮチャンネル型ＭＯＳトランジスタＮ０１〜Ｎ１０の状態（オン又はオフ）を結びつけ、ヒューズの状態を直接変更する（必要なヒューズを溶融する）。若しくは、制御回路３０を介して調整値を調整値記憶部４０に書き込むことも勿論可能である。
【００７３】
さらに、調整値記憶部４０に調整値を書き込む工程は、半導体集積回路３のウェハテストで行うことが好適である。ウェハ状態であれば、多数の半導体集積回路に対して、効率的にアクセスすることが可能なためである。
【００７４】
なお、本実施形態に係る半導体集積回路３では、終端抵抗ブロック２０及び２１はプルダウン型の終端抵抗として説明した。しかし、終端抵抗ブロック２０及び２１が、プルアップ型の終端抵抗であっても、同様に、その抵抗値を正確に測定することが可能である。しかし、この場合には、電源端子をパッドＧＮＤの代わりに使用するための対応が必要になる。例えば、半導体集積回路３がＰ型基板を用いるＣＭＯＳ構造を採用していれば、測定用のグランド端子をかなりの自由度を持って設置することが可能である。基板から直接、接地電圧を取り出すことができるためである。しかし、同様のことを電源端子については行うことができないので、プルアップ型の終端抵抗を使用する場合には、半導体集積回路３の内部に電源電圧を取り出す領域を設けるなどの対応が必要になる。
【００７５】
以上のように、終端抵抗を備える半導体集積回路３に対して、４端子測定用のパッドＭＯＮＩと２つのスイッチ７０及び７１を追加する。このパッドＭＯＮＩと、通信データを受け付けるパッドＲＸＰ及びＲＸＮと、パッドＧＮＤの４端子を用いて、終端抵抗ブロック２０及び２１の抵抗値を４端子法により測定する。４端子法を用いて抵抗値の測定を行っているため、半導体集積回路３の内部に存在する寄生抵抗の影響を受けず、終端抵抗ブロック２０及び２１の抵抗値を高精度に測定することができる。
【００７６】
また、単に４端子法を適用する場合（図３及び図４参照）と比較して、必要なパッドが減少しているので、チップサイズの増加を抑制することができる。なお、半導体集積回路３では２つのスイッチ７０及び７１が追加となるが、これらはＣＭＯＳスイッチにより実現できるので、基板面積の増加は極めて限定的である。即ち、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、提供できる。
【００７７】
さらに、半導体集積回路３と接続する検査装置２は、既存の設備に対して変更を加えずに使用することができる。そのため、本実施形態に係る半導体集積回路３に含まれる終端抵抗の抵抗値を測定するために追加の投資が必要になることもない。
【００７８】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００７９】
本実施形態に係る半導体集積回路４のレイアウトは、半導体集積回路３と相違する点はないので、半導体集積回路４についての図５相当する説明は省略する。
【００８０】
図１０は、本実施形態に係る半導体集積回路４の受信バッファ１０の周辺回路の一例を示す図である。図１０において図６と同一構成要素には、同一の符号を付し、その説明を省略する。図１０と図６の相違点は、スイッチ７１の一端がパッドＭＯＮＩに接続されているのではなく、接地されている点である。
【００８１】
ここで、半導体における２つの抵抗の抵抗値は、互いに距離が離れているほど、ばらつきが大きくなる。
【００８２】
図１１は、半導体集積回路を含むウェハの一例を示す図である。図１１において、格子状の各ブロックが半導体集積回路を示している。図１１の半導体集積回路Ａ１とＡ２のそれぞれに含まれる抵抗の抵抗値を比較すれば、その抵抗値の違いは比較的大きいものと推定できる。しかし、半導体集積回路Ａ１（又は、Ａ２）の内部に存在する抵抗同士のばらつきは一定の範囲内に収まっていると推測することができる。
【００８３】
本実施形態に係る半導体集積回路４では、終端抵抗ブロック２０の抵抗値を測定し、終端抵抗ブロック２１の抵抗値は、終端抵抗ブロック２０の抵抗値から大きく乖離しないという前提で、終端抵抗ブロック２１の抵抗値を測定しない。より具体的には、終端抵抗ブロック２１の抵抗値は終端抵抗ブロック２０の抵抗値に一致させるように調整する。
【００８４】
なお、半導体集積回路４からスイッチ７１を削除することも可能であるが、リターンロス特性規格においてインピーダンスバランスが規定されていることを考慮すれば、半導体集積回路４の内部に配置し、接地しておくことが望ましい。即ち、高周波領域におけるインピーダンスバランスを確保するためには、半導体集積回路４の回路構成もバランスが取れていることが必要だからである。
【００８５】
以上のように、終端抵抗ブロック２０及び２１の周辺レイアウトのバランスを取ることによって、終端抵抗ブロック２０及び２１の相対精度を確保する。終端抵抗ブロック２０及び２１の相対精度を確保したうえで、終端抵抗ブロック２１の抵抗値を終端抵抗ブロック２０の抵抗で代表することで、ウェハテスト等に必要な時間を短縮することができる。
【００８６】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００８７】
本実施形態に係る半導体集積回路５は、データの送信用に用いられる半導体集積回路である。そのため、第１の実施形態に係る半導体集積回路３が備える受信バッファ１０に代えて、送信ドライバ８０を備えている。また、パッドＲＸＰ及びＲＸＮは、データ送信用のパッドとして機能する（以降、パッドＴＸＰ、パッドＴＸＮと呼ぶ）。
【００８８】
図１２は、本実施形態に係る半導体集積回路５の送信ドライバ８０の周辺回路の一例を示す図である。図１２において図６と同一構成要素には、同一の符号を付し、その説明を省略する。
【００８９】
送信機に使用される半導体集積回路５であっても、その内部の終端抵抗ブロック２０及び２１を、第１の実施形態において説明した方法と同様に、４端子法でよって測定することができる。ただし、終端抵抗ブロック２０及び２１の抵抗を測定する際には、制御回路３０から送信ドライバ８０の出力状態をハイインピーダンスに設定することが望ましい。何故ならば、送信ドライバ８０の出力状態がハイインピーダンスでなければ、パッドＴＸＰを介して測定用電流源から供給される電流が送信ドライバ８０の非反転出力端子に分流されてしまい、電圧測定用モニタにおける測定結果に誤差が生じるためである。
【００９０】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。
【００９１】
本実施形態に係る半導体集積回路６は、送信機能及び受信機能を備える半導体集積回路である。
【００９２】
図１３は、本実施形態に係る半導体集積回路６のレイアウトの一例を示す図である。図１３において図５と同一構成要素には、同一の符号を付し、その説明を省略する。図１３は、図５に示す半導体集積回路３のレイアウトに対して、送信機能に必要な送信ドライバ８０と、送信ドライバ８０とパッドＴＸＰ及びＴＸＮの間に配置される終端抵抗ブロック２０及び２１を追加している。なお、調整値記憶部４０ａは、送受信側のそれぞれに対応した終端抵抗ブロック２０及び２１の調整値を記憶する。
【００９３】
本実施形態に係る半導体集積回路６では、送信側と受信側のそれぞれについて、終端抵抗ブロック２０及び２１の抵抗値を第１及び第２の実施形態において説明した方法により測定する。ここで、受信バッファ１０のインピーダンスよりも、送信ドライバ８０のインピーダンスは低いことが多い。このような場合に、送信側と受信側で独立して終端抵抗ブロック２０及び２１の抵抗値が調整可能であると、その抵抗値を柔軟に変更することができる。
【００９４】
［第５の実施形態］
続いて、第５の実施形態について図面を参照して詳細に説明する。
【００９５】
本実施形態に係る半導体集積回路７も、送信機能及び受信機能を備える半導体集積回路である。
【００９６】
図１４は、本実施形態に係る半導体集積回路７のレイアウトの一例を示す図である。図１４において図１３と同一構成要素には、同一の符号を付し、その説明を省略する。図１３と図１４の相違点は、各パッドの位置関係を変更（パッドＧＮＤの位置を変更）した点と、パッドＭＯＮＩを汎用の入出力パッド（以下、パッドＩＯと表記）と兼用している点である。
【００９７】
ここで、パッドＧＮＤは半導体集積回路７で共通して使用されるパッドであるので、その位置がどこであっても終端抵抗ブロック２０及び２１の測定には影響をしない。しかし、パッドＭＯＮＩとして使用するパッドＩＯが、パッドＲＸＰ及びＲＸＮやパッドＴＸＰ及びＴＸＮに隣接していると、パッドＩＯ（パッドＭＯＮＩ）から送受信データにノイズが重畳する恐れがある。
【００９８】
そこで、パッドＩＯ（パッドＭＯＮＩ）をパッドＲＸＰ等から分離すると共に、これらの間にパッドＧＮＤを配置し、グランド配線によるシールド効果を期待する。従って、汎用の入出力パッドをパッドＭＯＮＩとして兼用する場合には、図１４に示す配置が好適であると言える。このように、汎用の入出力パッドを４端子測定用のパッドとして兼用することで、チップサイズの増加をより抑制することができる。
【００９９】
以上、第１乃至第５の実施形態において説明した半導体集積回路は、受信機、送信機、送受信機のいずれにも使用することができる。より具体的には、ＵＳＢ３．０等の高速シリアル通信用のＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）マクロへの適用が好適である。さらに、パラレル通信を用いる場合であっても、終端抵抗を含むシステムへ適用が可能である。
【０１００】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１０１】
１、３〜７、１００ 半導体集積回路
２ 検査装置
１０ 受信バッファ
２０、２１ 終端抵抗ブロック
３０、１１０ 制御回路
４０、４０ａ 調整値記憶部
５０〜５６、１０１〜１０４ パッド
６０、６１ ＥＳＤ保護回路
７０、７１、１０７ スイッチ
８０ 送信ドライバ
１０５、１０６ 抵抗
２０１ 抵抗群
【特許請求の範囲】
【請求項１】
第１乃至第４のパッドと、
前記第２のパッドと前記第４のパッドの間に接続される第１の抵抗と、
前記第３のパッドと前記第４のパッドの間に接続される第２の抵抗と、
前記第１のパッドと前記第２のパッドの間に接続される第１のスイッチと、
前記第１及び第３のパッドを４端子法における電圧測定端子として、前記第２及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオンする制御回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
さらに、前記第１のパッドと前記第３のパッドの間に接続される第２のスイッチを備え、
前記制御回路は、前記第１及び第２のパッドを４端子法における電圧測定端子として、前記第３及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第２の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオフ、前記第２のスイッチをオンとする請求項１の半導体集積回路。
【請求項３】
前記第４のパッドは、グランド端子である請求項１又は２の半導体集積回路。
【請求項４】
前記第２のスイッチは、前記第１のパッドと接続されていることに代えて、前記第４のパッドと接続され、
前記制御回路は、前記第１及び第３のパッドを４端子法における電圧測定端子として、前記第２及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオン、前記第２のスイッチをオフとする請求項２又は３の半導体集積回路。
【請求項５】
前記第２及び第３のパッドを介して、差動信号を受信する受信バッファを備える請求項１乃至４のいずれか一に記載の半導体集積回路。
【請求項６】
前記第２及び第３のパッドにより、差動信号を送信し、前記第１又は第２の抵抗のいずれかの抵抗のうち、少なくても１つの抵抗の抵抗値を測定する際には、出力ノードをハイインピーダンスに設定可能な送信ドライバを備える請求項２乃至４のいずれか一に記載の半導体集積回路。
【請求項７】
第５及び第６のパッドと、
前記第５のパッドと前記第４のパッドの間に接続される第３の抵抗と、
前記第６のパッドと前記第４のパッドの間に接続される第４の抵抗と、
前記第１のパッドと前記第５のパッドの間に接続される第３のスイッチと、
を備え、
前記制御回路は、前記第１及び第６のパッドを４端子法における電圧測定端子として、前記第５及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第３の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第３のスイッチをオンする請求項１乃至５のいずれか一に記載の半導体集積回路。
【請求項８】
前記第１のパッドは、信号の入出力が可能な入出力パッドとしても使用可能である請求項１乃至７のいずれか一に記載の半導体集積回路。
【請求項９】
前記第４のパッドは前記第１のパッドと隣接してレイアウトされ、前記第１のパッドは、前記第２又は第３のパッドのいずれのパッドとも隣接してレイアウトされていない請求項８の半導体集積回路。
【請求項１０】
前記第１及び第２の抵抗の抵抗値は変更可能である請求項２乃至９のいずれか一に記載の半導体集積回路。
【請求項１】
第１乃至第４のパッドと、
前記第２のパッドと前記第４のパッドの間に接続される第１の抵抗と、
前記第３のパッドと前記第４のパッドの間に接続される第２の抵抗と、
前記第１のパッドと前記第２のパッドの間に接続される第１のスイッチと、
前記第１及び第３のパッドを４端子法における電圧測定端子として、前記第２及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオンする制御回路と、
を備えることを特徴とする半導体集積回路。
【請求項２】
さらに、前記第１のパッドと前記第３のパッドの間に接続される第２のスイッチを備え、
前記制御回路は、前記第１及び第２のパッドを４端子法における電圧測定端子として、前記第３及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第２の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオフ、前記第２のスイッチをオンとする請求項１の半導体集積回路。
【請求項３】
前記第４のパッドは、グランド端子である請求項１又は２の半導体集積回路。
【請求項４】
前記第２のスイッチは、前記第１のパッドと接続されていることに代えて、前記第４のパッドと接続され、
前記制御回路は、前記第１及び第３のパッドを４端子法における電圧測定端子として、前記第２及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第１のスイッチをオン、前記第２のスイッチをオフとする請求項２又は３の半導体集積回路。
【請求項５】
前記第２及び第３のパッドを介して、差動信号を受信する受信バッファを備える請求項１乃至４のいずれか一に記載の半導体集積回路。
【請求項６】
前記第２及び第３のパッドにより、差動信号を送信し、前記第１又は第２の抵抗のいずれかの抵抗のうち、少なくても１つの抵抗の抵抗値を測定する際には、出力ノードをハイインピーダンスに設定可能な送信ドライバを備える請求項２乃至４のいずれか一に記載の半導体集積回路。
【請求項７】
第５及び第６のパッドと、
前記第５のパッドと前記第４のパッドの間に接続される第３の抵抗と、
前記第６のパッドと前記第４のパッドの間に接続される第４の抵抗と、
前記第１のパッドと前記第５のパッドの間に接続される第３のスイッチと、
を備え、
前記制御回路は、前記第１及び第６のパッドを４端子法における電圧測定端子として、前記第５及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し前記第３の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、前記第３のスイッチをオンする請求項１乃至５のいずれか一に記載の半導体集積回路。
【請求項８】
前記第１のパッドは、信号の入出力が可能な入出力パッドとしても使用可能である請求項１乃至７のいずれか一に記載の半導体集積回路。
【請求項９】
前記第４のパッドは前記第１のパッドと隣接してレイアウトされ、前記第１のパッドは、前記第２又は第３のパッドのいずれのパッドとも隣接してレイアウトされていない請求項８の半導体集積回路。
【請求項１０】
前記第１及び第２の抵抗の抵抗値は変更可能である請求項２乃至９のいずれか一に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１３−１０８７８６（Ｐ２０１３−１０８７８６Ａ）
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願番号】特願２０１１−２５２５３９（Ｐ２０１１−２５２５３９）
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年６月６日（２０１３．６．６）
【国際特許分類】
【出願日】平成２３年１１月１８日（２０１１．１１．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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