【課題】検査時のプロービングによる不良の疑いのあるチップの流出を確実に防止することのできるウェハ検査装置及び検査方法を提供する。
【解決手段】各チップにプローブを接触させて通電テストを制御するテスト制御手段５と、テスト制御手段５の結果からチップの良否を判定するテスト判定手段６と、各チップのアドレス情報と各チップに対するテスト判定手段６のテスト判定情報及びプローブによるコンタクト情報とを対応させて記憶する記憶手段７と、プローブがチップに接触する毎にチップのアドレス情報に対応するコンタクト情報を更新するコンタクト制御手段８と、コンタクト情報が予め設定した限界条件を超えたときはチップを不良と判定するコンタクト判定手段９とを備える。 （もっと読む）

【課題】データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置のＤＣテストの実施には、振幅を維持できないという問題がある。そのため、データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置であって、ＤＣテストを可能にする半導体装置が、望まれる。
【解決手段】半導体装置は、データ信号を外部に出力するメインドライバと、データ信号が伝達する配線と接続されているコンデンサと、一端がコンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、バイアス電圧源と終端抵抗との間に接続されている第１のスイッチと、を含むＡＣ結合部と、テストモード時にＡＣ結合部のバイアス電圧源と終端抵抗との接続を、第１のスイッチにより遮断する制御回路と、を備える。 （もっと読む）

【課題】チップ面積，製造コストが増大することなく，試験時における電源電圧降下を抑制する半導体集積回路を提供する。
【解決手段】半導体集積回路は，複数のワード線WLと，複数のワード線と交差する複数のビット線対BL，/BLと，複数のワード線と複数のビット線対との交差部に設けられた複数のメモリセル211とを有するメモリと，電源供給線VDDLからの電源電圧を電源として所定の論理演算を行うLOGIC101と，論理回論の試験制御を行う試験制御回路と，電源供給線VDDLに接続され，電源供給線VDDLからの電源電圧を複数のワード線WLに供給するドライバ部222と，試験制御回路の試験制御実行時に，電源電圧を複数のワード線WLに供給して複数のメモリセル211に電源電圧を供給するチャージ回路222aとを有する。 （もっと読む）

【課題】半導体集積回路に含まれる終端抵抗の抵抗値を４端子法によって測定をするためには、必要となる端子が増加し、半導体集積回路のチップサイズが増加するという問題がある。そのため、半導体集積回路のチップサイズ増加を抑制しつつ、終端抵抗の抵抗値を高精度で測定可能な半導体集積回路が、望まれる。
【解決手段】半導体集積回路は、第１乃至第４のパッドと、第２のパッドと第４のパッドの間に接続される第１の抵抗と、第３のパッドと第４のパッドの間に接続される第２の抵抗と、第１のパッドと第２のパッドの間に接続される第１のスイッチと、第１のパッド及び第３のパッドを４端子法における電圧測定端子として、第２のパッド及び第４のパッドを４端子法における電流供給端子として、それぞれ使用し第１の抵抗の抵抗値を測定するテストモードへの遷移指示を含む制御信号に基づき、第１のスイッチをオンする制御回路と、を備える。 （もっと読む）

【課題】自己診断する論理の範囲を比較回路以外の検査論理、更にはメイン論理に広げ、検査論理、メイン論理に異常がある場合、比較回路が不一致を発生する前に検出し装置の交換ができるようにする。
【解決手段】同じ入力が与えられ、同じ論理演算を実施する第１と第２の論理部、第１と第２の論理部のいずれかにエラー信号を与えるエラー注入回路、第１と第２の論理部の出力を入力し選択した信号を与える選択回路と第１と第２の論理部の出力を比較し、比較不一致信号を与える比較回路とを備えた比較補正回路から構成され、比較補正回路は、第１と第２の論理部のいずれかにエラー信号を与えた時、第１と第２の論理部の出力が不一致にならない場合、または、第１と第２の論理部にエラー信号を与えないときに、第１と第２の論理部の出力が不一致になる場合に異常があると判断する。 （もっと読む）

【課題】不揮発性の半導体ディスクの寿命を監視する半導体ディスク寿命監視装置を提供する。
【解決手段】半導体ディスク５−１〜５−Ｋの書込み制御を行うファイルシステム３と、当該ファイルシステム３と前記半導体ディスク５−１〜５−Ｋを接続するインタフェースドライバ４を備え、当該インタフェースドライバ４により書込みが行われる半導体ディスク５−１〜５−Ｋの寿命を予測する半導体ディスク寿命監視装置１であって、前記ファイルシステム３からの書込みを書込情報として測定する測定部７と、前記測定結果を累積し第１の保存データ３２として保存する保存部８と、前記保存した累積書込情報に基づいて、半導体ディスク５−１〜５−Ｋの寿命を予測する。 （もっと読む）

【課題】ＰＶＴ変動によってスキューが発生しても、不良に関する情報を適切に格納できるようにした半導体メモリ装置を提供する。
【解決手段】書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる。 （もっと読む）

【課題】被測定ＡＣ信号の損失と反射を低減する。
【解決手段】ＤＣ−ＡＣプローブ・カード２０は、プローブ・ニードル２６及び３１を有し、これらは、ＤＵＴに接触する末端を夫々有する。接続経路２４及び３０は、試験計装２２及び２８をプローブ・ニードル２６及び３１に接続するよう使用できる。接続経路２４及び３０の夫々は、夫々の対応する試験計装２２及び２８と、プローブ・ニードル２６及び３１の間に、ＡＣ測定に適した所望特性インピーダンスと、ＤＣ測定に適したガードされた経路の両方を提供する。 （もっと読む）

【課題】半導体集積回路のクロックに一定周波数のクロックのみを供給しつつ半導体集積回路の内部クロックを動的に変化させて半導体集積回路のランダム・ロジックを検査する。
【解決手段】複数の組み合わせ回路と当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップとを有する半導体集積回路、の検査方法を、クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、により構成する。 （もっと読む）

【課題】電源電圧変動を制御可能な試験装置を提供する。
【解決手段】試験装置２は、被試験デバイス（ＤＵＴ）１を試験する。メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に供給すべき電力信号Ｖ_ＤＤを生成する。メイン電源１０の出力端子Ｐ４とＤＵＴ１の電源端子Ｐ１の間の電源ライン上には、可変電源経路部３０が設けられる。可変電源経路部３０は、その電気的特性が可変に構成される。制御部３２は、可変電源経路部３０の電気的特性を制御する。 （もっと読む）

【課題】電源電圧の変動を抑制する。
【解決手段】メイン電源は、ＤＵＴ１の電源端子Ｐ１の電位を所定の目標値に近づくように帰還制御する。制御端子Ｐ_ＣＮＴには、補償電源が生成すべき補償電流の目標波形ＲＥＦを指示する電流制御信号Ｓ_ＣＮＴが入力される。電流検出回路２２は、インダクタＬ１に流れる電流Ｉ_Ｌに応じた検出信号Ｖ_ＣＳを生成する。パルス変調器２４は、検出信号Ｖ_ＣＳを電流制御信号Ｓ_ＣＮＴに応じた目標波形ＲＥＦと比較し、比較結果に応じてレベルが変化するパルス信号Ｓｐを生成する。ドライバ２６は、パルス信号Ｓｐにもとづいて、第１スイッチＳＷ１および第２スイッチＳＷ２を相補的にスイッチングする。 （もっと読む）

【課題】半導体装置の不良解析技術において、解析成功率の向上や解析時間の短縮を図ることができる技術を提供する。
【解決手段】ショートしていると推測される一方の特定配線を特定（Ｓ１０３）し、その相手と推測される隣接配線の抽出（Ｓ１０４）をおこない、両配線間において電圧状態（論理状態）が異なる異電圧時間帯の算出（Ｓ１０７）をし、その異電圧時間帯で発生する発光現象の頻度を調査することにより、上記一方の特定配線に対して、どの隣接する配線がショートしているのかを短時間で確実に推定する。 （もっと読む）

【課題】半導体集積回路において、スキャンテスト時における消費電力を削減する。
【解決手段】半導体集積回路設計装置は、第１のスキャンＦＦのデータ入力端子に接続された第１のロジックコーンの入力端子数である第１の入力端子数と、第１のロジックコーンにデータを設定する第２のスキャンＦＦのデータ入力端子に接続された第２のロジックコーンの入力端子数である第２の入力端子数とを比較するデザイン解析部と、複数のスキャンＦＦのそれぞれのデータ入力端子に接続されたロジックコーンの入力端子数、および、複数のスキャンＦＦのそれぞれを第１のスキャンＦＦとした場合の前記比較結果に応じて、複数のスキャンＦＦを複数のグループに分類し、複数のグループのそれぞれに含まれるスキャンＦＦを相互に接続したスキャンチェーンを複数のグループのそれぞれについて生成するスキャンチェーン構築部と、を備える。 （もっと読む）

【課題】製品ボードに搭載される製品ＦＰＧＡの端子数に制限されず、内部信号の観測を可能とし、製品ＦＰＧＡを製品ボードに搭載された実使用状態で論理検証することが可能な評価システムを提供することを課題とする。
【解決手段】評価システム１は、製品ボード２、評価ボード３、およびそれらを接続するシリアル・インターフェース５を備える。製品ボード２に搭載される製品ＦＰＧＡ６はコアロジック６０に入力される外部入力信号を分岐する分岐回路６１を備える。評価ボード３は観測ＦＰＧＡ８を備える。観測ＦＰＧＡ８はコアロジック６０と論理的に等価な観測コアロジック８１および観測コアロジック８１の内部信号を取得する内部信号取得回路８２を備える。コアロジック６０の実動作に供される外部入力信号が評価ボード３に送られ観測コアロジック８１がコアロジック６０の実動作と等価に動作する。その時の内部信号を取り出し論理検証を行う。 （もっと読む）

【課題】半導体集積回路の回路面積を小さくする。
【解決手段】被試験回路２の観測対象の複数の信号線ＴＡ１〜ＴＡ４上の観測点ＴＰ１〜ＴＰ４を複数の入力端子に接続し、複数の信号線ＴＡ１〜ＴＡ４を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、複数の信号線ＴＡ１〜ＴＡ４の何れかを伝搬する値に応じた出力値を出力する論理回路（ＮＯＲ回路３，ＮＡＮＤ回路４）を設けることで、複数の観測点をＥＯＲ回路を用いて共用する半導体集積回路より回路面積を小さくできる。 （もっと読む）

【課題】正確な性能測定を容易にした差動伝送半導体装置を提供する。
【解決手段】差動対入力信号に応答してステップ信号を各々が生成する複数の入力コンパレータと、当該ステップ信号を伝送する伝送回路と、当該伝送回路によって伝送されたステップ信号に応答して差動対出力信号を各々が生成する複数の出力アンプと、を含み、供給されるテスト指令に応じて当該出力アンプの差動対出力信号を択一的に取り込んで、これに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する。 （もっと読む）

【課題】レーザパルス光の照射に応じて半導体デバイスにて発生する電磁波パルスの強度を非接触状態で向上させる技術を提供すること。
【解決手段】半導体デバイスを検査する半導体検査装置１００である。半導体検査装置１００は、半導体デバイスが形成されている基板１に対してレーザパルス光２を出射するレーザパルス光源１４と、レーザパルス光２が照射される照射位置１０に対して逆方向バイアスをかけるための逆バイアス用電磁波パルス４を照射する電磁波パルス照射部１８と、
レーザパルス光２の照射に応じて照射位置１０から放射される電磁波パルス３を検出する検出部１７とを備えている。 （もっと読む）

【課題】任意波形発生装置の校正方法を改善する。
【解決手段】Ｓパラメータを用いて任意波形発生装置を校正する。任意波形発生装置が有するチャンネルとしては、単一の非インタリーブ・チャンネルでも良いし、インターリーブされた複数チャンネルでも良い。差動信号を生成する場合でも良く、２チャンネルを1対として、複数のチャンネル対を校正できる。このとき、各チャンネルは、単一の非インタリーブ・チャンネルでも良いし、インターリーブされた複数チャンネルで１つのチャンネルを構成する場合でも良い。 （もっと読む）