半導体集積回路の検査方法および半導体集積回路
【課題】半導体集積回路のクロックに一定周波数のクロックのみを供給しつつ半導体集積回路の内部クロックを動的に変化させて半導体集積回路のランダム・ロジックを検査する。
【解決手段】複数の組み合わせ回路と当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップとを有する半導体集積回路、の検査方法を、クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、により構成する。
【解決手段】複数の組み合わせ回路と当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップとを有する半導体集積回路、の検査方法を、クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、により構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は半導体集積回路の検査方法と半導体集積回路に関し、特に、論理回路と、当該複数の論理回路のスキャンテストを行うスキャンフリップフロップと、を有する半導体集積回路の検査方法および当該半導体集積回路に関する。
【背景技術】
【０００２】
近年、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の回路規模は増大の一途を辿っており、回路規模の増大に伴いシステムＬＳＩのテスト時間も増加している。そこで、テスト時間を短縮するため、ＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ）等の各種工夫がなされている。ＤＦＴとは、システムＬＳＩのテストを容易化する設計手法であり、その１つがランダム・ロジックをテスト対象とするスキャンテストである。
【０００３】
ただし、システムＬＳＩには、複数の動作周波数の異なる複数のクロックドメインを有する場合が多く、スキャンテストでは、ＬＳＩの各クロックドメインの動作周波数に合わせた動作周波数でテストを行うことが望ましい。そこで、たとえば特許文献１には、システムＬＳＩのテストを行うテスタに複数のディレイテスト回路を備えさせ、異なる動作周波数のクロックを選択的に入力できるようにする技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−８９９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、各種のテスタの中には複数のクロックを切り替えて出力できないものもあり、また、上述した特許文献１に記載されたテスタであっても、特定のスキャンＦＦに入力するクロックは一定であり、特定のスキャンＦＦに入力するクロックを動的に変更するものではなかった。
【０００６】
本技術は、上記課題に鑑みてなされたもので、半導体集積回路のクロックに一定周波数のクロックのみを供給しつつ半導体集積回路の内部クロックを動的に変化させて半導体集積回路のランダム・ロジックを検査することができる検査方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本技術にかかる半導体集積回路の検査方法は、複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路、の検査方法であって、クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、を備える構成としてある。
【０００８】
なお、前述した半導体集積回路の検査方法は、他の方法の一環として実施されたり各工程に対応する手段を備える半導体集積回路の検査装置として実現されたり、前述した検査方法によって検査される半導体集積回路として実現されたりする等の各種の態様を含む。また、本技術は前記検査装置と半導体集積回路とを備える検査システム、前述した方法の構成に対応した機能をコンピュータに実現させるプログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
【発明の効果】
【０００９】
本技術によれば、半導体集積回路のクロックに一定周波数のクロックのみを供給しつつ半導体集積回路の内部クロックを動的に変化させて半導体集積回路のランダム・ロジックを検査することができる。
【図面の簡単な説明】
【００１０】
【図１】スキャンテストを実行可能な半導体集積回路を説明する図である。
【図２】スキャンフリップフロップの概略構成を示すブロック図である。
【図３】第１実施例において試験対象となるＬＳＩの構成を示す要部回路図である。
【図４】第１実施例に係るＬＳＩの動作を説明するタイミングチャートである。
【図５】第１実施例に係るＬＳＩの動作を説明するタイミングチャートである。
【図６】第２実施例において試験対象となるＬＳＩの構成を示す要部回路図である。
【図７】第２実施例に係るＬＳＩの動作を説明するタイミングチャートである。
【図８】第２実施例に係るＬＳＩの動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、下記の順序に従って本技術の実施形態を説明する。
（１）本実施形態の構成：
（２）半導体集積回路の試験方法の第１実施例：
（３）半導体集積回路の試験方法の第２実施例：
（４）まとめ：
【００１２】
（１）本実施形態の構成：
図１は、スキャンテストを実行可能な半導体集積回路（ＬＳＩ）を説明する図である。同図に示すＬＳＩ１００は、入力端子Ｉｎ１〜Ｉｎ３と、出力端子Ｏｕｔ１〜Ｏｕｔ３と、動作切替信号入力端子Ｉｎ４と、スキャンイン端子Ｉｎ５と、スキャンアウト端子Ｏｕｔ４と、内部回路１０と、スキャンチェーン２０と、を備えている。
【００１３】
なお、ＬＳＩは半導体集積回路の一例である。また、図１に示したＬＳＩ１００の構成は一例であり、各種端子の数、内部回路１０に含まれる組み合わせ回路の数やフリップフロップの数、後述するスキャンチェーンの数、等は適宜に変更可能である。
【００１４】
内部回路１０は各種の論理回路にて構築され、ＬＳＩ１００の入力端子Ｉｎ１〜Ｉｎ３から入力される入力データに基づいて所定の演算を行い、その演算結果である出力データを出力端子Ｏｕｔ１〜Ｏｕｔ３に出力する。
【００１５】
本実施形態において、内部回路１０の論理回路は複数のフリップフロップ（以下、ＦＦと略す。）と複数の組み合わせ回路とを備えている。なお、組み合わせ回路とは、出力が入力に直ちに反応する回路のことであり、このような回路の出力は、入力の加えられる順序には無関係で、また、入力が加えられる以前の回路の状態とも無関係である。
【００１６】
ここで、複数のＦＦの少なくとも一部はスキャンフリップフロップ（以下、スキャンＦＦと略す。）の構成とされている。たとえば、パーシャル・スキャン方式でＬＳＩをテストする場合は複数のＦＦの一部をスキャンＦＦとし、フル・スキャン方式でＬＳＩをテストする場合は複数のＦＦの全部をスキャンＦＦとする。スキャンＦＦは、内部（コア・ロジック）のデータ線にマルチプレクサが追加されたＦＦであり、マルチプレクサ機能を備える。なお、図１に示すＦＦ２０ａ〜２０ｆは、全てスキャンＦＦの構成としてある。
【００１７】
図１に示すＦＦ２０ａ〜２０ｆはシリアル接続されており、このシリアル接続された一連のＦＦはスキャンチェーン２０を構成する。スキャンチェーン２０はスキャンイン端子Ｉｎ５とスキャンアウト端子Ｏｕｔ４との間を接続している。
【００１８】
スキャンチェーン２０を構成するＦＦ２０ａ〜２０ｆにはクロック信号が供給されており、このクロックに同期して動作するシフトレジスタとして機能する。すなわち、ＦＦ２０ａ〜２０ｆは、スキャンイン端子Ｉｎ５に入力されたデータＳｃａｎ＿ｉｎをスキャンチェーン２０の接続順に順次にシフトさせていき、スキャンアウト端子Ｏｕｔ４からデータＳｃａｎ＿ｏｕｔを出力する。なお、ＦＦに対するクロック信号の供給に関しては、後述の第１実施例や第２実施例の中で詳細に説明するため、ここでは説明を省略する。
【００１９】
内部回路１０が備える複数の組み合わせ回路は、スキャンチェーン２０を基準として、たとえば、組み合わせ回路群１０ａ，１０ｂ，１０ｃの３つにグループ分け可能である。本実施形態では、スキャンチェーン２０にて囲まれる複数の組み合わせを組み合わせ回路群１０ｂと呼び、スキャンチェーン２０よりも入力端子Ｉｎ１〜Ｉｎ３に近い側に位置する複数の組み合わせを組み合わせ回路群１０ａと呼び、スキャンチェーン２０よりも出力端子Ｏｕｔ１〜Ｏｕｔ３に近い側に位置する複数の組み合わせを組み合わせ回路群１０ｃと呼ぶことにする。すなわち、組み合わせ回路群１０ｂが、本実施形態においてスキャンチェーン２０を用いた検査対象となる。
【００２０】
言い換えると、スキャンチェーン２０を構成するＦＦ２０ａ〜２０ｆのうち、ＦＦ２０ａ〜２０ｃは組み合わせ回路群１０ｂの入力側に配置されていることになり、組み合わせ回路群１０ｂにデータを入力するＦＦである。一方、ＦＦ２０ｄ〜２０ｆは組み合わせ回路群１０ｂの出力側に配置されていることになり、組み合わせ回路群１０ｂからデータを入力されるＦＦである。従って、ＦＦ２０ａ〜２０ｃにセットされたデータを組み合わせ回路群１０ｂに入力すると、このデータに基づく演算を組み合わせ回路群１０ｂが実行して結果データを出力し、この結果データがＦＦ２０ｄ〜２０ｆに記憶されることになる。
【００２１】
ここで、スキャンＦＦの構成の一例について説明する。
図２は、スキャンＦＦの概略構成を示すブロック図である。スキャンＦＦは、内部に、いわゆる通常のＦＦと同様の構成と、セレクタと、を備えた構成であり、２つのデータ入力端子と、データ入力端子の切替をセレクタに指示する信号を入力するための動作切替端子と、クロック信号を入力するためのクロック端子と、１つのデータ出力端子と、を備えている。同図に示すスキャンＦＦは、Ｄ端子Ｔ１ならびにＳＩ端子Ｔ２が入力端子を構成し、ＴＥＮ端子Ｔ３が動作切替端子を構成し、Ｑ端子Ｔ４がデータ出力端子を構成し、ＣＫ端子Ｔ５がクロック端子を構成する。
【００２２】
Ｄ端子Ｔ１は、スキャンＦＦが図１のＦＦ２０ａ〜２０ｃの場合は、組み合わせ回路群１０ａに接続され、スキャンＦＦが図１のＦＦ２０ｄ〜２０ｆの場合は、組み合わせ回路群１０ｂに接続される。すなわち、Ｄ端子Ｔ１には、組み合わせ回路群の出力する演算結果データが入力されるようになっている。スキャンＦＦの内部にあるセレクタがＤ端子Ｔ１に切り替えられると、スキャンＦＦはＤ端子に対する組み合わせ回路群１０ａからの入力に応じたデータをＱ端子Ｔ４から出力する。
【００２３】
Ｑ端子Ｔ４はスキャンＦＦのデータ出力端子であり、スキャンチェーン２０において当該スキャンＦＦの次段に配置されたスキャンＦＦに接続され、さらに、組み合わせ回路にも接続されている。なお、図１の構成例では、組み合わせ回路群１０ｂの入力側に配置されるＦＦ２０ａ〜２０ｃのＱ端子Ｔ４は、組み合わせ回路群１０ｂに接続され、組み合わせ回路群１０ｂの出力側に配置されるＦＦ２０ｄ〜２０ｆのＱ端子Ｔ４は、組み合わせ回路群１０ｃに接続される。
【００２４】
ＳＩ端子Ｔ２は、スキャンＦＦが図１のＦＦ２０ａ〜２０ｆの場合は、スキャンチェーン２０において前段に配置されたスキャンＦＦのＱ端子Ｔ４に接続される。ただし、スキャンチェーン２０の始端に配置されたスキャンＦＦでは、ＳＩ端子Ｔ２はスキャンイン端子Ｉｎ５に接続される。
【００２５】
スキャンＦＦの内部にあるセレクタがＳＩ端子Ｔ２を選択するように切り替えられると、スキャンＦＦはシフトレジスタとして機能し、スキャンチェーン２０において当該スキャンＦＦの前段に配置されたスキャンＦＦのＱ端子Ｔ４から出力されるデータをラッチするとともに、それまで内部にラッチしていたデータをＱ端子Ｔ４から出力する。その結果、Ｑ端子Ｔ４から出力されたデータは、スキャンチェーン２０において当該スキャンＦＦの次段に配置されたスキャンＦＦのＳＩ端子に入力される。
【００２６】
ＴＥＮ端子Ｔ３は、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎの入力端子であり、後述の第１実施例や第２実施例に示すテスタ２００のＴＥＮ端子２６０に接続される。テスタ２００は、動作切替信号として、シフト動作を指令するシフト信号とキャプチャ動作を指示するキャプチャ信号とを切り替えて出力可能である。スキャンＦＦは、ＴＥＮ端子Ｔ３にシフト信号が入力されると、クロックに同期しつつＳＩ端子Ｔ２から入力されたデータをＱ端子Ｔ４に出力し、ＴＥＮ端子Ｔ３にキャプチャ信号が入力されると、クロックに同期しつつＤ端子Ｔ１から入力されたデータに所定の演算を行ってＱ端子Ｔ４に出力する。
【００２７】
すなわち、スキャンチェーン２０を構成する各スキャンＦＦのＴＥＮ端子Ｔ３にシフト信号が入力されるとスキャンチェーン２０はシフトレジスタとして機能し、ＣＫ端子Ｔ５に供給されるクロック信号の立ち上がりもしくは立ち下がりの都度、ＳＩ端子Ｔ２に対する入力をラッチするとともに、それまでラッチしていたデータをスキャンチェーン２０において当該スキャンＦＦの次段に配置されたスキャンＦＦへ出力する。その結果、ＣＫ端子Ｔ５に入力されるクロックに同期してスキャンチェーン２０の中でデータを順次シフトさせる。
【００２８】
一方、スキャンチェーン２０を構成する各スキャンＦＦのＴＥＮ端子Ｔ３にキャプチャ信号が入力されるとスキャンチェーン２０は内部回路１０の一部として所定の動作を実行する。すなわち、スキャンＦＦがシフトレジスタとして機能しない場合、Ｑ端子Ｔ４から出力されるデータは組み合わせ回路群１０ｂもしくは組み合わせ回路群１０ｃに入力される。
【００２９】
次に、ＬＳＩ１００の各部に供給されるクロック信号について適宜に説明しつつ、ＬＳＩ１００の動作試験（いわゆる、スキャンテスト）におけるクロックとのタイミング関係について説明する。
【００３０】
（２）半導体集積回路の試験方法の第１実施例：
図３は、本第１実施例において試験対象となるＬＳＩの構成を示す要部回路図であり、図４，５は、本第１実施形態に係るＬＳＩの動作を説明するタイミングチャートである。なお、図３には、ＬＳＩをテストするテスタも示してある。図３において、ＬＳＩ３００は、スキャンチェーン３２０、分周器３３０、セレクタ回路３４０、クロックマスク回路３５０、ＣＫ端子３６０、ＴＥＮ端子３７０、スキャンイン端子３８０、スキャンアウト端子３９０、を備えている。
【００３１】
分周器３３０とセレクタ回路３４０とクロックマスク回路３５０は、スキャンチェーン３２０を構成する各スキャンＦＦに供給するクロック切替を制御するクロック制御部として機能する。
【００３２】
ＣＫ端子３６０とＴＥＮ端子３７０とスキャンイン端子３８０は入力端子であり、スキャンアウト端子３９０は出力端子である。なお、その他、各種の組み合わせ回路を備えてもよく、図３ではいくつかの組み合わせ回路を例示してある。
【００３３】
スキャンチェーン３２０は、上述したように、一連のスキャンＦＦを接続して構築されており、一方の組み合わせ回路群から入力された入力信号に所定の演算を行って他方の組み合わせ回路群に出力する機能と、スキャンイン端子３８０とスキャンアウト端子３９０との間を接続するシフトレジスタとしての機能と、を備える。
【００３４】
スキャンイン端子３８０にはテスタ２００の端子２７０からデータＳｃａｎ＿ｉｎが入力され、スキャンアウト端子３９０が出力するデータＳｃａｎ＿ｏｕｔは、テスタ２００の端子２８０に入力されている。テスタ２００は、端子２７０から出力したデータＳｃａｎ＿ｉｎに基づいて出力されたデータＳｃａｎ＿ｏｕｔを解析することにより、スキャンチェーン３２０のテスト対象となる組み合わせ回路群が正しく動作するかテストすることができる。
【００３５】
ＣＫ端子３６０は、一定速度のクロック信号ＣＬＫ＿ｉｎをＬＳＩ３００に入力するための端子である。本実施形態においては、ＣＫ端子３６０は、テスタ２００の端子２５０から単一のクロック信号（以下、入力クロックＣＬＫ＿ｉｎとも呼ぶ。）の入力を受ける。ＣＫ端子３６０に入力された入力クロックＣＬＫ＿ｉｎは、分周器３３０とセレクタ回路３４０とに入力される。
【００３６】
ここで、入力クロックＣＬＫ＿ｉｎは、ＬＳＩ３００に含まれる回路の動作周波数の中で最高周波数（最大クロック）であることが望ましい。最大最高周波数のクロックを入力すれば、入力クロックＣＬＫ＿ｉｎをＬＳＩ３００の内部で分周することにより、ＬＳＩ３００において必要とされる全ての周波数のクロック信号をＬＳＩ３００の内部で生成し、単一周波数の入力クロックＣＬＫ＿ｉｎに基づいて、各内部回路に適したクロックを使い分けて供給可能となる。
【００３７】
たとえば、分周器３３０にて適宜に入力クロックＣＬＫ＿ｉｎを分周し、高速動作が前提の内部回路には高速のクロック信号を供給して高速動作させ、低速動作が前提の内部回路には低速のクロック信号を供給して低速動作させる、というクロックの使い分けが可能となる。
【００３８】
ただし、テスタ２００の性能次第では、ＬＳＩ３００に含まれる回路の動作周波数の中で最高周波数以上を出力できない場合もある。このような場合には、入力クロックＣＬＫ＿ｉｎは、テスタ２００が出力可能な最高周波数と、ＬＳＩ３００に含まれる回路の動作周波数の中で最高周波数とを総合的に考慮し、ＬＳＩ３００に入力できる上限の周波数を選択する。
【００３９】
可能な限り高周波の入力クロックＣＬＫ＿ｉｎを供給すれば、入力クロックＣＬＫ＿ｉｎをＬＳＩ３００の内部で分周したときに生成可能な周波数のレンジを可能な限り広くとることができるからである。従って、ＬＳＩ３００において必要とされるほぼ全ての周波数のクロック信号をＬＳＩ３００の内部で生成できる。
【００４０】
すなわち、分周器３３０にて適宜に入力クロックＣＬＫ＿ｉｎを分周し、高速動作が前提の内部回路には高速のクロック信号を供給して高速動作させ、低速動作が前提の内部回路には低速のクロック信号を供給して低速動作させる、というクロックの使い分けが可能となる。
【００４１】
分周器３３０は、たとえばＦＦを用いたカウンタ回路にて構成され、ＣＫ端子３６０に入力される入力クロックＣＬＫ＿ｉｎに基づいてダウンカウントすることにより入力クロックＣＬＫ＿ｉｎよりも低速なクロック信号を生成できる。生成されたクロック信号は、セレクタ回路３４０に入力される。
【００４２】
本実施形態では、分周器３３０が入力クロックＣＬＫ＿ｉｎを２分周したクロック信号を出力する場合を例にとり説明するが、むろん、分周器３３０は、３分周以上の適宜の分周クロックを出力できるように構成することができる。なお、以下では、分周器３３０が入力クロックＣＬＫ＿ｉｎに基づいて生成出力するクロック信号を、分周クロックＣＬＫ＿ｄｉｖと呼ぶことにする。
【００４３】
以上のように、単一周波数を入力しつつＬＳＩ３００の側で適宜に入力クロックＣＬＫ＿ｉｎを分周して分周クロックＣＬＫ＿ｄｉｖを生成してＬＳＩ３００の試験に利用するため、スキャンチェーン３２０の動作周波数に制限されることなく、外部クロック周波数を上げることができる。
【００４４】
また、内部クロックの生成を、安定待ち時間が必要なＰＬＬではなく、安定待ち時間が不要な分周器３３０にて行うため、テスタの占有時間が短縮され、試験コストを低下できる。
【００４５】
また、キャプチャ動作とシフト動作とでクロック周波数を使い分けることができるため、より適切なクロック周波数で各動作を実行可能となり、キャプチャ動作を高速化したり、異なるキャプチャ動作周波数の回路を同時に試験することができるようになる。その結果、遅延故障の検出率が向上する。
【００４６】
ＴＥＮ端子３７０は、スキャンチェーン３２０におけるシフト動作とキャプチャ動作の切替を制御する動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎを入力するための端子である。本実施形態では、テスタ２００がＴＥＮ端子２６０から動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎをＴＥＮ端子３７０に入力する。
【００４７】
ＴＥＮ端子３７０に入力された動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎは、スキャンチェーン３２０を構成する各スキャンＦＦのＴＥＮ端子に入力されるよう配線されている。従って、テスタ２００は、スキャンチェーン３２０を構成する各スキャンＦＦの動作をシフト動作とキャプチャ動作とで切り替え制御することができる。なお、ＴＥＮ端子３７０は本実施例１においてクロック切替制御端子を構成し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎはクロック切替制御信号の一例である。
【００４８】
本実施形態では、スキャンチェーン３２０は、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）のときシフト動作を行い、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＬｏｗ（０）のときキャプチャ動作を行う。
【００４９】
ここで、シフト動作とは、スキャンチェーン３２０がシフトレジスタとして機能する状態を指す。すなわち、シフト動作では、スキャンイン端子３８０から所定のデータを順次入力することにより所望のスキャンＦＦに任意の値をセットしたり、内部回路（組み合わせ回路）からスキャンＦＦに入力されたデータを順次シフトさせてスキャンアウト端子３９０から順次出力させたりすることができる。
【００５０】
一方、キャプチャ動作とは、スキャンチェーン３２０を構成する各スキャンＦＦが、内部回路の中で所定の動作を実行する状態を指す。キャプチャ動作では、スキャンチェーン３２０を構成するスキャンＦＦのうち、内部回路を構成する所定の組み合わせ回路の入力側に配置されたスキャンＦＦにセットされた値を当該所定の組み合わせ回路に入力して処理させ、その結果データを、当該所定の組み合わせ回路の出力側に配置されたスキャンＦＦが受け取って保持する。
【００５１】
すなわち、キャプチャ動作を行うと、所定のデータ入力に対して検査対象の組み合わせ回路群が出力する結果データを取得することができる。この結果データを解析すれば、組み合わせ回路群の動作が正常か異常か判断することができる。
【００５２】
セレクタ回路３４０は、上述したように、入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとクロック選択信号ＣＬＫ＿ｓｅｌとを入力されており、クロック選択信号ＣＬＫ＿ｓｅｌによって指定されるいずれか一方のクロック信号を選択的に出力する。
【００５３】
セレクタ回路３４０は、上述した動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎをクロック選択信号ＣＬＫ＿ｓｅｌに利用しており、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎの切り替わりに対応してクロック選択信号ＣＬＫ＿ｓｅｌも切り替わるようになっている。
【００５４】
図４に示す例では、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがシフト動作を指示しているときは（Ｈｉｇｈ（１））、分周クロックＣＬＫ＿ｄｉｖを出力し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがキャプチャ動作を指示しているときは（Ｌｏｗ（０））、入力クロックＣＬＫ＿ｉｎを出力する。
【００５５】
その結果、セレクタ回路３４０は、シフト動作時には分周クロックＣＬＫ＿ｄｉｖの周期でエッジが発生し、キャプチャ動作時には入力クロックＣＬＫ＿ｉｎの周期でエッジが発生する、合成クロックＣＬＫ＿ｐｌｓを出力する。
【００５６】
また、図５に示す例では、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがシフト動作を指示しているときは（Ｈｉｇｈ（１））、入力クロックＣＬＫ＿ｉｎを出力し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがキャプチャ動作を指示しているときは（Ｌｏｗ（０））、分周クロックＣＬＫ＿ｄｉｖを出力する。
【００５７】
その結果、セレクタ回路３４０は、シフト動作時には入力クロックＣＬＫ＿ｉｎの周期でエッジが発生し、キャプチャ動作時には分周クロックＣＬＫ＿ｄｉｖの周期でエッジが発生する、合成クロックＣＬＫ＿ｐｌｓを出力する。なお、合成クロックＣＬＫ＿ｐｌｓは過渡的なクロック信号なので、図４や図５には示していない。
【００５８】
クロックマスク回路３５０は、クロックマスク信号ＣＬＫ＿ｍｓｋを生成し、この合成クロック信号ＣＬＫ＿ｐｌｓにクロックマスク信号ＣＬＫ＿ｍｓｋを重畳する。クロックマスク信号ＣＬＫ＿ｍｓｋは、シフト動作とキャプチャ動作との切り替わり時に合成クロック信号ＣＬＫ＿ｐｌｓの所定箇所をマスクするための信号である。
【００５９】
クロックマスク回路３５０は、たとえば、フリップフロップ３５１と排他的論理和回路３５２と論理和回路３５３とで構成することができる。
【００６０】
フリップフロップ３５１は、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎを入力されており、この動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎを所定時間遅延させた遅延信号Ｔ＿Ｓｃａｎ＿ｅｎ’を出力する。
【００６１】
排他的論理和回路３５２は、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎと遅延信号Ｔ＿Ｓｃａｎ＿ｅｎ’との入力を受け、これら信号に基づいてクロックマスク信号ＣＬＫ＿ｍｓｋを生成する。
【００６２】
論理和回路３５３は、セレクタ回路３４０から出力される合成クロック信号ＣＬＫ＿ｐｌｓとクロックマスク信号ＣＬＫ＿ｍｓｋとの入力を受けており、合成クロック信号ＣＬＫ＿ｐｌｓにクロックマスク信号ＣＬＫ＿ｍｓｋを重畳させたスキャンクロック信号ＣＬＫ＿ｓｃを出力する。
【００６３】
このようにして生成されるスキャンクロック信号ＣＬＫ＿ｓｃは、シフト動作とキャプチャ動作とが切り替わった直後の所定期間のみがＨｉｇｈとなり、この所定期間において合成クロック信号ＣＬＫ＿ｐｌｓのエッジをマスクする信号となる。
【００６４】
スキャンクロック信号ＣＬＫ＿ｓｃは、スキャンチェーン３２０を構成する各スキャンＦＦのＣＫ端子に入力され、各スキャンＦＦは、スキャンクロック信号ＣＬＫ＿ｓｃのクロックで動作する。
【００６５】
その結果、スキャンチェーン３２０により構築されたシフトレジスタは、シフト動作が選択されているときは分周クロックＣＬＫ＿ｄｉｖと同じ動作周波数でデータをシフトし、キャプチャ動作が選択されているときは入力クロックＣＬＫ＿ｉｎと同じ動作周波数でデータをシフトする。すなわち、テスタ２００から単一の入力クロックＣＬＫ＿ｉｎのみを入力しているにも関わらず、複数の動作周波数でＬＳＩ３００を動作させることができる。
【００６６】
さらに、シフト動作とキャプチャ動作とが切り替わった直後の所定期間は、スキャンクロックにエッジが無いマスク期間が設けられるため、データのシフトが行われず、キャプチャ動作とシフト動作の切り替わり時のグリッチを防止することができる。
【００６７】
［キャプチャ動作がスキャン動作よりも高速な場合］
次に、図４を参照しつつ、スキャンイン端子３８０に入力されるデータと、クロック信号や制御信号と、の関係について説明する。なお、図４には、ＬＳＩ３００において、キャプチャ動作がスキャン動作に比べて高速クロックで動作可能である場合を例示してある。
【００６８】
図４では、スキャンイン端子３８０にデータＡが入力されているとき、テスタ２００からシフト動作が指示されている。すなわち、テスタ２００からＨｉｇｈ（１）の動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎが入力されている。このとき、クロック選択信号ＣＬＫ＿ｓｅｌもＨｉｇｈ（１）であり、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。
【００６９】
このとき、分周クロックＣＬＫ＿ｄｉｖに同期してシフトチェーン３２０のデータをシフトし、分周クロックＣＬＫ＿ｄｉｖに同期してスキャンアウト端子３９０からデータを出力するシフト動作が実行される。本実施形態においてはクロックの立ち上がりでデータを出力するため、図４では、Ｆ，Ｇのタイミングでスキャンアウト端子３９０からデータを出力する。
【００７０】
次に、スキャンイン端子３８０に対するデータＡの入力が終了すると、シフト動作からキャプチャ動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）からＬｏｗ（０）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌもＬｏｗ（０）となり、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。キャプチャ動作はスキャン動作よりも高速で実行可能であるからである。
【００７１】
ここで、クロック選択信号ＣＬＫ＿ｓｅｌがＨｉｇｈ（１）からＬｏｗ（０）に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子３８０は、テスタ２００から、ダミーデータが入力されている。
【００７２】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、図３には図示していない入力経路を介して分周器３３０にも入力されており、分周器３３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで分周器３３０のカウントがリセットされ、新たなカウントを開始する。
【００７３】
従って、分周器３３０の出力する分周クロックＣＬＫ＿ｄｉｖは、その直前まで出力していた分周クロックＣＬＫ＿ｄｉｖの論理値に関わらず、その後、改めてＨｉｇｈ→Ｌｏｗ→Ｈｉｇｈ→・・・の順に分周クロックＣＬＫ＿ｄｉｖを出力するようになる。
【００７４】
ダミーデータに続いて、スキャンイン端子３８０にはデータＢ，Ｃ，Ｄが順次に入力される。ただし、ＬＳＩ３００は、このときキャプチャ動作を行っているためスキャンチェーン３２０は無効になり、スキャンイン端子３８０も通常のデータ端子として動作している。従って、スキャンイン端子３８０に入力されるデータＢ，Ｃ，Ｄはスキャンチェーン３２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。
【００７５】
このとき、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子３９０から出力される。図４では、Ｈ，Ｉ，Ｊのタイミングでスキャンアウト端子３９０からデータを出力する。
【００７６】
データＢ，Ｃ，Ｄの入力が完了すると、キャプチャ動作からシフト動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＬｏｗ（０）からＨｉｇｈ（１）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌもＨｉｈｇ（１）となり、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。
【００７７】
そして、クロック選択信号ＣＬＫ＿ｓｅｌがＬｏｗ（０）からＨｉｇｈ（１）に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子３８０は、テスタ２００から、ダミーデータが入力されている。
【００７８】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、上述したように分周器３３０にも入力されており、分周器３３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、分周器３３０は、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングから、新たなカウントを開始する。
【００７９】
そして、ダミーデータに続いて、スキャンイン端子３８０にはデータＥが入力される。このとき、スキャンチェーン３２０は、分周クロックＣＬＫ＿ｄｉｖに同期してデータをシフトし、分周クロックＣＬＫ＿ｄｉｖに同期してスキャンアウト端子３９０からデータを出力するシフト動作を実行する。図４では、Ｋのタイミングでスキャンアウト端子３９０からデータを出力する。
【００８０】
以上説明したように、ＬＳＩ３００に外部から入力された入力クロックＣＬＫ＿ｉｎと、ＬＳＩ３００の内部で発生させた分周クロックＣＬＫ＿ｄｉｖとを利用して、スキャンクロックＣＬＫ＿ｓｃを生成するため、キャプチャ動作とシフト動作のそれぞれに最適なクロックを用いてＬＳＩ３００の内部検査を行うことができる。また、キャプチャ動作とシフト動作の切り替わり時にマスク信号をスキャンクロックＣＬＫ＿ｓｃに重畳しているため、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。さらに、クロックマスク信号ＣＬＫ＿ｍｓｋによってＬＳＩ３００の内部で生成される分周クロックＣＬＫ＿ｄｉｖをリセットするため、キャプチャ動作とシフト動作の切り替わり時に分周クロックのＨｉｇｈとＬｏｗの発生タイミングをリセットすることができる。
【００８１】
［スキャン動作がキャプチャ動作よりも高速な場合］
次に図５を参照しつつ、スキャンイン端子３８０に入力されるデータと、クロック信号や制御信号と、の関係についての他の例について説明する。図５には、ＬＳＩ３００において、スキャン動作がキャプチャ動作に比べて高速クロックで動作可能である場合を例示してある。
【００８２】
図５では、スキャンイン端子３８０にデータＡが入力されているとき、テスタ２００からシフト動作が指示されている。すなわち、テスタ２００からＨｉｇｈ（１）の動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎが入力されている。このとき、クロック選択信号ＣＬＫ＿ｓｅｌはＬｏｗ（０）であり、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。
【００８３】
このとき、入力クロックＣＬＫ＿ｉｎに同期してシフトチェーン３２０のデータをシフトし、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子３９０からデータを出力するシフト動作が実行される。本実施形態においてはクロックの立ち上がりでデータを出力するため、図５では、Ｋ，Ｌのタイミングでスキャンアウト端子３９０からデータを出力する。
【００８４】
次に、スキャンイン端子３８０に対するデータＡの入力が終了すると、シフト動作からキャプチャ動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）からＬｏｗ（０）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌはＨｉｈｇ（１）に変化し、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。キャプチャ動作はスキャン動作よりも低速で実行されるからである。
【００８５】
ここで、クロック選択信号ＣＬＫ＿ｓｅｌがＬｏｗ（０）からＨｉｇｈ（１）に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子３８０は、テスタ２００から、ダミーデータが入力されている。
【００８６】
また、分周器３３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされるため、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで分周器３３０のカウントがリセットされ、新たなカウントを開始する。
【００８７】
ダミーデータに続いて、スキャンイン端子３８０にはデータＢ，Ｃが順次に入力される。ただし、ＬＳＩ３００は、このときキャプチャ動作を行っているためスキャンチェーン３２０は無効になり、スキャンイン端子３８０も通常のデータ端子として動作している。従って、スキャンイン端子３８０に入力されるデータＢ，Ｃはスキャンチェーン３２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。
【００８８】
このとき、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子３９０から出力される。図５では、Ｍ，Ｎのタイミングでスキャンアウト端子３９０からデータを出力する。
【００８９】
データＢ，Ｃの入力が完了すると、キャプチャ動作からシフト動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＬｏｗ（０）からＨｉｇｈ（１）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌはＬｏｗ（０）となり、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。
【００９０】
そして、クロック選択信号ＣＬＫ＿ｓｅｌがＨｉｇｈ（１）からＬｏｗ（０）に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子３８０は、テスタ２００から、ダミーデータが入力されている。
【００９１】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、上述したように分周器３３０にも入力されており、分周器３３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、分周器３３０は、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングから、新たなカウントを開始する。
【００９２】
そして、ダミーデータに続いて、スキャンイン端子３８０にはデータＥが入力される。このとき、シフトチェーン３２０は、入力クロックＣＬＫ＿ｉｎに同期してデータをシフトし、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子３９０からデータを出力するシフト動作を実行する。図５では、Ｏのタイミングでスキャンアウト端子３９０からデータを出力する。
【００９３】
以上説明したように、ＬＳＩ３００に外部から入力された入力クロックＣＬＫ＿ｉｎと、ＬＳＩ３００の内部で発生させた分周クロックＣＬＫ＿ｄｉｖとを利用して、スキャンクロックＣＬＫ＿ｓｃを生成するため、キャプチャ動作とシフト動作のそれぞれに最適なクロックを用いてＬＳＩの内部検査を行うことができる。また、キャプチャ動作とシフト動作の切り替わり時にマスク信号をスキャンクロックＣＬＫ＿ｓｃに重畳しているため、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。さらに、クロックマスク信号ＣＬＫ＿ｍｓｋによってＬＳＩ３００の内部で生成される分周クロックＣＬＫ＿ｄｉｖをリセットするため、キャプチャ動作とシフト動作の切り替わり時に分周クロックのＨｉｇｈとＬｏｗの発生タイミングをリセットすることができる。
【００９４】
（３）半導体集積回路の試験方法の第２実施例：
図６は、本第２実施例において試験対象となるＬＳＩの構成を示す要部回路図であり、図７，８は、第２実施例に係るＬＳＩの動作を説明するタイミングチャートである。
図６において、ＬＳＩ４００は、スキャンチェーン４２０、分周器４３０、セレクタ回路４４０、クロックマスク回路４５０、ＣＫ端子４６０、ＴＥＮ端子４７０、スキャンイン端子４８０、スキャンアウト端子４９０、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路５００、を備えている。
【００９５】
なお、ＬＳＩ４００を構成する各部４２０，４３０，４５０〜４９０は上述した第１実施例のＬＳＩ３００における各部３２０，３３０，３５０〜３９０とそれぞれ同様の構成であるため、以下では、詳細な説明を省略する。また、テスタ２００も上述した第１実施例と同様であるため、第１実施例と同じ符号を付し、説明を省略する
【００９６】
ＰＬＬ回路５００は、入力クロックＣＬＫ＿ｉｎの入力を受けており、この入力クロックＣＬＫ＿ｉｎを元に所定周波数のＰＬＬクロック信号ＣＬＫ＿ｐｌｌを発振する。ただし、ＰＬＬ回路５００は、安定発振するまでに数百ミリ秒を要するため、半導体集積回路の試験の開始初期には利用できない。
【００９７】
そこで、本第２実施例においては、後述するセレクタ回路４４０を用いることにより、試験の初期は入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとを使い分けて試験を行い、ＰＬＬ回路５００が安定発振可能な状態になるとＰＬＬクロックＣＬＫ＿ｐｌｌも利用してクロックの切替を行いつつ試験を行う。
【００９８】
セレクタ回路４４０は、入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとＰＬＬクロックＣＬＫ＿ｐｌｌとクロック選択信号ＣＬＫ＿ｓｅｌとを入力されており、クロック選択信号ＣＬＫ＿ｓｅｌによって指定されるいずれか１つのクロック信号を選択的に出力する。
【００９９】
本実施例２に示すセレクタ回路４４０に入力されるクロック選択信号ＣＬＫ＿ｓｅｌは、クロック切り替わり時に立ち上がりもしくは立ち下がり（以下、まとめてエッジと呼ぶことがある。）が発生する信号である。
【０１００】
セレクタ回路４４０は、クロック選択信号ＣＬＫ＿ｓｅｌのエッジ検出回路と、カウンタ回路とを内蔵している。セレクタ回路４４０は、クロック選択信号ＣＬＫ＿ｓｅｌのエッジを検出すると、出力するクロックを入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとＰＬＬクロックＣＬＫ＿ｐｌｌの間で切り替える。
【０１０１】
すなわち、セレクタ回路４４０は、クロック選択信号ＣＬＫ＿ｓｅｌの１つ目のエッジを検出すると分周クロックＣＬＫ＿ｄｉｖを出力し、２つ目のエッジを検出すると入力クロックＣＬＫ＿ｉｎを出力し、３つ目のエッジを検出するとＰＬＬクロックＣＬＫ＿ｐｌｌを出力する。
【０１０２】
その後は、エッジを検出する度に出力するクロックを、入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとＰＬＬクロックＣＬＫ＿ｐｌｌとを順次切り替えて出力する。なお、これら３種類のクロックは外部から選択可能であり、図６では、ＰＬＬクロックを０、入力クロックを２、分周クロックを１で指定できるようになっている。
【０１０３】
図７に示す例では、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがシフト動作を指示しているときは（Ｈｉｇｈ（１））、分周クロックＣＬＫ＿ｄｉｖを出力し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがキャプチャ動作を指示しているときは（Ｌｏｗ（０））、入力クロックＣＬＫ＿ｉｎ又はＰＬＬクロックＣＬＫ＿ｐｌｌを出力する。
【０１０４】
その結果、セレクタ回路４４０は、シフト動作時には分周クロックＣＬＫ＿ｄｉｖの周期でエッジが発生し、キャプチャ動作時には入力クロックＣＬＫ＿ｉｎもしくはＰＬＬクロックＣＬＫ＿ｐｌｌの周期でエッジが発生する、合成クロックＣＬＫ＿ｐｌｓを出力する。
【０１０５】
また、図８に示す例では、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがシフト動作を指示しているときは（Ｈｉｈｇ（１））、入力クロックＣＬＫ＿ｉｎを出力し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがキャプチャ動作を指示しているときは（Ｌｏｗ（０））、分周クロックＣＬＫ＿ｄｉｖまたはＰＬＬクロックＣＬＫ＿ｐｌｌを出力する。
【０１０６】
その結果、セレクタ回路４４０は、シフト動作時には入力クロックの周期でエッジが発生し、キャプチャ動作時には分周クロックＣＬＫ＿ｄｉｖまたはＰＬＬクロックＣＬＫ＿ｐｌｌの周期でエッジが発生する、合成クロックＣＬＫ＿ｐｌｓを出力する。
【０１０７】
なお、合成クロックＣＬＫ＿ｐｌｓは過渡的なクロック信号なので、図７や図８には示していない。また、本第２実施例においては、キャプチャ動作におけるクロックを動的に変更してＬＳＩの試験を行う場合について説明するが、むろん、シフト動作におけるクロックを動的に変更してＬＳＩの試験を行ってもよい。
【０１０８】
クロックマスク回路４５０は、クロックマスク信号ＣＬＫ＿ｍｓｋを合成クロック信号ＣＬＫ＿ｐｌｓに重畳し、スキャンクロック信号ＣＬＫ＿ｓｃを生成する。従って、スキャンクロック信号ＣＬＫ＿ｓｃは、シフト動作とキャプチャ動作とが切り替わった直後の所定期間において、合成クロック信号ＣＬＫ＿ｐｌｓのエッジをマスクした信号となる。
【０１０９】
スキャンクロック信号ＣＬＫ＿ｓｃは、スキャンチェーン４２０を構成する各スキャンＦＦのＣＫ端子に入力され、各スキャンＦＦは、スキャンクロック信号ＣＬＫ＿ｓｃのクロックにて動作する。
【０１１０】
その結果、スキャンチェーン４２０により構築されたシフトレジスタは、シフト動作が選択されているときは分周クロックＣＬＫ＿ｄｉｖと同じ動作周波数でデータをシフトし、キャプチャ動作が選択されているときは入力クロックＣＬＫ＿ｉｎもしくはＰＬＬクロックＣＬＫ＿ｐｌｌと同じ動作周波数でデータをシフトする。すなわち、テスタ２００から単一の入力クロックＣＬＫ＿ｉｎのみを入力しているにも関わらず、複数の動作周波数でＬＳＩ４００を動作させることができる。
【０１１１】
さらに、シフト動作とキャプチャ動作とが切り替わった直後の所定期間は、スキャンクロックにエッジが無いマスク期間が設けられるため、データのシフトが行われず、キャプチャ動作とシフト動作の切り替わり時のグリッチを防止することができる。
【０１１２】
［キャプチャ動作がスキャン動作よりも高速な場合］
次に、スキャンイン端子４８０に入力されるデータとクロック信号や制御信号との関係について、図７を参照しつつ説明する。なお、図７には、ＬＳＩ４００において、キャプチャ動作がスキャン動作に比べて高速クロックで動作可能である場合を例示してある。
【０１１３】
図７では、スキャンイン端子４８０にデータＡが入力されているとき、テスタ２００からシフト動作が指示されている。すなわち、テスタ２００からＨｉｇｈ（１）の動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎが入力されている。このとき、クロック選択信号ＣＬＫ＿ｓｅｌは１であり、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。
【０１１４】
このとき、分周クロックＣＬＫ＿ｄｉｖに同期してシフトチェーン４２０のデータをシフトし、分周クロックＣＬＫ＿ｄｉｖに同期してスキャンアウト端子４９０からデータを出力するシフト動作が実行される。本実施形態においてはクロックの立ち上がりでデータを出力するため、図７では、Ｈ，Ｉのタイミングでスキャンアウト端子３９０からデータを出力する。
【０１１５】
次に、スキャンイン端子４８０に対するデータＡの入力が終了すると、シフト動作からキャプチャ動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）からＬｏｗ（０）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌは、１から２に変化し、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。キャプチャ動作はスキャン動作よりも高速で実行可能であるからである。
【０１１６】
ここで、クロック選択信号ＣＬＫ＿ｓｅｌが１から２に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子４８０は、テスタ２００から、ダミーデータが入力されている。
【０１１７】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、図６には図示していない入力経路を介して分周器４３０にも入力されており、分周器４３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで分周器４３０のカウントがリセットされ、新たなカウントを開始する。
【０１１８】
ダミーデータに続いて、スキャンイン端子４８０にはデータＢ，Ｃ，Ｄが順次に入力される。ただし、ＬＳＩ４００は、このときキャプチャ動作を行っているためスキャンチェーン４２０は無効になり、スキャンイン端子４８０も通常のデータ端子として動作している。従って、スキャンイン端子４８０に入力されるデータＢ，Ｃ，Ｄはスキャンチェーン４２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。
【０１１９】
このとき、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子４９０から出力される。図７では、Ｊ，Ｋ，Ｌのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１２０】
データＢ，Ｃ，Ｄの入力が完了すると、これまでキャプチャ動作において使用していた入力クロックＣＬＫ＿ｉｎの代わりにＰＬＬクロックＣＬＫ＿ｐｌｌを利用するように変更する。すなわち、クロック選択信号ＣＬＫ＿ｓｅｌを２から０に変化させる。これにより、スキャンクロックＣＬＫ＿ｓｃには、ＰＬＬクロックＣＬＫ＿ｐｌｌと同じ周期でエッジが発生する。
【０１２１】
なお、図７においては、図示の都合上、ＰＬＬクロックＣＬＫ＿ｐｌｌを入力クロックＣＬＫ＿ｉｎと同じクロック速度としてあるが、むろん、入力クロックＣＬＫ＿ｉｎよりも更にキャプチャ動作に適したクロックがある場合は、ＰＬＬクロックＣＬＫ＿ｐｌｌのクロック速度を、キャプチャ動作に適した速度に適宜に設定可能である。
【０１２２】
このように、クロック選択信号ＣＬＫ＿ｓｅｌが２から０に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、入力クロックの切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子４８０は、テスタ２００から、ダミーデータが入力されている。
【０１２３】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、上述したように分周器４３０にも入力されており、分周器４３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、分周器４３０は、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングから、新たなカウントを開始する。
【０１２４】
そして、ダミーデータに続いて、スキャンイン端子４８０にはデータＥ，Ｆ，Ｇが順次に入力される。このときも、ＬＳＩ４００は、キャプチャ動作を行っているためスキャンチェーン４２０は無効であり、スキャンイン端子４８０も通常のデータ端子として動作している。従って、スキャンイン端子４８０に入力されるデータＥ，Ｆ，Ｇはスキャンチェーン４２０には入力されず、例えば、組み合わせ回路１０ｂに入力され、キャプチャ動作によって組み合わせ回路１０ｂから出力されるデータは、入力クロックＣＬＫ＿ｐｌｌに同期してスキャンアウト端子４９０から出力される。図７では、Ｍ，Ｎ，Ｏのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１２５】
以上説明したように、ＬＳＩ４００に外部から入力された入力クロックＣＬＫ＿ｉｎ、ＬＳＩ３００の内部で発生させた分周クロックＣＬＫ＿ｄｉｖやＰＬＬクロックＣＬＫ＿ｐｌｌ、を利用して、スキャンクロックＣＬＫ＿ｓｃを生成するため、キャプチャ動作とシフト動作のそれぞれに最適なクロックを用いてＬＳＩの内部検査を行うことができる。また、キャプチャ動作とシフト動作の切り替わり時にマスク信号をスキャンクロックＣＬＫ＿ｓｃに重畳しているため、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。さらに、クロックマスク信号ＣＬＫ＿ｍｓｋによってＬＳＩ４００の内部で生成される分周クロックＣＬＫ＿ｄｉｖをリセットするため、キャプチャ動作とシフト動作の切り替わり時に分周クロックのＨｉｇｈとＬｏｗの発生タイミングをリセットすることができる。
【０１２６】
［スキャン動作がキャプチャ動作よりも高速な場合］
次に図８を参照しつつ、スキャンイン端子４８０に入力されるデータとクロック信号や制御信号との関係についての他の例について説明する。図８には、ＬＳＩ４００において、スキャン動作がキャプチャ動作に比べて高速クロックで動作可能である場合を例示してある。
【０１２７】
図８では、スキャンイン端子４８０にデータＡ，Ｂが順次に入力されているとき、テスタ２００からシフト動作が指示されている。すなわち、テスタ２００からＨｉｇｈ（１）の動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎが入力されている。このとき、クロック選択信号ＣＬＫ＿ｓｅｌは１であり、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。
【０１２８】
従って、入力クロックＣＬＫ＿ｉｎに同期してシフトチェーン４２０のデータをシフトし、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子４９０からデータを出力するシフト動作が実行される。本実施形態においてはクロックの立ち上がりでデータを出力するため、図８では、Ｅ，Ｆ，Ｇのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１２９】
次に、スキャンイン端子４８０に対するデータＡ，Ｂの入力が終了すると、シフト動作からキャプチャ動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）からＬｏｗ（０）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌは２から１に変化し、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。キャプチャ動作はスキャン動作よりも低速で実行されるからである。
【０１３０】
ここで、クロック選択信号ＣＬＫ＿ｓｅｌが２から１に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子４８０は、テスタ２００から、ダミーデータが入力されている。
【０１３１】
また、分周器４３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされるため、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで分周器４３０のカウントがリセットされ、新たなカウントを開始する。
【０１３２】
ダミーデータに続いて、スキャンイン端子４８０にはデータＣが入力される。ただし、ＬＳＩ４００は、このときキャプチャ動作を行っているためスキャンチェーン４２０は無効になり、スキャンイン端子４８０も通常のデータ端子として動作している。従って、スキャンイン端子４８０に入力されるデータＣはスキャンチェーン４２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。
【０１３３】
このとき、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、分周クロックＣＬＫ＿ｄｉｖに同期してスキャンアウト端子４９０から出力される。図８では、Ｈのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１３４】
データＣの入力が完了すると、これまでキャプチャ動作において使用していた分周クロックＣＬＫ＿ｄｉｖの代わりにＰＬＬクロックＣＬＫ＿ｐｌｌを利用するように変更する。すなわち、クロック選択信号ＣＬＫ＿ｓｅｌを１から０に変化させる。これにより、スキャンクロックＣＬＫ＿ｓｃには、ＰＬＬクロックＣＬＫ＿ｐｌｌと同じ周期でエッジが発生する。
【０１３５】
なお、図８においては、図示する都合上、ＰＬＬクロックＣＬＫ＿ｐｌｌを分周クロックＣＬＫ＿ｄｉｖと同じクロック速度として示してあるが、むろん、分周クロックＣＬＫ＿ｄｉｖよりも更にキャプチャ動作に適したクロックがある場合は、ＰＬＬクロックＣＬＫ＿ｐｌｌのクロック速度は、キャプチャ動作に適した速度に適宜に設定可能である。
【０１３６】
このように、クロック選択信号ＣＬＫ＿ｓｅｌが１から０に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子４８０は、テスタ２００から、ダミーデータが入力されている。
【０１３７】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、上述したように分周器４３０にも入力されており、分周器４３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、分周器４３０は、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで、新たなカウントを開始する。
【０１３８】
そして、ダミーデータに続いて、スキャンイン端子４８０にはデータＤが入力される。このときも、ＬＳＩ４００は、キャプチャ動作を行っているためスキャンチェーン４２０は無効であり、スキャンイン端子４８０も通常のデータ端子として動作している。従って、スキャンイン端子４８０に入力されるデータＤはスキャンチェーン４２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。そして、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、ＰＬＬクロックＣＬＫ＿ｐｌｌに同期してスキャンアウト端子４９０から出力される。図８では、Ｉのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１３９】
以上説明したように、ＬＳＩ４００に外部から入力された入力クロックＣＬＫ＿ｉｎ、ＬＳＩ４００の内部で発生させた分周クロックＣＬＫ＿ｄｉｖやＰＬＬクロックＣＬＫ＿ｐｌｌ、を利用して、スキャンクロックＣＬＫ＿ｓｃを生成するため、キャプチャ動作とシフト動作のそれぞれに最適なクロックを用いてＬＳＩ４００の内部検査を行うことができる。また、キャプチャ動作とシフト動作の切り替わり時にマスク信号をスキャンクロックＣＬＫ＿ｓｃに重畳しているため、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。さらに、クロックマスク信号ＣＬＫ＿ｍｓｋによってＬＳＩ４００の内部で生成される分周クロックＣＬＫ＿ｄｉｖをリセットするため、キャプチャ動作とシフト動作の切り替わり時に分周クロックのＨｉｇｈとＬｏｗの発生タイミングをリセットすることができる。
【０１４０】
（４）まとめ：
以上説明した本実施形態から、少なくとも以下の技術的思想が把握される。
【０１４１】
（ａ）複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路、の検査方法であって、
クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、
前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、
前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、
を備える半導体集積回路の検査方法。
【０１４２】
（ｂ）前記分周器は、前記スキャンチェーンに含まれないフリップフロップにて構成される（ａ）に記載の半導体集積回路の検査方法。
【０１４３】
（ｃ）前記第１クロックは、前記クロック生成装置が出力可能な最大クロック、または、前記半導体集積回路が含む回路の動作周波数の中で最大クロック、のいずれか大きい方である（ａ）または（ｂ）に記載の半導体集積回路の検査方法。
【０１４４】
（ｄ）前記スキャンテストにおけるキャプチャ動作には、前記第１クロックを用い、
前記スキャンテストにおけるシフト動作には、前記第２クロックを用いる（ａ）〜（ｃ）のいずれか１項に記載の半導体集積回路の検査方法。
【０１４５】
（ｅ）前記キャプチャ動作と前記シフト動作の切り替わり直後であって、前記第１クロックと前記第２クロックが切り替わった直後には、前記複数のスキャンフリップフロップに入力するクロックのエッジをマスクする（ｄ）に記載の半導体集積回路の検査方法。
【０１４６】
（ｆ）前記半導体集積回路は、外部からの制御に応じて前記第２クロックの周波数を変更するクロック制御部を備え、
前記分周工程においては、前記半導体集積回路の外部からの制御に応じて、前記クロック制御部が前記第２クロックの周波数を制御する（ａ）〜（ｅ）のいずれか１項に記載の半導体集積回路の検査方法。
【０１４７】
（ｇ）前記半導体集積回路は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｏｐｅｄ Ｌｏｃｋ）回路を備え、
前記分周工程においては、前記ＰＬＬ回路が安定するまでは前記分周器が前記第１クロックを分周して前記第２クロックを生成し、前記ＰＬＬ回路が安定した後は前記ＰＬＬ回路が前記第１クロックから前記第２クロックを生成する（ａ）〜（ｆ）のいずれか１項に記載の半導体集積回路の検査方法。
【０１４８】
（ｈ）複数の組み合わせ回路と当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップとを有する半導体集積回路であって、
クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力端子と、
前記第１クロックを分周して第２クロックを生成する分周器と、
クロック切替制御信号の入力を外部から受けるクロック切替制御端子と、
前記複数のスキャンフリップフロップに入力するクロックを、前記クロック切替制御信号に基づいて前記第１クロックと前記第２クロックとの間で動的に切り替えるクロック切替制御部と、
を備える半導体集積回路。
【０１４９】
（ｉ） 複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路の検査装置であって、
一定周波数の第１クロックを前記半導体集積回路の入力端子に入力するためのクロック出力端子と、
前記半導体集積回路が前記スキャンテストを行う際に前記複数のスキャンフリップフロップに入力するクロックを、少なくとも、前記第１クロックと、前記半導体集積回路の内部に備えられている分周器が前記第１クロックに基づいて生成する第２クロックと、の間で動的に切り替えさせる切替制御信号を出力するためのクロック切替制御信号出力端子と、
を備える半導体集積回路の検査装置。
【０１５０】
なお、本技術の範囲は上述した実施形態や変形例に限定されず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また、言うまでもなく、本技術の範囲は、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【符号の説明】
【０１５１】
１０…内部回路、１０ａ〜１０ｃ…組み合わせ回路群、２０…スキャンチェーン、２０ａ〜２０ｆ…フリップフロップ（ＦＦ）、１００・・・半導体集積回路（ＬＳＩ）、Ｉｎ１〜Ｉｎ３…入力端子、Ｉｎ５…スキャンイン端子、Ｉｎ４…動作切替信号入力端子、Ｏｕｔ１〜Ｏｕｔ３…出力端子、Ｏｕｔ４…スキャンアウト端子、Ｔ１…Ｄ端子、Ｔ２…ＳＩ端子、Ｔ３…ＴＥＮ端子、Ｔ４…Ｑ端子、Ｔ５…ＣＫ端子、２００…テスタ、２５０…端子、２６０…ＴＥＮ端子、２７０…端子、２８０…端子、３００…ＬＳＩ、３２０…スキャンチェーン、３３０…分周器、３４０…セレクタ回路、３５０…クロックマスク回路、３５１…フリップフロップ、３５２…排他的論理和回路、３５３…論理和回路、３６０…ＣＫ端子、３７０…ＴＥＮ端子、３８０…スキャンイン端子、３９０…スキャンアウト端子、４００…ＬＳＩ、４２０…スキャンチェーン、４３０…分周器、４４０…セレクタ回路、４５０…クロックマスク回路、４５１…フリップフロップ、４５２…排他的論理和回路、４５３…論理和回路、４６０…ＣＫ端子、４７０…ＴＥＮ端子、４８０…スキャンイン端子、４９０…スキャンアウト端子、５００…ＰＬＬ回路、
【技術分野】
【０００１】
本技術は半導体集積回路の検査方法と半導体集積回路に関し、特に、論理回路と、当該複数の論理回路のスキャンテストを行うスキャンフリップフロップと、を有する半導体集積回路の検査方法および当該半導体集積回路に関する。
【背景技術】
【０００２】
近年、システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）の回路規模は増大の一途を辿っており、回路規模の増大に伴いシステムＬＳＩのテスト時間も増加している。そこで、テスト時間を短縮するため、ＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ）等の各種工夫がなされている。ＤＦＴとは、システムＬＳＩのテストを容易化する設計手法であり、その１つがランダム・ロジックをテスト対象とするスキャンテストである。
【０００３】
ただし、システムＬＳＩには、複数の動作周波数の異なる複数のクロックドメインを有する場合が多く、スキャンテストでは、ＬＳＩの各クロックドメインの動作周波数に合わせた動作周波数でテストを行うことが望ましい。そこで、たとえば特許文献１には、システムＬＳＩのテストを行うテスタに複数のディレイテスト回路を備えさせ、異なる動作周波数のクロックを選択的に入力できるようにする技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−８９９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、各種のテスタの中には複数のクロックを切り替えて出力できないものもあり、また、上述した特許文献１に記載されたテスタであっても、特定のスキャンＦＦに入力するクロックは一定であり、特定のスキャンＦＦに入力するクロックを動的に変更するものではなかった。
【０００６】
本技術は、上記課題に鑑みてなされたもので、半導体集積回路のクロックに一定周波数のクロックのみを供給しつつ半導体集積回路の内部クロックを動的に変化させて半導体集積回路のランダム・ロジックを検査することができる検査方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本技術にかかる半導体集積回路の検査方法は、複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路、の検査方法であって、クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、を備える構成としてある。
【０００８】
なお、前述した半導体集積回路の検査方法は、他の方法の一環として実施されたり各工程に対応する手段を備える半導体集積回路の検査装置として実現されたり、前述した検査方法によって検査される半導体集積回路として実現されたりする等の各種の態様を含む。また、本技術は前記検査装置と半導体集積回路とを備える検査システム、前述した方法の構成に対応した機能をコンピュータに実現させるプログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
【発明の効果】
【０００９】
本技術によれば、半導体集積回路のクロックに一定周波数のクロックのみを供給しつつ半導体集積回路の内部クロックを動的に変化させて半導体集積回路のランダム・ロジックを検査することができる。
【図面の簡単な説明】
【００１０】
【図１】スキャンテストを実行可能な半導体集積回路を説明する図である。
【図２】スキャンフリップフロップの概略構成を示すブロック図である。
【図３】第１実施例において試験対象となるＬＳＩの構成を示す要部回路図である。
【図４】第１実施例に係るＬＳＩの動作を説明するタイミングチャートである。
【図５】第１実施例に係るＬＳＩの動作を説明するタイミングチャートである。
【図６】第２実施例において試験対象となるＬＳＩの構成を示す要部回路図である。
【図７】第２実施例に係るＬＳＩの動作を説明するタイミングチャートである。
【図８】第２実施例に係るＬＳＩの動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、下記の順序に従って本技術の実施形態を説明する。
（１）本実施形態の構成：
（２）半導体集積回路の試験方法の第１実施例：
（３）半導体集積回路の試験方法の第２実施例：
（４）まとめ：
【００１２】
（１）本実施形態の構成：
図１は、スキャンテストを実行可能な半導体集積回路（ＬＳＩ）を説明する図である。同図に示すＬＳＩ１００は、入力端子Ｉｎ１〜Ｉｎ３と、出力端子Ｏｕｔ１〜Ｏｕｔ３と、動作切替信号入力端子Ｉｎ４と、スキャンイン端子Ｉｎ５と、スキャンアウト端子Ｏｕｔ４と、内部回路１０と、スキャンチェーン２０と、を備えている。
【００１３】
なお、ＬＳＩは半導体集積回路の一例である。また、図１に示したＬＳＩ１００の構成は一例であり、各種端子の数、内部回路１０に含まれる組み合わせ回路の数やフリップフロップの数、後述するスキャンチェーンの数、等は適宜に変更可能である。
【００１４】
内部回路１０は各種の論理回路にて構築され、ＬＳＩ１００の入力端子Ｉｎ１〜Ｉｎ３から入力される入力データに基づいて所定の演算を行い、その演算結果である出力データを出力端子Ｏｕｔ１〜Ｏｕｔ３に出力する。
【００１５】
本実施形態において、内部回路１０の論理回路は複数のフリップフロップ（以下、ＦＦと略す。）と複数の組み合わせ回路とを備えている。なお、組み合わせ回路とは、出力が入力に直ちに反応する回路のことであり、このような回路の出力は、入力の加えられる順序には無関係で、また、入力が加えられる以前の回路の状態とも無関係である。
【００１６】
ここで、複数のＦＦの少なくとも一部はスキャンフリップフロップ（以下、スキャンＦＦと略す。）の構成とされている。たとえば、パーシャル・スキャン方式でＬＳＩをテストする場合は複数のＦＦの一部をスキャンＦＦとし、フル・スキャン方式でＬＳＩをテストする場合は複数のＦＦの全部をスキャンＦＦとする。スキャンＦＦは、内部（コア・ロジック）のデータ線にマルチプレクサが追加されたＦＦであり、マルチプレクサ機能を備える。なお、図１に示すＦＦ２０ａ〜２０ｆは、全てスキャンＦＦの構成としてある。
【００１７】
図１に示すＦＦ２０ａ〜２０ｆはシリアル接続されており、このシリアル接続された一連のＦＦはスキャンチェーン２０を構成する。スキャンチェーン２０はスキャンイン端子Ｉｎ５とスキャンアウト端子Ｏｕｔ４との間を接続している。
【００１８】
スキャンチェーン２０を構成するＦＦ２０ａ〜２０ｆにはクロック信号が供給されており、このクロックに同期して動作するシフトレジスタとして機能する。すなわち、ＦＦ２０ａ〜２０ｆは、スキャンイン端子Ｉｎ５に入力されたデータＳｃａｎ＿ｉｎをスキャンチェーン２０の接続順に順次にシフトさせていき、スキャンアウト端子Ｏｕｔ４からデータＳｃａｎ＿ｏｕｔを出力する。なお、ＦＦに対するクロック信号の供給に関しては、後述の第１実施例や第２実施例の中で詳細に説明するため、ここでは説明を省略する。
【００１９】
内部回路１０が備える複数の組み合わせ回路は、スキャンチェーン２０を基準として、たとえば、組み合わせ回路群１０ａ，１０ｂ，１０ｃの３つにグループ分け可能である。本実施形態では、スキャンチェーン２０にて囲まれる複数の組み合わせを組み合わせ回路群１０ｂと呼び、スキャンチェーン２０よりも入力端子Ｉｎ１〜Ｉｎ３に近い側に位置する複数の組み合わせを組み合わせ回路群１０ａと呼び、スキャンチェーン２０よりも出力端子Ｏｕｔ１〜Ｏｕｔ３に近い側に位置する複数の組み合わせを組み合わせ回路群１０ｃと呼ぶことにする。すなわち、組み合わせ回路群１０ｂが、本実施形態においてスキャンチェーン２０を用いた検査対象となる。
【００２０】
言い換えると、スキャンチェーン２０を構成するＦＦ２０ａ〜２０ｆのうち、ＦＦ２０ａ〜２０ｃは組み合わせ回路群１０ｂの入力側に配置されていることになり、組み合わせ回路群１０ｂにデータを入力するＦＦである。一方、ＦＦ２０ｄ〜２０ｆは組み合わせ回路群１０ｂの出力側に配置されていることになり、組み合わせ回路群１０ｂからデータを入力されるＦＦである。従って、ＦＦ２０ａ〜２０ｃにセットされたデータを組み合わせ回路群１０ｂに入力すると、このデータに基づく演算を組み合わせ回路群１０ｂが実行して結果データを出力し、この結果データがＦＦ２０ｄ〜２０ｆに記憶されることになる。
【００２１】
ここで、スキャンＦＦの構成の一例について説明する。
図２は、スキャンＦＦの概略構成を示すブロック図である。スキャンＦＦは、内部に、いわゆる通常のＦＦと同様の構成と、セレクタと、を備えた構成であり、２つのデータ入力端子と、データ入力端子の切替をセレクタに指示する信号を入力するための動作切替端子と、クロック信号を入力するためのクロック端子と、１つのデータ出力端子と、を備えている。同図に示すスキャンＦＦは、Ｄ端子Ｔ１ならびにＳＩ端子Ｔ２が入力端子を構成し、ＴＥＮ端子Ｔ３が動作切替端子を構成し、Ｑ端子Ｔ４がデータ出力端子を構成し、ＣＫ端子Ｔ５がクロック端子を構成する。
【００２２】
Ｄ端子Ｔ１は、スキャンＦＦが図１のＦＦ２０ａ〜２０ｃの場合は、組み合わせ回路群１０ａに接続され、スキャンＦＦが図１のＦＦ２０ｄ〜２０ｆの場合は、組み合わせ回路群１０ｂに接続される。すなわち、Ｄ端子Ｔ１には、組み合わせ回路群の出力する演算結果データが入力されるようになっている。スキャンＦＦの内部にあるセレクタがＤ端子Ｔ１に切り替えられると、スキャンＦＦはＤ端子に対する組み合わせ回路群１０ａからの入力に応じたデータをＱ端子Ｔ４から出力する。
【００２３】
Ｑ端子Ｔ４はスキャンＦＦのデータ出力端子であり、スキャンチェーン２０において当該スキャンＦＦの次段に配置されたスキャンＦＦに接続され、さらに、組み合わせ回路にも接続されている。なお、図１の構成例では、組み合わせ回路群１０ｂの入力側に配置されるＦＦ２０ａ〜２０ｃのＱ端子Ｔ４は、組み合わせ回路群１０ｂに接続され、組み合わせ回路群１０ｂの出力側に配置されるＦＦ２０ｄ〜２０ｆのＱ端子Ｔ４は、組み合わせ回路群１０ｃに接続される。
【００２４】
ＳＩ端子Ｔ２は、スキャンＦＦが図１のＦＦ２０ａ〜２０ｆの場合は、スキャンチェーン２０において前段に配置されたスキャンＦＦのＱ端子Ｔ４に接続される。ただし、スキャンチェーン２０の始端に配置されたスキャンＦＦでは、ＳＩ端子Ｔ２はスキャンイン端子Ｉｎ５に接続される。
【００２５】
スキャンＦＦの内部にあるセレクタがＳＩ端子Ｔ２を選択するように切り替えられると、スキャンＦＦはシフトレジスタとして機能し、スキャンチェーン２０において当該スキャンＦＦの前段に配置されたスキャンＦＦのＱ端子Ｔ４から出力されるデータをラッチするとともに、それまで内部にラッチしていたデータをＱ端子Ｔ４から出力する。その結果、Ｑ端子Ｔ４から出力されたデータは、スキャンチェーン２０において当該スキャンＦＦの次段に配置されたスキャンＦＦのＳＩ端子に入力される。
【００２６】
ＴＥＮ端子Ｔ３は、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎの入力端子であり、後述の第１実施例や第２実施例に示すテスタ２００のＴＥＮ端子２６０に接続される。テスタ２００は、動作切替信号として、シフト動作を指令するシフト信号とキャプチャ動作を指示するキャプチャ信号とを切り替えて出力可能である。スキャンＦＦは、ＴＥＮ端子Ｔ３にシフト信号が入力されると、クロックに同期しつつＳＩ端子Ｔ２から入力されたデータをＱ端子Ｔ４に出力し、ＴＥＮ端子Ｔ３にキャプチャ信号が入力されると、クロックに同期しつつＤ端子Ｔ１から入力されたデータに所定の演算を行ってＱ端子Ｔ４に出力する。
【００２７】
すなわち、スキャンチェーン２０を構成する各スキャンＦＦのＴＥＮ端子Ｔ３にシフト信号が入力されるとスキャンチェーン２０はシフトレジスタとして機能し、ＣＫ端子Ｔ５に供給されるクロック信号の立ち上がりもしくは立ち下がりの都度、ＳＩ端子Ｔ２に対する入力をラッチするとともに、それまでラッチしていたデータをスキャンチェーン２０において当該スキャンＦＦの次段に配置されたスキャンＦＦへ出力する。その結果、ＣＫ端子Ｔ５に入力されるクロックに同期してスキャンチェーン２０の中でデータを順次シフトさせる。
【００２８】
一方、スキャンチェーン２０を構成する各スキャンＦＦのＴＥＮ端子Ｔ３にキャプチャ信号が入力されるとスキャンチェーン２０は内部回路１０の一部として所定の動作を実行する。すなわち、スキャンＦＦがシフトレジスタとして機能しない場合、Ｑ端子Ｔ４から出力されるデータは組み合わせ回路群１０ｂもしくは組み合わせ回路群１０ｃに入力される。
【００２９】
次に、ＬＳＩ１００の各部に供給されるクロック信号について適宜に説明しつつ、ＬＳＩ１００の動作試験（いわゆる、スキャンテスト）におけるクロックとのタイミング関係について説明する。
【００３０】
（２）半導体集積回路の試験方法の第１実施例：
図３は、本第１実施例において試験対象となるＬＳＩの構成を示す要部回路図であり、図４，５は、本第１実施形態に係るＬＳＩの動作を説明するタイミングチャートである。なお、図３には、ＬＳＩをテストするテスタも示してある。図３において、ＬＳＩ３００は、スキャンチェーン３２０、分周器３３０、セレクタ回路３４０、クロックマスク回路３５０、ＣＫ端子３６０、ＴＥＮ端子３７０、スキャンイン端子３８０、スキャンアウト端子３９０、を備えている。
【００３１】
分周器３３０とセレクタ回路３４０とクロックマスク回路３５０は、スキャンチェーン３２０を構成する各スキャンＦＦに供給するクロック切替を制御するクロック制御部として機能する。
【００３２】
ＣＫ端子３６０とＴＥＮ端子３７０とスキャンイン端子３８０は入力端子であり、スキャンアウト端子３９０は出力端子である。なお、その他、各種の組み合わせ回路を備えてもよく、図３ではいくつかの組み合わせ回路を例示してある。
【００３３】
スキャンチェーン３２０は、上述したように、一連のスキャンＦＦを接続して構築されており、一方の組み合わせ回路群から入力された入力信号に所定の演算を行って他方の組み合わせ回路群に出力する機能と、スキャンイン端子３８０とスキャンアウト端子３９０との間を接続するシフトレジスタとしての機能と、を備える。
【００３４】
スキャンイン端子３８０にはテスタ２００の端子２７０からデータＳｃａｎ＿ｉｎが入力され、スキャンアウト端子３９０が出力するデータＳｃａｎ＿ｏｕｔは、テスタ２００の端子２８０に入力されている。テスタ２００は、端子２７０から出力したデータＳｃａｎ＿ｉｎに基づいて出力されたデータＳｃａｎ＿ｏｕｔを解析することにより、スキャンチェーン３２０のテスト対象となる組み合わせ回路群が正しく動作するかテストすることができる。
【００３５】
ＣＫ端子３６０は、一定速度のクロック信号ＣＬＫ＿ｉｎをＬＳＩ３００に入力するための端子である。本実施形態においては、ＣＫ端子３６０は、テスタ２００の端子２５０から単一のクロック信号（以下、入力クロックＣＬＫ＿ｉｎとも呼ぶ。）の入力を受ける。ＣＫ端子３６０に入力された入力クロックＣＬＫ＿ｉｎは、分周器３３０とセレクタ回路３４０とに入力される。
【００３６】
ここで、入力クロックＣＬＫ＿ｉｎは、ＬＳＩ３００に含まれる回路の動作周波数の中で最高周波数（最大クロック）であることが望ましい。最大最高周波数のクロックを入力すれば、入力クロックＣＬＫ＿ｉｎをＬＳＩ３００の内部で分周することにより、ＬＳＩ３００において必要とされる全ての周波数のクロック信号をＬＳＩ３００の内部で生成し、単一周波数の入力クロックＣＬＫ＿ｉｎに基づいて、各内部回路に適したクロックを使い分けて供給可能となる。
【００３７】
たとえば、分周器３３０にて適宜に入力クロックＣＬＫ＿ｉｎを分周し、高速動作が前提の内部回路には高速のクロック信号を供給して高速動作させ、低速動作が前提の内部回路には低速のクロック信号を供給して低速動作させる、というクロックの使い分けが可能となる。
【００３８】
ただし、テスタ２００の性能次第では、ＬＳＩ３００に含まれる回路の動作周波数の中で最高周波数以上を出力できない場合もある。このような場合には、入力クロックＣＬＫ＿ｉｎは、テスタ２００が出力可能な最高周波数と、ＬＳＩ３００に含まれる回路の動作周波数の中で最高周波数とを総合的に考慮し、ＬＳＩ３００に入力できる上限の周波数を選択する。
【００３９】
可能な限り高周波の入力クロックＣＬＫ＿ｉｎを供給すれば、入力クロックＣＬＫ＿ｉｎをＬＳＩ３００の内部で分周したときに生成可能な周波数のレンジを可能な限り広くとることができるからである。従って、ＬＳＩ３００において必要とされるほぼ全ての周波数のクロック信号をＬＳＩ３００の内部で生成できる。
【００４０】
すなわち、分周器３３０にて適宜に入力クロックＣＬＫ＿ｉｎを分周し、高速動作が前提の内部回路には高速のクロック信号を供給して高速動作させ、低速動作が前提の内部回路には低速のクロック信号を供給して低速動作させる、というクロックの使い分けが可能となる。
【００４１】
分周器３３０は、たとえばＦＦを用いたカウンタ回路にて構成され、ＣＫ端子３６０に入力される入力クロックＣＬＫ＿ｉｎに基づいてダウンカウントすることにより入力クロックＣＬＫ＿ｉｎよりも低速なクロック信号を生成できる。生成されたクロック信号は、セレクタ回路３４０に入力される。
【００４２】
本実施形態では、分周器３３０が入力クロックＣＬＫ＿ｉｎを２分周したクロック信号を出力する場合を例にとり説明するが、むろん、分周器３３０は、３分周以上の適宜の分周クロックを出力できるように構成することができる。なお、以下では、分周器３３０が入力クロックＣＬＫ＿ｉｎに基づいて生成出力するクロック信号を、分周クロックＣＬＫ＿ｄｉｖと呼ぶことにする。
【００４３】
以上のように、単一周波数を入力しつつＬＳＩ３００の側で適宜に入力クロックＣＬＫ＿ｉｎを分周して分周クロックＣＬＫ＿ｄｉｖを生成してＬＳＩ３００の試験に利用するため、スキャンチェーン３２０の動作周波数に制限されることなく、外部クロック周波数を上げることができる。
【００４４】
また、内部クロックの生成を、安定待ち時間が必要なＰＬＬではなく、安定待ち時間が不要な分周器３３０にて行うため、テスタの占有時間が短縮され、試験コストを低下できる。
【００４５】
また、キャプチャ動作とシフト動作とでクロック周波数を使い分けることができるため、より適切なクロック周波数で各動作を実行可能となり、キャプチャ動作を高速化したり、異なるキャプチャ動作周波数の回路を同時に試験することができるようになる。その結果、遅延故障の検出率が向上する。
【００４６】
ＴＥＮ端子３７０は、スキャンチェーン３２０におけるシフト動作とキャプチャ動作の切替を制御する動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎを入力するための端子である。本実施形態では、テスタ２００がＴＥＮ端子２６０から動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎをＴＥＮ端子３７０に入力する。
【００４７】
ＴＥＮ端子３７０に入力された動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎは、スキャンチェーン３２０を構成する各スキャンＦＦのＴＥＮ端子に入力されるよう配線されている。従って、テスタ２００は、スキャンチェーン３２０を構成する各スキャンＦＦの動作をシフト動作とキャプチャ動作とで切り替え制御することができる。なお、ＴＥＮ端子３７０は本実施例１においてクロック切替制御端子を構成し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎはクロック切替制御信号の一例である。
【００４８】
本実施形態では、スキャンチェーン３２０は、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）のときシフト動作を行い、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＬｏｗ（０）のときキャプチャ動作を行う。
【００４９】
ここで、シフト動作とは、スキャンチェーン３２０がシフトレジスタとして機能する状態を指す。すなわち、シフト動作では、スキャンイン端子３８０から所定のデータを順次入力することにより所望のスキャンＦＦに任意の値をセットしたり、内部回路（組み合わせ回路）からスキャンＦＦに入力されたデータを順次シフトさせてスキャンアウト端子３９０から順次出力させたりすることができる。
【００５０】
一方、キャプチャ動作とは、スキャンチェーン３２０を構成する各スキャンＦＦが、内部回路の中で所定の動作を実行する状態を指す。キャプチャ動作では、スキャンチェーン３２０を構成するスキャンＦＦのうち、内部回路を構成する所定の組み合わせ回路の入力側に配置されたスキャンＦＦにセットされた値を当該所定の組み合わせ回路に入力して処理させ、その結果データを、当該所定の組み合わせ回路の出力側に配置されたスキャンＦＦが受け取って保持する。
【００５１】
すなわち、キャプチャ動作を行うと、所定のデータ入力に対して検査対象の組み合わせ回路群が出力する結果データを取得することができる。この結果データを解析すれば、組み合わせ回路群の動作が正常か異常か判断することができる。
【００５２】
セレクタ回路３４０は、上述したように、入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとクロック選択信号ＣＬＫ＿ｓｅｌとを入力されており、クロック選択信号ＣＬＫ＿ｓｅｌによって指定されるいずれか一方のクロック信号を選択的に出力する。
【００５３】
セレクタ回路３４０は、上述した動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎをクロック選択信号ＣＬＫ＿ｓｅｌに利用しており、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎの切り替わりに対応してクロック選択信号ＣＬＫ＿ｓｅｌも切り替わるようになっている。
【００５４】
図４に示す例では、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがシフト動作を指示しているときは（Ｈｉｇｈ（１））、分周クロックＣＬＫ＿ｄｉｖを出力し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがキャプチャ動作を指示しているときは（Ｌｏｗ（０））、入力クロックＣＬＫ＿ｉｎを出力する。
【００５５】
その結果、セレクタ回路３４０は、シフト動作時には分周クロックＣＬＫ＿ｄｉｖの周期でエッジが発生し、キャプチャ動作時には入力クロックＣＬＫ＿ｉｎの周期でエッジが発生する、合成クロックＣＬＫ＿ｐｌｓを出力する。
【００５６】
また、図５に示す例では、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがシフト動作を指示しているときは（Ｈｉｇｈ（１））、入力クロックＣＬＫ＿ｉｎを出力し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがキャプチャ動作を指示しているときは（Ｌｏｗ（０））、分周クロックＣＬＫ＿ｄｉｖを出力する。
【００５７】
その結果、セレクタ回路３４０は、シフト動作時には入力クロックＣＬＫ＿ｉｎの周期でエッジが発生し、キャプチャ動作時には分周クロックＣＬＫ＿ｄｉｖの周期でエッジが発生する、合成クロックＣＬＫ＿ｐｌｓを出力する。なお、合成クロックＣＬＫ＿ｐｌｓは過渡的なクロック信号なので、図４や図５には示していない。
【００５８】
クロックマスク回路３５０は、クロックマスク信号ＣＬＫ＿ｍｓｋを生成し、この合成クロック信号ＣＬＫ＿ｐｌｓにクロックマスク信号ＣＬＫ＿ｍｓｋを重畳する。クロックマスク信号ＣＬＫ＿ｍｓｋは、シフト動作とキャプチャ動作との切り替わり時に合成クロック信号ＣＬＫ＿ｐｌｓの所定箇所をマスクするための信号である。
【００５９】
クロックマスク回路３５０は、たとえば、フリップフロップ３５１と排他的論理和回路３５２と論理和回路３５３とで構成することができる。
【００６０】
フリップフロップ３５１は、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎを入力されており、この動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎを所定時間遅延させた遅延信号Ｔ＿Ｓｃａｎ＿ｅｎ’を出力する。
【００６１】
排他的論理和回路３５２は、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎと遅延信号Ｔ＿Ｓｃａｎ＿ｅｎ’との入力を受け、これら信号に基づいてクロックマスク信号ＣＬＫ＿ｍｓｋを生成する。
【００６２】
論理和回路３５３は、セレクタ回路３４０から出力される合成クロック信号ＣＬＫ＿ｐｌｓとクロックマスク信号ＣＬＫ＿ｍｓｋとの入力を受けており、合成クロック信号ＣＬＫ＿ｐｌｓにクロックマスク信号ＣＬＫ＿ｍｓｋを重畳させたスキャンクロック信号ＣＬＫ＿ｓｃを出力する。
【００６３】
このようにして生成されるスキャンクロック信号ＣＬＫ＿ｓｃは、シフト動作とキャプチャ動作とが切り替わった直後の所定期間のみがＨｉｇｈとなり、この所定期間において合成クロック信号ＣＬＫ＿ｐｌｓのエッジをマスクする信号となる。
【００６４】
スキャンクロック信号ＣＬＫ＿ｓｃは、スキャンチェーン３２０を構成する各スキャンＦＦのＣＫ端子に入力され、各スキャンＦＦは、スキャンクロック信号ＣＬＫ＿ｓｃのクロックで動作する。
【００６５】
その結果、スキャンチェーン３２０により構築されたシフトレジスタは、シフト動作が選択されているときは分周クロックＣＬＫ＿ｄｉｖと同じ動作周波数でデータをシフトし、キャプチャ動作が選択されているときは入力クロックＣＬＫ＿ｉｎと同じ動作周波数でデータをシフトする。すなわち、テスタ２００から単一の入力クロックＣＬＫ＿ｉｎのみを入力しているにも関わらず、複数の動作周波数でＬＳＩ３００を動作させることができる。
【００６６】
さらに、シフト動作とキャプチャ動作とが切り替わった直後の所定期間は、スキャンクロックにエッジが無いマスク期間が設けられるため、データのシフトが行われず、キャプチャ動作とシフト動作の切り替わり時のグリッチを防止することができる。
【００６７】
［キャプチャ動作がスキャン動作よりも高速な場合］
次に、図４を参照しつつ、スキャンイン端子３８０に入力されるデータと、クロック信号や制御信号と、の関係について説明する。なお、図４には、ＬＳＩ３００において、キャプチャ動作がスキャン動作に比べて高速クロックで動作可能である場合を例示してある。
【００６８】
図４では、スキャンイン端子３８０にデータＡが入力されているとき、テスタ２００からシフト動作が指示されている。すなわち、テスタ２００からＨｉｇｈ（１）の動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎが入力されている。このとき、クロック選択信号ＣＬＫ＿ｓｅｌもＨｉｇｈ（１）であり、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。
【００６９】
このとき、分周クロックＣＬＫ＿ｄｉｖに同期してシフトチェーン３２０のデータをシフトし、分周クロックＣＬＫ＿ｄｉｖに同期してスキャンアウト端子３９０からデータを出力するシフト動作が実行される。本実施形態においてはクロックの立ち上がりでデータを出力するため、図４では、Ｆ，Ｇのタイミングでスキャンアウト端子３９０からデータを出力する。
【００７０】
次に、スキャンイン端子３８０に対するデータＡの入力が終了すると、シフト動作からキャプチャ動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）からＬｏｗ（０）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌもＬｏｗ（０）となり、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。キャプチャ動作はスキャン動作よりも高速で実行可能であるからである。
【００７１】
ここで、クロック選択信号ＣＬＫ＿ｓｅｌがＨｉｇｈ（１）からＬｏｗ（０）に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子３８０は、テスタ２００から、ダミーデータが入力されている。
【００７２】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、図３には図示していない入力経路を介して分周器３３０にも入力されており、分周器３３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで分周器３３０のカウントがリセットされ、新たなカウントを開始する。
【００７３】
従って、分周器３３０の出力する分周クロックＣＬＫ＿ｄｉｖは、その直前まで出力していた分周クロックＣＬＫ＿ｄｉｖの論理値に関わらず、その後、改めてＨｉｇｈ→Ｌｏｗ→Ｈｉｇｈ→・・・の順に分周クロックＣＬＫ＿ｄｉｖを出力するようになる。
【００７４】
ダミーデータに続いて、スキャンイン端子３８０にはデータＢ，Ｃ，Ｄが順次に入力される。ただし、ＬＳＩ３００は、このときキャプチャ動作を行っているためスキャンチェーン３２０は無効になり、スキャンイン端子３８０も通常のデータ端子として動作している。従って、スキャンイン端子３８０に入力されるデータＢ，Ｃ，Ｄはスキャンチェーン３２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。
【００７５】
このとき、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子３９０から出力される。図４では、Ｈ，Ｉ，Ｊのタイミングでスキャンアウト端子３９０からデータを出力する。
【００７６】
データＢ，Ｃ，Ｄの入力が完了すると、キャプチャ動作からシフト動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＬｏｗ（０）からＨｉｇｈ（１）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌもＨｉｈｇ（１）となり、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。
【００７７】
そして、クロック選択信号ＣＬＫ＿ｓｅｌがＬｏｗ（０）からＨｉｇｈ（１）に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子３８０は、テスタ２００から、ダミーデータが入力されている。
【００７８】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、上述したように分周器３３０にも入力されており、分周器３３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、分周器３３０は、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングから、新たなカウントを開始する。
【００７９】
そして、ダミーデータに続いて、スキャンイン端子３８０にはデータＥが入力される。このとき、スキャンチェーン３２０は、分周クロックＣＬＫ＿ｄｉｖに同期してデータをシフトし、分周クロックＣＬＫ＿ｄｉｖに同期してスキャンアウト端子３９０からデータを出力するシフト動作を実行する。図４では、Ｋのタイミングでスキャンアウト端子３９０からデータを出力する。
【００８０】
以上説明したように、ＬＳＩ３００に外部から入力された入力クロックＣＬＫ＿ｉｎと、ＬＳＩ３００の内部で発生させた分周クロックＣＬＫ＿ｄｉｖとを利用して、スキャンクロックＣＬＫ＿ｓｃを生成するため、キャプチャ動作とシフト動作のそれぞれに最適なクロックを用いてＬＳＩ３００の内部検査を行うことができる。また、キャプチャ動作とシフト動作の切り替わり時にマスク信号をスキャンクロックＣＬＫ＿ｓｃに重畳しているため、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。さらに、クロックマスク信号ＣＬＫ＿ｍｓｋによってＬＳＩ３００の内部で生成される分周クロックＣＬＫ＿ｄｉｖをリセットするため、キャプチャ動作とシフト動作の切り替わり時に分周クロックのＨｉｇｈとＬｏｗの発生タイミングをリセットすることができる。
【００８１】
［スキャン動作がキャプチャ動作よりも高速な場合］
次に図５を参照しつつ、スキャンイン端子３８０に入力されるデータと、クロック信号や制御信号と、の関係についての他の例について説明する。図５には、ＬＳＩ３００において、スキャン動作がキャプチャ動作に比べて高速クロックで動作可能である場合を例示してある。
【００８２】
図５では、スキャンイン端子３８０にデータＡが入力されているとき、テスタ２００からシフト動作が指示されている。すなわち、テスタ２００からＨｉｇｈ（１）の動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎが入力されている。このとき、クロック選択信号ＣＬＫ＿ｓｅｌはＬｏｗ（０）であり、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。
【００８３】
このとき、入力クロックＣＬＫ＿ｉｎに同期してシフトチェーン３２０のデータをシフトし、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子３９０からデータを出力するシフト動作が実行される。本実施形態においてはクロックの立ち上がりでデータを出力するため、図５では、Ｋ，Ｌのタイミングでスキャンアウト端子３９０からデータを出力する。
【００８４】
次に、スキャンイン端子３８０に対するデータＡの入力が終了すると、シフト動作からキャプチャ動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）からＬｏｗ（０）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌはＨｉｈｇ（１）に変化し、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。キャプチャ動作はスキャン動作よりも低速で実行されるからである。
【００８５】
ここで、クロック選択信号ＣＬＫ＿ｓｅｌがＬｏｗ（０）からＨｉｇｈ（１）に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子３８０は、テスタ２００から、ダミーデータが入力されている。
【００８６】
また、分周器３３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされるため、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで分周器３３０のカウントがリセットされ、新たなカウントを開始する。
【００８７】
ダミーデータに続いて、スキャンイン端子３８０にはデータＢ，Ｃが順次に入力される。ただし、ＬＳＩ３００は、このときキャプチャ動作を行っているためスキャンチェーン３２０は無効になり、スキャンイン端子３８０も通常のデータ端子として動作している。従って、スキャンイン端子３８０に入力されるデータＢ，Ｃはスキャンチェーン３２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。
【００８８】
このとき、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子３９０から出力される。図５では、Ｍ，Ｎのタイミングでスキャンアウト端子３９０からデータを出力する。
【００８９】
データＢ，Ｃの入力が完了すると、キャプチャ動作からシフト動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＬｏｗ（０）からＨｉｇｈ（１）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌはＬｏｗ（０）となり、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。
【００９０】
そして、クロック選択信号ＣＬＫ＿ｓｅｌがＨｉｇｈ（１）からＬｏｗ（０）に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子３８０は、テスタ２００から、ダミーデータが入力されている。
【００９１】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、上述したように分周器３３０にも入力されており、分周器３３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、分周器３３０は、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングから、新たなカウントを開始する。
【００９２】
そして、ダミーデータに続いて、スキャンイン端子３８０にはデータＥが入力される。このとき、シフトチェーン３２０は、入力クロックＣＬＫ＿ｉｎに同期してデータをシフトし、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子３９０からデータを出力するシフト動作を実行する。図５では、Ｏのタイミングでスキャンアウト端子３９０からデータを出力する。
【００９３】
以上説明したように、ＬＳＩ３００に外部から入力された入力クロックＣＬＫ＿ｉｎと、ＬＳＩ３００の内部で発生させた分周クロックＣＬＫ＿ｄｉｖとを利用して、スキャンクロックＣＬＫ＿ｓｃを生成するため、キャプチャ動作とシフト動作のそれぞれに最適なクロックを用いてＬＳＩの内部検査を行うことができる。また、キャプチャ動作とシフト動作の切り替わり時にマスク信号をスキャンクロックＣＬＫ＿ｓｃに重畳しているため、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。さらに、クロックマスク信号ＣＬＫ＿ｍｓｋによってＬＳＩ３００の内部で生成される分周クロックＣＬＫ＿ｄｉｖをリセットするため、キャプチャ動作とシフト動作の切り替わり時に分周クロックのＨｉｇｈとＬｏｗの発生タイミングをリセットすることができる。
【００９４】
（３）半導体集積回路の試験方法の第２実施例：
図６は、本第２実施例において試験対象となるＬＳＩの構成を示す要部回路図であり、図７，８は、第２実施例に係るＬＳＩの動作を説明するタイミングチャートである。
図６において、ＬＳＩ４００は、スキャンチェーン４２０、分周器４３０、セレクタ回路４４０、クロックマスク回路４５０、ＣＫ端子４６０、ＴＥＮ端子４７０、スキャンイン端子４８０、スキャンアウト端子４９０、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路５００、を備えている。
【００９５】
なお、ＬＳＩ４００を構成する各部４２０，４３０，４５０〜４９０は上述した第１実施例のＬＳＩ３００における各部３２０，３３０，３５０〜３９０とそれぞれ同様の構成であるため、以下では、詳細な説明を省略する。また、テスタ２００も上述した第１実施例と同様であるため、第１実施例と同じ符号を付し、説明を省略する
【００９６】
ＰＬＬ回路５００は、入力クロックＣＬＫ＿ｉｎの入力を受けており、この入力クロックＣＬＫ＿ｉｎを元に所定周波数のＰＬＬクロック信号ＣＬＫ＿ｐｌｌを発振する。ただし、ＰＬＬ回路５００は、安定発振するまでに数百ミリ秒を要するため、半導体集積回路の試験の開始初期には利用できない。
【００９７】
そこで、本第２実施例においては、後述するセレクタ回路４４０を用いることにより、試験の初期は入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとを使い分けて試験を行い、ＰＬＬ回路５００が安定発振可能な状態になるとＰＬＬクロックＣＬＫ＿ｐｌｌも利用してクロックの切替を行いつつ試験を行う。
【００９８】
セレクタ回路４４０は、入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとＰＬＬクロックＣＬＫ＿ｐｌｌとクロック選択信号ＣＬＫ＿ｓｅｌとを入力されており、クロック選択信号ＣＬＫ＿ｓｅｌによって指定されるいずれか１つのクロック信号を選択的に出力する。
【００９９】
本実施例２に示すセレクタ回路４４０に入力されるクロック選択信号ＣＬＫ＿ｓｅｌは、クロック切り替わり時に立ち上がりもしくは立ち下がり（以下、まとめてエッジと呼ぶことがある。）が発生する信号である。
【０１００】
セレクタ回路４４０は、クロック選択信号ＣＬＫ＿ｓｅｌのエッジ検出回路と、カウンタ回路とを内蔵している。セレクタ回路４４０は、クロック選択信号ＣＬＫ＿ｓｅｌのエッジを検出すると、出力するクロックを入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとＰＬＬクロックＣＬＫ＿ｐｌｌの間で切り替える。
【０１０１】
すなわち、セレクタ回路４４０は、クロック選択信号ＣＬＫ＿ｓｅｌの１つ目のエッジを検出すると分周クロックＣＬＫ＿ｄｉｖを出力し、２つ目のエッジを検出すると入力クロックＣＬＫ＿ｉｎを出力し、３つ目のエッジを検出するとＰＬＬクロックＣＬＫ＿ｐｌｌを出力する。
【０１０２】
その後は、エッジを検出する度に出力するクロックを、入力クロックＣＬＫ＿ｉｎと分周クロックＣＬＫ＿ｄｉｖとＰＬＬクロックＣＬＫ＿ｐｌｌとを順次切り替えて出力する。なお、これら３種類のクロックは外部から選択可能であり、図６では、ＰＬＬクロックを０、入力クロックを２、分周クロックを１で指定できるようになっている。
【０１０３】
図７に示す例では、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがシフト動作を指示しているときは（Ｈｉｇｈ（１））、分周クロックＣＬＫ＿ｄｉｖを出力し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがキャプチャ動作を指示しているときは（Ｌｏｗ（０））、入力クロックＣＬＫ＿ｉｎ又はＰＬＬクロックＣＬＫ＿ｐｌｌを出力する。
【０１０４】
その結果、セレクタ回路４４０は、シフト動作時には分周クロックＣＬＫ＿ｄｉｖの周期でエッジが発生し、キャプチャ動作時には入力クロックＣＬＫ＿ｉｎもしくはＰＬＬクロックＣＬＫ＿ｐｌｌの周期でエッジが発生する、合成クロックＣＬＫ＿ｐｌｓを出力する。
【０１０５】
また、図８に示す例では、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがシフト動作を指示しているときは（Ｈｉｈｇ（１））、入力クロックＣＬＫ＿ｉｎを出力し、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがキャプチャ動作を指示しているときは（Ｌｏｗ（０））、分周クロックＣＬＫ＿ｄｉｖまたはＰＬＬクロックＣＬＫ＿ｐｌｌを出力する。
【０１０６】
その結果、セレクタ回路４４０は、シフト動作時には入力クロックの周期でエッジが発生し、キャプチャ動作時には分周クロックＣＬＫ＿ｄｉｖまたはＰＬＬクロックＣＬＫ＿ｐｌｌの周期でエッジが発生する、合成クロックＣＬＫ＿ｐｌｓを出力する。
【０１０７】
なお、合成クロックＣＬＫ＿ｐｌｓは過渡的なクロック信号なので、図７や図８には示していない。また、本第２実施例においては、キャプチャ動作におけるクロックを動的に変更してＬＳＩの試験を行う場合について説明するが、むろん、シフト動作におけるクロックを動的に変更してＬＳＩの試験を行ってもよい。
【０１０８】
クロックマスク回路４５０は、クロックマスク信号ＣＬＫ＿ｍｓｋを合成クロック信号ＣＬＫ＿ｐｌｓに重畳し、スキャンクロック信号ＣＬＫ＿ｓｃを生成する。従って、スキャンクロック信号ＣＬＫ＿ｓｃは、シフト動作とキャプチャ動作とが切り替わった直後の所定期間において、合成クロック信号ＣＬＫ＿ｐｌｓのエッジをマスクした信号となる。
【０１０９】
スキャンクロック信号ＣＬＫ＿ｓｃは、スキャンチェーン４２０を構成する各スキャンＦＦのＣＫ端子に入力され、各スキャンＦＦは、スキャンクロック信号ＣＬＫ＿ｓｃのクロックにて動作する。
【０１１０】
その結果、スキャンチェーン４２０により構築されたシフトレジスタは、シフト動作が選択されているときは分周クロックＣＬＫ＿ｄｉｖと同じ動作周波数でデータをシフトし、キャプチャ動作が選択されているときは入力クロックＣＬＫ＿ｉｎもしくはＰＬＬクロックＣＬＫ＿ｐｌｌと同じ動作周波数でデータをシフトする。すなわち、テスタ２００から単一の入力クロックＣＬＫ＿ｉｎのみを入力しているにも関わらず、複数の動作周波数でＬＳＩ４００を動作させることができる。
【０１１１】
さらに、シフト動作とキャプチャ動作とが切り替わった直後の所定期間は、スキャンクロックにエッジが無いマスク期間が設けられるため、データのシフトが行われず、キャプチャ動作とシフト動作の切り替わり時のグリッチを防止することができる。
【０１１２】
［キャプチャ動作がスキャン動作よりも高速な場合］
次に、スキャンイン端子４８０に入力されるデータとクロック信号や制御信号との関係について、図７を参照しつつ説明する。なお、図７には、ＬＳＩ４００において、キャプチャ動作がスキャン動作に比べて高速クロックで動作可能である場合を例示してある。
【０１１３】
図７では、スキャンイン端子４８０にデータＡが入力されているとき、テスタ２００からシフト動作が指示されている。すなわち、テスタ２００からＨｉｇｈ（１）の動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎが入力されている。このとき、クロック選択信号ＣＬＫ＿ｓｅｌは１であり、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。
【０１１４】
このとき、分周クロックＣＬＫ＿ｄｉｖに同期してシフトチェーン４２０のデータをシフトし、分周クロックＣＬＫ＿ｄｉｖに同期してスキャンアウト端子４９０からデータを出力するシフト動作が実行される。本実施形態においてはクロックの立ち上がりでデータを出力するため、図７では、Ｈ，Ｉのタイミングでスキャンアウト端子３９０からデータを出力する。
【０１１５】
次に、スキャンイン端子４８０に対するデータＡの入力が終了すると、シフト動作からキャプチャ動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）からＬｏｗ（０）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌは、１から２に変化し、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。キャプチャ動作はスキャン動作よりも高速で実行可能であるからである。
【０１１６】
ここで、クロック選択信号ＣＬＫ＿ｓｅｌが１から２に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子４８０は、テスタ２００から、ダミーデータが入力されている。
【０１１７】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、図６には図示していない入力経路を介して分周器４３０にも入力されており、分周器４３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで分周器４３０のカウントがリセットされ、新たなカウントを開始する。
【０１１８】
ダミーデータに続いて、スキャンイン端子４８０にはデータＢ，Ｃ，Ｄが順次に入力される。ただし、ＬＳＩ４００は、このときキャプチャ動作を行っているためスキャンチェーン４２０は無効になり、スキャンイン端子４８０も通常のデータ端子として動作している。従って、スキャンイン端子４８０に入力されるデータＢ，Ｃ，Ｄはスキャンチェーン４２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。
【０１１９】
このとき、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子４９０から出力される。図７では、Ｊ，Ｋ，Ｌのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１２０】
データＢ，Ｃ，Ｄの入力が完了すると、これまでキャプチャ動作において使用していた入力クロックＣＬＫ＿ｉｎの代わりにＰＬＬクロックＣＬＫ＿ｐｌｌを利用するように変更する。すなわち、クロック選択信号ＣＬＫ＿ｓｅｌを２から０に変化させる。これにより、スキャンクロックＣＬＫ＿ｓｃには、ＰＬＬクロックＣＬＫ＿ｐｌｌと同じ周期でエッジが発生する。
【０１２１】
なお、図７においては、図示の都合上、ＰＬＬクロックＣＬＫ＿ｐｌｌを入力クロックＣＬＫ＿ｉｎと同じクロック速度としてあるが、むろん、入力クロックＣＬＫ＿ｉｎよりも更にキャプチャ動作に適したクロックがある場合は、ＰＬＬクロックＣＬＫ＿ｐｌｌのクロック速度を、キャプチャ動作に適した速度に適宜に設定可能である。
【０１２２】
このように、クロック選択信号ＣＬＫ＿ｓｅｌが２から０に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、入力クロックの切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子４８０は、テスタ２００から、ダミーデータが入力されている。
【０１２３】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、上述したように分周器４３０にも入力されており、分周器４３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、分周器４３０は、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングから、新たなカウントを開始する。
【０１２４】
そして、ダミーデータに続いて、スキャンイン端子４８０にはデータＥ，Ｆ，Ｇが順次に入力される。このときも、ＬＳＩ４００は、キャプチャ動作を行っているためスキャンチェーン４２０は無効であり、スキャンイン端子４８０も通常のデータ端子として動作している。従って、スキャンイン端子４８０に入力されるデータＥ，Ｆ，Ｇはスキャンチェーン４２０には入力されず、例えば、組み合わせ回路１０ｂに入力され、キャプチャ動作によって組み合わせ回路１０ｂから出力されるデータは、入力クロックＣＬＫ＿ｐｌｌに同期してスキャンアウト端子４９０から出力される。図７では、Ｍ，Ｎ，Ｏのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１２５】
以上説明したように、ＬＳＩ４００に外部から入力された入力クロックＣＬＫ＿ｉｎ、ＬＳＩ３００の内部で発生させた分周クロックＣＬＫ＿ｄｉｖやＰＬＬクロックＣＬＫ＿ｐｌｌ、を利用して、スキャンクロックＣＬＫ＿ｓｃを生成するため、キャプチャ動作とシフト動作のそれぞれに最適なクロックを用いてＬＳＩの内部検査を行うことができる。また、キャプチャ動作とシフト動作の切り替わり時にマスク信号をスキャンクロックＣＬＫ＿ｓｃに重畳しているため、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。さらに、クロックマスク信号ＣＬＫ＿ｍｓｋによってＬＳＩ４００の内部で生成される分周クロックＣＬＫ＿ｄｉｖをリセットするため、キャプチャ動作とシフト動作の切り替わり時に分周クロックのＨｉｇｈとＬｏｗの発生タイミングをリセットすることができる。
【０１２６】
［スキャン動作がキャプチャ動作よりも高速な場合］
次に図８を参照しつつ、スキャンイン端子４８０に入力されるデータとクロック信号や制御信号との関係についての他の例について説明する。図８には、ＬＳＩ４００において、スキャン動作がキャプチャ動作に比べて高速クロックで動作可能である場合を例示してある。
【０１２７】
図８では、スキャンイン端子４８０にデータＡ，Ｂが順次に入力されているとき、テスタ２００からシフト動作が指示されている。すなわち、テスタ２００からＨｉｇｈ（１）の動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎが入力されている。このとき、クロック選択信号ＣＬＫ＿ｓｅｌは１であり、スキャンクロックＣＬＫ＿ｓｃには入力クロックＣＬＫ＿ｉｎと同じ周期でエッジが発生する。
【０１２８】
従って、入力クロックＣＬＫ＿ｉｎに同期してシフトチェーン４２０のデータをシフトし、入力クロックＣＬＫ＿ｉｎに同期してスキャンアウト端子４９０からデータを出力するシフト動作が実行される。本実施形態においてはクロックの立ち上がりでデータを出力するため、図８では、Ｅ，Ｆ，Ｇのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１２９】
次に、スキャンイン端子４８０に対するデータＡ，Ｂの入力が終了すると、シフト動作からキャプチャ動作に切り替わる。すなわち、動作切替信号Ｔ＿Ｓｃａｎ＿ｅｎがＨｉｇｈ（１）からＬｏｗ（０）に変化する。このとき、クロック選択信号ＣＬＫ＿ｓｅｌは２から１に変化し、スキャンクロックＣＬＫ＿ｓｃには分周クロックＣＬＫ＿ｄｉｖと同じ周期でエッジが発生する。キャプチャ動作はスキャン動作よりも低速で実行されるからである。
【０１３０】
ここで、クロック選択信号ＣＬＫ＿ｓｅｌが２から１に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子４８０は、テスタ２００から、ダミーデータが入力されている。
【０１３１】
また、分周器４３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされるため、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで分周器４３０のカウントがリセットされ、新たなカウントを開始する。
【０１３２】
ダミーデータに続いて、スキャンイン端子４８０にはデータＣが入力される。ただし、ＬＳＩ４００は、このときキャプチャ動作を行っているためスキャンチェーン４２０は無効になり、スキャンイン端子４８０も通常のデータ端子として動作している。従って、スキャンイン端子４８０に入力されるデータＣはスキャンチェーン４２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。
【０１３３】
このとき、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、分周クロックＣＬＫ＿ｄｉｖに同期してスキャンアウト端子４９０から出力される。図８では、Ｈのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１３４】
データＣの入力が完了すると、これまでキャプチャ動作において使用していた分周クロックＣＬＫ＿ｄｉｖの代わりにＰＬＬクロックＣＬＫ＿ｐｌｌを利用するように変更する。すなわち、クロック選択信号ＣＬＫ＿ｓｅｌを１から０に変化させる。これにより、スキャンクロックＣＬＫ＿ｓｃには、ＰＬＬクロックＣＬＫ＿ｐｌｌと同じ周期でエッジが発生する。
【０１３５】
なお、図８においては、図示する都合上、ＰＬＬクロックＣＬＫ＿ｐｌｌを分周クロックＣＬＫ＿ｄｉｖと同じクロック速度として示してあるが、むろん、分周クロックＣＬＫ＿ｄｉｖよりも更にキャプチャ動作に適したクロックがある場合は、ＰＬＬクロックＣＬＫ＿ｐｌｌのクロック速度は、キャプチャ動作に適した速度に適宜に設定可能である。
【０１３６】
このように、クロック選択信号ＣＬＫ＿ｓｅｌが１から０に変化した直後は、スキャンクロックＣＬＫ＿ｓｃにクロックマスク信号ＣＬＫ＿ｍｓｋが重畳される。従って、その間はスキャンクロック信号ＣＬＫ＿ｓｃにはエッジが発生せず、ＦＦはマスク期間の間、組み合わせ回路群１０ｂに対するデータ出力を待機することになり、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。なお、スキャンクロックＣＬＫ＿ｓｃがマスクされている間は、スキャンイン端子４８０は、テスタ２００から、ダミーデータが入力されている。
【０１３７】
また、クロックマスク信号ＣＬＫ＿ｍｓｋは、上述したように分周器４３０にも入力されており、分周器４３０はクロックマスク信号ＣＬＫ＿ｍｓｋによってエッジをリセットされる。すなわち、分周器４３０は、クロックマスク信号ＣＬＫ＿ｍｓｋの立ち下がりのタイミングで、新たなカウントを開始する。
【０１３８】
そして、ダミーデータに続いて、スキャンイン端子４８０にはデータＤが入力される。このときも、ＬＳＩ４００は、キャプチャ動作を行っているためスキャンチェーン４２０は無効であり、スキャンイン端子４８０も通常のデータ端子として動作している。従って、スキャンイン端子４８０に入力されるデータＤはスキャンチェーン４２０には入力されず、例えば、組み合わせ回路群１０ｂに入力される。そして、キャプチャ動作によって組み合わせ回路群１０ｂから出力されるデータは、ＰＬＬクロックＣＬＫ＿ｐｌｌに同期してスキャンアウト端子４９０から出力される。図８では、Ｉのタイミングでスキャンアウト端子４９０からデータを出力する。
【０１３９】
以上説明したように、ＬＳＩ４００に外部から入力された入力クロックＣＬＫ＿ｉｎ、ＬＳＩ４００の内部で発生させた分周クロックＣＬＫ＿ｄｉｖやＰＬＬクロックＣＬＫ＿ｐｌｌ、を利用して、スキャンクロックＣＬＫ＿ｓｃを生成するため、キャプチャ動作とシフト動作のそれぞれに最適なクロックを用いてＬＳＩ４００の内部検査を行うことができる。また、キャプチャ動作とシフト動作の切り替わり時にマスク信号をスキャンクロックＣＬＫ＿ｓｃに重畳しているため、キャプチャ動作とシフト動作の切り替わり時に発生するグリッチを防止できる。さらに、クロックマスク信号ＣＬＫ＿ｍｓｋによってＬＳＩ４００の内部で生成される分周クロックＣＬＫ＿ｄｉｖをリセットするため、キャプチャ動作とシフト動作の切り替わり時に分周クロックのＨｉｇｈとＬｏｗの発生タイミングをリセットすることができる。
【０１４０】
（４）まとめ：
以上説明した本実施形態から、少なくとも以下の技術的思想が把握される。
【０１４１】
（ａ）複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路、の検査方法であって、
クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、
前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、
前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、
を備える半導体集積回路の検査方法。
【０１４２】
（ｂ）前記分周器は、前記スキャンチェーンに含まれないフリップフロップにて構成される（ａ）に記載の半導体集積回路の検査方法。
【０１４３】
（ｃ）前記第１クロックは、前記クロック生成装置が出力可能な最大クロック、または、前記半導体集積回路が含む回路の動作周波数の中で最大クロック、のいずれか大きい方である（ａ）または（ｂ）に記載の半導体集積回路の検査方法。
【０１４４】
（ｄ）前記スキャンテストにおけるキャプチャ動作には、前記第１クロックを用い、
前記スキャンテストにおけるシフト動作には、前記第２クロックを用いる（ａ）〜（ｃ）のいずれか１項に記載の半導体集積回路の検査方法。
【０１４５】
（ｅ）前記キャプチャ動作と前記シフト動作の切り替わり直後であって、前記第１クロックと前記第２クロックが切り替わった直後には、前記複数のスキャンフリップフロップに入力するクロックのエッジをマスクする（ｄ）に記載の半導体集積回路の検査方法。
【０１４６】
（ｆ）前記半導体集積回路は、外部からの制御に応じて前記第２クロックの周波数を変更するクロック制御部を備え、
前記分周工程においては、前記半導体集積回路の外部からの制御に応じて、前記クロック制御部が前記第２クロックの周波数を制御する（ａ）〜（ｅ）のいずれか１項に記載の半導体集積回路の検査方法。
【０１４７】
（ｇ）前記半導体集積回路は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｏｐｅｄ Ｌｏｃｋ）回路を備え、
前記分周工程においては、前記ＰＬＬ回路が安定するまでは前記分周器が前記第１クロックを分周して前記第２クロックを生成し、前記ＰＬＬ回路が安定した後は前記ＰＬＬ回路が前記第１クロックから前記第２クロックを生成する（ａ）〜（ｆ）のいずれか１項に記載の半導体集積回路の検査方法。
【０１４８】
（ｈ）複数の組み合わせ回路と当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップとを有する半導体集積回路であって、
クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力端子と、
前記第１クロックを分周して第２クロックを生成する分周器と、
クロック切替制御信号の入力を外部から受けるクロック切替制御端子と、
前記複数のスキャンフリップフロップに入力するクロックを、前記クロック切替制御信号に基づいて前記第１クロックと前記第２クロックとの間で動的に切り替えるクロック切替制御部と、
を備える半導体集積回路。
【０１４９】
（ｉ） 複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路の検査装置であって、
一定周波数の第１クロックを前記半導体集積回路の入力端子に入力するためのクロック出力端子と、
前記半導体集積回路が前記スキャンテストを行う際に前記複数のスキャンフリップフロップに入力するクロックを、少なくとも、前記第１クロックと、前記半導体集積回路の内部に備えられている分周器が前記第１クロックに基づいて生成する第２クロックと、の間で動的に切り替えさせる切替制御信号を出力するためのクロック切替制御信号出力端子と、
を備える半導体集積回路の検査装置。
【０１５０】
なお、本技術の範囲は上述した実施形態や変形例に限定されず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また、言うまでもなく、本技術の範囲は、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【符号の説明】
【０１５１】
１０…内部回路、１０ａ〜１０ｃ…組み合わせ回路群、２０…スキャンチェーン、２０ａ〜２０ｆ…フリップフロップ（ＦＦ）、１００・・・半導体集積回路（ＬＳＩ）、Ｉｎ１〜Ｉｎ３…入力端子、Ｉｎ５…スキャンイン端子、Ｉｎ４…動作切替信号入力端子、Ｏｕｔ１〜Ｏｕｔ３…出力端子、Ｏｕｔ４…スキャンアウト端子、Ｔ１…Ｄ端子、Ｔ２…ＳＩ端子、Ｔ３…ＴＥＮ端子、Ｔ４…Ｑ端子、Ｔ５…ＣＫ端子、２００…テスタ、２５０…端子、２６０…ＴＥＮ端子、２７０…端子、２８０…端子、３００…ＬＳＩ、３２０…スキャンチェーン、３３０…分周器、３４０…セレクタ回路、３５０…クロックマスク回路、３５１…フリップフロップ、３５２…排他的論理和回路、３５３…論理和回路、３６０…ＣＫ端子、３７０…ＴＥＮ端子、３８０…スキャンイン端子、３９０…スキャンアウト端子、４００…ＬＳＩ、４２０…スキャンチェーン、４３０…分周器、４４０…セレクタ回路、４５０…クロックマスク回路、４５１…フリップフロップ、４５２…排他的論理和回路、４５３…論理和回路、４６０…ＣＫ端子、４７０…ＴＥＮ端子、４８０…スキャンイン端子、４９０…スキャンアウト端子、５００…ＰＬＬ回路、
【特許請求の範囲】
【請求項１】
複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路の検査方法であって、
クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、
前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、
前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、
を備える半導体集積回路の検査方法。
【請求項２】
前記分周器は、前記スキャンチェーンに含まれないフリップフロップにて構成される請求項１に記載の半導体集積回路の検査方法。
【請求項３】
前記第１クロックは、前記クロック生成装置が出力可能な最大クロック、または、前記半導体集積回路が含む回路の動作周波数の中で最大クロック、のいずれか大きい方である請求項１に記載の半導体集積回路の検査方法。
【請求項４】
前記スキャンテストにおけるキャプチャ動作には、前記第１クロックを用い、
前記スキャンテストにおけるシフト動作には、前記第２クロックを用いる請求項１に記載の半導体集積回路の検査方法。
【請求項５】
前記キャプチャ動作と前記シフト動作の切り替わり直後であって、前記第１クロックと前記第２クロックが切り替わった直後には、前記複数のスキャンフリップフロップに入力するクロックのエッジをマスクする請求項４に記載の半導体集積回路の検査方法。
【請求項６】
前記半導体集積回路は、外部からの制御に応じて前記第２クロックの周波数を変更するクロック制御部を備え、
前記分周工程においては、前記半導体集積回路の外部からの制御に応じて、前記クロック制御部が前記第２クロックの周波数を制御する請求項１に記載の半導体集積回路の検査方法。
【請求項７】
前記半導体集積回路は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を備え、
前記分周工程においては、前記ＰＬＬ回路が安定するまでは前記分周器が前記第１クロックを分周して前記第２クロックを生成し、前記ＰＬＬ回路が安定した後は前記ＰＬＬ回路が前記第１クロックから前記第２クロックを生成する請求項１に記載の半導体集積回路の検査方法。
【請求項８】
複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路であって、
クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力端子と、
前記第１クロックを分周して第２クロックを生成する分周器と、
クロック切替制御信号の入力を外部から受けるクロック切替制御端子と、
前記複数のスキャンフリップフロップに入力するクロックを、前記クロック切替制御信号に基づいて前記第１クロックと前記第２クロックとの間で動的に切り替えるクロック切替制御部と、
を備える半導体集積回路。
【請求項９】
複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路の検査装置であって、
一定周波数の第１クロックを前記半導体集積回路の入力端子に入力するためのクロック出力端子と、
前記半導体集積回路が前記スキャンテストを行う際に前記複数のスキャンフリップフロップに入力するクロックを、少なくとも、前記第１クロックと、前記半導体集積回路の内部に備えられている分周器が前記第１クロックに基づいて生成する第２クロックと、の間で動的に切り替えさせる切替制御信号を出力するためのクロック切替制御信号出力端子と、
を備える半導体集積回路の検査装置。
【請求項１】
複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路の検査方法であって、
クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、
前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、
前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、
を備える半導体集積回路の検査方法。
【請求項２】
前記分周器は、前記スキャンチェーンに含まれないフリップフロップにて構成される請求項１に記載の半導体集積回路の検査方法。
【請求項３】
前記第１クロックは、前記クロック生成装置が出力可能な最大クロック、または、前記半導体集積回路が含む回路の動作周波数の中で最大クロック、のいずれか大きい方である請求項１に記載の半導体集積回路の検査方法。
【請求項４】
前記スキャンテストにおけるキャプチャ動作には、前記第１クロックを用い、
前記スキャンテストにおけるシフト動作には、前記第２クロックを用いる請求項１に記載の半導体集積回路の検査方法。
【請求項５】
前記キャプチャ動作と前記シフト動作の切り替わり直後であって、前記第１クロックと前記第２クロックが切り替わった直後には、前記複数のスキャンフリップフロップに入力するクロックのエッジをマスクする請求項４に記載の半導体集積回路の検査方法。
【請求項６】
前記半導体集積回路は、外部からの制御に応じて前記第２クロックの周波数を変更するクロック制御部を備え、
前記分周工程においては、前記半導体集積回路の外部からの制御に応じて、前記クロック制御部が前記第２クロックの周波数を制御する請求項１に記載の半導体集積回路の検査方法。
【請求項７】
前記半導体集積回路は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を備え、
前記分周工程においては、前記ＰＬＬ回路が安定するまでは前記分周器が前記第１クロックを分周して前記第２クロックを生成し、前記ＰＬＬ回路が安定した後は前記ＰＬＬ回路が前記第１クロックから前記第２クロックを生成する請求項１に記載の半導体集積回路の検査方法。
【請求項８】
複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路であって、
クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力端子と、
前記第１クロックを分周して第２クロックを生成する分周器と、
クロック切替制御信号の入力を外部から受けるクロック切替制御端子と、
前記複数のスキャンフリップフロップに入力するクロックを、前記クロック切替制御信号に基づいて前記第１クロックと前記第２クロックとの間で動的に切り替えるクロック切替制御部と、
を備える半導体集積回路。
【請求項９】
複数の組み合わせ回路と、当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップと、を有する半導体集積回路の検査装置であって、
一定周波数の第１クロックを前記半導体集積回路の入力端子に入力するためのクロック出力端子と、
前記半導体集積回路が前記スキャンテストを行う際に前記複数のスキャンフリップフロップに入力するクロックを、少なくとも、前記第１クロックと、前記半導体集積回路の内部に備えられている分周器が前記第１クロックに基づいて生成する第２クロックと、の間で動的に切り替えさせる切替制御信号を出力するためのクロック切替制御信号出力端子と、
を備える半導体集積回路の検査装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−８８４００（Ｐ２０１３−８８４００Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３２０１６（Ｐ２０１１−２３２０１６）
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２１日（２０１１．１０．２１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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