【課題】データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置のＤＣテストの実施には、振幅を維持できないという問題がある。そのため、データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置であって、ＤＣテストを可能にする半導体装置が、望まれる。
【解決手段】半導体装置は、データ信号を外部に出力するメインドライバと、データ信号が伝達する配線と接続されているコンデンサと、一端がコンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、バイアス電圧源と終端抵抗との間に接続されている第１のスイッチと、を含むＡＣ結合部と、テストモード時にＡＣ結合部のバイアス電圧源と終端抵抗との接続を、第１のスイッチにより遮断する制御回路と、を備える。 （もっと読む）

【課題】ウエハ検査時に必要なプローブピンを削減可能にした半導体装置を提供する。
【解決手段】第１のデータを記憶する記憶素子と、データ読み出しの指示が入力されると、記憶素子から第１のデータを読み出して出力するデータ入出力制御部と、データ入出力制御部から出力される第１のデータを第１の端子に出力し、第１のデータを第１の端子に出力するとき、自装置の第２の端子と他の半導体装置の第１の端子とを接続するプローブカードを介して他の半導体装置から受信する第２のデータを保持し、その後、第２のデータを自装置の第１の端子に出力するデータラッチ部とを有する。 （もっと読む）

【課題】自己診断する論理の範囲を比較回路以外の検査論理、更にはメイン論理に広げ、検査論理、メイン論理に異常がある場合、比較回路が不一致を発生する前に検出し装置の交換ができるようにする。
【解決手段】同じ入力が与えられ、同じ論理演算を実施する第１と第２の論理部、第１と第２の論理部のいずれかにエラー信号を与えるエラー注入回路、第１と第２の論理部の出力を入力し選択した信号を与える選択回路と第１と第２の論理部の出力を比較し、比較不一致信号を与える比較回路とを備えた比較補正回路から構成され、比較補正回路は、第１と第２の論理部のいずれかにエラー信号を与えた時、第１と第２の論理部の出力が不一致にならない場合、または、第１と第２の論理部にエラー信号を与えないときに、第１と第２の論理部の出力が不一致になる場合に異常があると判断する。 （もっと読む）

【課題】ＰＶＴ変動によってスキューが発生しても、不良に関する情報を適切に格納できるようにした半導体メモリ装置を提供する。
【解決手段】書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる。 （もっと読む）

【課題】本発明は、テスト速度を向上させることができる半導体メモリ装置及びそのためのテスト回路に関するものである。
【解決手段】本発明に係る半導体メモリ装置は、複数のメモリセルを含むメモリセルアレイ；データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含む。 （もっと読む）

【課題】スキャン・テスト回路およびスキャン・テスト回路を使用して試験を受けるさらなる回路を備える集積回路を提供すること。
【解決手段】スキャン・テスト回路は、それぞれ別個のクロック領域に関連した複数のサブチェーンを有する少なくとも１つのスキャン・チェーン、および１つまたは複数のサブチェーンを選択的にバイパスするように構成されたクロック領域バイパス回路を備える。スキャン・チェーンは、スキャン・シフト・モードの動作において、サブチェーンを全部よりは少なく含む直列シフト・レジスタを形成するように構成可能であり、サブチェーンの少なくとも残りの１つが、スキャン・シフト・モードにおいて直列シフト・レジスタの部分でないように、クロック領域バイパス回路によりバイパスされる。特定のクロック領域に関連するスキャン・チェーンの部分を選択的にバイパスすることにより、クロック領域バイパス回路は、スキャン・テスト期間の試験時間と電力消費を減らす役割を果たす。 （もっと読む）

【課題】 論理ゲートの一方の入力を含む信号パスの遅延故障と、論理ゲートの他方の入力を含む信号パスの遅延故障とを、１つの制御点により検出する。
【解決手段】 第１および第２ユーザロジックと、第１ユーザロジックの出力に接続される第１入力を有する第１論理ゲートと、第１論理ゲートの出力に接続された第３ユーザロジックと、第２ユーザロジックと第１論理ゲートとの間に挿入された制御点とを有する。制御点は、第１または第３ユーザロジックの第１スキャンフリップの１つのデータ出力がデータ入力に接続された第２スキャンフリップフロップと、一対の入力が第２スキャンフリップフロップのデータ出力および第２ユーザロジックの出力にそれぞれ接続され、出力が第１論理ゲートの第２入力に接続された第２論理ゲートとを有する。 （もっと読む）

【課題】廃棄されたダイから使用可能なメモリ空間を回収するメモリ容量を有するメモリを回収する方法を提供する。
【解決手段】再構築したメモリ空間の回収方法は、廃棄されたダイを回収し、使用可能なメモリ空間に応用し、規格化又は非規格化のメモリ容量を有するメモリを形成する。再構築したメモリ空間の回収方法は、ブロックエリア、ページエリア及びセルエリアを有するダイを準備するステップと、ダイのブロックエリア、ページエリア及びセルエリアのうちの１つを走査し、ダイに対応したエリア中にテストデータを書き入れ、ダイによりテストデータの読み書き及び比較を行ってテスト結果を得て、このテスト結果に基づき、正常及び異常なブロックエリア、ページエリア又はセルエリアを標記するステップとを含む。 （もっと読む）

【課題】 スキャンチェーンの検査を好適に行うことが可能なスキャンチェーン検査装置及び検査方法を提供する。
【解決手段】 半導体装置１０のスキャンチェーンに検査信号を供給する検査信号供給部１８と、スキャンチェーンの各レジスタでの検査信号の信号レベルの時間変化を測定するレジスタ測定部２０と、測定部２０による測定結果に基づいて各レジスタにレジスタ番号を付与するレジスタ番号解析部５１を有する検査解析装置５０とによってスキャンチェーン検査装置１Ａを構成する。供給部１８は、信号長ｎが異なるｍ種類の検査信号列を供給する。解析部５１は、信号長ｎの検査信号列を用いた測定結果からスキャンチェーンの複数のレジスタをｎ個のグループに分けるグループ分けをｍ種類の検査信号列のそれぞれについて行い、その結果に基づいて各レジスタにレジスタ番号を付与する。 （もっと読む）

【課題】半導体集積回路のクロックに一定周波数のクロックのみを供給しつつ半導体集積回路の内部クロックを動的に変化させて半導体集積回路のランダム・ロジックを検査する。
【解決手段】複数の組み合わせ回路と当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップとを有する半導体集積回路、の検査方法を、クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、により構成する。 （もっと読む）

【課題】電子回路装置に対する擬似障害発生を容易化し、試験・評価等の作業を効率化する装置、方法の提供。
【解決手段】
電子回路装置（１００）を構成する回路基板（１０５）上のＩＣ（１０４）のＯＮ／ＯＦＦ端子に接続部１０３を介して接続する制御部１０２が、ケーブルコネクタ部（１０１）を介してＰＣ（１１０）の制御により、ＩＣ（１０４）のＯＮ／ＯＦＦ端子に動作中の第１の値とは異なる第２の値を設定することで擬似障害を発生させる。 （もっと読む）

【課題】半導体集積回路の回路面積を小さくする。
【解決手段】被試験回路２の観測対象の複数の信号線ＴＡ１〜ＴＡ４上の観測点ＴＰ１〜ＴＰ４を複数の入力端子に接続し、複数の信号線ＴＡ１〜ＴＡ４を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、複数の信号線ＴＡ１〜ＴＡ４の何れかを伝搬する値に応じた出力値を出力する論理回路（ＮＯＲ回路３，ＮＡＮＤ回路４）を設けることで、複数の観測点をＥＯＲ回路を用いて共用する半導体集積回路より回路面積を小さくできる。 （もっと読む）

【課題】製品ボードに搭載される製品ＦＰＧＡの端子数に制限されず、内部信号の観測を可能とし、製品ＦＰＧＡを製品ボードに搭載された実使用状態で論理検証することが可能な評価システムを提供することを課題とする。
【解決手段】評価システム１は、製品ボード２、評価ボード３、およびそれらを接続するシリアル・インターフェース５を備える。製品ボード２に搭載される製品ＦＰＧＡ６はコアロジック６０に入力される外部入力信号を分岐する分岐回路６１を備える。評価ボード３は観測ＦＰＧＡ８を備える。観測ＦＰＧＡ８はコアロジック６０と論理的に等価な観測コアロジック８１および観測コアロジック８１の内部信号を取得する内部信号取得回路８２を備える。コアロジック６０の実動作に供される外部入力信号が評価ボード３に送られ観測コアロジック８１がコアロジック６０の実動作と等価に動作する。その時の内部信号を取り出し論理検証を行う。 （もっと読む）

【課題】複数の被試験デバイスに対して電源供給部から電源の供給を行って試験を行うときに、同時スイッチングノイズの影響を抑制することを目的とする。
【解決手段】本発明の半導体試験装置１は、複数のＤＵＴ３に電源を供給するデバイスパワーサプライ５を備える半導体試験装置１であって、ＤＵＴ３の試験を行うピンエレクトロニクスカード２のドライバ１２およびコンパレータ１３とＤＵＴ３との間の伝送経路１５の伝播遅延Ｔｐｄを校正するデータをタイミング校正データとして記憶するタイミング校正データ記憶部２１と、ＤＵＴ３を複数のグループに分割して、当該グループごとに異なる遅延量をタイミング校正データに加算する遅延量加算部２５と、を備えたことを特徴としている。 （もっと読む）

【課題】セレクタ付フリップフロップ回路の入力信号がラッチ回路へと伝播するまでに、選択信号により制御されるスイッチ回路とクロック信号により制御されるスイッチ回路とを介するため、入力信号がラッチへと伝播するまでの時間が長い。
【解決手段】セレクタ付フリップフロップ回路１００は、選択信号ＳＡ、クロック信号ＣＫおよび複数の入力データが入力され、複数の入力データのうち１つを出力するフリップフロップ回路であって、選択信号ＳＡおよびクロック信号ＣＫに基づいて、第１の制御信号ＣＡを生成する第１の論理回路１０２と、第１の制御信号ＣＡにより制御される第１のスイッチ回路１０１と、第１のスイッチ回路１０１を介して、複数の入力データから選択された一の入力データを保持する第１のラッチ回路１０３とを有する。 （もっと読む）

【課題】 従来の技術においては、ROM3個分のテスト時間を2個分のテスト時間までしか短縮できないという問題、或いは、加算或いは減算をおこなうため、データビット数の変動の虞があると共に、信頼性が低下する虞があった。
【解決手段】 複数個のROMに書き込まれたデータをテストする場合のROMテスト時間の短縮方法に於いて、複数個のROMの二つずつのROMの出力データのビット毎の比較を行う比較手段を備え、該比較手段の出力を複数個のROMに対応してそれぞれ記憶させ、該複数の記憶手段の出力データに対して、演算の順序が異なる少なくとも二つの異なる内容の演算を行い、該演算結果を期待値と比較することでROMデータを検査する。 （もっと読む）

【課題】電源投入により自走的にメモリセルアレイの動作テストを実行する。
【解決手段】一つの実施形態によれば、不揮発性半導体記憶装置は、不揮発性半導体記憶装置は、ロムヒューズブロックを有するメモリセルアレイ、自走テスト部を有するコントローラ、及びコマンドレジスタを有する。不揮発性半導体記憶装置は、電源投入によりメモリセルアレイの自走テストを実行する。 （もっと読む）

【課題】クロックゲーティング回路を搭載した半導体集積回路の回路規模の増大を抑制しながら、テスト時の消費電力を低減する。
【解決手段】本発明による半導体集積回路は、第１フリップフロップ回路５、第２フリップフロップ回路７、制御回路３、及びクロックゲーティング回路２を具備する。第１フリップフロップ５は、スキャンシフトによって第１データを格納する。第２フリップフロップ７は、スキャンシフトによって第２データを格納する。第３制御回路３は、第１データとスキャンイネーブル信号ＳＭＣとの論理演算結果と、第２データと組合せ回路９からの第１イネーブル信号ＥＮ１との論理演算結果との論理演算結果をゲート制御信号Ｃ１として出力する。クロックゲーティング回路２は、ゲート制御信号Ｃ１に応じて次段のフリップフロップ回路１へのクロック信号ＣＬＫの伝播を制御する。 （もっと読む）

【課題】不揮発性記憶装置内の制御プログラムの書き換え時間を短縮すること。
【解決手段】バウンダリスキャン回路は、不揮発性記憶装置に接続された第１バウンダリスキャンレジスタ装置、及び、不揮発性記憶装置に接続されない第２バウンダリスキャンレジスタ装置を含む回路であって、第１バウンダリスキャンレジスタ装置及び第２バウンダリスキャンレジスタ装置の双方を経由する第１経路と、第１バウンダリスキャンレジスタ装置を経由し第２バウンダリスキャンレジスタ装置を経由しない第２経路とが切り替え可能に接続される。制御信号回路は、ＴＡＰコントローラからバウンダリスキャンレジスタ装置に入力される制御信号の入力経路が、第１経路又は第２経路の切り替えに応じて切り替え可能に接続される。 （もっと読む）