擬似障害発生方法と装置
【課題】電子回路装置に対する擬似障害発生を容易化し、試験・評価等の作業を効率化する装置、方法の提供。
【解決手段】
電子回路装置（１００）を構成する回路基板（１０５）上のＩＣ（１０４）のＯＮ／ＯＦＦ端子に接続部１０３を介して接続する制御部１０２が、ケーブルコネクタ部（１０１）を介してＰＣ（１１０）の制御により、ＩＣ（１０４）のＯＮ／ＯＦＦ端子に動作中の第１の値とは異なる第２の値を設定することで擬似障害を発生させる。
【解決手段】
電子回路装置（１００）を構成する回路基板（１０５）上のＩＣ（１０４）のＯＮ／ＯＦＦ端子に接続部１０３を介して接続する制御部１０２が、ケーブルコネクタ部（１０１）を介してＰＣ（１１０）の制御により、ＩＣ（１０４）のＯＮ／ＯＦＦ端子に動作中の第１の値とは異なる第２の値を設定することで擬似障害を発生させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、擬似障害を発生する方法と装置に関する。
【背景技術】
【０００２】
電子回路装置の評価・試験、故障解析等のため、例えば当該電子回路装置の動作中に当該電子回路装置に対して、擬似障害を強制的に発生させる技術が用いられている。
【０００３】
この種の擬似障害発生技術は、一般に、評価・試験、故障解析等の対象となる電子回路装置に改造を施す等の追加作業が必要とされる。しかしながら、例えば部品の小型化の傾向等に伴い電子回路装置の改造の難易度も上がってきており、評価・試験、故障解析のために電子回路装置に改造を施すことは困難となっている。
【０００４】
電子回路装置を改造することなく、外部から擬似障害状態を強制的に発生させる構成として、例えば特許文献１には、トリガー信号に同期させた擬似的な故障状態の外乱発生や、任意の時間軸で任意の信号電圧レベルの擬似的な故障状態の外乱発生を行うことを可能としたドライブ式擬似故障発生装置が開示されている。このドライブ式擬似故障発生装置では、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のピンに対してプローブを接続し、入力トリガによって強制的に信号線に電流を流し擬似障害を発生している。
【０００５】
また特許文献２には、システム中のマイコンＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の電源瞬断に対する強度の測定を可能とし、マイコンＬＳＩがどのような状態において電源遮断による影響を受けやすいかを知ることを可能とする電源瞬断テスト方式が開示されている。この電源瞬断テスト方式においては、マイコンＬＳＩと接続される信号線（アドレス信号）をロジックアナライザにてプロービングし、アドレス信号が設定されたトリガーポイントと一致した時点でロジックアナライザからトリガ信号が出力され、このトリガ信号によってワンショットマルチバイブレータが駆動されワンショットパルスが出力され、電源スイッチがオフされ、電源を強制的に瞬断させる。
【０００６】
特許文献３には、擬似故障の発生に係る伝播遅延を考慮した装置、擬似故障制御方法が開示されている。特許文献３によれば、２以上の障害発生対象回路のそれぞれについて１サイクルに対応する距離の範囲内に擬似故障発生装置を配置している。
【０００７】
なお、バンダリスキャン機能によるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のデバイスのピンの監視、設定に関する技術として、例えば特許文献４には、バウンダリスキャンを実行してＩＣの入力信号を取得し、得られた入力信号と与えられたＩＣのソースコードから出力信号を論理シミュレーションによって計算し、その出力結果をバウンダリスキャンの入力として用いることによりＩＣの端子を操作するＩＣエミュレーションの構成が開示されている。特許文献４によれば、コンピュータのＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）ポートに接続するＵＳＢケーブルを介してＪＴＡＧ（Ｊｏｉｎｔ Ｅｕｒｏｐｅａｎ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）コネクタに接続され検査対象の回路基板上のＪＴＡＧ端子からターゲットＩＣ（ＦＰＧＡ）に接続され、バウンダリスキャンプログラムによりＦＰＧＡの入出力端子の状態の監視、設定を行えるようにしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０６−２２２１１３号公報
【特許文献２】特開平０２−１９５４４７号公報
【特許文献３】特開２０１１−１３８２１１号公報
【特許文献４】特開２００９−９３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以下、関連技術の分析を与える。
【００１０】
関連技術においては、評価・試験、あるいは故障解析等の対象となる電子回路装置の外部等に疑似信号発生装置を設ける構成の場合、試験スペース等を確保する必要がある。
【００１１】
また特許文献１等においては、評価・試験あるいは故障解析対象となる電子回路装置の任意の信号及びＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の外部ピンをプロービングする必要がある。しかしながら、近時のＩＣ（ＬＳＩ）の高集積化、大規模化、多ピン配列・狭ピッチ化に伴い、外部ピンをプロービングすることは容易ではない。例えばＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージの場合、ピンはチップ裏面で回路基板の信号配線と密着して接続するため、プローブ等を当てて信号をオシロスコープあるいはロジックアナライザでモニタすることは極めて困難である。ＢＧＡパッケージの所望のピンをプローブしてオシロスコープ等でモニタするためには、専用の治具等を回路基板上に設ける必要がある。
【００１２】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、電子回路装置に対する擬似障害発生を容易化し、試験・評価等の作業を効率化を図る方法と装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明によれば、電子回路装置内に設けられる擬似障害発生対象ＩＣの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に設け、
前記電子回路装置に着脱自在に接続されるコンピュータの制御により、前記制御部から、前記ＩＣの前記端子に、動作中の第１の値とは異なる第２の値を設定することで、動作中の前記ＩＣに擬似障害を発生させる、擬似障害発生方法が提供される。
【００１４】
本発明の別の側面によれば、電子回路装置内に設けられる擬似障害発生対象のＩＣの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に備え、前記制御部は、前記電子回路装置に着脱自在に接続されるコンピュータに接続され、前記コンピュータの制御により、前記制御部は、前記接続部を介して前記ＩＣの前記端子に、動作中の第１の値とは異なる第２の値を設定し、動作中の前記ＩＣに擬似障害を発生させる電子回路装置が提供される。
【発明の効果】
【００１５】
本発明によれば、電子回路装置に対する擬似障害の発生を容易化し、試験・評価等の作業の効率化を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態の構成を説明する図である。
【図２】本発明の一実施形態において試験対象ＩＣのＯＦＦ論理がＬｏｗの場合の接続例を示す図である。
【図３】本発明の一実施形態において試験対象ＩＣのＯＦＦ論理がＨｉｇｈ場合の接続例を示す図である。
【発明を実施するための形態】
【００１７】
本発明の概要について図１を参照して説明する。本発明によれば、電子回路装置（１００）内に設けられる擬似障害発生対象ＩＣ（１０４）の動作状態を制御する端子に接続部（１０３）を介して接続する制御部（１０２）を、前記接続部（１０３）とともに前記電子回路装置（１００）内に設け、前記電子回路装置（１００）にケーブル（１１１）、ケーブルコネクタ（１０１）を介して、着脱自在に接続されるコンピュータ（１１０）の制御により、前記制御部（１０２）から前記ＩＣ（１０４）の前記端子に、動作中の第１の値（例えば前記ＩＣ（１０４）の動作を許可する値あるいは動作状態に設定する値）とは異なる第２の値を設定することで、動作中の前記ＩＣ（１０４）に、擬似障害を発生させる。以下、本発明の実施形態について説明する。
【００１８】
図１は、本発明の一実施形態の構成を示す図である。図１に示すように、電子回路装置１００は、回路基板１０５上に設けられた、制御部１０２と、接続部１０３と、接続部１０３に接続する端子を有する擬似障害発生対象のＩＣ１０４と、を備えている。ケーブルコネクタ部１０１と、を備えている。ケーブルコネクタ部１０１は、制御部１０２と、外部のＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）１１０をケーブル１１１で接続するためのコネクタである。特に制限されないが、ケーブル１１１としてＵＳＢケーブルを用い、ケーブル１１１をＰＣ１１０のＵＳＢポートで接続するようにしてもよい。
【００１９】
なお、回路基板１０５上には、擬似障害発生対象のＩＣ１０４を、図１に破線に示すように、複数備えていてもよいことは勿論である。この場合、複数の擬似障害発生対象のＩＣ１０４に接続する接続部１０３も複数個設けるようにしてもよい。この場合、制御部１０２は複数の接続部１０３のそれぞれに対して信号を個別に送出するようにしてもよい。
【００２０】
さらに、回路基板１０５上には、例えばＩＣ１０４の出力を受けて動作する別のＩＣ（ＬＳＩ）（不図示）を備えてもよいことは勿論である。
【００２１】
擬似障害発生対象のＩＣ１０４は、制御部１０２からの信号を接続部１０３を介して受信し、該受信した信号のレベル（電源電圧／グランド電圧等）に応じて、活性化（ＯＮ状態）又は非活性化（ＯＦＦ状態）に設定される、任意のＩＣ（ＬＳＩ）であってよい。特に制限されないが、擬似障害発生対象のＩＣ１０４は、回路基板１０５上の他の回路（ＩＣ／ＬＳＩ）（不図示）に対してクロック信号を供給する発振回路（オシレータ）やＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）等のクロック生成回路、あるいは、回路基板１０５上の他の回路（ＩＣ／ＬＳＩ）（不図示）にＤＣ電源を供給するＤＣ／ＤＣコンバータ等の電源回路であってもよい。
【００２２】
制御部１０２は、例えばＦＰＧＡ、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等ハードウェア的な変更を必要としない回路（リコンフィギュラブルデバイス）で構成してもよい。
【００２３】
特に制限されないが、本実施形態において、制御部１０２は、例えばＪＴＡＧバウンダリスキャン対応デバイス（ＦＰＧＡ）からなる。
【００２４】
制御部１０２は、ケーブルコネクタ部１０１により接続されるＰＣ１１０上で動作するプログラム（バウンダリスキャンプログラム）によって制御される。
【００２５】
ＰＣ１１０は、ケーブルコネクタ部１０１を介して制御部１０２（ＦＰＧＡ）の任意の端子をバウンダリスキャンで調査し、ＰＣ１１０の表示装置（不図示）の画面上に制御部１０２（ＦＰＧＡ）の端子（ピン）の値を出力し、ＰＣ１１０の表示装置（不図示）に画面表示された制御部１０２（ＦＰＧＡ）の端子（ピン）をマウス（不図示）等で選択し、所望のピンを所定の値に設定する等の動作状態を設定することができる。また、１サイクル実行等（例えば制御部１０２（ＦＰＧＡ）の端子からワンショットパルスを出力）のステップ実行等の制御も可能とされる。なお、この種のバウンダリスキャン機能については、例えば上記特許文献４、あるいは、上記特許文献４の出願人によるＪＴＡＧ関連製品等が参照される。
【００２６】
制御部１０２は、擬似障害信号を印加するＩＣ１０４の端子（後述するＯＮ／ＯＦＦ端子）と接続部１０３を介して接続され、ＩＣ１０４のＯＮ／ＯＦＦ端子に擬似障害を発生させる。例えば、ＯＮ／ＯＦＦ端子がＨｉｇｈレベル（電源電圧）のときに動作状態（ＯＮ状態）のＩＣ１０４に対して、擬似障害発生のため、ＯＮ／ＯＦＦ端子を、Ｌｏｗレベル（グランド電位）に一時的に設定する。この場合、制御部１０２（ＦＰＧＡ）の端子のうち接続部１０３を介してＩＣ１０４のＯＮ／ＯＦＦ端子に接続する端子を、ＰＣ１１０の表示装置（不図示）の画面上で選択し、所定の値（例えばＨｉｇｈ又はＬｏｗ）に設定する。なお、ＩＣ１０４のＯＮ／ＯＦＦ端子は、本明細書で便宜上、名づけた端子名であり、ＩＣ１０４の動作状態（ＯＮ状態）／非動作状態（ＯＦＦ状態）を制御する端子（イネーブル端子）であれば、任意の端子であってよい。
【００２７】
本実施形態によれば、電子回路装置１０５に、制御部１０２が組み込まれているため、追加改造及び作業が不要となる。
【００２８】
次に図１を参照して本実施形態の動作を説明する。制御部１０２は、ケーブルコネクタ部１０１とケーブル１１１を介して、ＰＣ１１０（制御装置）に接続される。ＰＣ１１０で動作するプログラム（バウンダリスキャンプログラム）により、制御部１０２を操作し、任意の信号（論理レベルＨｉｇｈ／Ｌｏｗ、パルス幅が任意）を生成し、ＩＣ１０４に入力させる。動作中の電子回路装置にＰＣ１１０等で設定した任意のタイミングで強制的に障害を発生させる。
【００２９】
ＩＣ１０４は、ＯＮ／ＯＦＦ端子に印加された疑似障害を受け、その影響は（不具合、動作不良等）、例えばＩＣ１０４の出力に接続する他のＩＣ、装置等の出力等から観測されるものとする。
【００３０】
図２は、図１において、ＩＣ１０４のＯＦＦ論理（非動作状態のときのＯＮ／ＯＦＦ端子のレベル）がＬｏｗレベルの場合の接続部１０３の構成の概要が示されている。接続部１０３は、ＩＣ１０４と同電源にてプルアップされた第１の抵抗Ｒ１（抵抗値は例えば数キロオーム程度）と、抵抗Ｒ２（例えば数１００オーム程度）の抵抗網で構成される。
【００３１】
特に制限されないが、抵抗Ｒ２の一端は、例えば制御部１０２内の出力トランジスタＮＭ１のドレイン端子に接続される。出力トランジスタＮＭ１のソース電位はグランド電位とされ、ゲートにＬｏｗレベルが印加されてオフ（非導通状態）のときに、ＯＮ／ＯＦＦ端子は電源電圧とされ、出力トランジスＮＭ１のゲートにＨｉｇｈレベルが印加され、オン（導通状態）のとき、ＩＣ１０４のＯＮ／ＯＦＦ端子の電位はＬｏｗ電位に設定される。すなわち、制御部１０２より、任意のパルス幅を持つＬｏｗパルスが出力されると、接続部１０３において、抵抗Ｒ１とＲ２の分圧値により、ＩＣ１０４のＯＦＦ論理に充分な電圧値が、ＯＮ／ＯＦＦ端子に印加される。ＩＣ１０４は瞬間的にＯＦＦ状態となり、擬似障害が発生する。なお、抵抗Ｒ２は、電流制限抵抗である、制御部１０２側に大電流が流れこむことを防止する。これにより、繰り返し試験を行うことが可能となる。
【００３２】
図３は、図１において、ＩＣ１０４’のＯＦＦ論理がＨｉｇｈの場合の接続部１０３’の構成の概要が示されている。接続部１０３’は、シグナルグランドにプルダウンされた、抵抗値が数キロオーム程度の抵抗Ｒ１と、抵抗値が数１００オーム程度の抵抗Ｒ２の抵抗網を備え、ＯＦＦ論理がＨｉｇｈであるため、制御部１０２からの信号を反転する論理反転部１０３−１を備えている。制御部１０２から、任意のパルス幅を持つＬｏｗパルスが駆動出力されると、当該Ｌｏｗパルスを論理反転部１０３−１でＨｉｇｈパルスに変換し、ＩＣ１０４のＯＮ／ＯＦＦ端子がＨｉｇｈとなり、瞬間的にＯＦＦ状態となり、擬似障害が発生する。
【００３３】
なお、ＩＣ１０４’のＯＮ／ＯＦＦ端子にＨｉｇｈパルスを印加する場合、制御部１０２（ＦＰＧＡ）において、接続部１０３’を介してＩＣ１０４’のＯＮ／ＯＦＦ端子に接続する端子から、Ｈｉｇｈレベル（Ｈｉｇｈパルス）を出力するように設定してもよい。この場合、論理反転部１０３−１は不要となる。
【００３４】
制御部１０２は、図２及び図３に示した２種のＩＣ１０４、１０４’のＯＮ／ＯＦＦ端子にそれぞれ接続部１０３、１０３’を介して接続する２つの端子を備えた構成としてもよい。この場合、ＰＣ１１０から、制御部１０２の該２つの端子にそれぞれ別々の値を設定するようにしてもよい。
【００３５】
なお、上記実施形態では、ＩＣ１０４のＯＮ／ＯＦＦ端子に印加する電圧レベルでＩＣ１０４のＯＮ／ＯＦＦ状態を制御する例を示したが、電圧の代わりに、電流の大小等に応じてＯＮ／ＯＦＦ状態を制御するようにしてもよい。
【００３６】
本実施形態によれば、擬似障害を発生させる制御部１０２を予め電子回路装置１００に組み込んだことにより、試験、評価時等に、改造及びプロービング等の追加作業を削減することができる。このため、例えば比較的経験の浅い試験者でも容易に試験を行うことができる環境を提供している。
【００３７】
また、例えば試験、評価が確定した電子回路装置を量産出荷する場合、あるいは運用時等には、少なくとも制御部１０２、接続部１０３を未実装とする（取り外す）構成としてもよい。この場合、試験・評価時にだけ、制御部１０２と接続部１０３が回路基板１０５上に実装される。なお、試験・評価時以外の運用時等に、制御部１０２と接続部１０３を未実装とする場合、ＩＣ１０４のＯＮ／ＯＦＦ端子をオープンとせずに、動作時に、Ｈｉｇｈ電位（図２）又はＬｏｗ電位（図３）に設定される。このように、制御部１０２と接続部１０３を未実装とすることで、製品コストの低減を可能としている。
【００３８】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３９】
１００ 電子回路装置
１０１ ケーブルコネクタ部
１０２ 制御部
１０３、１０３’ 接続部
１０３−１ 論理反転部
１０４、１０４’ ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）
１０５ 回路基板
１１０ ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）
１１１ ケーブル
【技術分野】
【０００１】
本発明は、擬似障害を発生する方法と装置に関する。
【背景技術】
【０００２】
電子回路装置の評価・試験、故障解析等のため、例えば当該電子回路装置の動作中に当該電子回路装置に対して、擬似障害を強制的に発生させる技術が用いられている。
【０００３】
この種の擬似障害発生技術は、一般に、評価・試験、故障解析等の対象となる電子回路装置に改造を施す等の追加作業が必要とされる。しかしながら、例えば部品の小型化の傾向等に伴い電子回路装置の改造の難易度も上がってきており、評価・試験、故障解析のために電子回路装置に改造を施すことは困難となっている。
【０００４】
電子回路装置を改造することなく、外部から擬似障害状態を強制的に発生させる構成として、例えば特許文献１には、トリガー信号に同期させた擬似的な故障状態の外乱発生や、任意の時間軸で任意の信号電圧レベルの擬似的な故障状態の外乱発生を行うことを可能としたドライブ式擬似故障発生装置が開示されている。このドライブ式擬似故障発生装置では、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のピンに対してプローブを接続し、入力トリガによって強制的に信号線に電流を流し擬似障害を発生している。
【０００５】
また特許文献２には、システム中のマイコンＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）の電源瞬断に対する強度の測定を可能とし、マイコンＬＳＩがどのような状態において電源遮断による影響を受けやすいかを知ることを可能とする電源瞬断テスト方式が開示されている。この電源瞬断テスト方式においては、マイコンＬＳＩと接続される信号線（アドレス信号）をロジックアナライザにてプロービングし、アドレス信号が設定されたトリガーポイントと一致した時点でロジックアナライザからトリガ信号が出力され、このトリガ信号によってワンショットマルチバイブレータが駆動されワンショットパルスが出力され、電源スイッチがオフされ、電源を強制的に瞬断させる。
【０００６】
特許文献３には、擬似故障の発生に係る伝播遅延を考慮した装置、擬似故障制御方法が開示されている。特許文献３によれば、２以上の障害発生対象回路のそれぞれについて１サイクルに対応する距離の範囲内に擬似故障発生装置を配置している。
【０００７】
なお、バンダリスキャン機能によるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のデバイスのピンの監視、設定に関する技術として、例えば特許文献４には、バウンダリスキャンを実行してＩＣの入力信号を取得し、得られた入力信号と与えられたＩＣのソースコードから出力信号を論理シミュレーションによって計算し、その出力結果をバウンダリスキャンの入力として用いることによりＩＣの端子を操作するＩＣエミュレーションの構成が開示されている。特許文献４によれば、コンピュータのＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）ポートに接続するＵＳＢケーブルを介してＪＴＡＧ（Ｊｏｉｎｔ Ｅｕｒｏｐｅａｎ Ｔｅｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）コネクタに接続され検査対象の回路基板上のＪＴＡＧ端子からターゲットＩＣ（ＦＰＧＡ）に接続され、バウンダリスキャンプログラムによりＦＰＧＡの入出力端子の状態の監視、設定を行えるようにしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０６−２２２１１３号公報
【特許文献２】特開平０２−１９５４４７号公報
【特許文献３】特開２０１１−１３８２１１号公報
【特許文献４】特開２００９−９３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
以下、関連技術の分析を与える。
【００１０】
関連技術においては、評価・試験、あるいは故障解析等の対象となる電子回路装置の外部等に疑似信号発生装置を設ける構成の場合、試験スペース等を確保する必要がある。
【００１１】
また特許文献１等においては、評価・試験あるいは故障解析対象となる電子回路装置の任意の信号及びＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の外部ピンをプロービングする必要がある。しかしながら、近時のＩＣ（ＬＳＩ）の高集積化、大規模化、多ピン配列・狭ピッチ化に伴い、外部ピンをプロービングすることは容易ではない。例えばＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージの場合、ピンはチップ裏面で回路基板の信号配線と密着して接続するため、プローブ等を当てて信号をオシロスコープあるいはロジックアナライザでモニタすることは極めて困難である。ＢＧＡパッケージの所望のピンをプローブしてオシロスコープ等でモニタするためには、専用の治具等を回路基板上に設ける必要がある。
【００１２】
したがって、本発明は、上記問題点に鑑みて創案されたものであって、その目的は、電子回路装置に対する擬似障害発生を容易化し、試験・評価等の作業を効率化を図る方法と装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明によれば、電子回路装置内に設けられる擬似障害発生対象ＩＣの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に設け、
前記電子回路装置に着脱自在に接続されるコンピュータの制御により、前記制御部から、前記ＩＣの前記端子に、動作中の第１の値とは異なる第２の値を設定することで、動作中の前記ＩＣに擬似障害を発生させる、擬似障害発生方法が提供される。
【００１４】
本発明の別の側面によれば、電子回路装置内に設けられる擬似障害発生対象のＩＣの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に備え、前記制御部は、前記電子回路装置に着脱自在に接続されるコンピュータに接続され、前記コンピュータの制御により、前記制御部は、前記接続部を介して前記ＩＣの前記端子に、動作中の第１の値とは異なる第２の値を設定し、動作中の前記ＩＣに擬似障害を発生させる電子回路装置が提供される。
【発明の効果】
【００１５】
本発明によれば、電子回路装置に対する擬似障害の発生を容易化し、試験・評価等の作業の効率化を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態の構成を説明する図である。
【図２】本発明の一実施形態において試験対象ＩＣのＯＦＦ論理がＬｏｗの場合の接続例を示す図である。
【図３】本発明の一実施形態において試験対象ＩＣのＯＦＦ論理がＨｉｇｈ場合の接続例を示す図である。
【発明を実施するための形態】
【００１７】
本発明の概要について図１を参照して説明する。本発明によれば、電子回路装置（１００）内に設けられる擬似障害発生対象ＩＣ（１０４）の動作状態を制御する端子に接続部（１０３）を介して接続する制御部（１０２）を、前記接続部（１０３）とともに前記電子回路装置（１００）内に設け、前記電子回路装置（１００）にケーブル（１１１）、ケーブルコネクタ（１０１）を介して、着脱自在に接続されるコンピュータ（１１０）の制御により、前記制御部（１０２）から前記ＩＣ（１０４）の前記端子に、動作中の第１の値（例えば前記ＩＣ（１０４）の動作を許可する値あるいは動作状態に設定する値）とは異なる第２の値を設定することで、動作中の前記ＩＣ（１０４）に、擬似障害を発生させる。以下、本発明の実施形態について説明する。
【００１８】
図１は、本発明の一実施形態の構成を示す図である。図１に示すように、電子回路装置１００は、回路基板１０５上に設けられた、制御部１０２と、接続部１０３と、接続部１０３に接続する端子を有する擬似障害発生対象のＩＣ１０４と、を備えている。ケーブルコネクタ部１０１と、を備えている。ケーブルコネクタ部１０１は、制御部１０２と、外部のＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）１１０をケーブル１１１で接続するためのコネクタである。特に制限されないが、ケーブル１１１としてＵＳＢケーブルを用い、ケーブル１１１をＰＣ１１０のＵＳＢポートで接続するようにしてもよい。
【００１９】
なお、回路基板１０５上には、擬似障害発生対象のＩＣ１０４を、図１に破線に示すように、複数備えていてもよいことは勿論である。この場合、複数の擬似障害発生対象のＩＣ１０４に接続する接続部１０３も複数個設けるようにしてもよい。この場合、制御部１０２は複数の接続部１０３のそれぞれに対して信号を個別に送出するようにしてもよい。
【００２０】
さらに、回路基板１０５上には、例えばＩＣ１０４の出力を受けて動作する別のＩＣ（ＬＳＩ）（不図示）を備えてもよいことは勿論である。
【００２１】
擬似障害発生対象のＩＣ１０４は、制御部１０２からの信号を接続部１０３を介して受信し、該受信した信号のレベル（電源電圧／グランド電圧等）に応じて、活性化（ＯＮ状態）又は非活性化（ＯＦＦ状態）に設定される、任意のＩＣ（ＬＳＩ）であってよい。特に制限されないが、擬似障害発生対象のＩＣ１０４は、回路基板１０５上の他の回路（ＩＣ／ＬＳＩ）（不図示）に対してクロック信号を供給する発振回路（オシレータ）やＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）等のクロック生成回路、あるいは、回路基板１０５上の他の回路（ＩＣ／ＬＳＩ）（不図示）にＤＣ電源を供給するＤＣ／ＤＣコンバータ等の電源回路であってもよい。
【００２２】
制御部１０２は、例えばＦＰＧＡ、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等ハードウェア的な変更を必要としない回路（リコンフィギュラブルデバイス）で構成してもよい。
【００２３】
特に制限されないが、本実施形態において、制御部１０２は、例えばＪＴＡＧバウンダリスキャン対応デバイス（ＦＰＧＡ）からなる。
【００２４】
制御部１０２は、ケーブルコネクタ部１０１により接続されるＰＣ１１０上で動作するプログラム（バウンダリスキャンプログラム）によって制御される。
【００２５】
ＰＣ１１０は、ケーブルコネクタ部１０１を介して制御部１０２（ＦＰＧＡ）の任意の端子をバウンダリスキャンで調査し、ＰＣ１１０の表示装置（不図示）の画面上に制御部１０２（ＦＰＧＡ）の端子（ピン）の値を出力し、ＰＣ１１０の表示装置（不図示）に画面表示された制御部１０２（ＦＰＧＡ）の端子（ピン）をマウス（不図示）等で選択し、所望のピンを所定の値に設定する等の動作状態を設定することができる。また、１サイクル実行等（例えば制御部１０２（ＦＰＧＡ）の端子からワンショットパルスを出力）のステップ実行等の制御も可能とされる。なお、この種のバウンダリスキャン機能については、例えば上記特許文献４、あるいは、上記特許文献４の出願人によるＪＴＡＧ関連製品等が参照される。
【００２６】
制御部１０２は、擬似障害信号を印加するＩＣ１０４の端子（後述するＯＮ／ＯＦＦ端子）と接続部１０３を介して接続され、ＩＣ１０４のＯＮ／ＯＦＦ端子に擬似障害を発生させる。例えば、ＯＮ／ＯＦＦ端子がＨｉｇｈレベル（電源電圧）のときに動作状態（ＯＮ状態）のＩＣ１０４に対して、擬似障害発生のため、ＯＮ／ＯＦＦ端子を、Ｌｏｗレベル（グランド電位）に一時的に設定する。この場合、制御部１０２（ＦＰＧＡ）の端子のうち接続部１０３を介してＩＣ１０４のＯＮ／ＯＦＦ端子に接続する端子を、ＰＣ１１０の表示装置（不図示）の画面上で選択し、所定の値（例えばＨｉｇｈ又はＬｏｗ）に設定する。なお、ＩＣ１０４のＯＮ／ＯＦＦ端子は、本明細書で便宜上、名づけた端子名であり、ＩＣ１０４の動作状態（ＯＮ状態）／非動作状態（ＯＦＦ状態）を制御する端子（イネーブル端子）であれば、任意の端子であってよい。
【００２７】
本実施形態によれば、電子回路装置１０５に、制御部１０２が組み込まれているため、追加改造及び作業が不要となる。
【００２８】
次に図１を参照して本実施形態の動作を説明する。制御部１０２は、ケーブルコネクタ部１０１とケーブル１１１を介して、ＰＣ１１０（制御装置）に接続される。ＰＣ１１０で動作するプログラム（バウンダリスキャンプログラム）により、制御部１０２を操作し、任意の信号（論理レベルＨｉｇｈ／Ｌｏｗ、パルス幅が任意）を生成し、ＩＣ１０４に入力させる。動作中の電子回路装置にＰＣ１１０等で設定した任意のタイミングで強制的に障害を発生させる。
【００２９】
ＩＣ１０４は、ＯＮ／ＯＦＦ端子に印加された疑似障害を受け、その影響は（不具合、動作不良等）、例えばＩＣ１０４の出力に接続する他のＩＣ、装置等の出力等から観測されるものとする。
【００３０】
図２は、図１において、ＩＣ１０４のＯＦＦ論理（非動作状態のときのＯＮ／ＯＦＦ端子のレベル）がＬｏｗレベルの場合の接続部１０３の構成の概要が示されている。接続部１０３は、ＩＣ１０４と同電源にてプルアップされた第１の抵抗Ｒ１（抵抗値は例えば数キロオーム程度）と、抵抗Ｒ２（例えば数１００オーム程度）の抵抗網で構成される。
【００３１】
特に制限されないが、抵抗Ｒ２の一端は、例えば制御部１０２内の出力トランジスタＮＭ１のドレイン端子に接続される。出力トランジスタＮＭ１のソース電位はグランド電位とされ、ゲートにＬｏｗレベルが印加されてオフ（非導通状態）のときに、ＯＮ／ＯＦＦ端子は電源電圧とされ、出力トランジスＮＭ１のゲートにＨｉｇｈレベルが印加され、オン（導通状態）のとき、ＩＣ１０４のＯＮ／ＯＦＦ端子の電位はＬｏｗ電位に設定される。すなわち、制御部１０２より、任意のパルス幅を持つＬｏｗパルスが出力されると、接続部１０３において、抵抗Ｒ１とＲ２の分圧値により、ＩＣ１０４のＯＦＦ論理に充分な電圧値が、ＯＮ／ＯＦＦ端子に印加される。ＩＣ１０４は瞬間的にＯＦＦ状態となり、擬似障害が発生する。なお、抵抗Ｒ２は、電流制限抵抗である、制御部１０２側に大電流が流れこむことを防止する。これにより、繰り返し試験を行うことが可能となる。
【００３２】
図３は、図１において、ＩＣ１０４’のＯＦＦ論理がＨｉｇｈの場合の接続部１０３’の構成の概要が示されている。接続部１０３’は、シグナルグランドにプルダウンされた、抵抗値が数キロオーム程度の抵抗Ｒ１と、抵抗値が数１００オーム程度の抵抗Ｒ２の抵抗網を備え、ＯＦＦ論理がＨｉｇｈであるため、制御部１０２からの信号を反転する論理反転部１０３−１を備えている。制御部１０２から、任意のパルス幅を持つＬｏｗパルスが駆動出力されると、当該Ｌｏｗパルスを論理反転部１０３−１でＨｉｇｈパルスに変換し、ＩＣ１０４のＯＮ／ＯＦＦ端子がＨｉｇｈとなり、瞬間的にＯＦＦ状態となり、擬似障害が発生する。
【００３３】
なお、ＩＣ１０４’のＯＮ／ＯＦＦ端子にＨｉｇｈパルスを印加する場合、制御部１０２（ＦＰＧＡ）において、接続部１０３’を介してＩＣ１０４’のＯＮ／ＯＦＦ端子に接続する端子から、Ｈｉｇｈレベル（Ｈｉｇｈパルス）を出力するように設定してもよい。この場合、論理反転部１０３−１は不要となる。
【００３４】
制御部１０２は、図２及び図３に示した２種のＩＣ１０４、１０４’のＯＮ／ＯＦＦ端子にそれぞれ接続部１０３、１０３’を介して接続する２つの端子を備えた構成としてもよい。この場合、ＰＣ１１０から、制御部１０２の該２つの端子にそれぞれ別々の値を設定するようにしてもよい。
【００３５】
なお、上記実施形態では、ＩＣ１０４のＯＮ／ＯＦＦ端子に印加する電圧レベルでＩＣ１０４のＯＮ／ＯＦＦ状態を制御する例を示したが、電圧の代わりに、電流の大小等に応じてＯＮ／ＯＦＦ状態を制御するようにしてもよい。
【００３６】
本実施形態によれば、擬似障害を発生させる制御部１０２を予め電子回路装置１００に組み込んだことにより、試験、評価時等に、改造及びプロービング等の追加作業を削減することができる。このため、例えば比較的経験の浅い試験者でも容易に試験を行うことができる環境を提供している。
【００３７】
また、例えば試験、評価が確定した電子回路装置を量産出荷する場合、あるいは運用時等には、少なくとも制御部１０２、接続部１０３を未実装とする（取り外す）構成としてもよい。この場合、試験・評価時にだけ、制御部１０２と接続部１０３が回路基板１０５上に実装される。なお、試験・評価時以外の運用時等に、制御部１０２と接続部１０３を未実装とする場合、ＩＣ１０４のＯＮ／ＯＦＦ端子をオープンとせずに、動作時に、Ｈｉｇｈ電位（図２）又はＬｏｗ電位（図３）に設定される。このように、制御部１０２と接続部１０３を未実装とすることで、製品コストの低減を可能としている。
【００３８】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３９】
１００ 電子回路装置
１０１ ケーブルコネクタ部
１０２ 制御部
１０３、１０３’ 接続部
１０３−１ 論理反転部
１０４、１０４’ ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）
１０５ 回路基板
１１０ ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）
１１１ ケーブル
【特許請求の範囲】
【請求項１】
電子回路装置内に設けられる擬似障害発生対象ＩＣの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に設け、
前記電子回路装置に着脱自在に接続されるコンピュータの制御により、前記制御部から、前記ＩＣの前記端子に、動作中の第１の値とは異なる第２の値を設定することで、動作中の前記ＩＣに擬似障害を発生させる、ことを特徴とする擬似障害発生方法。
【請求項２】
前記ＩＣの前記端子に前記接続部を介して接続する前記制御部の端子を、前記コンピュータ上の操作に基づき、前記第２の値に対応する値に設定し、前記制御部の端子の前記設定値に応答して、前記接続部を介して前記ＩＣの前記端子を前記第２の値とする、ことを特徴とする請求項１記載の擬似障害発生方法。
【請求項３】
前記制御部と前記接続部は、前記擬似障害の発生による試験・評価のときに、前記電子回路装置内に搭載され、運用時には前記電子回路装置に未実装とされる、ことを特徴とする請求項１又は２記載の擬似障害発生方法。
【請求項４】
電子回路装置内に設けられる擬似障害発生対象のＩＣの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に備え、
前記制御部は、前記電子回路装置に着脱自在に接続されるコンピュータに接続され、
前記コンピュータの制御により、前記制御部は、前記接続部を介して前記ＩＣの前記端子に、動作中の第１の値とは異なる第２の値を設定し、動作中の前記ＩＣに擬似障害を発生させる、ことを特徴とする電子回路装置。
【請求項５】
前記ＩＣの前記端子に前記接続部を介して接続する前記制御部の端子が、前記コンピュータ上の操作に基づき、前記第２の値に対応する値に設定され、前記制御部の端子の前記設定値に応答して、前記接続部を介して前記ＩＣの前記端子を前記第２の値とする、ことを特徴とする請求項４記載の電子回路装置。
【請求項６】
前記制御部と前記接続部は、前記擬似障害の発生による試験・評価のときに、前記電子回路装置内に搭載され、運用時には前記電子回路装置に未実装とされる、ことを特徴とする請求項４又は５記載の電子回路装置。
【請求項７】
前記電子回路装置がケーブルコネクタ部を備え、
前記コンピュータは、ケーブルにて前記ケーブルコネクタ部に接続し、前記電子回路装置内の前記制御部と信号を送受する、ことを特徴とする請求項４乃至６のいずれか１項に記載の電子回路装置。
【請求項１】
電子回路装置内に設けられる擬似障害発生対象ＩＣの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に設け、
前記電子回路装置に着脱自在に接続されるコンピュータの制御により、前記制御部から、前記ＩＣの前記端子に、動作中の第１の値とは異なる第２の値を設定することで、動作中の前記ＩＣに擬似障害を発生させる、ことを特徴とする擬似障害発生方法。
【請求項２】
前記ＩＣの前記端子に前記接続部を介して接続する前記制御部の端子を、前記コンピュータ上の操作に基づき、前記第２の値に対応する値に設定し、前記制御部の端子の前記設定値に応答して、前記接続部を介して前記ＩＣの前記端子を前記第２の値とする、ことを特徴とする請求項１記載の擬似障害発生方法。
【請求項３】
前記制御部と前記接続部は、前記擬似障害の発生による試験・評価のときに、前記電子回路装置内に搭載され、運用時には前記電子回路装置に未実装とされる、ことを特徴とする請求項１又は２記載の擬似障害発生方法。
【請求項４】
電子回路装置内に設けられる擬似障害発生対象のＩＣの動作状態を制御する端子に接続部を介して接続する制御部を、前記接続部とともに前記電子回路装置内に備え、
前記制御部は、前記電子回路装置に着脱自在に接続されるコンピュータに接続され、
前記コンピュータの制御により、前記制御部は、前記接続部を介して前記ＩＣの前記端子に、動作中の第１の値とは異なる第２の値を設定し、動作中の前記ＩＣに擬似障害を発生させる、ことを特徴とする電子回路装置。
【請求項５】
前記ＩＣの前記端子に前記接続部を介して接続する前記制御部の端子が、前記コンピュータ上の操作に基づき、前記第２の値に対応する値に設定され、前記制御部の端子の前記設定値に応答して、前記接続部を介して前記ＩＣの前記端子を前記第２の値とする、ことを特徴とする請求項４記載の電子回路装置。
【請求項６】
前記制御部と前記接続部は、前記擬似障害の発生による試験・評価のときに、前記電子回路装置内に搭載され、運用時には前記電子回路装置に未実装とされる、ことを特徴とする請求項４又は５記載の電子回路装置。
【請求項７】
前記電子回路装置がケーブルコネクタ部を備え、
前記コンピュータは、ケーブルにて前記ケーブルコネクタ部に接続し、前記電子回路装置内の前記制御部と信号を送受する、ことを特徴とする請求項４乃至６のいずれか１項に記載の電子回路装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１３−７９９０５（Ｐ２０１３−７９９０５Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２２０９６８（Ｐ２０１１−２２０９６８）
【出願日】平成２３年１０月５日（２０１１．１０．５）
【出願人】（０００２３２２５４）日本電気通信システム株式会社 (586)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月５日（２０１１．１０．５）
【出願人】（０００２３２２５４）日本電気通信システム株式会社 (586)
【Ｆターム（参考）】
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