【課題】試験装置のハードウェア仕様および試験装置用のプログラム言語に詳しくないユーザでも、試験プログラムを容易に作成させる装置を提供する。
【解決手段】被試験デバイスの試験モジュールを生成する試験モジュール生成装置であって、試験条件を入力し、入力された前記試験条件を定義する条件ファイルを生成する条件ファイル生成部と、試験メソッドを記憶する試験メソッド記憶部と、生成すべき試験モジュールに応じた試験メソッドの選択指示をユーザから受け取る試験手順選択部と、選択された試験メソッドが要求するパラメータに対応する条件ファイルの選択指示をユーザから受け取る条件ファイル選択部と、選択された試験メソッドに応じた試験を選択された条件ファイルにより定義されたパラメータで実行する試験モジュールを生成する試験モジュール生成部と、を備える試験モジュール生成装置を提供する。 （もっと読む）

【課題】ハードウェアとソフトウェアの協調動作のデバッグを効率的に行うこと。
【解決手段】シミュレーション装置１００は、ソフトウェア１０１の実行中に、ハードウェアモデル１０２にアクセスする特定の関数が実行される場合、論理シミュレータ１０３側となるＣ−ＳＶインターフェース１０４にて特定の関数の関数名を取得する。次に、Ｃ−ＳＶインターフェース１０４は、関数名を記憶領域に格納する。また、論理シミュレータ１０３も、ハードウェアモデル１０２のシミュレーションの結果を記憶領域に格納する。波形ビューワ１１１は、記憶領域に格納されたシミュレーションの結果と関数名とを、時系列で対応付けて表示する。 （もっと読む）

【課題】部分的な経年劣化の予兆を早期に発見することができる半導体装置を提供する。
【解決手段】ＬＳＩ１は、複数のモジュールと、複数の遅延モニタを含む遅延モニタ群１５とを備える。各遅延モニタは、複数段のゲート素子を有するリングオシレータを含む。各遅延モニタは、ゲート素子の遅延時間を測定する。ＣＰＵ＃０は、遅延モニタによって測定された遅延時間に基づいて、遅延モニタの近傍のモジュールの経年劣化を判定する。 （もっと読む）

【課題】電子回路装置に対する擬似障害発生を容易化し、試験・評価等の作業を効率化する装置、方法の提供。
【解決手段】
電子回路装置（１００）を構成する回路基板（１０５）上のＩＣ（１０４）のＯＮ／ＯＦＦ端子に接続部１０３を介して接続する制御部１０２が、ケーブルコネクタ部（１０１）を介してＰＣ（１１０）の制御により、ＩＣ（１０４）のＯＮ／ＯＦＦ端子に動作中の第１の値とは異なる第２の値を設定することで擬似障害を発生させる。 （もっと読む）

【課題】マルチＩＣデバイスをテストするための方法および装置を提供する。
【解決手段】集積回路は、入力信号を受け取るように構成される第１の入力相互接続と、テスト・イネーブル信号を受け取るように構成される第１のテスト・イネーブル相互接続と、前記入力信号に対応する値に基づいて該集積回路のテストを実行するためのコントローラと、入力ポートと、前記第１の入力相互接続、前記コントローラ、および前記入力ポートに結合され、前記テスト・イネーブル信号がアサートされていないことに応答して前記入力信号を前記入力ポートに渡し、前記テスト・イネーブル信号がアサートされていることに応答して前記入力信号を前記コントローラに渡すように制御可能である第１のマルチプレクサとを備える。 （もっと読む）

【課題】スキャンテストに要する時間を削減するテストパタン作成方法を提供する。
【解決手段】テストパタン作成方法は、組み合わせ論理回路と少なくとも一つのスキャンチェーンとに関する情報を、記録媒体から読み出し、少なくとも一つのスキャンチェーンの入力側に近いフリップフロップから順番に抽出し（ステップＳ２１）、抽出したフリップフロップがスキャンキャプチャ動作によって組み合わせ論理回路から取り込むキャプチャデータと照合する期待値の必要性を判定し（ステップＳ２２〜Ｓ２５）、期待値が不要と判定されたフリップフロップが入力側から連続して存在するフリップフロップの数を取得し（ステップＳ２７）、スキャンチェーンに含まれるフリップフロップの総数と、取得したフリップフロップの数との差分を、スキャンキャプチャ動作後のスキャンシフト回数として決定する（ステップＳ２８）。 （もっと読む）

【課題】集積回路をデバッグするための技術を提供する。
【解決手段】集積回路２は、相互接続回路２０を介してデータトランザクションを発行するための、１つ以上のトランザクションマスター８、１０、１２、４を含む。デバッグアクセスポート回路は、デバッグコントローラ６から受信されるデバッグコマンドに応答して、相互接続回路に発行されるバリアトランザクションを発生させるように構成される。相互接続回路は、データトランザクションの少なくともいくつかの相対的順序付けを、それらが相互接続回路を通過する時に抑制することによって、受信したバリアトランザクションに応答する。 （もっと読む）

【課題】開発期間や開発コストを低減することができる、半導体集積回路の機能検証装置、及び半導体集積回路の機能検証方法を提供する。
【解決手段】テストシナリオ３１に従いスティミュラスを生成するスティミュラス生成部３２１と、論理回路３２２から得られる出力値と期待値とを比較して一致するか否かを判定する結果判定部３２３と、出力値と期待値が不一致であると判定された場合に不一致情報をＦａｉｌログ３４として出力するＦａｉｌログ生成部３２６と、論理回路３２２内の全ての信号・レジスタ・記憶素子の値を論理回路状態情報として論理回路状態情報記憶部３３に保存させる状態ダンプ部３２４と、出力値と期待値が不一致であると判定された場合に論理回路状態情報記憶部３３に保存されている論理回路状態情報を論理回路３２２にロードさせる状態ロード部３２５と、を備えていることを特徴とする。 （もっと読む）

【課題】
集積回路内のＪＴＡＧタップドメインにアクセスするのに最適化されたＪＴＡＧインターフェイスが使用される。限定はしないが、シリアル通信関連集積回路テスト、エミュレーション、デバッグ、および／またはトレース操作等の多様なシリアル通信操作に対してインターフェイスを使用することができる。
【解決手段】
ＴＤＩ入力端子、ＴＣＫ入力端子、ＴＭＳ入力端子、およびＴＤＯ出力端子を有し、ＴＤＯ出力端子は集積回路の外部アクセス可能なデータ入出力ピンに接続されているＩＥＥＥ １１４９．１タップドメインと、集積回路の外部アクセス可能なデータ入出力ピンに接続されたシリアル入力端子、ＴＤＩ入力端子に接続された第１のパラレル出力端子、およびＴＭＳ入力端子に接続された第２のパラレル出力端子を有するシリアル入力パラレル出力回路とを含む、集積回路。 （もっと読む）

【課題】稼働中の故障診断の際に内部状態の退避及び復帰を図ることができるとともに、回路規模の増大を防ぐことが可能にする。
【解決手段】本発明に係る半導体集積回路１０は、スキャンフリップフロップ２１０，３１０と、スキャン制御部１００とを備え、スキャンフリップフロップ２１０は、スキャン制御部１００の制御に基づいて、内部状態として保持しているバックアップデータを出力し、のスキャンフリップフロップ３１０は、スキャン制御部１００の制御に基づいて、スキャンフリップフロップ２１０から出力されたバックアップデータを、スキャンフリップフロップ３１０内に保持するものである。 （もっと読む）

【課題】スキャンテスト設計が施された機能ブロックと付加回路とを含む論理回路全体を故障診断を可能とし、診断処理時間を大幅に短縮可能とする装置、方法の提供。
【解決手段】論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報、論理回路の設計情報を入力データ１として入力し、論理回路においてパラレル領域以外の回路部をシリアル領域として抽出することで、前記論理回路を前記パラレル領域とシリアル領域に分割する回路分割手段２と、正常回路における論理値を期待値として求める期待値計算手段３と、テストパタンに対する論理回路のテスト出力を入力データ１として入力し、テスト出力および、シリアル領域とパラレル領域の期待値を用いて、パラレル領域およびシリアル領域を故障診断し、出力部に出力する故障診断手段４とを備える。 （もっと読む）

【課題】 初期導入コストを安く抑えたハードウェアエミュレータを提供し、ハードウェアモデルとハードウェアエミュレータとを容易に接続する技術を提供することを目的とする。
【解決手段】 オープンソースソフトウェアを利用したハードウェア・ソフトウェア協調検証方法であって、オープンソースソフトウェアであるＱｅｍｕを改変することにより、Ｑｅｍｕとハードウェアモデルの接続するＴＬＭインターフェースを介して、ハードウェアモデルに対してデータＩ／Ｏを行う手段と、ハードウェアモデルをＱｅｍｕ上でエミュレートしているＰＣＩバスに接続されているＰＣＩデバイスとして見せる手段と、ＳｙｓｔｅｍＣシミュレータからＱｅｍｕを起動する手段とを備えたオープンソースソフトウェアのＰＣエミュレータを実現する。 （もっと読む）

【課題】スキャンテストにおいて、異クロックドメイン間のユーザロジックパスに対するホールド違反を起こさない。
【解決手段】第１スキャンフリップフロップ（１１１／１１２）は、第１クロック信号（ＣＬＫ１／ＣＬＫ２）に応答して動作する第１クロックドメイン（１０１／１０２）に含まれ、スキャンテスト時に形成されるスキャンチェーンに組み込まれる。ホールド対応回路（２０２／２０１）は、第１クロック信号（ＣＬＫ１／ＣＬＫ２）と周波数の異なる第２クロック信号（ＣＬＫ２／ＣＬＫ１）に応答して動作する第２クロックドメイン（１０２／１０１）に属し、スキャンチェーンにテスト結果を取り込むキャプチャ期間に第１スキャンフリップフロップ（１１１／１１２）に出力するデータを固定する。スキャンテスト時には、第１クロックドメインおよび第２クロックドメイン（１０１、１０２）に同一周波数のクロック信号が供給される。 （もっと読む）

【課題】効率的に自己診断を行うこと。
【解決手段】自己診断装置は、複数の機能ブロックと、複数の機能ブロックに対して自己診断を夫々行う複数の自己診断手段と、各機能ブロックの動作頻度を夫々検出する動作頻度検出手段と、動作頻度検出手段により検出された各機能ブロックの動作頻度に基づいて、各自己診断手段が各機能ブロックの自己診断を行う優先順位を設定する優先順位設定手段と、所定の時間制限を行う時間制限値に基づいて、各機能ブロックの自己診断の実行が可能な実行可能回数を算出する実行可能回数算出手段と、を備える。各自己診断手段は、優先順位設定手段により設定された優先順位と、実行可能回数算出手段により算出された実行可能回数と、に基づいて、各機能ブロックの自己診断を行う。 （もっと読む）

【課題】テストアルゴリズムの変更無しでテスト実行部を任意に追加する機能を提供する。
【解決手段】半導体集積回路テスタのハードウェアに依存しない書式でテスト実行部記述ファイルを記載する。このテスト実行部記述ファイル１０２をテスタ実行書式変換部１０６がハードウェアに依存する形式に変換する。変換後のテスト実行部記述ファイル１０２‐２を受信したテストプログラムジェネレータ１０３は、これを解析し、テスト条件１００とテストアルゴリズム１０１から生成したテストプログラム１０４の該当箇所にテスト実行部プログラムを挿入する。 （もっと読む）

【課題】ＪＴＡＧ-ＩＣＥにおいて、ＬＳＩの入出力状態をトリガとするエミュレーションのブレークを実現する「エミュレータ及びデバッグ方法」を提供する。
【解決手段】エミュレーション処理部２３は、ＬＳＩ３１のＩＣＥ制御ブロック３１４に命令を発行し、所定のプログラムをコアロジック３１１に実行させ、スキャン処理部２４は、ＬＳＩ３１のコアロジック３１１のプログラムの１ステップ実行毎のスキャン動作を、ＬＳＩ３１のバウンダリスキャン制御ブロック３１５に行わせ、ＬＳＩ３１の各入出力端子３１２の状態をスキャンデータメモリ２５に格納する。エミュレーション処理部２３は、スキャンデータメモリ２５からＬＳＩ３１の各入出力端子３１２の状態を読み出し、読み出した各入出力端子３１２の状態が、予めブレーク条件メモリ２６に設定されているブレーク条件にマッチするかどうかを調べ、マッチしていればプログラムの実行をブレークする。 （もっと読む）

【課題】正常性が確保された経路を介してデータの退避を行うことができる半導体集積回路を提供すること
【解決手段】本発明にかかる半導体集積回路は、ＣＰＵコア１２と、ＣＰＵコア１２の演算結果と、第１のサンプルデータとを保持する通常メモリ１４と、第１のサンプルデータと同一の第２のサンプルデータを保持するサンプルデータ格納メモリ２４と、通常メモリ１４から出力された第１のサンプルデータと、第１のサンプルデータが出力された経路と重複しない経路を介してサンプルデータ格納メモリ２４から出力された第２のサンプルデータとを比較するデータ比較判定器２６と、を備えＣＰＵコア１２は、第１のサンプルデータと第２のサンプルデータとが一致する場合に、演算結果を、第１のサンプルデータがデータ比較判定器２６に出力された経路と同じ経路を介してＣＰＵコア１２から退避させるものである。 （もっと読む）

【課題】デバッグのための事前準備を簡略化してデバッグ作業の効率を向上させること。
【解決手段】デバッグ装置は、デバッグコマンドを埋め込んだプログラムを実行し、デバッグコマンドによりプログラムの実行を中断する場合には、デバッグコマンドを示す第１の情報およびプログラムの中断を示す第２の情報を出力するエミュレータと、第２の情報を受けると、第１の情報が示すデバッグコマンドをエミュレータから読み出して、読み出したデバッグコマンドを実行し、実行結果を戻り値としてエミュレータに出力するとともに、プログラムの実行を再開するようにエミュレータに指示するデバッガと、を備える。 （もっと読む）

【課題】 テストパワー考慮型のテスト生成において、テストパターン安全性を保証することを達成するテスト装置等を提供する。
【解決手段】 論理回路の故障の有無を判定するテスト装置であって、初期テストキューブが与えられ、初期未定値ビットに論理値を割り当てて中間テストパターンを生成する手段と、テストパターンが印加された論理回路に故障がなければ危険ビットが存在しないというテストパターン安全性を判定する手段と、テストパターン安全性を保証することに寄与しうる候補ビットを特定する手段と、初期未定値ビットにも候補ビットにも対応した中間テストパターンの入力ビットを新規未定値ビットとして新規テストキューブを生成する手段と、新規未定値ビットに論理値を割り当てて最終テストパターンを生成する手段と、最終テストパターン安全性を判定する手段と、論理回路テストにおいて危険ビットを使用させないマスク手段とを備える。 （もっと読む）

【課題】完全に不定値許容性の非常に高スキャン圧縮なスキャンテストシステム及び技術を提供する。
【解決手段】スキャンテスト及びスキャン圧縮は、コストの低減及び高い出荷品品質を実現するうえで重要である。従来以上に複雑な設計における新しいタイプの故障には、高い圧縮が必要とされる。しかしながら、不定値（Ｘ）の密度が増加し効果的な圧縮を妨げる。スキャン圧縮の方法では、任意の密度の不定値について非常に高い圧縮及び完全な検出率が達成される。記載された技術は、テスト容易化設計（ＤＦＴ）及び自動テストパターン生成（ＡＴＰＧ）のフローに完全に組込むことができる。産業的な設計にこれらの技術を用いた結果、他の方法と比べて一定かつ予測可能な有利な点があることが分かった。 （もっと読む）