テストプログラムジェネレータ
【課題】テストアルゴリズムの変更無しでテスト実行部を任意に追加する機能を提供する。
【解決手段】半導体集積回路テスタのハードウェアに依存しない書式でテスト実行部記述ファイルを記載する。このテスト実行部記述ファイル１０２をテスタ実行書式変換部１０６がハードウェアに依存する形式に変換する。変換後のテスト実行部記述ファイル１０２‐２を受信したテストプログラムジェネレータ１０３は、これを解析し、テスト条件１００とテストアルゴリズム１０１から生成したテストプログラム１０４の該当箇所にテスト実行部プログラムを挿入する。
【解決手段】半導体集積回路テスタのハードウェアに依存しない書式でテスト実行部記述ファイルを記載する。このテスト実行部記述ファイル１０２をテスタ実行書式変換部１０６がハードウェアに依存する形式に変換する。変換後のテスト実行部記述ファイル１０２‐２を受信したテストプログラムジェネレータ１０３は、これを解析し、テスト条件１００とテストアルゴリズム１０１から生成したテストプログラム１０４の該当箇所にテスト実行部プログラムを挿入する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテストプログラム開発、特に「テスト条件」と「テストアルゴリズム」の分離したテスタシステムの構築に関する。
【背景技術】
【０００２】
半導体集積回路のテストプログラムは、「テスト条件」と「テストアルゴリズム」が分離したものの利用が増加傾向にある。半導体集積回路のテスタメーカも「テスト条件」と「テストアルゴリズム」を分離したテスタシステムを構築する傾向にある。
【０００３】
ここで「テスト条件」とは、半導体集積回路を半導体集積回路テスタでテストするために必要なテストプログラムで設定するテスト規格である。「テスト条件」は、製品仕様により決定される。
【０００４】
また「テストアルゴリズム」とは、半導体集積回路を半導体集積回路テスタでテストするためのテストの手続きとその手続きを実行する順序を記述したテストプログラムの雛形である。テストアルゴリズムはテストの種類毎に準備される。
【０００５】
一般的に、半導体集積回路は同じプロセスから複数の派生品を開発することが多い。このため、品種が異なっても、「テストアルゴリズム」が同じで「テスト条件」だけが異なる場合が多い。その為、「テストアルゴリズム」を繰り返し再利用することでテストプログラム開発を効率化することができる。
【０００６】
また製品の多機能化に伴い、一般的にテスタメーカが準備している「テストアルゴリズム」では、実現できないテスト項目が増加傾向にある。
【０００７】
特開平６−２５８３９７号公報（特許文献１）では、テスト対象となる半導体集積回路の特徴を示すパラメータ値とテストプログラム原型データを組み合わせて、テストプログラムを生成するテストプログラム生成方法を開示する。
【０００８】
また、特開２００８−３９６７１号公報（特許文献２）では、表計算ソフトを用いてテスト条件を設定し、表計算ソフトのマイクロプログラムを利用してテストプログラムを生成するようにしたテストプログラム生成システムを開示する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平６−２５８３９７号公報
【特許文献２】特開２００８−３９６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし特許文献１では、テストプログラム原型データの開発が必要となる。
【００１１】
また、特許文献２でも、予め設けられていないテスト方法については、システムの改修が必要となる。
【００１２】
さらには製品の多機能化に伴い、一般的にテスタメーカが準備している「テストアルゴリズム」では、即時対応、実現できないテスト項目が増加傾向にある。
【００１３】
本発明の目的は、「テストアルゴリズム」の変更無しでテスト実行部を任意に追加する機能を提供することにある。
【００１４】
また、本発明の別の目的は、テスタソフトウェアに依存しない書式でテスト実行部を設定する機能を提供することにある。
【００１５】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１７】
本発明の代表的な実施の形態に関わるテストプログラムジェネレータは、テスト条件及びテストアルゴリズムを組み合わせて中間段階のテストプログラムを生成するテストプログラム作成部と、中間段階のテストプログラムにテスト実行部プログラムを挿入するテスト実行部プログラム挿入部と、を含み、評価環境で用いるハードウェアで用いるテストプログラムを生成する。
【００１８】
このテストプログラムジェネレータにおいて、テスト実行部プログラム挿入部はテスタ実行書式変換部より送信される変換後のテスト実行部記述ファイルに基づきテスト実行部プログラムの挿入を実行することを特徴としても良い。
【００１９】
このテストプログラムジェネレータにおいて、テスト実行部プログラムの挿入位置に制約が無いことを特徴としても良い。
【００２０】
このテストプログラムジェネレータは、評価環境で用いるハードウェアが半導体集積回路テスタであることを特徴としても良い。
【００２１】
これらのテストプログラムジェネレータにおいて、該テストプログラムジェネレータがコンピュータの上で動作するプログラムで実現することを特徴としても良い。
【発明の効果】
【００２２】
本発明に関わるテストプログラムジェネレータを用いる事で、テスト実行部プログラムの再利用性を最大限発揮することが可能となる。またテストプログラムの記載にあっては、記載の自由度が向上する。
【図面の簡単な説明】
【００２３】
【図１】従来の「テスト条件」と「テストアルゴリズム」を分離したテスタシステムのソフトウェア的な構成を表すブロック図である。
【図２】従来のテストプログラムジェネレータの構成を表すブロック図である。
【図３】本発明に関わる「テスト条件」と「テストアルゴリズム」を分離したテスタシステムのソフトウェア的な構成を表すブロック図である。
【図４】本発明で想定する半導体集積回路テスタを用いたデバイス評価のハードウェア環境を表すブロック図である。
【図５】本発明に関わるテストプログラムジェネレータとテスタ実行書式変換部の接続を表すブロック図である。
【図６】図５に示す本実施の形態に関わるテスタ実行書式変換部の動作を表すフローチャートである。
【図７】本発明に関わるテストプログラムの構成を表す模式図である。
【図８】図５に示す本実施の形態に関わるテストプログラムジェネレータの動作を説明するフローチャートである。
【発明を実施するための形態】
【００２４】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。
【００２６】
以下、図を用いて本発明の実施の形態を説明する。
【００２７】
（従来の実施の形態）
図１は、従来の「テスト条件」と「テストアルゴリズム」を分離したテスタシステムのソフトウェア的な構成を表すブロック図である。
【００２８】
この従来のテスタシステムはテスト条件９００、テストアルゴリズム９０１、テスト実行部記述ファイル９０２、テストプログラムジェネレータ９０３、テストプログラム９０４、テストシーケンス９０５を含んで構成される。
【００２９】
テスト条件９００は、テスト対象の半導体集積回路のテスト条件を記載したファイルである。
【００３０】
テストアルゴリズム９０１は、半導体集積回路テスタで用いるテストアルゴリズムである。
【００３１】
テスト実行部記述ファイル９０２は、テストプログラムの一部であるテスト実行部９０５ａを記述したファイルである。このテスト実行部記述ファイル９０２は半導体集積回路テスタの記述方法に依存した記載となっている。
【００３２】
テストプログラムジェネレータ９０３は、テスト実行部記述ファイル９０２を用いて、テスト条件９００とテストアルゴリズム９０１を組み合わせてテストプログラム９０４を作成し、テストプログラム格納メモリに格納するソフトウェアモジュール並びにそれを動作させるハードウェアである。詳細は図２にて述べる。
【００３３】
テストプログラム９０４は、テストプログラムジェネレータ９０３によって作成されたテストプログラムである。
【００３４】
テストシーケンス９０５は、テストプログラム内に実現されているテストシーケンスである。ここで「テストシーケンス」とは、テストアルゴリズムで指定されるテストの手続きを実行する順序を表す。
【００３５】
次に、テストプログラムジェネレータ９０３の構成について説明する。
【００３６】
図２は、従来のテストプログラムジェネレータ９０３の構成を表すブロック図である。
【００３７】
このテストプログラムジェネレータ９０３は、テスト条件格納メモリ３１と、テストアルゴリズム格納メモリ３２と、テストプログラム格納メモリ３３と、テストプログラム作成部３４と、ＣＰＵ３５と、外部Ｉ／Ｆ３６と、を含んで構成される。
【００３８】
テスト条件格納メモリ３１は、テスト条件９００を記録するための記録媒体である。
【００３９】
テストアルゴリズム格納メモリ３２は、テストアルゴリズム９０１を記録するための記録媒体である。
【００４０】
テストプログラム格納メモリ３３は、自身が作成し、テストプログラムをコンパイルする図示しないＥＷＳに送信する前のテストプログラム９０４を一時的に格納するための記録媒体である。
【００４１】
テストプログラム作成部３４は、テスト条件９００、テストアルゴリズム９０１を用いて、テストプログラム９０４を作成するハードウェア／ソフトウェアモジュールである。なお、全ての処理をＣＰＵ３５でソフトウェア的に処理することも可能である。
【００４２】
ＣＰＵ３５は、テストプログラムジェネレータ９０３を制御する中央制御装置である。
【００４３】
外部Ｉ／Ｆ３６は、外部接続用のＩ／Ｆである。
【００４４】
まず、この図２を用いて従来のテストプログラムジェネレータ９０３の動作について説明する。
【００４５】
テストプログラム９０４を作成するとき、テストプログラムジェネレータ９０３のＣＰＵ３５は、テストプログラム作成部３４を起動する。
【００４６】
起動されたテストプログラム作成部３４は、テスト条件格納メモリ３１のテスト条件９００を読み取る。テストプログラム作成部３４は、読み取ったテスト条件９００と組み合わせるテストアルゴリズム９０１を選定する。
【００４７】
テストアルゴリズム９０１の選定が終わった後、テストプログラム作成部３４はテストアルゴリズム格納メモリ３２から対象のテストアルゴリズム９０１を読み取り、テスト条件９００とテストアルゴリズム９０１を組み合わせてテストプログラムを作成する。作成されたテストプログラムはテストプログラム格納メモリ３３に記録される。
【００４８】
作成が終了すると、テストプログラム作成部３４はＣＰＵ３５に対し必要な事項（例：テストプログラムの格納アドレスなど）をＣＰＵ３５に返し処理を終了する。ＣＰＵ３５は必要に応じて外部Ｉ／Ｆ３６を介してテストプログラム格納メモリ３３からテストプログラムを外部に出力する。
【００４９】
従来はこのように処理が行われていた。
【００５０】
しかし、従来のテスタシステムでは、テスト実行部９０５ａはテストアルゴリズムで定められた特定のテストシーケンスの位置にしか記載することができなかった。
【００５１】
（第１の実施の形態）
次に、本発明について説明する。
【００５２】
図３は、本発明に関わる「テスト条件」と「テストアルゴリズム」を分離したテスタシステムのソフトウェア的な構成を表すブロック図である。
【００５３】
本発明に関わるテスタシステムもテスト条件１００、テストアルゴリズム１０１、テスト実行部記述ファイル１０２、テストプログラムジェネレータ１０３、テストプログラム１０４、テストシーケンス１０５を含んで構成される。加えて、テスタ実行書式変換部１０６を有する。
【００５４】
また、テスト実行部記述ファイル１０２はテスタ実行書式変換部１０６を通して、テストプログラムジェネレータ１０３に投入される相違点を有する。
【００５５】
テスト条件１００は、テスト対象の半導体集積回路のテスト条件を記載したファイルである。テストアルゴリズム１０１は、半導体集積回路テスタで用いるテストアルゴリズムである。これらについては、図１の同名のモジュールと実質的な面で同一である（実装上の差異はここでは考慮しない）。
【００５６】
テスト実行部記述ファイル１０２は、テストプログラムの一部であるテスト実行部９０５ａを記述したファイルである。テスト実行部記述ファイル９０２と相違し、テスト実行部記述ファイル１０２は半導体集積回路テスタのソフトウェアの仕様に依存しない構成になっている。
【００５７】
テスト実行部記述ファイル１０２は、半導体集積回路テスタのソフトウェアの仕様へ適合しているとは限らない。この半導体集積回路テスタのソフトウェアの仕様に適合するようにテスト実行部記述ファイル１０２を変換するのがテスタ実行書式変換部１０６である。
【００５８】
テスタ実行書式変換部１０６にテスト実行部記述ファイル１０２が入力されると、テスタ実行書式変換部１０６は半導体集積回路テスタのソフトウェアの仕様に適合するように変換した変換後のテスト実行部記述ファイル１０２‐２を出力する。
【００５９】
テストプログラムジェネレータ１０３は、変換後のテスト実行部記述ファイル１０２‐２を用いて、テスト条件１００とテストアルゴリズム１０１を組み合わせてテストプログラム１０４を作成し、テストプログラム格納メモリに格納するソフトウェアモジュールである。このテストプログラムジェネレータ１０３は、図１の同名のモジュールと動作が相違する。これはテストプログラム１０４の構成が、テストプログラム９０４と相違するためである。
【００６０】
テストプログラム１０４は、テストプログラムジェネレータ１０３によって作成されたテストプログラムである。本発明に関わるテストプログラム１０４は、テストプログラム内に実現されている点では図１と同様である。しかし、テストプログラム９０４と相違し、ソースコードの文中で、テスト実行部１０５ａを呼び出すことができる点に特徴がある。
【００６１】
図４は、本発明で想定する半導体集積回路テスタを用いたデバイス評価のハードウェア環境を表すブロック図である。
【００６２】
このテスト環境は半導体集積回路テスタ１とＥＷＳ２を含んで構成される。
【００６３】
半導体集積回路テスタ１とは、半導体集積回路の製造工程において、性能等を試験し不良品の選別を行うテスタ回路である。
【００６４】
半導体集積回路テスタ１は、デバイステスト部１１、テスト情報入力部１２、テスト結果出力部１３、テストプログラム格納メモリ１４、ＣＰＵ１５、外部Ｉ／Ｆ１６を含んで構成される。
【００６５】
デバイステスト部１１は、被検査対象物である半導体装置を固定するｎピンソケット（ｎ＝被検査対象物である半導体装置のピンの数）及び該半導体装置のテストを実際に行う周辺回路である。
【００６６】
テスト情報入力部１２は、デバイステスト部１１に対して動作設定を行うための、内部バス向けの入力インターフェース回路である。
【００６７】
テスト結果出力部１３は、デバイステスト部１１から出力されるテスト結果をＣＰＵ１５に出力するための内部バス向け出力インターフェース回路である。
【００６８】
テストプログラム格納メモリ１４は、ＥＷＳ２から送信されるテストプログラムを保持するＤＲＡＭなどの記憶媒体である。
【００６９】
ＣＰＵ１５は、半導体集積回路テスタ１を制御する中央制御装置である。
【００７０】
外部Ｉ／Ｆ１６は、ＥＷＳ２の外部Ｉ／Ｆ２６との間で接続を行う、インターフェース回路である。
【００７１】
ＥＷＳ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏｒｋ Ｓｔａｔｉｏｎ）２とは、ここでは半導体装置の評価用に特化したワークステーションのことを言う。
【００７２】
ＥＷＳ２は、テストプログラム格納メモリ２１、テストプログラムコンパイル部２２、テストプログラム制御部２３、テスト結果表示部２４、ＣＰＵ２５、外部Ｉ／Ｆ２６を含んで構成される。
【００７３】
テストプログラム格納メモリ２１は、半導体集積回路テスタ１に対して出力するテストプログラムを記録するためのＤＲＡＭなどの記憶媒体を言う。
【００７４】
テストプログラムコンパイル部２２は、ソースファイルでテストプログラム格納メモリ２１に格納されているテストプログラムを半導体集積回路テスタ１のＣＰＵ１５等で動作可能なようにオブジェクトコードに変換するコンパイラである。
【００７５】
テストプログラム制御部２３は、テスト中ＥＷＳ２から半導体集積回路テスタ１を制御するための制御回路並びにソフトウェア制御モジュールである。
【００７６】
テスト結果表示部２４は、外部Ｉ／Ｆ１６、２６経由で送られてくるテスト結果を該ＥＷＳ２の操作者に開示するための表示部である。
【００７７】
ＣＰＵ２５は、ＥＷＳ２を制御する中央制御装置である。
【００７８】
外部Ｉ／Ｆ２６は、半導体集積回路テスタ１の外部Ｉ／Ｆ１６との間で接続を行う、インターフェース回路である。
【００７９】
次に、本発明に関わるテストプログラムジェネレータ１０３とテスタ実行書式変換部１０６、及びこれらの接続について説明する。
【００８０】
図５は、本発明に関わるテストプログラムジェネレータ１０３とテスタ実行書式変換部１０６の接続を表すブロック図である。なお、一部を除き、テストプログラムジェネレータ１０３は図２と同様であるので構成要素等の説明は省略する。
【００８１】
テストプログラムジェネレータ１０３は、テストプログラムジェネレータ９０３の構成に加え、テスト実行部プログラム格納メモリ３７とテスト実行部プログラム挿入部３８を含む。また、外部Ｉ／Ｆ３６は、ＥＷＳ２との接続だけでなく、テスタ実行書式変換部１０６との接続にも供される。
【００８２】
テスト実行部プログラム格納メモリ３７は、テスタ実行書式変換部１０６より送信される変換後のテスト実行部記述ファイル１０２‐２を一時的に記録するための記録媒体である。
【００８３】
テスト実行部プログラム挿入部３８は、テストプログラムのテストシーケンスの任意の箇所にプログラムを挿入するための処理部である。
【００８４】
次に、テスタ実行書式変換部１０６について説明する。
【００８５】
テスタ実行書式変換部１０６は、テスト実行部記述ファイル格納メモリ６１と、テスト実行部プログラム格納メモリ６２と、テスト実行部プログラム作成部６３と、ＣＰＵ６４と、外部Ｉ／Ｆ６５を含んで構成される。
【００８６】
テスト実行部記述ファイル格納メモリ６１は、テスタ実行書式変換部１０６に入力されたテスト実行部記述ファイル１０２を一時的に格納する記録媒体である。
【００８７】
テスト実行部プログラム格納メモリ６２は、作成されたプログラムを保管する記録媒体である。
【００８８】
テスト実行部プログラム作成部６３は、入力されたテスト実行部記述ファイル１０２を半導体集積回路テスタ１で実行可能なように書式を変換する処理部である。
【００８９】
ＣＰＵ６４は、テスタ実行書式変換部１０６を制御する中央制御装置である。
【００９０】
外部Ｉ／Ｆ６５は、テストプログラムジェネレータ１０３の外部Ｉ／Ｆ３６と接続する為の、外部接続用のＩ／Ｆである。
【００９１】
次に、これらの動作について説明する。
【００９２】
図６は、図５に示す本実施の形態に関わるテスタ実行書式変換部１０６の動作を表すフローチャートである。
【００９３】
テスタ実行書式変換部１０６は、ＣＰＵ６４がテスト実行部プログラム作成部６３をまず起動する。
【００９４】
テスト実行部プログラム作成部６３は、テスト実行部記述ファイル格納メモリ６１に格納されたテスト実行部記述ファイル１０２を読み出す（ステップＳ１１０１）。その後、テスト実行部プログラム作成部６３は、そのテスト実行部記述ファイル１０２を半導体集積回路テスタ１が実行可能なような書式（例えば機械語など）に変換する（ステップＳ１１０２）。そして変換後のテスト実行部記述ファイル１０２‐２を、テスト実行部プログラム作成部６３はテスト実行部プログラム格納メモリ６２に格納する（ステップＳ１１０３）。
【００９５】
テスト実行部プログラム格納メモリ６２に格納された変換後のテスト実行部記述ファイル１０２‐２は、外部Ｉ／Ｆ６５及び外部Ｉ／Ｆ３６を介してテストプログラムジェネレータ１０３に送信される（ステップＳ１１０４）。この際、変換後のテスト実行部記述ファイル１０２‐２を送信する主体はＣＰＵ６４を想定しているが、テスト実行部プログラム作成部６３が行ってもかまわない。この際、テスト実行部プログラム格納メモリ６２に格納せずに、テスト実行部プログラム作成部６３が直接テストプログラムジェネレータ１０３に送信することも本発明の射程に含まれる。
【００９６】
次に、本実施の形態に関わるテストプログラムジェネレータ１０３の動作を説明する。
【００９７】
本発明に関わるテストプログラム１０４は、ソースコードの文中でテスト実行部１０５ａを呼び出すことができる点に特徴がある。
【００９８】
図７は、本発明に関わるテストプログラム１０４の構成を表す模式図である。
【００９９】
このテストプログラム１０４は、テストシーケンス番号記述部７１とテスト実行手続き記述部７２を含んで構成される。
【０１００】
テストシーケンス番号記述部７１は、テストプログラムのテストシーケンスの実行順序を示す番号を記述するデータフィールドである。
【０１０１】
テストシーケンス番号記述部７１には、シーケンス番号７１ａが実行の順番に記載される。シーケンス番号７１ａはテストプログラムのテストシーケンスの任意の箇所にテスト実行部プログラム（＝変換後のテスト実行部記述ファイル１０２‐２）を挿入するときに、対象となるテストシーケンスを指標する番号である。
【０１０２】
テスト実行手続き記述部７２は、各シーケンスで実行するテスト実行手続きを記述するデータフィールドである。
【０１０３】
テスト実行手続き記述部７２には、テスト条件文字列設定部７２ａ及びテスト実行手続き７２ｂが１または２以上含まれる。
【０１０４】
テスト条件文字列設定部７２ａは、テスト条件を定義する文字列（例：電圧＝５Ｖ）により表されるデータフィールドである。
【０１０５】
テスト実行手続き７２ｂは、テストを実行する手続きを定義する文字列（例：Ｆｕｎｃ）により表されるデータフィールドである。
【０１０６】
本実施の形態では、テスト実行手続き記述部７２中で、テスト条件文字列設定部７２ａ及びテスト実行手続き７２ｂが任意の順序で記述可能である点に特徴がある。
【０１０７】
このような記載を許容するためには、テストプログラムジェネレータ１０３の処理に工夫を施す必要がある。
【０１０８】
図８は、図５に示す本実施の形態に関わるテストプログラムジェネレータ１０３の動作を説明するフローチャートである。
【０１０９】
このフローチャートは、図６のステップＳ１１０４で変換後のテスト実行部記述ファイル１０２‐２がテストプログラムジェネレータ１０３に送信されたところから開始する。
【０１１０】
ステップＳ１１０４で送信される変換後のテスト実行部記述ファイル１０２‐２は、ＣＰＵ３５によって受信され（ステップＳ１２０１）、テスト実行部プログラム格納メモリ３７に格納される（ステップＳ１２０２）。
【０１１１】
次に従来のテストプログラムジェネレータと同様に、ＣＰＵ３５はテストプログラム作成部３４を起動する。起動されたテストプログラム作成部３４は本実施の形態でもテスト条件格納メモリ３１からテスト条件を読み出し（ステップＳ１２０３）、対象テストアルゴリズムの選定を行う（ステップＳ１２０４）。
【０１１２】
テストアルゴリズムの選定の後、テストプログラム作成部３４は対象のテストアルゴリズムを読み出す（ステップＳ１２０５）。
【０１１３】
ステップＳ１２０３で読み出したテスト条件及びステップＳ１２０５で読み出したテストアルゴリズムに基づきテストプログラム作成部３４はテストプログラムを作成する（ステップＳ１２０６）。作成したテストプログラムを、テストプログラム作成部３４はテストプログラム格納メモリ３３に格納する（ステップＳ１２０７）。
【０１１４】
次に、テストプログラム作成部３４はステップＳ１２０２でテスト実行部プログラム格納メモリ３７に格納された変換後のテスト実行部記述ファイル１０２‐２を読み出し解析する（ステップＳ１２０８）。
【０１１５】
その後、テストプログラム作成部３４はステップＳ１２０８で読み出した変換後のテスト実行部記述ファイル１０２‐２に記述されているテストシーケンス番号記述部７１を参照してテストプログラムにおける挿入対象のテスト手続きの箇所を確定する（ステップＳ１２０９）。
【０１１６】
テスト手続きの箇所の確定後、テストプログラム作成部３４はテスト実行部プログラム挿入部３８に対して挿入箇所の指示を行う。この指示を受けてテスト実行部プログラム挿入部３８はテストプログラムの該当テスト手続きの箇所に関連したテスト実行部プログラムを読み出す（ステップＳ１２１０）。またテスト実行部プログラム挿入部３８は読み出したテスト実行部プログラムをテストプログラムの該当箇所に挿入する（ステップＳ１２１１）。
【０１１７】
テストプログラムに対する挿入が終了したら、テスト実行部プログラム挿入部３８はテストプログラム格納メモリ３３にテスト実行部プログラム挿入後のテストプログラムを格納する（ステップＳ１２１２）。
【０１１８】
ＣＰＵ３５は必要に応じて、ステップＳ１２１２で格納したテスト実行部プログラム挿入後のテストプログラムを外部に出力する（ステップＳ１２１３）。
【０１１９】
以上のような構成を採ることで、テストシーケンスの自由度が向上する。また半導体集積回路テスタに依存しないテスト実行部プログラムを用いることで、テスト実行部プログラムの再利用性を最大限発揮することが可能となる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【０１２１】
本発明は、半導体集積回路のテストプログラム開発及び開発したプログラムの再利用を想定している。しかし、これだけには限られず、完成品（製品の完成品だけでなく部品の完成品も含む）のテスト環境（テスト用ブレッドボード、テスト用チャンバーなど広義の意味での評価環境）で動作するテストプログラムの開発にももちろん適用可能である。
【符号の説明】
【０１２２】
１…半導体集積回路テスタ、２…ＥＷＳ、１１…デバイステスト部、
１２…テスト情報入力部、１３…テスト結果出力部、
１４…テストプログラム格納メモリ、１５…ＣＰＵ、１６…外部Ｉ／Ｆ、
２１…テストプログラム格納メモリ、２２…テストプログラムコンパイル部、
２３…テストプログラム制御部、２４…テスト結果表示部、２５…ＣＰＵ、
２６…外部Ｉ／Ｆ、３１…テスト条件格納メモリ、
３２…テストアルゴリズム格納メモリ、３３…テストプログラム格納メモリ、
３４…テストプログラム作成部、３５…ＣＰＵ、３６…外部Ｉ／Ｆ、
３７…テスト実行部プログラム格納メモリ、３８…テスト実行部プログラム挿入部、
６１…テスト実行部記述ファイル格納メモリ、
６２…テスト実行部プログラム格納メモリ、６３…テスト実行部プログラム作成部、
６４…ＣＰＵ、６５…外部Ｉ／Ｆ、
７１…テストシーケンス番号記述部、７１ａ…シーケンス番号、
７２…テスト実行手続き記述部、７２ａ…テスト条件文字列設定部、
７２ｂ…テスト実行手続き、１００…テスト条件、１０１…テストアルゴリズム、
１０２…テスト実行部記述ファイル、１０３…テストプログラムジェネレータ、
１０４…テストプログラム、１０５…テストシーケンス、１０５ａ…テスト実行部、
１０６…テスタ実行書式変換部、
９００…テスト条件、９０１…テストアルゴリズム、
９０２…テスト実行部記述ファイル、９０３…テストプログラムジェネレータ、
９０４…テストプログラム、９０５…テストシーケンス、９０５ａ…テスト実行部。
【技術分野】
【０００１】
本発明は、半導体集積回路のテストプログラム開発、特に「テスト条件」と「テストアルゴリズム」の分離したテスタシステムの構築に関する。
【背景技術】
【０００２】
半導体集積回路のテストプログラムは、「テスト条件」と「テストアルゴリズム」が分離したものの利用が増加傾向にある。半導体集積回路のテスタメーカも「テスト条件」と「テストアルゴリズム」を分離したテスタシステムを構築する傾向にある。
【０００３】
ここで「テスト条件」とは、半導体集積回路を半導体集積回路テスタでテストするために必要なテストプログラムで設定するテスト規格である。「テスト条件」は、製品仕様により決定される。
【０００４】
また「テストアルゴリズム」とは、半導体集積回路を半導体集積回路テスタでテストするためのテストの手続きとその手続きを実行する順序を記述したテストプログラムの雛形である。テストアルゴリズムはテストの種類毎に準備される。
【０００５】
一般的に、半導体集積回路は同じプロセスから複数の派生品を開発することが多い。このため、品種が異なっても、「テストアルゴリズム」が同じで「テスト条件」だけが異なる場合が多い。その為、「テストアルゴリズム」を繰り返し再利用することでテストプログラム開発を効率化することができる。
【０００６】
また製品の多機能化に伴い、一般的にテスタメーカが準備している「テストアルゴリズム」では、実現できないテスト項目が増加傾向にある。
【０００７】
特開平６−２５８３９７号公報（特許文献１）では、テスト対象となる半導体集積回路の特徴を示すパラメータ値とテストプログラム原型データを組み合わせて、テストプログラムを生成するテストプログラム生成方法を開示する。
【０００８】
また、特開２００８−３９６７１号公報（特許文献２）では、表計算ソフトを用いてテスト条件を設定し、表計算ソフトのマイクロプログラムを利用してテストプログラムを生成するようにしたテストプログラム生成システムを開示する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平６−２５８３９７号公報
【特許文献２】特開２００８−３９６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし特許文献１では、テストプログラム原型データの開発が必要となる。
【００１１】
また、特許文献２でも、予め設けられていないテスト方法については、システムの改修が必要となる。
【００１２】
さらには製品の多機能化に伴い、一般的にテスタメーカが準備している「テストアルゴリズム」では、即時対応、実現できないテスト項目が増加傾向にある。
【００１３】
本発明の目的は、「テストアルゴリズム」の変更無しでテスト実行部を任意に追加する機能を提供することにある。
【００１４】
また、本発明の別の目的は、テスタソフトウェアに依存しない書式でテスト実行部を設定する機能を提供することにある。
【００１５】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１７】
本発明の代表的な実施の形態に関わるテストプログラムジェネレータは、テスト条件及びテストアルゴリズムを組み合わせて中間段階のテストプログラムを生成するテストプログラム作成部と、中間段階のテストプログラムにテスト実行部プログラムを挿入するテスト実行部プログラム挿入部と、を含み、評価環境で用いるハードウェアで用いるテストプログラムを生成する。
【００１８】
このテストプログラムジェネレータにおいて、テスト実行部プログラム挿入部はテスタ実行書式変換部より送信される変換後のテスト実行部記述ファイルに基づきテスト実行部プログラムの挿入を実行することを特徴としても良い。
【００１９】
このテストプログラムジェネレータにおいて、テスト実行部プログラムの挿入位置に制約が無いことを特徴としても良い。
【００２０】
このテストプログラムジェネレータは、評価環境で用いるハードウェアが半導体集積回路テスタであることを特徴としても良い。
【００２１】
これらのテストプログラムジェネレータにおいて、該テストプログラムジェネレータがコンピュータの上で動作するプログラムで実現することを特徴としても良い。
【発明の効果】
【００２２】
本発明に関わるテストプログラムジェネレータを用いる事で、テスト実行部プログラムの再利用性を最大限発揮することが可能となる。またテストプログラムの記載にあっては、記載の自由度が向上する。
【図面の簡単な説明】
【００２３】
【図１】従来の「テスト条件」と「テストアルゴリズム」を分離したテスタシステムのソフトウェア的な構成を表すブロック図である。
【図２】従来のテストプログラムジェネレータの構成を表すブロック図である。
【図３】本発明に関わる「テスト条件」と「テストアルゴリズム」を分離したテスタシステムのソフトウェア的な構成を表すブロック図である。
【図４】本発明で想定する半導体集積回路テスタを用いたデバイス評価のハードウェア環境を表すブロック図である。
【図５】本発明に関わるテストプログラムジェネレータとテスタ実行書式変換部の接続を表すブロック図である。
【図６】図５に示す本実施の形態に関わるテスタ実行書式変換部の動作を表すフローチャートである。
【図７】本発明に関わるテストプログラムの構成を表す模式図である。
【図８】図５に示す本実施の形態に関わるテストプログラムジェネレータの動作を説明するフローチャートである。
【発明を実施するための形態】
【００２４】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。しかし、特に明示した場合を除き、それは互いに無関係なものではなく、一方は他方の一部又は全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものでなく、特定の数以上でも以下でも良い。
【００２５】
さらに、以下の実施の形態において、その構成要素は、特に明示した場合及び原理的に明らかに必須であると考えられる場合を除き、必ずしも必須のものでないことは言うまでもない。
【００２６】
以下、図を用いて本発明の実施の形態を説明する。
【００２７】
（従来の実施の形態）
図１は、従来の「テスト条件」と「テストアルゴリズム」を分離したテスタシステムのソフトウェア的な構成を表すブロック図である。
【００２８】
この従来のテスタシステムはテスト条件９００、テストアルゴリズム９０１、テスト実行部記述ファイル９０２、テストプログラムジェネレータ９０３、テストプログラム９０４、テストシーケンス９０５を含んで構成される。
【００２９】
テスト条件９００は、テスト対象の半導体集積回路のテスト条件を記載したファイルである。
【００３０】
テストアルゴリズム９０１は、半導体集積回路テスタで用いるテストアルゴリズムである。
【００３１】
テスト実行部記述ファイル９０２は、テストプログラムの一部であるテスト実行部９０５ａを記述したファイルである。このテスト実行部記述ファイル９０２は半導体集積回路テスタの記述方法に依存した記載となっている。
【００３２】
テストプログラムジェネレータ９０３は、テスト実行部記述ファイル９０２を用いて、テスト条件９００とテストアルゴリズム９０１を組み合わせてテストプログラム９０４を作成し、テストプログラム格納メモリに格納するソフトウェアモジュール並びにそれを動作させるハードウェアである。詳細は図２にて述べる。
【００３３】
テストプログラム９０４は、テストプログラムジェネレータ９０３によって作成されたテストプログラムである。
【００３４】
テストシーケンス９０５は、テストプログラム内に実現されているテストシーケンスである。ここで「テストシーケンス」とは、テストアルゴリズムで指定されるテストの手続きを実行する順序を表す。
【００３５】
次に、テストプログラムジェネレータ９０３の構成について説明する。
【００３６】
図２は、従来のテストプログラムジェネレータ９０３の構成を表すブロック図である。
【００３７】
このテストプログラムジェネレータ９０３は、テスト条件格納メモリ３１と、テストアルゴリズム格納メモリ３２と、テストプログラム格納メモリ３３と、テストプログラム作成部３４と、ＣＰＵ３５と、外部Ｉ／Ｆ３６と、を含んで構成される。
【００３８】
テスト条件格納メモリ３１は、テスト条件９００を記録するための記録媒体である。
【００３９】
テストアルゴリズム格納メモリ３２は、テストアルゴリズム９０１を記録するための記録媒体である。
【００４０】
テストプログラム格納メモリ３３は、自身が作成し、テストプログラムをコンパイルする図示しないＥＷＳに送信する前のテストプログラム９０４を一時的に格納するための記録媒体である。
【００４１】
テストプログラム作成部３４は、テスト条件９００、テストアルゴリズム９０１を用いて、テストプログラム９０４を作成するハードウェア／ソフトウェアモジュールである。なお、全ての処理をＣＰＵ３５でソフトウェア的に処理することも可能である。
【００４２】
ＣＰＵ３５は、テストプログラムジェネレータ９０３を制御する中央制御装置である。
【００４３】
外部Ｉ／Ｆ３６は、外部接続用のＩ／Ｆである。
【００４４】
まず、この図２を用いて従来のテストプログラムジェネレータ９０３の動作について説明する。
【００４５】
テストプログラム９０４を作成するとき、テストプログラムジェネレータ９０３のＣＰＵ３５は、テストプログラム作成部３４を起動する。
【００４６】
起動されたテストプログラム作成部３４は、テスト条件格納メモリ３１のテスト条件９００を読み取る。テストプログラム作成部３４は、読み取ったテスト条件９００と組み合わせるテストアルゴリズム９０１を選定する。
【００４７】
テストアルゴリズム９０１の選定が終わった後、テストプログラム作成部３４はテストアルゴリズム格納メモリ３２から対象のテストアルゴリズム９０１を読み取り、テスト条件９００とテストアルゴリズム９０１を組み合わせてテストプログラムを作成する。作成されたテストプログラムはテストプログラム格納メモリ３３に記録される。
【００４８】
作成が終了すると、テストプログラム作成部３４はＣＰＵ３５に対し必要な事項（例：テストプログラムの格納アドレスなど）をＣＰＵ３５に返し処理を終了する。ＣＰＵ３５は必要に応じて外部Ｉ／Ｆ３６を介してテストプログラム格納メモリ３３からテストプログラムを外部に出力する。
【００４９】
従来はこのように処理が行われていた。
【００５０】
しかし、従来のテスタシステムでは、テスト実行部９０５ａはテストアルゴリズムで定められた特定のテストシーケンスの位置にしか記載することができなかった。
【００５１】
（第１の実施の形態）
次に、本発明について説明する。
【００５２】
図３は、本発明に関わる「テスト条件」と「テストアルゴリズム」を分離したテスタシステムのソフトウェア的な構成を表すブロック図である。
【００５３】
本発明に関わるテスタシステムもテスト条件１００、テストアルゴリズム１０１、テスト実行部記述ファイル１０２、テストプログラムジェネレータ１０３、テストプログラム１０４、テストシーケンス１０５を含んで構成される。加えて、テスタ実行書式変換部１０６を有する。
【００５４】
また、テスト実行部記述ファイル１０２はテスタ実行書式変換部１０６を通して、テストプログラムジェネレータ１０３に投入される相違点を有する。
【００５５】
テスト条件１００は、テスト対象の半導体集積回路のテスト条件を記載したファイルである。テストアルゴリズム１０１は、半導体集積回路テスタで用いるテストアルゴリズムである。これらについては、図１の同名のモジュールと実質的な面で同一である（実装上の差異はここでは考慮しない）。
【００５６】
テスト実行部記述ファイル１０２は、テストプログラムの一部であるテスト実行部９０５ａを記述したファイルである。テスト実行部記述ファイル９０２と相違し、テスト実行部記述ファイル１０２は半導体集積回路テスタのソフトウェアの仕様に依存しない構成になっている。
【００５７】
テスト実行部記述ファイル１０２は、半導体集積回路テスタのソフトウェアの仕様へ適合しているとは限らない。この半導体集積回路テスタのソフトウェアの仕様に適合するようにテスト実行部記述ファイル１０２を変換するのがテスタ実行書式変換部１０６である。
【００５８】
テスタ実行書式変換部１０６にテスト実行部記述ファイル１０２が入力されると、テスタ実行書式変換部１０６は半導体集積回路テスタのソフトウェアの仕様に適合するように変換した変換後のテスト実行部記述ファイル１０２‐２を出力する。
【００５９】
テストプログラムジェネレータ１０３は、変換後のテスト実行部記述ファイル１０２‐２を用いて、テスト条件１００とテストアルゴリズム１０１を組み合わせてテストプログラム１０４を作成し、テストプログラム格納メモリに格納するソフトウェアモジュールである。このテストプログラムジェネレータ１０３は、図１の同名のモジュールと動作が相違する。これはテストプログラム１０４の構成が、テストプログラム９０４と相違するためである。
【００６０】
テストプログラム１０４は、テストプログラムジェネレータ１０３によって作成されたテストプログラムである。本発明に関わるテストプログラム１０４は、テストプログラム内に実現されている点では図１と同様である。しかし、テストプログラム９０４と相違し、ソースコードの文中で、テスト実行部１０５ａを呼び出すことができる点に特徴がある。
【００６１】
図４は、本発明で想定する半導体集積回路テスタを用いたデバイス評価のハードウェア環境を表すブロック図である。
【００６２】
このテスト環境は半導体集積回路テスタ１とＥＷＳ２を含んで構成される。
【００６３】
半導体集積回路テスタ１とは、半導体集積回路の製造工程において、性能等を試験し不良品の選別を行うテスタ回路である。
【００６４】
半導体集積回路テスタ１は、デバイステスト部１１、テスト情報入力部１２、テスト結果出力部１３、テストプログラム格納メモリ１４、ＣＰＵ１５、外部Ｉ／Ｆ１６を含んで構成される。
【００６５】
デバイステスト部１１は、被検査対象物である半導体装置を固定するｎピンソケット（ｎ＝被検査対象物である半導体装置のピンの数）及び該半導体装置のテストを実際に行う周辺回路である。
【００６６】
テスト情報入力部１２は、デバイステスト部１１に対して動作設定を行うための、内部バス向けの入力インターフェース回路である。
【００６７】
テスト結果出力部１３は、デバイステスト部１１から出力されるテスト結果をＣＰＵ１５に出力するための内部バス向け出力インターフェース回路である。
【００６８】
テストプログラム格納メモリ１４は、ＥＷＳ２から送信されるテストプログラムを保持するＤＲＡＭなどの記憶媒体である。
【００６９】
ＣＰＵ１５は、半導体集積回路テスタ１を制御する中央制御装置である。
【００７０】
外部Ｉ／Ｆ１６は、ＥＷＳ２の外部Ｉ／Ｆ２６との間で接続を行う、インターフェース回路である。
【００７１】
ＥＷＳ（Ｅｎｇｉｎｅｅｒｉｎｇ Ｗｏｒｋ Ｓｔａｔｉｏｎ）２とは、ここでは半導体装置の評価用に特化したワークステーションのことを言う。
【００７２】
ＥＷＳ２は、テストプログラム格納メモリ２１、テストプログラムコンパイル部２２、テストプログラム制御部２３、テスト結果表示部２４、ＣＰＵ２５、外部Ｉ／Ｆ２６を含んで構成される。
【００７３】
テストプログラム格納メモリ２１は、半導体集積回路テスタ１に対して出力するテストプログラムを記録するためのＤＲＡＭなどの記憶媒体を言う。
【００７４】
テストプログラムコンパイル部２２は、ソースファイルでテストプログラム格納メモリ２１に格納されているテストプログラムを半導体集積回路テスタ１のＣＰＵ１５等で動作可能なようにオブジェクトコードに変換するコンパイラである。
【００７５】
テストプログラム制御部２３は、テスト中ＥＷＳ２から半導体集積回路テスタ１を制御するための制御回路並びにソフトウェア制御モジュールである。
【００７６】
テスト結果表示部２４は、外部Ｉ／Ｆ１６、２６経由で送られてくるテスト結果を該ＥＷＳ２の操作者に開示するための表示部である。
【００７７】
ＣＰＵ２５は、ＥＷＳ２を制御する中央制御装置である。
【００７８】
外部Ｉ／Ｆ２６は、半導体集積回路テスタ１の外部Ｉ／Ｆ１６との間で接続を行う、インターフェース回路である。
【００７９】
次に、本発明に関わるテストプログラムジェネレータ１０３とテスタ実行書式変換部１０６、及びこれらの接続について説明する。
【００８０】
図５は、本発明に関わるテストプログラムジェネレータ１０３とテスタ実行書式変換部１０６の接続を表すブロック図である。なお、一部を除き、テストプログラムジェネレータ１０３は図２と同様であるので構成要素等の説明は省略する。
【００８１】
テストプログラムジェネレータ１０３は、テストプログラムジェネレータ９０３の構成に加え、テスト実行部プログラム格納メモリ３７とテスト実行部プログラム挿入部３８を含む。また、外部Ｉ／Ｆ３６は、ＥＷＳ２との接続だけでなく、テスタ実行書式変換部１０６との接続にも供される。
【００８２】
テスト実行部プログラム格納メモリ３７は、テスタ実行書式変換部１０６より送信される変換後のテスト実行部記述ファイル１０２‐２を一時的に記録するための記録媒体である。
【００８３】
テスト実行部プログラム挿入部３８は、テストプログラムのテストシーケンスの任意の箇所にプログラムを挿入するための処理部である。
【００８４】
次に、テスタ実行書式変換部１０６について説明する。
【００８５】
テスタ実行書式変換部１０６は、テスト実行部記述ファイル格納メモリ６１と、テスト実行部プログラム格納メモリ６２と、テスト実行部プログラム作成部６３と、ＣＰＵ６４と、外部Ｉ／Ｆ６５を含んで構成される。
【００８６】
テスト実行部記述ファイル格納メモリ６１は、テスタ実行書式変換部１０６に入力されたテスト実行部記述ファイル１０２を一時的に格納する記録媒体である。
【００８７】
テスト実行部プログラム格納メモリ６２は、作成されたプログラムを保管する記録媒体である。
【００８８】
テスト実行部プログラム作成部６３は、入力されたテスト実行部記述ファイル１０２を半導体集積回路テスタ１で実行可能なように書式を変換する処理部である。
【００８９】
ＣＰＵ６４は、テスタ実行書式変換部１０６を制御する中央制御装置である。
【００９０】
外部Ｉ／Ｆ６５は、テストプログラムジェネレータ１０３の外部Ｉ／Ｆ３６と接続する為の、外部接続用のＩ／Ｆである。
【００９１】
次に、これらの動作について説明する。
【００９２】
図６は、図５に示す本実施の形態に関わるテスタ実行書式変換部１０６の動作を表すフローチャートである。
【００９３】
テスタ実行書式変換部１０６は、ＣＰＵ６４がテスト実行部プログラム作成部６３をまず起動する。
【００９４】
テスト実行部プログラム作成部６３は、テスト実行部記述ファイル格納メモリ６１に格納されたテスト実行部記述ファイル１０２を読み出す（ステップＳ１１０１）。その後、テスト実行部プログラム作成部６３は、そのテスト実行部記述ファイル１０２を半導体集積回路テスタ１が実行可能なような書式（例えば機械語など）に変換する（ステップＳ１１０２）。そして変換後のテスト実行部記述ファイル１０２‐２を、テスト実行部プログラム作成部６３はテスト実行部プログラム格納メモリ６２に格納する（ステップＳ１１０３）。
【００９５】
テスト実行部プログラム格納メモリ６２に格納された変換後のテスト実行部記述ファイル１０２‐２は、外部Ｉ／Ｆ６５及び外部Ｉ／Ｆ３６を介してテストプログラムジェネレータ１０３に送信される（ステップＳ１１０４）。この際、変換後のテスト実行部記述ファイル１０２‐２を送信する主体はＣＰＵ６４を想定しているが、テスト実行部プログラム作成部６３が行ってもかまわない。この際、テスト実行部プログラム格納メモリ６２に格納せずに、テスト実行部プログラム作成部６３が直接テストプログラムジェネレータ１０３に送信することも本発明の射程に含まれる。
【００９６】
次に、本実施の形態に関わるテストプログラムジェネレータ１０３の動作を説明する。
【００９７】
本発明に関わるテストプログラム１０４は、ソースコードの文中でテスト実行部１０５ａを呼び出すことができる点に特徴がある。
【００９８】
図７は、本発明に関わるテストプログラム１０４の構成を表す模式図である。
【００９９】
このテストプログラム１０４は、テストシーケンス番号記述部７１とテスト実行手続き記述部７２を含んで構成される。
【０１００】
テストシーケンス番号記述部７１は、テストプログラムのテストシーケンスの実行順序を示す番号を記述するデータフィールドである。
【０１０１】
テストシーケンス番号記述部７１には、シーケンス番号７１ａが実行の順番に記載される。シーケンス番号７１ａはテストプログラムのテストシーケンスの任意の箇所にテスト実行部プログラム（＝変換後のテスト実行部記述ファイル１０２‐２）を挿入するときに、対象となるテストシーケンスを指標する番号である。
【０１０２】
テスト実行手続き記述部７２は、各シーケンスで実行するテスト実行手続きを記述するデータフィールドである。
【０１０３】
テスト実行手続き記述部７２には、テスト条件文字列設定部７２ａ及びテスト実行手続き７２ｂが１または２以上含まれる。
【０１０４】
テスト条件文字列設定部７２ａは、テスト条件を定義する文字列（例：電圧＝５Ｖ）により表されるデータフィールドである。
【０１０５】
テスト実行手続き７２ｂは、テストを実行する手続きを定義する文字列（例：Ｆｕｎｃ）により表されるデータフィールドである。
【０１０６】
本実施の形態では、テスト実行手続き記述部７２中で、テスト条件文字列設定部７２ａ及びテスト実行手続き７２ｂが任意の順序で記述可能である点に特徴がある。
【０１０７】
このような記載を許容するためには、テストプログラムジェネレータ１０３の処理に工夫を施す必要がある。
【０１０８】
図８は、図５に示す本実施の形態に関わるテストプログラムジェネレータ１０３の動作を説明するフローチャートである。
【０１０９】
このフローチャートは、図６のステップＳ１１０４で変換後のテスト実行部記述ファイル１０２‐２がテストプログラムジェネレータ１０３に送信されたところから開始する。
【０１１０】
ステップＳ１１０４で送信される変換後のテスト実行部記述ファイル１０２‐２は、ＣＰＵ３５によって受信され（ステップＳ１２０１）、テスト実行部プログラム格納メモリ３７に格納される（ステップＳ１２０２）。
【０１１１】
次に従来のテストプログラムジェネレータと同様に、ＣＰＵ３５はテストプログラム作成部３４を起動する。起動されたテストプログラム作成部３４は本実施の形態でもテスト条件格納メモリ３１からテスト条件を読み出し（ステップＳ１２０３）、対象テストアルゴリズムの選定を行う（ステップＳ１２０４）。
【０１１２】
テストアルゴリズムの選定の後、テストプログラム作成部３４は対象のテストアルゴリズムを読み出す（ステップＳ１２０５）。
【０１１３】
ステップＳ１２０３で読み出したテスト条件及びステップＳ１２０５で読み出したテストアルゴリズムに基づきテストプログラム作成部３４はテストプログラムを作成する（ステップＳ１２０６）。作成したテストプログラムを、テストプログラム作成部３４はテストプログラム格納メモリ３３に格納する（ステップＳ１２０７）。
【０１１４】
次に、テストプログラム作成部３４はステップＳ１２０２でテスト実行部プログラム格納メモリ３７に格納された変換後のテスト実行部記述ファイル１０２‐２を読み出し解析する（ステップＳ１２０８）。
【０１１５】
その後、テストプログラム作成部３４はステップＳ１２０８で読み出した変換後のテスト実行部記述ファイル１０２‐２に記述されているテストシーケンス番号記述部７１を参照してテストプログラムにおける挿入対象のテスト手続きの箇所を確定する（ステップＳ１２０９）。
【０１１６】
テスト手続きの箇所の確定後、テストプログラム作成部３４はテスト実行部プログラム挿入部３８に対して挿入箇所の指示を行う。この指示を受けてテスト実行部プログラム挿入部３８はテストプログラムの該当テスト手続きの箇所に関連したテスト実行部プログラムを読み出す（ステップＳ１２１０）。またテスト実行部プログラム挿入部３８は読み出したテスト実行部プログラムをテストプログラムの該当箇所に挿入する（ステップＳ１２１１）。
【０１１７】
テストプログラムに対する挿入が終了したら、テスト実行部プログラム挿入部３８はテストプログラム格納メモリ３３にテスト実行部プログラム挿入後のテストプログラムを格納する（ステップＳ１２１２）。
【０１１８】
ＣＰＵ３５は必要に応じて、ステップＳ１２１２で格納したテスト実行部プログラム挿入後のテストプログラムを外部に出力する（ステップＳ１２１３）。
【０１１９】
以上のような構成を採ることで、テストシーケンスの自由度が向上する。また半導体集積回路テスタに依存しないテスト実行部プログラムを用いることで、テスト実行部プログラムの再利用性を最大限発揮することが可能となる。
【０１２０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【０１２１】
本発明は、半導体集積回路のテストプログラム開発及び開発したプログラムの再利用を想定している。しかし、これだけには限られず、完成品（製品の完成品だけでなく部品の完成品も含む）のテスト環境（テスト用ブレッドボード、テスト用チャンバーなど広義の意味での評価環境）で動作するテストプログラムの開発にももちろん適用可能である。
【符号の説明】
【０１２２】
１…半導体集積回路テスタ、２…ＥＷＳ、１１…デバイステスト部、
１２…テスト情報入力部、１３…テスト結果出力部、
１４…テストプログラム格納メモリ、１５…ＣＰＵ、１６…外部Ｉ／Ｆ、
２１…テストプログラム格納メモリ、２２…テストプログラムコンパイル部、
２３…テストプログラム制御部、２４…テスト結果表示部、２５…ＣＰＵ、
２６…外部Ｉ／Ｆ、３１…テスト条件格納メモリ、
３２…テストアルゴリズム格納メモリ、３３…テストプログラム格納メモリ、
３４…テストプログラム作成部、３５…ＣＰＵ、３６…外部Ｉ／Ｆ、
３７…テスト実行部プログラム格納メモリ、３８…テスト実行部プログラム挿入部、
６１…テスト実行部記述ファイル格納メモリ、
６２…テスト実行部プログラム格納メモリ、６３…テスト実行部プログラム作成部、
６４…ＣＰＵ、６５…外部Ｉ／Ｆ、
７１…テストシーケンス番号記述部、７１ａ…シーケンス番号、
７２…テスト実行手続き記述部、７２ａ…テスト条件文字列設定部、
７２ｂ…テスト実行手続き、１００…テスト条件、１０１…テストアルゴリズム、
１０２…テスト実行部記述ファイル、１０３…テストプログラムジェネレータ、
１０４…テストプログラム、１０５…テストシーケンス、１０５ａ…テスト実行部、
１０６…テスタ実行書式変換部、
９００…テスト条件、９０１…テストアルゴリズム、
９０２…テスト実行部記述ファイル、９０３…テストプログラムジェネレータ、
９０４…テストプログラム、９０５…テストシーケンス、９０５ａ…テスト実行部。
【特許請求の範囲】
【請求項１】
テスト条件及びテストアルゴリズムを組み合わせて中間段階のテストプログラムを生成するテストプログラム作成部と、
前記中間段階のテストプログラムにテスト実行部プログラムを挿入するテスト実行部プログラム挿入部と、を含み、
評価環境で用いるハードウェアで用いるテストプログラムを生成するテストプログラムジェネレータ。
【請求項２】
請求項１記載のテストプログラムジェネレータにおいて、前記テスト実行部プログラム挿入部はテスタ実行書式変換部より送信される変換後のテスト実行部記述ファイルに基づき前記テスト実行部プログラムの挿入を実行することを特徴とするテストプログラムジェネレータ。
【請求項３】
請求項２記載のテストプログラムジェネレータにおいて、前記テスト実行部プログラムの挿入位置に制約が無いことを特徴とするテストプログラムジェネレータ。
【請求項４】
請求項１記載のテストプログラムジェネレータにおいて、前記評価環境で用いるハードウェアが半導体集積回路テスタであることを特徴とするテストプログラムジェネレータ。
【請求項５】
請求項１ないし４の何れか１項に記載のテストプログラムジェネレータにおいて、該テストプログラムジェネレータがコンピュータの上で動作するプログラムで実現することを特徴とするテストプログラムジェネレータ。
【請求項１】
テスト条件及びテストアルゴリズムを組み合わせて中間段階のテストプログラムを生成するテストプログラム作成部と、
前記中間段階のテストプログラムにテスト実行部プログラムを挿入するテスト実行部プログラム挿入部と、を含み、
評価環境で用いるハードウェアで用いるテストプログラムを生成するテストプログラムジェネレータ。
【請求項２】
請求項１記載のテストプログラムジェネレータにおいて、前記テスト実行部プログラム挿入部はテスタ実行書式変換部より送信される変換後のテスト実行部記述ファイルに基づき前記テスト実行部プログラムの挿入を実行することを特徴とするテストプログラムジェネレータ。
【請求項３】
請求項２記載のテストプログラムジェネレータにおいて、前記テスト実行部プログラムの挿入位置に制約が無いことを特徴とするテストプログラムジェネレータ。
【請求項４】
請求項１記載のテストプログラムジェネレータにおいて、前記評価環境で用いるハードウェアが半導体集積回路テスタであることを特徴とするテストプログラムジェネレータ。
【請求項５】
請求項１ないし４の何れか１項に記載のテストプログラムジェネレータにおいて、該テストプログラムジェネレータがコンピュータの上で動作するプログラムで実現することを特徴とするテストプログラムジェネレータ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−２５２５３８（Ｐ２０１２−２５２５３８Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２４８５６（Ｐ２０１１−１２４８５６）
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月３日（２０１１．６．３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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