【課題】ビルディングブロックシステムを構成した状態でエミュレータの接続が可能なビルディングブロックタイプの情報処理ユニットを得ること。
【解決手段】コントローラの機能のうちの所定の一部の機能を担うマイコン５１の検査がエミュレータを用いて行われる情報処理ユニットであって、マイコン５１を搭載したターゲット基板５０を収容するケース３００と、エミュレータ５０２の接続用としてターゲット基板５０に搭載されたサービス用インタフェース４０１と、ケース３００に対する着脱方向がユニット１０２、１０３の配列方向と直交する第１の方向であり、ケース３００から取り外されることによって、ユニット１０２、１０３の配列方向と直交する第２の方向からエミュレータポート接続端子５０１をサービス用インタフェース４０１に接続可能とする開口３０２をケース３００に形成するカバー３０１と、を備える。 （もっと読む）

【課題】高価な外部ＩＣＥなしでターゲット端末のデバッグとトレースダンプが可能になるマルチコアプロセッサ及びデバッグ方法を提供する。
【解決手段】デバッグコントロールユニットを内蔵したターゲットマルチコアプロセッサSOCにおけるEJTAGデバッグ機能、すなわち、プログラム停止・再開、レジスタダンプ、メモリダンプなどと全てのプロセッサのトレースダンプ機能をFIFOで構成し、ターゲットに内蔵のUSBデバイスコントローラのオプションデバイスとして実装する。 （もっと読む）

【課題】エミュレーション装置１１とホストコンピュータ１２との通信回数を抑制することができるエミュレーション観測信号送信システムを提供する。
【解決手段】本発明のエミュレーション観測信号送信システムは、半導体集積回路の動作検証を行うエミュレーション装置と、ホストコンピュータとを備え、前記エミュレーション装置は、被検証回路の動作検証を行うＦＰＧＡと、少なくとも１つの観測用レジスタと、前記ＦＰＧＡから前記観測信号を引き出し、前記観測用レジスタに記憶する記憶位置を決定するエミュレーション制御部と、前記エミュレーション制御部が決定した前記記憶位置に、前記観測信号の信号線を接続する観測信号送信回路を作成する観測用レジスタ記憶位置接続部とを備える。 （もっと読む）

【課題】有効期限等の時間が関係するトランザクションの試験を正確に実施可能な試験装置、試験方法および試験プログラムを提供すること。
【解決手段】試験情報取得手段１５が、作業前サーバ３１から実トランザクションをキャプチャして作業前パケット記憶手段２３に記憶する。時刻同期制御部１４は、キャプチャしたパケットの採取時刻に基づいて作業後サーバ３２の時刻を同期させる。この時刻同期を行なった上で、試験実施部１３がパケットを順次作業後サーバ３２に送信して試験を行なうことで、作業前サーバ３１と作業後サーバ３２の応答を一致させる。 （もっと読む）

【課題】電源オン／オフ機能を実現するソフトウェアを具備しないメインボードに対して、加工を必要とせずに、起動および停止の繰り返しを行う際の検査者の負担を軽減することができるようにする。
【解決手段】ＵＳＢ通信部１３０が、被検査コンピュータ３００のシャットダウンを検出し、このシャットダウン検出に基づいて、スイッチ押アーム２００が電源スイッチ３５９を押下する。これにより、電源オン／オフ機能を実現するソフトウェアを具備しないメインボード（処理部３５０）に対して、加工を必要とせずに、被検査コンピュータ３００の起動および停止を自動で繰り返すことができるので、検査者の負担を軽減することができる。 （もっと読む）

【課題】分散制御システム試験実行管理装置において、入出力模擬装置の処理負荷を考慮して、効率的に再試験する。
【解決手段】試験項目に対応付けて予め決められた手順に基づいて分散制御システムにおける被制御装置の模擬装置として制御装置の入出力手段との入出力動作を行なう入出力模擬装置２ａ〜ｃは、得られた処理負荷の測定結果と該当する試験項目での入出力結果とを出力し、試験実行管理装置１が有する試験結果判定手段１６によってその入出力結果と該当する試験項目での期待する入出力結果とから合否判定を行った結果と、前記処理負荷とを試験項目格納手段１４が該当する試験項目に対応付けて格納し、実施する試験項目を選択する試験項目選択手段１３は、その格納結果を参照して実施する試験項目を選択する。 （もっと読む）

【課題】短時間で検査できる少端子マイクロコンピュータおよびその検査方法を提供する。
【解決手段】入力端子Ｐ１ｉ，Ｐ２ｉと出力端子Ｐ１ｏ，Ｐ２ｏがＣＰＵ７１の動作ビット数より少ない数で配置され、テストモードとユーザモードで、入力端子Ｐ１ｉ，Ｐ２ｉからそれぞれのシリアルデータを独立して入力し、出力端子Ｐ１ｏ，Ｐ２ｏからそれぞれのシリアルデータを独立して出力可能に構成されてなる少端子マイクロコンピュータであって、入力モード切り替え回路７４ｉと入力回路７３ｉの間におけるテストモードの入力経路に挿入され、入力される３以上の多値符号のシリアルデータを入力回路７３ｉで処理可能な２値符号のシリアルデータに変換して出力する入力変換回路１０ｉを有してなる少端子マイクロコンピュータ１００とする。 （もっと読む）

【課題】 デバッグに必要な半導体集積回路の外部端子数を少なくし、デバッグ機能を含む半導体集積回路のチップサイズを小さくする。
【解決手段】 電流計測部は、プロセッサを有する回路ブロックを含む複数の回路ブロックでそれぞれ消費される電源電流を計測し、電源電流値として出力する。選択部は、電源電流値の少なくともいずれかを選択情報に応じて選択する。トレースバッファは、選択部で選択される電源電流値をプロセッサの実行情報とともに順に保持し、保持している情報を順に出力する。デバッグに必要な回路ブロックの電源電流値を選択情報に応じて選択することで、プロセッサの実行履歴情報とともに保持される情報量を最小限にできる。これにより、トレースバッファから出力される情報のビット数を最小限にでき、電源電流値のトレースを含むデバッグに必要な半導体集積回路の外部端子数を少なくできる。 （もっと読む）

【課題】ネットワークの二重化や、既設設備及び既設計算機の挙動に影響を与えることなく、新計算機の検証を行う。
【解決手段】センサ群４に接続された既設計算機１とセンサ群に接続されていない新計算機２を伝送インターフェース装置５を介して接続する。既設計算機１に伝送インターフェース装置５を介して情報処理装置６を接続する。情報処理装置６に伝送インターフェース装置５を介して新計算機７を接続する。情報処理装置６には、(1)既設計算機１から伝送インターフェース装置５への入力に関する情報と、(2)伝送インターフェース装置５から新計算機７への出力に関する情報とを格納した情報格納部６ｂと、この情報格納部６ｂに格納された情報(1) (2) を紐付ける紐付け部６ｆを設ける。既設計算機１のセンサ群４からの情報を、情報処理装置６の情報格納部６ｂ及び紐付け部６ｆによって新計算機７で処理可能な情報に変換し、新計算機７の検証を行う。 （もっと読む）

【課題】充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。
【解決手段】ＦＰＧＡ１を構成する全ての回路ブロックＣＩＲa〜ＣＩＲdにはそれぞれカウンタＣＯＵa〜ＣＯＵdが設けられており、これらはカウンタＣＯＵa，ＣＯＵb，ＣＯＵd，ＣＯＵcの順に順次直列接続されてカウンタ直列接続体を形成している。発振器２からの発振信号は、Ｉ／ＯブロックIOaの入力ピンを介してカウンタＣＯＵaに入力され、また、カウンタＣＯＵcからは、Ｉ／ＯブロックIOcの出力ピンを介して、順次分周された発振信号がカウンタクリア信号としてウォッチドッグタイマ３に出力される。ウォッチドッグタイマ３の動作に基づき正常と診断した場合には、全ての回路ブロックが必ず正常であることが保証される。 （もっと読む）

【課題】 ＪＴＡＧ−ＩＣＥやロジックアナライザ等の測定器を用いることなく、ソフトウェアプログラムの介在を極力排除し、ＬＳＩ内部のモードを極力変化させることなく、ソフトウェアプログラム及びハードウェアにおける問題発生条件の特定、及び問題解析を可能とする。
【解決手段】 バスコントローラから供給される各イニシエータとの間で送受信されたデータ、及び当該データに対応する上記イニシエータ識別番号を、バスイニシエータモニタの内蔵メモリに記憶する。そして、所定のアボート、或いはシステムリセットが発生した際に、上記内蔵メモリをライトプロテクト状態とし、このライトプロテクト状態とされた内蔵メモリに記憶されている上記データ及び上記イニシエータ識別番号を、シリアルデータラインを介して外部に出力して問題発生条件の特定及び問題解析を行う。 （もっと読む）

【課題】情報処理装置内で生成した不具合情報が利用できなくなるのを防止し、不具合の解析に要する手間や時間の抑制を図ることのできる技術を提供する。
【解決手段】デバッグ部は、自機の診断を行い（♯１）、バグを検出しなかった場合には（♯２でＮＯ）、生成したバグ情報をパーソナルコンピュータに送信する処理を通信部に行わせるべく該バグ情報を前記通信部３０に出力する（♯３）一方、デバッグ部がバグを検出した場合には（♯２でＹＥＳ）、モード切替部は、通信モードから保存モードに切り替え（♯４）、デバッグ部は、生成したバグ情報をフラッシュメモリに記憶させるべく該バグ情報をフラッシュメモリに出力する（♯５）。そして、デバッグ部は、生成したバグ情報が全てフラッシュメモリに格納されると（♯６でＹＥＳ）、通信モードに切り替える（♯７）。 （もっと読む）

【課題】直列化及び非直列化回路が、クロスポイントスイッチにより経路付けするためにプログラマブルロジックデバイスの入力及び出力信号をグループ化するようにエミュレータ回路基板に提供される。
【解決手段】一例においては、プログラマブルロジックデバイスの入力及び出力信号は仮想相互接続のタイムマルチプレクスされた信号である。静的又は動的にスケジュールされた動作のためにクロスポイントスイッチを構成することが可能である。 （もっと読む）

【課題】内部回路情報未公開の製造元提供回路と、顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の接続試験を含めたスキャン試験と、製造元提供回路と顧客側設計回路との間の少なくとも一部分の遅延試験を行うことができるようにする。
【解決手段】試験回路１１を設ける。顧客側設計回路１２の出力端子側の遅延試験をスキャンフリップフロップ１８とフリップフロップ１６との間の遅延試験を行うことで実行する。ＩＰマクロ１０の入力端子側の遅延試験をフリップフロップ１５とスキャンフリップフロップ１４間の遅延試験を行うことで実行する。顧客側設計回路１２の出力端子側の遅延試験及びＩＰマクロ１０の入力端子側の遅延試験が合格であれば、スキャンフリップフロップ１８、１４間の遅延に問題はないと判定する。 （もっと読む）

【課題】被試験装置の試験を効率良く行うことができる試験システムを提供する。
【解決手段】本発明の試験システム１は、試験装置２と、試験装置２とデータ通信線５及び電源供給線６によって接続されており、試験装置２からの電源の供給によって試験プログラムが稼働する被試験装置３と、被試験装置３の稼働電流を検出する検出手段４と、を備える。試験装置２は、検出手段４によって検出された稼働電流の値を測定する測定手段２１と、被試験装置３に電源を供給する電源供給手段２２と、測定手段２１によって測定された稼働電流値と閾値とを比較する比較手段２３と、比較結果に基づいて被試験装置３に電源を供給するか否かを判定し、判定結果に基づいて電源供給手段２２を制御する判定手段２４と、を備える。 （もっと読む）

【課題】データ処理システムの設計のための検証試験を実施するための装置及び方法が提供される。
【解決手段】該装置は、該データ処理システムの設計の少なくとも一部を表す検証対象システムと、該検証対象システムのインタフェースに接続するため、かつ該検証試験の実施中に該インタフェースを介して該検証対象システムに入力するための信号を生成するためのトランザクタと、を備える。プロファイルストレージは、該インタフェースでの所望のトラフィックフローの統計的表示を提供するプロファイルを保管し、該統計的表示は複数のトラフィック属性に対する統計情報を提供し、また当該トラフィック属性間の少なくとも１つの依存性を特定する。次に、該トランザクタは、生成される該信号が該プロファイルで特定された依存性を考慮するように、生成される該信号を決定するために該プロファイルを参照する。このような機構によって、該トランザクタは、現実のシステムで観察されるであろうトラフィックフローを一層現実に近く再現することが可能になる。 （もっと読む）

【課題】通常動作の条件下でデバッグ処理を行うことができるデバッグシステムを提供する。
【解決手段】本発明に係るデバッグシステムの一態様は、デバッグ対象プログラムが実行されるターゲット装置に光ファイバ１０４ａ〜１０４ｃを介して接続され、ターゲット装置１０７のエミュレーションを行うＯＣＤエミュレータ１０２ａと、ＯＣＤエミュレータ１０２ａとターゲット装置１０７との間に介され、ＯＣＤエミュレータ１０２ａから光ファイバ１０４ａ〜１０４ｃを介して出力された光信号を電気信号に変換すると共に、ターゲット装置１０７から出力された電気信号を光信号に変換する変換部１０５ａと、を備え、ターゲット装置１０７を駆動する第１電源装置とは異なる第２電源装置によって変換部１０５ａに駆動エネルギーが供給される。 （もっと読む）

【課題】ＬＳＩ等を実装したデジタル処理回路上の論理回路のロジックテストの回数を最小化してデジタル処理回路ごとのテストコストを削減する。
【解決手段】本発明のデジタル処理回路２０は、テスト信号に基づき所定のロジック処理を行ってｎビットの第１の処理結果を出力するＤＳＰ２２と、ＤＳＰ２２に縦続して接続され、第１の処理結果を入力し、入力した第１の処理結果に基づき所定のロジック処理を行ってｍビットの第２の処理結果を出力するＤＳＭ２３と、第２の処理結果のうちの特定のｍ１ビットを順次取り込み、所定のタイミングで出力するＳＲ２４と、セレクト信号により、第１のテストモードのときには、第１の処理結果及びＳＲ２４の出力を選択し、第２のテストモードのときには、第２の処理結果のうちのｍ２ビット（ｍ２＝ｍ-ｍ１）を選択し、テスト結果を出力するセレクタ２５とを有する。 （もっと読む）

【課題】プロセッサを経由することなくデバイスを動作させることが可能な半導体集積回路を提供する。
【解決手段】外部回路と接続可能な半導体集積回路。半導体集積回路は、所定のデバイスパラメータに基づいて動作する複数のデバイス１５と、外部回路から所定のデータを入力する外部端子１１と、外部端子１１によって入力されたデータに基づいてデバイスパラメータを生成するプロセッサブロック１２と、デバイスパラメータを記憶する複数の第１レジスタ１４と、プロセッサブロック１２と複数の第１レジスタ１４との間のインタフェースを切り替えるインタフェース切替部１３と、外部端子１１とプロセッサブロック１２との間でデータを転送する第１信号線Ａと、外部端子１１とインタフェース切替部１３との間で前記データを転送する第２信号線Ｂと、を備えている。プロセッサブロック１２は、第１信号線Ａの転送を制御する第１バスインタフェース１２ｂを有する。インタフェース切替部１３は、第２信号線Ｂの転送を制御する第２バスインタフェース１３ｂを有する。 （もっと読む）