【課題】電子回路装置に対する擬似障害発生を容易化し、試験・評価等の作業を効率化する装置、方法の提供。
【解決手段】
電子回路装置（１００）を構成する回路基板（１０５）上のＩＣ（１０４）のＯＮ／ＯＦＦ端子に接続部１０３を介して接続する制御部１０２が、ケーブルコネクタ部（１０１）を介してＰＣ（１１０）の制御により、ＩＣ（１０４）のＯＮ／ＯＦＦ端子に動作中の第１の値とは異なる第２の値を設定することで擬似障害を発生させる。 （もっと読む）

【課題】マルチＩＣデバイスをテストするための方法および装置を提供する。
【解決手段】集積回路は、入力信号を受け取るように構成される第１の入力相互接続と、テスト・イネーブル信号を受け取るように構成される第１のテスト・イネーブル相互接続と、前記入力信号に対応する値に基づいて該集積回路のテストを実行するためのコントローラと、入力ポートと、前記第１の入力相互接続、前記コントローラ、および前記入力ポートに結合され、前記テスト・イネーブル信号がアサートされていないことに応答して前記入力信号を前記入力ポートに渡し、前記テスト・イネーブル信号がアサートされていることに応答して前記入力信号を前記コントローラに渡すように制御可能である第１のマルチプレクサとを備える。 （もっと読む）

【課題】スキャンテストに要する時間を削減するテストパタン作成方法を提供する。
【解決手段】テストパタン作成方法は、組み合わせ論理回路と少なくとも一つのスキャンチェーンとに関する情報を、記録媒体から読み出し、少なくとも一つのスキャンチェーンの入力側に近いフリップフロップから順番に抽出し（ステップＳ２１）、抽出したフリップフロップがスキャンキャプチャ動作によって組み合わせ論理回路から取り込むキャプチャデータと照合する期待値の必要性を判定し（ステップＳ２２〜Ｓ２５）、期待値が不要と判定されたフリップフロップが入力側から連続して存在するフリップフロップの数を取得し（ステップＳ２７）、スキャンチェーンに含まれるフリップフロップの総数と、取得したフリップフロップの数との差分を、スキャンキャプチャ動作後のスキャンシフト回数として決定する（ステップＳ２８）。 （もっと読む）

【課題】
集積回路内のＪＴＡＧタップドメインにアクセスするのに最適化されたＪＴＡＧインターフェイスが使用される。限定はしないが、シリアル通信関連集積回路テスト、エミュレーション、デバッグ、および／またはトレース操作等の多様なシリアル通信操作に対してインターフェイスを使用することができる。
【解決手段】
ＴＤＩ入力端子、ＴＣＫ入力端子、ＴＭＳ入力端子、およびＴＤＯ出力端子を有し、ＴＤＯ出力端子は集積回路の外部アクセス可能なデータ入出力ピンに接続されているＩＥＥＥ １１４９．１タップドメインと、集積回路の外部アクセス可能なデータ入出力ピンに接続されたシリアル入力端子、ＴＤＩ入力端子に接続された第１のパラレル出力端子、およびＴＭＳ入力端子に接続された第２のパラレル出力端子を有するシリアル入力パラレル出力回路とを含む、集積回路。 （もっと読む）

【課題】稼働中の故障診断の際に内部状態の退避及び復帰を図ることができるとともに、回路規模の増大を防ぐことが可能にする。
【解決手段】本発明に係る半導体集積回路１０は、スキャンフリップフロップ２１０，３１０と、スキャン制御部１００とを備え、スキャンフリップフロップ２１０は、スキャン制御部１００の制御に基づいて、内部状態として保持しているバックアップデータを出力し、のスキャンフリップフロップ３１０は、スキャン制御部１００の制御に基づいて、スキャンフリップフロップ２１０から出力されたバックアップデータを、スキャンフリップフロップ３１０内に保持するものである。 （もっと読む）

【課題】スキャンテストにおいて、異クロックドメイン間のユーザロジックパスに対するホールド違反を起こさない。
【解決手段】第１スキャンフリップフロップ（１１１／１１２）は、第１クロック信号（ＣＬＫ１／ＣＬＫ２）に応答して動作する第１クロックドメイン（１０１／１０２）に含まれ、スキャンテスト時に形成されるスキャンチェーンに組み込まれる。ホールド対応回路（２０２／２０１）は、第１クロック信号（ＣＬＫ１／ＣＬＫ２）と周波数の異なる第２クロック信号（ＣＬＫ２／ＣＬＫ１）に応答して動作する第２クロックドメイン（１０２／１０１）に属し、スキャンチェーンにテスト結果を取り込むキャプチャ期間に第１スキャンフリップフロップ（１１１／１１２）に出力するデータを固定する。スキャンテスト時には、第１クロックドメインおよび第２クロックドメイン（１０１、１０２）に同一周波数のクロック信号が供給される。 （もっと読む）

【課題】スキャンテスト設計が施された機能ブロックと付加回路とを含む論理回路全体を故障診断を可能とし、診断処理時間を大幅に短縮可能とする装置、方法の提供。
【解決手段】論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報、論理回路の設計情報を入力データ１として入力し、論理回路においてパラレル領域以外の回路部をシリアル領域として抽出することで、前記論理回路を前記パラレル領域とシリアル領域に分割する回路分割手段２と、正常回路における論理値を期待値として求める期待値計算手段３と、テストパタンに対する論理回路のテスト出力を入力データ１として入力し、テスト出力および、シリアル領域とパラレル領域の期待値を用いて、パラレル領域およびシリアル領域を故障診断し、出力部に出力する故障診断手段４とを備える。 （もっと読む）

【課題】 本発明は、データ処理動作を行うよう構成されたデータ処理回路を備えたデータ処理装置を提供する。
【解決手段】 複数の状態保持回路がデータ処理回路の一部を形成し、これらの回路は、低電力モードに入ったデータ処理回路のそれぞれのノードにてそれぞれの状態値を保持するよう構成される。１以上のスキャンパスは、状態値がそれぞれのノードにスキャンインまたはアウトされてもよいよう、複数の状態保持回路を直列に接続する。複数のパリティ情報生成要素はスキャンパスに結合され、状態保持回路によってそれらそれぞれのノードにて保持されたそれぞれの状態値を示すパリティ情報を生成するよう構成される。複数のパリティ情報生成要素は、それぞれの状態値の一つが変化した場合にパリティパスの出力にて生成された出力パリティ値を反転するよう、１以上のパリティパスを提供し、状態保持回路によって保持された状態値の保全性の外部指示を提供するよう配置される。 （もっと読む）

【課題】ＪＴＡＧ-ＩＣＥにおいて、ＬＳＩの入出力状態をトリガとするエミュレーションのブレークを実現する「エミュレータ及びデバッグ方法」を提供する。
【解決手段】エミュレーション処理部２３は、ＬＳＩ３１のＩＣＥ制御ブロック３１４に命令を発行し、所定のプログラムをコアロジック３１１に実行させ、スキャン処理部２４は、ＬＳＩ３１のコアロジック３１１のプログラムの１ステップ実行毎のスキャン動作を、ＬＳＩ３１のバウンダリスキャン制御ブロック３１５に行わせ、ＬＳＩ３１の各入出力端子３１２の状態をスキャンデータメモリ２５に格納する。エミュレーション処理部２３は、スキャンデータメモリ２５からＬＳＩ３１の各入出力端子３１２の状態を読み出し、読み出した各入出力端子３１２の状態が、予めブレーク条件メモリ２６に設定されているブレーク条件にマッチするかどうかを調べ、マッチしていればプログラムの実行をブレークする。 （もっと読む）

【課題】完全に不定値許容性の非常に高スキャン圧縮なスキャンテストシステム及び技術を提供する。
【解決手段】スキャンテスト及びスキャン圧縮は、コストの低減及び高い出荷品品質を実現するうえで重要である。従来以上に複雑な設計における新しいタイプの故障には、高い圧縮が必要とされる。しかしながら、不定値（Ｘ）の密度が増加し効果的な圧縮を妨げる。スキャン圧縮の方法では、任意の密度の不定値について非常に高い圧縮及び完全な検出率が達成される。記載された技術は、テスト容易化設計（ＤＦＴ）及び自動テストパターン生成（ＡＴＰＧ）のフローに完全に組込むことができる。産業的な設計にこれらの技術を用いた結果、他の方法と比べて一定かつ予測可能な有利な点があることが分かった。 （もっと読む）

【課題】故障箇所推定の精度低下を抑制すること。
【解決手段】故障診断装置１２は、半導体装置２０の故障仮定箇所に縮退故障を設定し、シミュレーションを実施する。故障診断装置１２は、シミュレーションにより得た圧縮器２６の出力信号と、テスト装置１１により観測した圧縮器２６の出力信号とを比較し、その比較結果に応じて圧縮器２７の入力信号を設定してシミュレーションを実施する。そして、故障診断装置１２は、シミュレーションにより得た圧縮器２７の出力信号と、テスト装置１１により観測した圧縮器２７の出力信号に基づいて、故障仮定箇所のスコアを算出する。 （もっと読む）

【課題】選択されていないＴＡＰの電源がオンまたはオフされているかに関わらず、選択されたＴＡＰへ情報を転送することができる電子システムを提供する。
【解決手段】電子システム１０は、それぞれＴＡＰスイッチ１２に接続されたＴＡＰ２０，２２，２４を有している。ＴＡＰスイッチ１２は、例えば、命令に追加または事前追加されたコードのように、シリアル命令に含まれる選択コードに応答して、ＴＡＰのうちの選択された１つへクロック信号を提供するように構成された第１の回路４０を備える。このＴＡＰスイッチは更に、ＴＡＰスイッチによって受け取られたシリアル命令を、選択されたＴＡＰへ渡すように構成された命令レジスタ（ＩＲ）を備える第２の回路３８と、選択コードに応答して、選択されたＴＡＰから受け取ったシリアル命令を、ＴＡＰスイッチの出力へと転送するように構成された第３の回路４２とを備える。 （もっと読む）

【課題】コンピュータ資源及び回路サイズを最適化し、完全な信頼性を実現する。
【解決手段】中央演算処理装置（５０、５１）と該中央演算処理装置（５０、５１）の動作のバリデーションの実行に適した欠陥処理装置（１１）を含む信頼性のあるマイクロコントローラであって、欠陥処理装置（１１）は、中央演算処理装置（５１）に関して異なり、外部にあり、さらに、欠陥処理装置（１１）は、少なくとも中央演算処理装置の動作のバリデーションを実行するモジュール、及び、マイクロコントローラ（１０）の他の機能部分の動作のバリデーションを実行するように構成された１つ以上のモジュールを含んでいる。 （もっと読む）

【課題】論理回路内部のスキャン・チェイン上の単一固定故障に対して、スキャン・チェインに特化した故障辞書を用いて、テスト結果と照合することで、処理時間を短縮して推定する。
【解決手段】論理回路の構成情報と、スキャン・テストパタンと、故障スキャン・チェイン特定手段２２と、スキャン・チェイン故障辞書を作成しスキャン・チェイン故障辞書記憶部３４に記憶するスキャン・チェイン故障辞書作成手段２５と、故障スキャンＦＦ絞り込み手段２３と、フェイル出力情報を階層毎に比較照合して一致する故障候補箇所のパスビットも含めた一致率を算出し、スキャン・チェイン名（番号）とスキャンＦＦ名とスキャン・ビット番号と信号線と信号線分岐と故障種別と一致率とレイアウト情報と近接信号線情報を、故障推定結果として出力するスキャン・チェイン故障辞書照合手段２６を備える。 （もっと読む）

【課題】半導体集積回路に対する高速な動作検証を実現し、且つ、その動作検証に関して柔軟性及び制御性を確保する。
【解決手段】回路動作検証システムは、計算機と、被テスト回路が構成されたプログラマブルロジックデバイスと、被テスト回路の動作検証を行うテストベンチ部と、を備える。テストベンチ部は、計算機がソフトウェアを実行することにより実現されるソフトウェア部と、被テスト回路と共にプログラマブルロジックデバイス上に構成されたハードウェア部と、を備える。ハードウェア部は、テストパタンを生成し、テストパタンを被テスト回路に入力することによって動作検証を行うハードウェア機能を有する。そのハードウェア機能は、制御パラメータを変えることによって制御可能である。ソフトウェア部は、制御パラメータを可変に設定する。 （もっと読む）

【課題】従来に比べて検証期間を短縮できる半導体集積回路設計方法を提供すること。
【解決手段】処理（ＳＴ１）では、半導体集積回路の設計仕様３１に対してハードウェア記述言語を用いてＲＴＬ（Ｒｅｇｉｓｔｏｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）で記述され、複数のレジスタを表すＲＴＬデータ３２を生成する。処理（ＳＴ２）では、検証用のデータの事象３４に従って、ＲＴＬデータ３２における複数のレジスタのうちのスキャン対象レジスタ群と、端子情報３５（ＳＩ、ＳＯ、ＭＤ）とを用いて、シフトレジスタ構成（ＳＩ、ＳＯ、ＭＤ）となるようにスキャン対象レジスタ群が接続された仮想スキャンチェーンを生成する。処理（ＳＴ３）では、検証用のテストパターン３３及び事象３４に従って、仮想スキャンチェーンに対するシミュレーションを実行する。その実行結果に問題がある場合（ＳＴ４−ＮＧ）、処理（ＳＴ１）を再度実行する。 （もっと読む）

スキャン可能なパルスダイナミックロジックゲートは、評価パルスのアサーションに応答してダイナミック入力を評価する評価ネットワークを備えている。評価パルスは、クロック信号より幅が短くなるようにクロック信号から発生される。通常の動作モード中に、評価パルスがアサートされたとき、評価ネットワークは、ダイナミック入力の状態に基づいてダイナミックノードをディスチャージする。それにより生じるダイナミックノードの状態は、出力記憶素子内にラッチされる。評価パルスがデアサートされると、ダイナミックノードがプリチャージされる。スキャン動作モード中に、ダイナミックノードは、プリチャージされたままとなる。スキャンデータは、スキャン関連コントロール信号のコントロールのもとで出力記憶素子へ転送される。 （もっと読む）

【課題】オンチップデバッガが正常に動作しない場合でも、外部から正しく動作しているかどうかの監視が可能な半導体処理装置および半導体処理システムを提供する。
【解決手段】内部マスタバス１８は、ＣＰＵ４の命令に基づく信号を伝送する。ＯＣＤ５は、デバッガ３からの指示に基づいて、ＣＰＵ４のプログラム実行および内部マスタバス１８上の信号の伝送を制御するとともに、内部マスタバス１８を流れる信号をトレースして生成した第１のトレース情報として監視制御装置２へ出力する。第３バスバスタ８は、内部マスタバス１８を流れる信号をトレースして生成した第２のトレース情報として監視制御装置２へ出力する。 （もっと読む）

【課題】情報処理装置のレジスタ診断の効率及び性能を高める。
【解決手段】ＣＰＵ１からレジスタに対するライトデータ及びリードデータのアドレスをアドレスバス２から取り出して記憶するアドレス記憶６１４、６１９と、ＣＰＵ１からレジスタに対するライトデータ及びリードデータをデータバス５から取り出して記憶するデータ記憶６１５、６２０とを有している。そして、アドレス記憶６１４、６１９で記憶したアドレス及びデータ記憶６１５、６２０で記憶したデータをＣＲＣ演算するＣＲＣ演算器６１７、６２２と、そのＣＲＣ演算器６１７、６２２の結果を記憶するレジスタＥ（６０７）及びレジスタＧ（６０９）とを持つ。そして、レジスタＥ（６０７）及びレジスタＧ（６０９）が記憶するライトデータ及びリードデータを比較する診断部６５５を備えている。 （もっと読む）