半導体集積回路及び半導体集積回路の設計方法
【課題】半導体集積回路の回路面積を小さくする。
【解決手段】被試験回路２の観測対象の複数の信号線ＴＡ１〜ＴＡ４上の観測点ＴＰ１〜ＴＰ４を複数の入力端子に接続し、複数の信号線ＴＡ１〜ＴＡ４を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、複数の信号線ＴＡ１〜ＴＡ４の何れかを伝搬する値に応じた出力値を出力する論理回路（ＮＯＲ回路３，ＮＡＮＤ回路４）を設けることで、複数の観測点をＥＯＲ回路を用いて共用する半導体集積回路より回路面積を小さくできる。
【解決手段】被試験回路２の観測対象の複数の信号線ＴＡ１〜ＴＡ４上の観測点ＴＰ１〜ＴＰ４を複数の入力端子に接続し、複数の信号線ＴＡ１〜ＴＡ４を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、複数の信号線ＴＡ１〜ＴＡ４の何れかを伝搬する値に応じた出力値を出力する論理回路（ＮＯＲ回路３，ＮＡＮＤ回路４）を設けることで、複数の観測点をＥＯＲ回路を用いて共用する半導体集積回路より回路面積を小さくできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及び半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の試験時の故障検出率を向上させるために、ある信号線の信号値を観測したり、制御したりする仕組みを半導体集積回路に挿入するＴＰＩ（Test Point Insertion）と呼ばれる技術が知られている。
【０００３】
たとえば、ある組合せ回路の故障を検出する際、その組合せ回路が他の組合せ回路を介して、外部端子や、スキャンフリップフロップ（以下、単にＳＦＦと表す）に接続されていると、他の組合せ回路の影響で故障の検出率が下がる。そのため、ＴＰＩでは、故障を検出する組合せ回路と、他の組合せ回路との間の信号線上の観測点にＳＦＦまたは出力端子などを接続して信号値を観測可能にすることで、故障検出率を向上させる。なお、ＳＦＦまたは出力端子を含めた信号値を観測する仕組みを観測点という場合もある。
【０００４】
ただし、多くの信号線に観測点を設けると、半導体集積回路の回路面積が増大したり、端子数が増加したりする。
そのため、従来、複数の観測点を入力端子に接続した排他的論理和回路を用いて、各観測点の値を観測することで、回路面積及び端子数を削減することが行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１３５２２６号公報
【特許文献２】特開平５−２４９１９７号公報
【特許文献３】特開平３−２９６６７３号公報
【特許文献４】特開昭６３−１４０９６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、排他的論理和回路は面積が大きく、観測点が多くなると、半導体集積回路の回路面積が増加してしまうという問題があった。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、被試験回路と、前記被試験回路の観測対象の複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路と、を備えた半導体集積回路が提供される。
【０００８】
また、発明の一観点によれば、以下に示すような、コンピュータによって実行される半導体集積回路の設計方法が提供される。
この半導体集積回路の設計方法は、記憶部に記憶された被試験回路データから、観測対象の複数の信号線上の観測点を抽出し、前記複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する。
【発明の効果】
【０００９】
開示の半導体集積回路及び半導体集積回路の設計方法によれば、回路面積を小さくできる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の半導体集積回路の一例を示す図である。
【図２】論理回路の種類とその面積の一例を示す図である。
【図３】第２の実施の形態の半導体集積回路の一例を示す図である。
【図４】半導体集積回路の設計を行うコンピュータの一例を示す図である。
【図５】半導体集積回路の設計方法の一例を示すフローチャートである。
【図６】観測点の分類条件の一例を示す図である。
【図７】ＡＮＤ−ＮＯＲ型ゲートの複合ゲートで共用された観測点の一例を示す図である。
【図８】ＯＲ−ＮＡＮＤ型ゲートの複合ゲートで共用された複数の観測点の一例を示す図である。
【図９】４入力のＮＡＮＤ回路で共用された観測点の一例を示す図である。
【図１０】４入力のＮＯＲ回路で共用された観測点の一例を示す図である。
【図１１】２入力のＮＡＮＤ回路で共用された観測点の一例を示す図である。
【図１２】２入力のＮＯＲ回路で共用された観測点の一例を示す図である。
【図１３】ＥＯＲ回路で共用された複数の観測点の例を示す図である。
【図１４】各論理回路が選択される条件の一例を示す図である。
【図１５】信号線ＴＡ１の０縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。
【図１６】信号線ＴＡ３の１縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本実施の形態を、図面を参照しつつ説明する。
本実施の形態の半導体集積回路は、被試験回路の観測対象の複数の信号線上の観測点（本明細書中では、論理回路を接続する信号線上の部分（点）を意味するものとする）を複数の入力端子に接続した論理回路を有する。論理回路は、複数の信号線を伝搬する値の、論理積（ＡＮＤ）、論理和（ＯＲ）、否定論理積（ＮＡＮＤ）、または否定論理和（ＮＯＲ）の何れかを演算し、複数の信号線の何れかを伝搬する値に応じた出力値を出力するものである。
【００１２】
（第１の実施の形態）
図１は、第１の実施の形態の半導体集積回路の一例を示す図である。
半導体集積回路１は、被試験回路２と、上記の論理回路の例として、ＮＯＲ回路３とＮＡＮＤ回路４を有している。また、半導体集積回路１は、排他的論理和（ＥＯＲ）回路５、ＳＦＦ６，７，８，９を有している。
【００１３】
被試験回路２は、複数の組合せ回路２１，２２，２３，２４，２５を有している。
なお、図１において表記されている、信号線ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４，ＴＡ５，ＴＡ６の参照符号横の括弧内の数値は、その信号線の０可制御性と１可制御性を示している。括弧内の左側の数値が０可制御性の値であり、右側の数値が１可制御性の値である。可制御性についての詳細は後述する。
【００１４】
図１の半導体集積回路１の例では、信号線ＴＡ１〜ＴＡ４が被試験回路２における観測対象の信号線である。
ＮＯＲ回路３は、被試験回路２の観測対象の信号線ＴＡ１，ＴＡ２上の観測点ＴＰ１，ＴＰ２を入力端子に接続し、信号線ＴＡ１，ＴＡ２を伝搬する値の否定論理和を演算し、信号線ＴＡ１，ＴＡ２の何れかを伝搬する値に応じた出力値を出力する。ＮＯＲ回路３は、一方の入力端子に入力される値が“０”のとき、他方の入力端子に入力される値を反転した値を出力する。そのため、たとえば、信号線ＴＡ２の値が“０”のとき、ＮＯＲ回路３は、信号線ＴＡ１を伝搬する値に応じた出力値を出力することになる。また、信号線ＴＡ１の値が“０”のとき、ＮＯＲ回路３は、信号線ＴＡ２を伝搬する値に応じた出力値を出力することになる。
【００１５】
ＮＡＮＤ回路４は、被試験回路２の観測対象の信号線ＴＡ３，ＴＡ４上の観測点ＴＰ３，ＴＰ４を入力端子に接続し、信号線ＴＡ３，ＴＡ４を伝搬する値の否定論理積を演算し、信号線ＴＡ３，ＴＡ４の何れかを伝搬する値に応じた出力値を出力する。ＮＡＮＤ回路４は、一方の入力端子に入力される値が“１”のとき、他方の入力端子に入力される値を反転した値を出力する。そのため、たとえば、信号線ＴＡ４の値が“１”のとき、ＮＡＮＤ回路４は、信号線ＴＡ３を伝搬する値に応じた出力値を出力することになる。また、信号線ＴＡ３の値が“１”のとき、ＮＡＮＤ回路４は、信号線ＴＡ４を伝搬する値に応じた出力値を出力することになる。
【００１６】
ＥＯＲ回路５は、ＮＯＲ回路３とＮＡＮＤ回路４の出力値を信号線ＴＡ５，ＴＡ６を介して入力して、何れかの出力値に応じた値を出力する。たとえば、試験時において、半導体集積回路１に入力されるテストパターンによって、ＮＡＮＤ回路４の出力値が“０”に固定されている場合、ＥＯＲ回路５からは、ＮＯＲ回路３の出力値が出力される。ＮＡＮＤ回路４の出力値が“１”に固定されている場合、ＥＯＲ回路５からは、ＮＯＲ回路３の出力値を反転した値が出力される。
【００１７】
ＳＦＦ６，７，８，９は、データ端子Ｄ、スキャンイン端子ＳＩＮ、スキャンモード端子ＳＭ、クロック端子ＣＫ、出力端子Ｑを有している。データ端子Ｄ以外の各端子の接続関係などは図示を省略しているが、ＳＦＦ６〜９は、複数のＳＦＦが直列に接続されたシフトレジスタとして機能するスキャンチェーンの一部となっている。そのため、ＳＦＦ６〜９に取り込まれた（キャプチャされた）値は、外部から観測可能となっている。
【００１８】
ＳＦＦ６〜８は、それぞれ、組合せ回路２３〜２５の出力値を取り込み、ＳＦＦ９は、ＥＯＲ回路５の出力値を取り込む。
半導体集積回路１の動作を以下に説明する。
【００１９】
信号線ＴＡ１に発生する故障（０縮退故障など）を検出する場合、たとえば、信号線ＴＡ２，ＴＡ６の値が“０”になるようなテストパターンが半導体集積回路１に入力される。これにより、信号線ＴＡ１を伝搬する値に応じた出力値が、ＮＯＲ回路３、ＥＯＲ回路５を介してＳＦＦ９に取り込まれ、信号線ＴＡ１に発生する故障が検出可能になる。
【００２０】
信号線ＴＡ２に発生する故障を検出する場合、たとえば、信号線ＴＡ１，ＴＡ６の値が“０”になるようなテストパターンが半導体集積回路１に入力される。これにより、信号線ＴＡ２を伝搬する値に応じた出力値が、ＮＯＲ回路３、ＥＯＲ回路５を介してＳＦＦ９に取り込まれ、信号線ＴＡ２に発生する故障が検出可能になる。
【００２１】
信号線ＴＡ３に発生する故障を検出する場合、たとえば、信号線ＴＡ４，ＴＡ５の値が“１”になるようなテストパターンが半導体集積回路１に入力される。これにより、信号線ＴＡ３を伝搬する値に応じた出力値が、ＮＡＮＤ回路４、ＥＯＲ回路５を介してＳＦＦ９に取り込まれ、信号線ＴＡ３に発生する故障が検出可能になる。
【００２２】
信号線ＴＡ４に発生する故障を検出する場合、たとえば、信号線ＴＡ３，ＴＡ５の値が“１”になるようなテストパターンが半導体集積回路１に入力される。これにより、信号線ＴＡ４を伝搬する値に応じた出力値が、ＮＡＮＤ回路４、ＥＯＲ回路５を介してＳＦＦ９に取り込まれ、信号線ＴＡ４に発生する故障が検出可能になる。
【００２３】
以上のように、半導体集積回路１は、複数の信号線の値（複数の観測点の値）を、ＮＯＲ回路３、ＮＡＮＤ回路４を用いて検出するようにしたので、ＥＯＲ回路で複数の観測点の値を検出するよりも、回路面積を削減することができる。
【００２４】
図２は、論理回路の種類とその面積の一例を示す図である。
図２では、バッファ回路（ＢＵＦ）、２入力のＮＯＲ回路、２入力のＮＡＮＤ回路の面積を１．０としたときの、他の論理回路の面積の概略が示されている。インバータ回路（ＩＮＶ）は０．５、２入力のＯＲ回路と２入力のＡＮＤ回路は１．５、２入力のＥＯＲ回路は２．５、ＳＦＦでは８．０である。
【００２５】
たとえば、観測点ＴＰ１〜ＴＰ４にそれぞれＳＦＦを接続して故障を観測する回路とした場合には、その部分の回路の面積は図２の例によれば、ＳＦＦが４つ分なので、８×４＝３２となる。
【００２６】
また、図１のＮＯＲ回路３とＮＡＮＤ回路４の部分にも、ＥＯＲ回路を用いた場合には、観測点ＴＰ１〜ＴＰ４の信号をまとめて検出する回路の面積は、２．５×３＋８＝１５．５となる。
【００２７】
これに対し、図１の半導体集積回路１で、観測点ＴＰ１〜ＴＰ４の信号をまとめて検出する回路の面積は、１×２＋２．５＋８＝１２．５となり、回路面積を小さくできる。
なお、図１に示した半導体集積回路１において、ＮＯＲ回路３やＮＡＮＤ回路４の代わりに、ＯＲ回路やＡＮＤ回路を用いてもよい。また、ＥＯＲ回路５の代わりに、ＮＯＲ回路、ＮＡＮＤ回路、ＯＲ回路またはＡＮＤ回路を用いて、より回路面積が削減されるようにしてもよい。
【００２８】
ところで、観測対象の複数の信号線に接続される論理回路は、信号線の０可制御性と１可制御性に応じて種類が決定されている。
０可制御性と１可制御性とは、信号線の値を“０”または“１”に制御できる可能性の大きさ、言い換えると、信号線の値を“０”または“１”に制御するときの容易さを示している。
【００２９】
図１の例では、組合せ回路２１から出力される値が伝搬する信号線ＴＡ１，ＴＡ２の０可制御性と１可制御性は（３／４，１／４）となっている。また、組合せ回路２２から出力される値が伝搬する信号線ＴＡ３，ＴＡ４の０可制御性と１可制御性は（１／４，３／４）となっている。つまり、信号線ＴＡ１，ＴＡ２は、“０”に制御しやすく、信号線ＴＡ３，ＴＡ４は、“１”に制御しやすい。
【００３０】
前述のように、ＮＯＲ回路３は、一方の入力端子に“０”を入力することで、他の入力端子に入力された値に応じた出力値を出力する。“０”はＮＯＲ回路３にとっての非制御値と呼ばれる。また、“１”はＮＯＲ回路３にとっての制御値と呼ばれる。ＮＡＮＤ回路４は、一方の入力端子に“１”を入力することで、他の入力端子に入力された値に応じた出力値を出力する。“１”はＮＡＮＤ回路４にとっての非制御値と呼ばれる。また、“０”はＮＡＮＤ回路４にとっての制御値と呼ばれる。
【００３１】
なお、ある論理回路の１つの入力端子の信号変化を出力へ伝搬するときの他の入力端子は、サイドインプットと呼ばれる。
図１の半導体集積回路１では、試験時に上記のような非制御値をサイドインプットに設定しやすくするため、“０”に制御しやすい信号線ＴＡ１，ＴＡ２上の観測点ＴＰ１，ＴＰ２にＮＯＲ回路３が接続されている。また、“１”に制御しやすい信号線ＴＡ３，ＴＡ４上の観測点ＴＰ３，ＴＰ４にＮＡＮＤ回路４が接続されている。
【００３２】
そして、試験時において、故障を検出する信号線ＴＡ１〜ＴＡ４に応じて、信号線ＴＡ１，ＴＡ２の何れかを伝搬する値を“１”、または信号線ＴＡ３，ＴＡ４の何れかを伝搬する値を“０”にするようなテストパターンが、半導体集積回路１に入力される。
【００３３】
前述のように、信号線ＴＡ１，ＴＡ２は、“０”に制御しやすく、信号線ＴＡ３，ＴＡ４は、“１”に制御しやすい。そのため、信号線ＴＡ１，ＴＡ２の何れかを伝搬する値を“１”、または信号線ＴＡ３，ＴＡ４の何れかを伝搬する値を“０”にするようなテストパターンの生成は容易となる。
【００３４】
なお、信号線ＴＡ５，ＴＡ６については、０可制御性と１可制御性の大小関係が異なっている。すなわち、信号線ＴＡ５の０可制御性と１可制御性は（７／１６，９／１６）と、１可制御性が０可制御性より大きいのに対し、信号線ＴＡ６では（９／１６，７／１６）と、１可制御性が０可制御性より小さい。このような信号線ＴＡ５，ＴＡ６については、たとえば、図１のようにＥＯＲ回路５（またはＥＮＯＲ回路）が接続される。ＥＯＲ回路５は、ＮＯＲ回路３やＮＡＮＤ回路４のように、前述のような制御値、非制御値がないため、サイドインプットに入力される値を“０”または“１”に固定すれば、ある入力端子に入力される値に応じた出力値が出力される。
【００３５】
このように、信号線ＴＡ１〜ＴＡ６の０可制御性と１可制御性に応じて、信号線ＴＡ１〜ＴＡ６に接続される論理回路の種類が決定されているので、試験時に入力されるテストパターンの生成の複雑度を軽減できる。
【００３６】
（第２の実施の形態）
図３は、第２の実施の形態の半導体集積回路の一例を示す図である。
第１の実施の形態の半導体集積回路１と同一の要素については、同一符号を付し、説明を省略する。
【００３７】
第２の実施の形態の半導体集積回路１ａは、ＮＯＲ回路３の出力値を伝搬する信号線ＴＡ５を入力端子に接続するとともに、信号線ＴＡ３，ＴＡ４上の観測点ＴＰ３，ＴＰ４を入力端子に接続した３入力のＮＡＮＤ回路３１を有している。ＮＡＮＤ回路３１から出力される出力値は、ＳＦＦ９に取り込まれる。
【００３８】
また、図３では、ＮＯＲ回路３とＮＡＮＤ回路３１が、１つのセルである複合ゲート３０に含まれていることが示されている。
前述のように、ＮＡＮＤ回路３１は“１”を非制御値とするため、試験時において、信号線ＴＡ１または信号線ＴＡ２の故障を検出する際には、信号線ＴＡ３，ＴＡ４を伝搬する値が“１”となるようなテストパターンが入力される。信号線ＴＡ３の故障を検出する際には、信号線ＴＡ４，ＴＡ５を伝搬する値が“１”となるようなテストパターンが入力される。また、信号線ＴＡ４の故障を検出する際には、信号線ＴＡ３，ＴＡ５を伝搬する値が“１”となるようなテストパターンが入力される。
【００３９】
信号線ＴＡ３〜ＴＡ５は、何れも、１可制御性が０可制御性よりも大きいため、信号線ＴＡ３〜ＴＡ５の値、ＮＡＮＤ回路３１の非制御値である“１”とするテストパターンを生成することは容易である。
【００４０】
このように、半導体集積回路１ａでは、ＮＯＲ回路３の出力値が伝搬する信号線ＴＡ５と、信号線ＴＡ３，ＴＡ４上の観測点ＴＰ３，ＴＰ４を入力端子に接続するＮＡＮＤ回路３１を設け、信号線ＴＡ３〜ＴＡ５の何れかを伝搬する値を出力するようにしている。これにより、さらに回路面積を小さくすることが可能になる。
【００４１】
たとえば、各論理回路の面積が図２に示したような関係をもつ場合、半導体集積回路１ａにおいて、観測点ＴＰ１〜ＴＰ４の信号をまとめて検出する回路の面積は、３入力のＮＡＮＤ回路３１の面積を１．５とすると、１＋１．５＋８＝１０．５となる。第１の実施の形態の半導体集積回路１では、１２．５であったため、それよりも回路面積をさらに縮小できる。
【００４２】
なお、図３の例では、信号線ＴＡ３〜ＴＡ５において、何れも、１可制御性が０可制御性よりも大きいためＮＡＮＤ回路３１を適用しているが、これに限定されない。信号線ＴＡ３〜ＴＡ５において、何れも、１可制御性が０可制御性よりも小さい場合には、ＯＲ回路やＮＯＲ回路を用いることが、テストパターン生成の容易化のためには望ましい。
【００４３】
また、信号線ＴＡ３〜ＴＡ５において、０可制御性と１可制御性の大小関係が異なるような場合には、ＮＡＮＤ回路３１の代わりにＥＯＲ回路を用いてもよい。
以下、上記のような半導体集積回路１，１ａを設計する設計方法を説明する。
【００４４】
（半導体集積回路の設計方法）
半導体集積回路の設計は、たとえば、以下に示すようなコンピュータで行われる。
図４は、半導体集積回路の設計を行うコンピュータの一例を示す図である。
【００４５】
コンピュータ４０は、ＣＰＵ（Central Processing Unit）４１によって装置全体が制御されている。ＣＰＵ４１には、バス４８を介してＲＡＭ（Random Access Memory）４２と複数の周辺機器が接続されている。
【００４６】
ＲＡＭ４２は、コンピュータ４０の主記憶装置として使用される。ＲＡＭ４２には、ＣＰＵ４１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ４２には、ＣＰＵ４１による処理に用いる各種データが格納される。
【００４７】
バス４８に接続されている周辺機器としては、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）４３、グラフィック処理装置４４、入力インタフェース４５、光学ドライブ装置４６、及び通信インタフェース４７がある。
【００４８】
ＨＤＤ４３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ４３は、コンピュータ４０の二次記憶装置として使用される。ＨＤＤ４３には、ＯＳのプログラム、アプリケーションプログラム、及び、ネットリストなどの被試験回路データなど、各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
【００４９】
グラフィック処理装置４４には、モニタ４４ａが接続されている。グラフィック処理装置４４は、ＣＰＵ４１からの命令にしたがって、画像をモニタ４４ａの画面に表示させる。モニタ４４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。
【００５０】
入力インタフェース４５には、キーボード４５ａとマウス４５ｂとが接続されている。入力インタフェース４５は、キーボード４５ａやマウス４５ｂから送られてくる信号をＣＰＵ４１に送信する。なお、マウス４５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。
【００５１】
光学ドライブ装置４６は、レーザ光などを利用して、光ディスク４６ａに記録されたデータの読み取りを行う。光ディスク４６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク４６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。
【００５２】
通信インタフェース４７は、ネットワーク４７ａに接続されている。通信インタフェース４７は、ネットワーク４７ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。
【００５３】
図５は、半導体集積回路の設計方法の一例を示すフローチャートである。
ステップＳ１０：たとえば、入力インタフェース４５を介してユーザにより、被試験回路における観測対象の複数の信号線上の観測点の位置などが指示される。これによりＣＰＵ４１は、たとえば、ＨＤＤ４３などに格納されたネットリスト（被試験回路データ）から、観測対象の複数の信号線上の観測点を抽出する。
【００５４】
ステップＳ１１：ＣＰＵ４１は、抽出された観測点を複数の入力端子に接続し、複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する。これにより、複数の観測点を共有する論理回路が生成される。なお、ＣＰＵ４１は、後述する条件の場合には、排他的論理和または否定排他的論理和を演算する論理回路を生成するようにしてもよい。
【００５５】
ステップＳ１１の処理は、可制御性（１可制御性と０可制御性）の算出工程（ステップＳ１１１）、観測点の分類工程（ステップＳ１１２）、論理回路の選択工程（ステップＳ１１３）、ネットリストへの論理回路の挿入工程（ステップＳ１１４）を有している。以下各工程の詳細を説明する。
【００５６】
（可制御性の算出工程）
０可制御性と１可制御性は以下のように求められる。
なお、以下の例では、各信号線において、０可制御性を示す値と１可制御性を示す値の和は１であるとする。
【００５７】
たとえば、ＡＮＤ回路の出力値が伝搬される信号線の１可制御性は、そのＡＮＤ回路の各入力値が伝搬される信号線の１可制御性を示す値の積で求められる。また、０可制御性は、１から１可制御性を示す値を引き算した値となる。そのため、たとえば、２入力ＡＮＤ回路において、入力側の２つの信号線の０可制御性と１可制御性が（１／２，１／２）のとき、出力側の信号線の０可制御性と１可制御性は、（３／４，１／４）となる。
【００５８】
また、ＯＲ回路の出力値が伝搬される信号線の０可制御性は、そのＯＲ回路の各入力値が伝搬される信号線の０可制御性を示す値の積で求められる。また、１可制御性は、１から０可制御性を示す値を引き算した値となる。そのため、たとえば、２入力ＯＲ回路において、入力側の２つの信号線の０可制御性と１可制御性が（１／２，１／２）のとき、出力側の信号線の０可制御性と１可制御性は、（１／４，３／４）となる。
【００５９】
たとえば、図１に示したような半導体集積回路１を設計する際、ＣＰＵ４１は、被試験回路２の組合せ回路２１，２２に含まれる論理回路の種類に応じて上記のような計算を行い、信号線ＴＡ１〜ＴＡ４の０可制御性と１可制御性を算出する。
【００６０】
（観測点分類工程）
ＣＰＵ４１は、抽出された複数の観測点を、どの論理回路を用いて共用するか決定するために、ステップＳ１１１で求めた可制御性に応じて、各観測点を分類する。
【００６１】
図６は、観測点の分類条件の一例を示す図である。
観測点は、０可制御性と１可制御性の大小を選択条件として、たとえば、図６に示すようなグループ名の３つのグループに分類される。１可制御性が０可制御性より大きい観測点は、ＮＡＮＤグループに分類される。１可制御性が０可制御性より小さい観測点は、ＮＯＲグループに分類される。１可制御性が０可制御性と等しい観測点は、ＥＯＲグループに分類される。
【００６２】
なお、１可制御性が０可制御性と等しい観測点が、ＮＡＮＤグループまたは、ＮＯＲグループに分類されるようにして、ＥＯＲグループをなくしてもよい。
（論理回路の選択工程）
ＣＰＵ４１は、複数の観測点を共用する論理回路（複数の観測点を入力端子に接続し、１つの出力端子から観測結果を出力する回路）として、たとえば、以下の優先順序で、選択が可能か判断する。（１）複合ゲート、（２）３入力以上のＮＡＮＤ回路またはＮＯＲ回路、（３）２入力のＮＡＮＤ回路またはＮＯＲ回路、（４）ＥＯＲ回路（またはＥＮＯＲ回路）。
【００６３】
なお、ＮＡＮＤ回路やＮＯＲ回路の代わりに、ＡＮＤ回路やＯＲ回路が選択されるようにしてもよいが、図２に示したようにＮＡＮＤ回路やＮＯＲ回路の方が、ＡＮＤ回路やＯＲ回路よりも面積が小さい。そのため以下では、複合ゲートが選択される場合を除き、ＡＮＤ回路またはＯＲ回路ではなく、ＮＡＮＤ回路またはＮＯＲ回路が、観測点を共用する論理回路として選択される場合の例について説明する。
【００６４】
複合ゲートの選択条件は、たとえば、ＨＤＤ４３に格納されているセルライブラリに存在する複合ゲートの種類に応じて、たとえば、以下のようになる。
（ＡＮＤ−ＮＯＲ型ゲートの場合）
（ａ）ＮＡＮＤグループに属する観測点が少なくとも２つ存在する。
【００６５】
（ｂ）ＮＡＮＤグループに属する観測点同士を、ＡＮＤ回路で共用すると仮定した場合、ＡＮＤ回路の出力値が伝搬される信号線上に設定するポイント（以下共用ポイントという）がＮＯＲグループに分類される。なお、ＣＰＵ４１は、この条件を満たすか判定するため、共用ポイントにおける可制御性の算出を行い、図６に示した選択条件のもと、共用ポイントが分類されるグループを決定する。
【００６６】
（ｃ）ＮＯＲグループに属する観測点が少なくとも１つ存在する。
上記３つの条件がすべて満たされる場合、ＣＰＵ４１は、複数の観測点を共用する論理回路として、ＡＮＤ−ＮＯＲ型ゲートの複合ゲートを選択する。
【００６７】
図７は、ＡＮＤ−ＮＯＲ型ゲートの複合ゲートで共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂ，ＴＰｃでは、０可制御性より１可制御性が大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂ，ＴＰｃは、ＮＡＮＤグループに属する。したがって、上記の（ａ）の条件を満たす。
【００６８】
図７に示されているように、観測点ＴＰａ，ＴＰｂ，ＴＰｃをＡＮＤ回路５０ａで共用した場合の共用ポイントＣＰ１における０可制御性は、１可制御性よりも大きい。そのため、共用ポイントＣＰ１は、図６に示したように、ＮＯＲグループに属し、上記の（ｂ）の条件を満たす。
【００６９】
また、図７に示されているように、観測点ＴＰｄでは、０可制御性が１可制御性よりも大きいため、図６に示したように、観測点ＴＰｄは、ＮＯＲグループに属する。したがって、上記の（ｃ）の条件を満たす。
【００７０】
これにより、共用ポイントＣＰ１と、観測点ＴＰｄがＮＯＲ回路５０ｂで共用される。つまり、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、図７に示されているようなＡＮＤ−ＮＯＲ型ゲート５０で共用されることになる。
【００７１】
（ＯＲ−ＮＡＮＤ型ゲートの場合）
ＯＲ−ＮＡＮＤ型ゲートの選択条件は、たとえば、以下のようになる。
（ａ）ＮＯＲグループに属する観測点が少なくとも２つ存在する。
【００７２】
（ｂ）ＮＯＲグループに属する観測点を、ＯＲ回路で共用すると仮定した場合、ＯＲ回路の出力値が伝搬される信号線上の共用ポイントがＮＡＮＤグループに分類される。
（ｃ）ＮＡＮＤグループに属する観測点が少なくとも１つ存在する。
【００７３】
上記３つの条件がすべて満たされる場合、ＣＰＵ４１は、複数の観測点を共用する論理回路として、ＯＲ−ＮＡＮＤ型ゲートの複合ゲートを選択する。
図８は、ＯＲ−ＮＡＮＤ型ゲートの複合ゲートで共用された複数の観測点の一例を示す図である。
【００７４】
観測点ＴＰａ，ＴＰｂ，ＴＰｃでは、０可制御性が１可制御性より大きいため、観測点ＴＰａ，ＴＰｂ，ＴＰｃは、図６に示したように、ＮＯＲグループに属する。したがって、上記の（ａ）の条件を満たす。
【００７５】
図８に示されているように、観測点ＴＰａ，ＴＰｂ，ＴＰｃをＯＲ回路５１ａで共用した場合の共用ポイントＣＰ２における０可制御性は１可制御性よりも小さい。そのため、共用ポイントＣＰ２は、図６に示したように、ＮＡＮＤグループに属し、上記の（ｂ）の条件を満たす。
【００７６】
また、図８に示されているように、観測点ＴＰｄでは、０可制御性が１可制御性よりも小さいため、図６に示したように、観測点ＴＰｄは、ＮＡＮＤグループに属する。したがって、上記の（ｃ）の条件を満たす。
【００７７】
これにより、共用ポイントＣＰ２と、観測点ＴＰｄがＮＡＮＤ回路５１ｂで共用される。つまり、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、図８に示されているような、ＯＲ−ＮＡＮＤ型ゲート５１で共用されることになる。
【００７８】
３入力以上のＮＡＮＤ回路またはＮＯＲ回路、２入力のＮＡＮＤ回路またはＮＯＲ回路、及びＥＯＲ回路（またはＥＮＯＲ回路）の選択条件は、以下のような条件となる。
（３入力以上のＮＡＮＤ回路の選択条件）
３入力以上のＮＡＮＤ回路の選択条件は、共用するすべての観測点がすべてＮＡＮＤグループに分類されていること、である。
【００７９】
図９は、４入力のＮＡＮＤ回路で共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄでは、０可制御性より１可制御性が大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、ＮＡＮＤグループに属する。したがって、上記の条件を満たす。そのため、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、図９に示されているような、４入力のＮＡＮＤ回路５２で共用されることになる。
【００８０】
（３入力以上のＮＯＲ回路の選択条件）
３入力以上のＮＯＲ回路の選択条件は、共用するすべての観測点がすべてＮＯＲグループに分類されていること、である。
【００８１】
図１０は、４入力のＮＯＲ回路で共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄでは、０可制御性が１可制御性より大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、ＮＯＲグループに属する。したがって、上記の条件を満たす。そのため、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、図１０に示されているような、４入力のＮＯＲ回路５３で共用されることになる。
【００８２】
（２入力のＮＡＮＤ回路の選択条件）
２入力のＮＡＮＤ回路の選択条件は、共用する２つの観測点がＮＡＮＤグループに分類されていること、である。
【００８３】
図１１は、２入力のＮＡＮＤ回路で共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂでは、０可制御性より１可制御性が大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂは、ＮＡＮＤグループに属する。したがって、上記の条件を満たす。そのため、観測点ＴＰａ，ＴＰｂは、図１１に示されているような、２入力のＮＡＮＤ回路５４で共用されることになる。
【００８４】
（２入力のＮＯＲ回路の選択条件）
２入力のＮＯＲ回路の選択条件は、共用する２つの観測点がＮＯＲグループに分類されていること、である。
【００８５】
図１２は、２入力のＮＯＲ回路で共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂでは、０可制御性が１可制御性より大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂは、ＮＯＲグループに属する。したがって、上記の条件を満たす。そのため、観測点ＴＰａ，ＴＰｂは、図１２に示されているような、２入力のＮＯＲ回路５５で共用されることになる。
【００８６】
（ＥＯＲ回路またはＥＮＯＲ回路の選択条件）
ＥＯＲ回路またはＥＮＯＲ回路の選択条件として、以下の２つがある。
（ａ）共用する複数の観測点がＥＯＲグループに分類されている。
【００８７】
（ｂ）共用する複数の観測点が異なるグループに分類されている。
たとえば、上記２つの条件のうち、１つでも満たされる場合には、ＣＰＵ４１は、複数の観測点を共用する論理回路として、ＥＯＲ回路またはＥＮＯＲ回路を選択する。
【００８８】
図１３は、ＥＯＲ回路で共用された複数の観測点の例を示す図である。図１３では、３つのパターンが示されている。
パターン１において、観測点ＴＰａ，ＴＰｂでは、０可制御性が１可制御性と等しいため、図６に示したように、観測点ＴＰａ，ＴＰｂは、ＥＯＲグループに属する。したがって、上記の（ａ）の条件が満たされる。そのため、観測点ＴＰａ，ＴＰｂは、図１３のパターン１に示されているように、ＥＯＲ回路５６で共用されることになる。
【００８９】
パターン２において、観測点ＴＰａでは、０可制御性が１可制御性より大きく、観測点ＴＰｂでは、０可制御性より１可制御性が大きい。そのため、図６に示したように、観測点ＴＰａは、ＮＯＲグループに分類され、観測点ＴＰｂは、ＮＡＮＤグループに分類される。したがって、上記の（ｂ）の条件が満たされる。そのため、観測点ＴＰａ，ＴＰｂは、図１３のパターン２に示されているように、ＥＯＲ回路５７で共用されることになる。
【００９０】
パターン３において、観測点ＴＰａでは、０可制御性より１可制御性が大きく、観測点ＴＰｂでは、０可制御性が１可制御性より大きく、観測点ＴＰｃでは、０可制御性と１可制御性が等しい。そのため、図６に示したように、観測点ＴＰａは、ＮＡＮＤグループに分類され、観測点ＴＰｂは、ＮＯＲグループに分類され、観測点ＴＰｃは、ＥＯＲグループに分類される。したがって、上記の（ｂ）の条件が満たされる。そのため、観測点ＴＰａ，ＴＰｂ，ＴＰｃは、図１３のパターン３に示されているように、３入力のＥＯＲ回路５８で共用されることになる。
【００９１】
以上のように、複合ゲート、３入力以上のＮＡＮＤ回路またはＮＯＲ回路、２入力のＮＡＮＤ回路またはＮＯＲ回路、ＥＯＲ回路の優先順位で、観測点を共用する論理回路が選択される。そして、ＣＰＵ４１は、共用した観測点の数が、たとえば、ユーザにより指定される閾値（被試験回路において共用する観測点の数）より少ない場合、選択した論理回路の出力値が伝搬される信号線における０可制御性と１可制御性を算出する。さらに、ＣＰＵ４１は、観測点と同様に、選択した論理回路の出力値が伝搬される信号線上の共用ポイントが、図６に示したような選択条件にしたがって何れのグループに属するか判定する。
【００９２】
たとえば、図１のような半導体集積回路１を設計する場合、まず、観測点ＴＰ１，ＴＰ２を共用するＮＯＲ回路３が選択され、信号線ＴＡ５上に共用ポイントが設定され、共用ポイントのグループが決定される。図３に示したような複合ゲート３０が、セルライブラリになく、選択できない場合には、図１に示したように、観測点ＴＰ３，ＴＰ４を共用するＮＡＮＤ回路４が選択される。そして、ＮＡＮＤ回路４の出力値が伝搬される信号線ＴＡ６における共用ポイントの０可制御性と１可制御性が算出され、図６に示したような選択条件にしたがって、共用ポイントが何れのグループに属するか判定される。そして、両共用ポイントを共用する論理回路が、上記と同様な優先順位で判定され、選択される。
【００９３】
なお、上記ではＮＡＮＤ回路や、ＮＯＲ回路が選択されるようにしたが、ＮＡＮＤ回路やＮＯＲ回路の代わりに、ＡＮＤ回路やＯＲ回路が選択されるようにしても、ＥＯＲ回路を優先して選択するよりも回路面積を削減できる。ただし、図２に示したように、ＮＡＮＤ回路やＮＯＲ回路の方がＡＮＤ回路やＯＲ回路よりも面積が小さいため、ＮＡＮＤ回路やＮＯＲ回路が選択可能であれば、優先して、ＮＡＮＤ回路やＮＯＲ回路を選択することが望ましい。
【００９４】
また上記では、選択される論理回路の優先順位を、３入力以上の論理回路と、２入力の論理回路の２つの場合に分けたが、３入力以上の場合も、入力端子数が多い論理回路ほど優先して配置されるようにしてもよい。
【００９５】
ＮＡＮＤ回路（またはＡＮＤ回路）、ＮＯＲ回路（またはＯＲ回路）、ＥＯＲ回路（またはＥＮＯＲ回路）が選択される条件をまとめると、以下のようになる。
図１４は、各論理回路が選択される条件の一例を示す図である。
【００９６】
ＮＡＮＤ回路（またはＡＮＤ回路）の選択条件は、共用する観測点がＮＡＮＤグループ同士の場合である。ＮＯＲ回路（またはＯＲ回路）の選択条件は、共用する観測点がＮＯＲグループ同士の場合である。ＥＯＲ回路（またはＥＮＯＲ回路）の選択条件は、２つあり、共用する観測点がＥＯＲグループ同士の場合と、共用する観測点のグループが異なる場合である。
【００９７】
（ネットリストへの論理回路の挿入工程）
以上のような論理回路の選択工程が終了すると、ＣＰＵ４１は、選択した論理回路やＳＦＦなどの回路記述を、被試験回路が記述されたネットリストに挿入する。
【００９８】
これにより、図１や図３に示したような半導体集積回路１，１ａが設計される。
以上の工程により、複数の信号線上の観測点を入力端子に接続し、複数の信号線を伝搬する値の、論理積、論理和、否定論理積または否定論理和の何れかを演算し、複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を有した回路が生成される。論理積、論理和、否定論理積または否定論理和の何れかを演算する論理回路（ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路）は、図２に示したように、ＥＯＲ回路よりも面積が小さい。そのため、複数の観測点を、ＥＯＲ回路で共用する場合よりも、設計される半導体集積回路の回路面積を削減できる。
【００９９】
また、図３に示したような複合ゲート３０が選択できる場合は、優先して生成することで、回路面積を縮小できる。また、入力端子が多い論理回路を入力端子が少ない論理回路よりも優先して選択して生成することで、新たに、観測点を共有する論理回路を追加するよりも回路面積を削減できる。
【０１００】
また、観測点が設定される信号線の０可制御性と１可制御性に応じて、信号線に接続される論理回路の種類が決定されるので、故障検出時（試験時）に入力されるテストパターンの生成の複雑度を軽減できる。
【０１０１】
図５に示したような半導体集積回路の設計方法では、上記の処理の後、故障検出（ステップＳ１２）が行われる。
以下、図１に示した半導体集積回路１の故障検出の一例を説明する。
【０１０２】
（故障検出）
たとえば、信号線ＴＡ１に発生する０縮退故障を観測する場合の半導体集積回路１の動作は以下のようになる。
【０１０３】
図１５は、信号線ＴＡ１の０縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。
図１５では、動作モード、サイクル、クロック信号、信号線ＴＡ１〜ＴＡ６の値、ＥＯＲ回路５の出力、ＳＦＦ９に取り込まれる値の例が示されている。なお、点線で示されている信号値は、信号線ＴＡ１の０縮退故障が発生している際の信号値の例を示している。
【０１０４】
動作モードには、図１に示したようなＳＦＦ６〜９を含む複数のＳＦＦが直列に接続されたシフトレジスタをスキャンシフト動作させるモードと、通常の動作モード（図１５ではキャプチャと示している。）を有する。モード間の切り替えは、ＳＦＦ６〜９のスキャンモード端子ＳＭに入力される制御信号により行われる。
【０１０５】
スキャンシフト動作の開始時は、各信号線ＴＡ１〜ＴＡ６，ＥＯＲ回路５の出力、ＳＦＦ９の値は、Ｘ（不定値）となっている。図１５では、スキャンシフト動作中の信号の詳細は図示を省略している。
【０１０６】
スキャンシフト動作の最後のサイクルｎ−１では、たとえば、ＣＰＵ４１により信号線ＴＡ１が“１”と設定されるようなテストパターンがスキャンイン（シフトレジスタに入力）される（タイミングｔ１）。
【０１０７】
このとき、信号線ＴＡ１の故障を検出するため、ＮＯＲ回路３が信号線ＴＡ１の状態に応じた値を伝搬するように、ＮＯＲ回路３のサイドインプットが非制御値の“０”に設定される。つまり、信号線ＴＡ２が“０”に設定される。
【０１０８】
また、ＮＯＲ回路３から出力される信号線ＴＡ１の状態に応じた値を、ＥＯＲ回路５が伝搬するように、ＥＯＲ回路５のサイドインプットが“０”または“１”に設定される。ＥＯＲ回路５は、制御値がないため、サイドインプットが“０”でも“１”でも、ある入力端子に入力される信号に応じた値を出力できるからである。ただし、信号線ＴＡ６は、図１に示したように０可制御性が１可制御性よりも大きいため、図１５の例では、“０”に設定されるものとしている。また、信号線ＴＡ６を“０”にするため、信号線ＴＡ３，ＴＡ４が、ともに“１”に設定されている。
【０１０９】
信号線ＴＡ１が正常な場合、信号線ＴＡ１を伝搬する値である“１”と信号線ＴＡ２を伝搬する値である“０”の否定論理和がＮＯＲ回路３から出力され、信号線ＴＡ５の値は“０”である。そして、信号線ＴＡ５を伝搬する値である“０”と信号線ＴＡ６を伝搬する値である“０”の排他的論理和の演算結果である“０”がＥＯＲ回路５から出力され、キャプチャ動作時（サイクルｎ）でＳＦＦ９に取り込まれる値も“０”のままである。
【０１１０】
これに対し、信号線ＴＡ１に０縮退故障が発生している場合、ＮＯＲ回路３の２つの入力値が両方“０”になるため、出力値が“１”となり、信号線ＴＡ５の値は“１”となる。そして、ＥＯＲ回路５の２つの入力値が“１”と“０”になるため、出力値が“１”となり、キャプチャ動作時（サイクルｎ）のクロック信号の立ち上がりでＳＦＦ９には“１”が取り込まれる（タイミングｔ２）。その後、サイクルｎ＋１以降のスキャンシフト動作により、ＳＦＦ９に取り込まれた値が、たとえば、半導体集積回路１の図示しない外部端子から出力され、信号線ＴＡ１の０縮退故障が検出される。
【０１１１】
次に、図１の信号線ＴＡ３に発生する１縮退故障を観測する場合の半導体集積回路１の動作の一例を説明する。
図１６は、信号線ＴＡ３の１縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。
【０１１２】
図１６では、動作モード、サイクル、クロック信号、信号線ＴＡ１〜ＴＡ６の値、ＥＯＲ回路５の出力、ＳＦＦ９に取り込まれる値の例が示されている。なお、点線で示されている信号値は、信号線ＴＡ３の１縮退故障が発生している際の信号値の例を示している。
【０１１３】
スキャンシフト動作の開始時は、各信号線ＴＡ１〜ＴＡ６，ＥＯＲ回路５の出力、ＳＦＦ９の値は、Ｘとなっている。図１６でも、スキャンシフト動作中の信号の詳細は図示を省略している。
【０１１４】
スキャンシフト動作の最後のサイクルｎ−１では、たとえば、ＣＰＵ４１により信号線ＴＡ３が“０”と設定されるようなテストパターンがスキャンイン（シフトレジスタに入力）される（タイミングｔ１）。
【０１１５】
このとき、信号線ＴＡ３の故障を検出するため、ＮＡＮＤ回路４が信号線ＴＡ３の状態に応じた値を伝搬するように、ＮＡＮＤ回路４のサイドインプットが非制御値の“１”に設定される。つまり、信号線ＴＡ４が“１”に設定される。
【０１１６】
また、ＮＡＮＤ回路４から出力される信号線ＴＡ３の状態に応じた値を、ＥＯＲ回路５が伝搬するように、ＥＯＲ回路５のサイドインプットが“０”または“１”に設定される。信号線ＴＡ５は、図１に示したように１可制御性が０可制御性よりも大きいため、図１６の例では、“１”に設定されるものとしている。また、信号線ＴＡ５を“１”にするため、信号線ＴＡ１，ＴＡ２が、ともに“０”に設定されている。
【０１１７】
信号線ＴＡ３が正常な場合、信号線ＴＡ３を伝搬する値である“０”と信号線ＴＡ４を伝搬する値である“１”の否定論理積がＮＡＮＤ回路４から出力され、信号線ＴＡ６の値は“１”である。そして、信号線ＴＡ５を伝搬する値である“１”と信号線ＴＡ６を伝搬する値である“１”の排他的論理和の演算結果である“０”がＥＯＲ回路５から出力され、キャプチャ動作時（サイクルｎ）でＳＦＦ９に取り込まれる値が“０”となる（タイミングｔ２）。
【０１１８】
これに対し、信号線ＴＡ３に１縮退故障が発生している場合、ＮＡＮＤ回路４の２つの入力値が両方“１”になるため、出力値が“０”となり、信号線ＴＡ６の値は“０”となる。そして、ＥＯＲ回路５の２つの入力値が“１”と“０”になるため、出力値が“１”となり、キャプチャ動作時（サイクルｎ）のクロック信号の立ち上がりであるタイミングｔ２では、ＳＦＦ９に“１”が取り込まれる。その後、サイクルｎ＋１以降のスキャンシフト動作により、ＳＦＦ９に取り込まれた値が、たとえば、半導体集積回路１の図示しない外部端子から出力され、信号線ＴＡ３の１縮退故障が検出される。
【０１１９】
以上のような、故障検出によって、被試験回路２における信号線ＴＡ１〜ＴＡ４の各種故障を検出することができる。
以上、実施の形態に基づき、本発明の半導体集積回路及び半導体集積回路の設計方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【０１２０】
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１） 被試験回路と、
前記被試験回路の観測対象の複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路と、
を有することを特徴とする半導体集積回路。
【０１２１】
（付記２） 前記論理回路は、前記複数の信号線の１可制御性が０可制御性よりも大きい場合、論理積回路または否定論理積回路であり、前記複数の信号線の１可制御性が０可制御性よりも小さい場合、論理和回路または否定論理和回路であることを特徴とする付記１に記載の半導体集積回路。
【０１２２】
（付記３） 前記論理回路の出力値を伝搬する第１の信号線と、前記論理回路の入力端子に接続されていない、観測対象の第２の信号線とを複数の入力端子に接続し、前記第１の信号線または前記第２の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を有することを特徴とする付記１または２に記載の半導体集積回路。
【０１２３】
（付記４） コンピュータによって実行される半導体集積回路の設計方法において、
記憶部に記憶された被試験回路データから、観測対象の複数の信号線上の観測点を抽出し、
前記複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する、
ことを特徴とする半導体集積回路の設計方法。
【０１２４】
（付記５） 前記複数の信号線の１可制御性が０可制御性よりも大きい場合、生成される前記論理回路は、論理積回路または否定論理積回路であり、前記複数の信号線の１可制御性が０可制御性よりも小さい場合、生成される前記論理回路は、論理和回路または否定論理和回路であることを特徴とする付記４に記載の半導体集積回路の設計方法。
【０１２５】
（付記６） 前記観測点を、前記観測点が設定される信号線の１可制御性と０可制御性の大小関係に応じてグループ分けすることを特徴とする付記４に記載の半導体集積回路の設計方法。
【０１２６】
（付記７） 前記信号線の１可制御性が０可制御性より大きいグループに分類された前記観測点同士を接続する前記論理回路として、論理積回路または否定論理積回路を生成し、前記信号線の１可制御性が０可制御性より小さいグループに分類された前記観測点同士を接続する前記論理回路として、論理和回路または否定論理和回路を生成することを特徴とする付記６に記載の半導体集積回路の設計方法。
【０１２７】
（付記８） 前記信号線の１可制御性が０可制御性と等しいグループに分類された前記観測点同士、または、異なるグループに分類された前記観測点同士を、排他的論理和回路または否定排他的論理和回路の入力端子に接続することを特徴とする付記６または７に記載の半導体集積回路の設計方法。
【０１２８】
（付記９） 前記論理回路の出力値を伝搬する第１の信号線と、前記論理回路の入力端子に接続されていない観測対象の第２の信号線と、を複数の入力端子に接続し、前記第１の信号線または前記第２の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を生成することを特徴とする付記４乃至８の何れか１つに記載の半導体集積回路の設計方法。
【０１２９】
（付記１０） 入力端子数が多い前記論理回路を、入力端子数が少ない前記論理回路よりも優先的に選択して生成することを特徴とする付記４乃至９の何れか１つに記載の半導体集積回路の設計方法。
【符号の説明】
【０１３０】
１ 半導体集積回路
２ 被試験回路
３ ＮＯＲ回路
４ ＮＡＮＤ回路
５ ＥＯＲ回路
６〜９ ＳＦＦ（スキャンフリップフロップ）
２１〜２５ 組合せ回路
ＴＡ１〜ＴＡ６ 信号線
ＴＰ１〜ＴＰ４ 観測点
【技術分野】
【０００１】
本発明は、半導体集積回路及び半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の試験時の故障検出率を向上させるために、ある信号線の信号値を観測したり、制御したりする仕組みを半導体集積回路に挿入するＴＰＩ（Test Point Insertion）と呼ばれる技術が知られている。
【０００３】
たとえば、ある組合せ回路の故障を検出する際、その組合せ回路が他の組合せ回路を介して、外部端子や、スキャンフリップフロップ（以下、単にＳＦＦと表す）に接続されていると、他の組合せ回路の影響で故障の検出率が下がる。そのため、ＴＰＩでは、故障を検出する組合せ回路と、他の組合せ回路との間の信号線上の観測点にＳＦＦまたは出力端子などを接続して信号値を観測可能にすることで、故障検出率を向上させる。なお、ＳＦＦまたは出力端子を含めた信号値を観測する仕組みを観測点という場合もある。
【０００４】
ただし、多くの信号線に観測点を設けると、半導体集積回路の回路面積が増大したり、端子数が増加したりする。
そのため、従来、複数の観測点を入力端子に接続した排他的論理和回路を用いて、各観測点の値を観測することで、回路面積及び端子数を削減することが行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１３５２２６号公報
【特許文献２】特開平５−２４９１９７号公報
【特許文献３】特開平３−２９６６７３号公報
【特許文献４】特開昭６３−１４０９６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、排他的論理和回路は面積が大きく、観測点が多くなると、半導体集積回路の回路面積が増加してしまうという問題があった。
【課題を解決するための手段】
【０００７】
発明の一観点によれば、被試験回路と、前記被試験回路の観測対象の複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路と、を備えた半導体集積回路が提供される。
【０００８】
また、発明の一観点によれば、以下に示すような、コンピュータによって実行される半導体集積回路の設計方法が提供される。
この半導体集積回路の設計方法は、記憶部に記憶された被試験回路データから、観測対象の複数の信号線上の観測点を抽出し、前記複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する。
【発明の効果】
【０００９】
開示の半導体集積回路及び半導体集積回路の設計方法によれば、回路面積を小さくできる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態の半導体集積回路の一例を示す図である。
【図２】論理回路の種類とその面積の一例を示す図である。
【図３】第２の実施の形態の半導体集積回路の一例を示す図である。
【図４】半導体集積回路の設計を行うコンピュータの一例を示す図である。
【図５】半導体集積回路の設計方法の一例を示すフローチャートである。
【図６】観測点の分類条件の一例を示す図である。
【図７】ＡＮＤ−ＮＯＲ型ゲートの複合ゲートで共用された観測点の一例を示す図である。
【図８】ＯＲ−ＮＡＮＤ型ゲートの複合ゲートで共用された複数の観測点の一例を示す図である。
【図９】４入力のＮＡＮＤ回路で共用された観測点の一例を示す図である。
【図１０】４入力のＮＯＲ回路で共用された観測点の一例を示す図である。
【図１１】２入力のＮＡＮＤ回路で共用された観測点の一例を示す図である。
【図１２】２入力のＮＯＲ回路で共用された観測点の一例を示す図である。
【図１３】ＥＯＲ回路で共用された複数の観測点の例を示す図である。
【図１４】各論理回路が選択される条件の一例を示す図である。
【図１５】信号線ＴＡ１の０縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。
【図１６】信号線ＴＡ３の１縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本実施の形態を、図面を参照しつつ説明する。
本実施の形態の半導体集積回路は、被試験回路の観測対象の複数の信号線上の観測点（本明細書中では、論理回路を接続する信号線上の部分（点）を意味するものとする）を複数の入力端子に接続した論理回路を有する。論理回路は、複数の信号線を伝搬する値の、論理積（ＡＮＤ）、論理和（ＯＲ）、否定論理積（ＮＡＮＤ）、または否定論理和（ＮＯＲ）の何れかを演算し、複数の信号線の何れかを伝搬する値に応じた出力値を出力するものである。
【００１２】
（第１の実施の形態）
図１は、第１の実施の形態の半導体集積回路の一例を示す図である。
半導体集積回路１は、被試験回路２と、上記の論理回路の例として、ＮＯＲ回路３とＮＡＮＤ回路４を有している。また、半導体集積回路１は、排他的論理和（ＥＯＲ）回路５、ＳＦＦ６，７，８，９を有している。
【００１３】
被試験回路２は、複数の組合せ回路２１，２２，２３，２４，２５を有している。
なお、図１において表記されている、信号線ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４，ＴＡ５，ＴＡ６の参照符号横の括弧内の数値は、その信号線の０可制御性と１可制御性を示している。括弧内の左側の数値が０可制御性の値であり、右側の数値が１可制御性の値である。可制御性についての詳細は後述する。
【００１４】
図１の半導体集積回路１の例では、信号線ＴＡ１〜ＴＡ４が被試験回路２における観測対象の信号線である。
ＮＯＲ回路３は、被試験回路２の観測対象の信号線ＴＡ１，ＴＡ２上の観測点ＴＰ１，ＴＰ２を入力端子に接続し、信号線ＴＡ１，ＴＡ２を伝搬する値の否定論理和を演算し、信号線ＴＡ１，ＴＡ２の何れかを伝搬する値に応じた出力値を出力する。ＮＯＲ回路３は、一方の入力端子に入力される値が“０”のとき、他方の入力端子に入力される値を反転した値を出力する。そのため、たとえば、信号線ＴＡ２の値が“０”のとき、ＮＯＲ回路３は、信号線ＴＡ１を伝搬する値に応じた出力値を出力することになる。また、信号線ＴＡ１の値が“０”のとき、ＮＯＲ回路３は、信号線ＴＡ２を伝搬する値に応じた出力値を出力することになる。
【００１５】
ＮＡＮＤ回路４は、被試験回路２の観測対象の信号線ＴＡ３，ＴＡ４上の観測点ＴＰ３，ＴＰ４を入力端子に接続し、信号線ＴＡ３，ＴＡ４を伝搬する値の否定論理積を演算し、信号線ＴＡ３，ＴＡ４の何れかを伝搬する値に応じた出力値を出力する。ＮＡＮＤ回路４は、一方の入力端子に入力される値が“１”のとき、他方の入力端子に入力される値を反転した値を出力する。そのため、たとえば、信号線ＴＡ４の値が“１”のとき、ＮＡＮＤ回路４は、信号線ＴＡ３を伝搬する値に応じた出力値を出力することになる。また、信号線ＴＡ３の値が“１”のとき、ＮＡＮＤ回路４は、信号線ＴＡ４を伝搬する値に応じた出力値を出力することになる。
【００１６】
ＥＯＲ回路５は、ＮＯＲ回路３とＮＡＮＤ回路４の出力値を信号線ＴＡ５，ＴＡ６を介して入力して、何れかの出力値に応じた値を出力する。たとえば、試験時において、半導体集積回路１に入力されるテストパターンによって、ＮＡＮＤ回路４の出力値が“０”に固定されている場合、ＥＯＲ回路５からは、ＮＯＲ回路３の出力値が出力される。ＮＡＮＤ回路４の出力値が“１”に固定されている場合、ＥＯＲ回路５からは、ＮＯＲ回路３の出力値を反転した値が出力される。
【００１７】
ＳＦＦ６，７，８，９は、データ端子Ｄ、スキャンイン端子ＳＩＮ、スキャンモード端子ＳＭ、クロック端子ＣＫ、出力端子Ｑを有している。データ端子Ｄ以外の各端子の接続関係などは図示を省略しているが、ＳＦＦ６〜９は、複数のＳＦＦが直列に接続されたシフトレジスタとして機能するスキャンチェーンの一部となっている。そのため、ＳＦＦ６〜９に取り込まれた（キャプチャされた）値は、外部から観測可能となっている。
【００１８】
ＳＦＦ６〜８は、それぞれ、組合せ回路２３〜２５の出力値を取り込み、ＳＦＦ９は、ＥＯＲ回路５の出力値を取り込む。
半導体集積回路１の動作を以下に説明する。
【００１９】
信号線ＴＡ１に発生する故障（０縮退故障など）を検出する場合、たとえば、信号線ＴＡ２，ＴＡ６の値が“０”になるようなテストパターンが半導体集積回路１に入力される。これにより、信号線ＴＡ１を伝搬する値に応じた出力値が、ＮＯＲ回路３、ＥＯＲ回路５を介してＳＦＦ９に取り込まれ、信号線ＴＡ１に発生する故障が検出可能になる。
【００２０】
信号線ＴＡ２に発生する故障を検出する場合、たとえば、信号線ＴＡ１，ＴＡ６の値が“０”になるようなテストパターンが半導体集積回路１に入力される。これにより、信号線ＴＡ２を伝搬する値に応じた出力値が、ＮＯＲ回路３、ＥＯＲ回路５を介してＳＦＦ９に取り込まれ、信号線ＴＡ２に発生する故障が検出可能になる。
【００２１】
信号線ＴＡ３に発生する故障を検出する場合、たとえば、信号線ＴＡ４，ＴＡ５の値が“１”になるようなテストパターンが半導体集積回路１に入力される。これにより、信号線ＴＡ３を伝搬する値に応じた出力値が、ＮＡＮＤ回路４、ＥＯＲ回路５を介してＳＦＦ９に取り込まれ、信号線ＴＡ３に発生する故障が検出可能になる。
【００２２】
信号線ＴＡ４に発生する故障を検出する場合、たとえば、信号線ＴＡ３，ＴＡ５の値が“１”になるようなテストパターンが半導体集積回路１に入力される。これにより、信号線ＴＡ４を伝搬する値に応じた出力値が、ＮＡＮＤ回路４、ＥＯＲ回路５を介してＳＦＦ９に取り込まれ、信号線ＴＡ４に発生する故障が検出可能になる。
【００２３】
以上のように、半導体集積回路１は、複数の信号線の値（複数の観測点の値）を、ＮＯＲ回路３、ＮＡＮＤ回路４を用いて検出するようにしたので、ＥＯＲ回路で複数の観測点の値を検出するよりも、回路面積を削減することができる。
【００２４】
図２は、論理回路の種類とその面積の一例を示す図である。
図２では、バッファ回路（ＢＵＦ）、２入力のＮＯＲ回路、２入力のＮＡＮＤ回路の面積を１．０としたときの、他の論理回路の面積の概略が示されている。インバータ回路（ＩＮＶ）は０．５、２入力のＯＲ回路と２入力のＡＮＤ回路は１．５、２入力のＥＯＲ回路は２．５、ＳＦＦでは８．０である。
【００２５】
たとえば、観測点ＴＰ１〜ＴＰ４にそれぞれＳＦＦを接続して故障を観測する回路とした場合には、その部分の回路の面積は図２の例によれば、ＳＦＦが４つ分なので、８×４＝３２となる。
【００２６】
また、図１のＮＯＲ回路３とＮＡＮＤ回路４の部分にも、ＥＯＲ回路を用いた場合には、観測点ＴＰ１〜ＴＰ４の信号をまとめて検出する回路の面積は、２．５×３＋８＝１５．５となる。
【００２７】
これに対し、図１の半導体集積回路１で、観測点ＴＰ１〜ＴＰ４の信号をまとめて検出する回路の面積は、１×２＋２．５＋８＝１２．５となり、回路面積を小さくできる。
なお、図１に示した半導体集積回路１において、ＮＯＲ回路３やＮＡＮＤ回路４の代わりに、ＯＲ回路やＡＮＤ回路を用いてもよい。また、ＥＯＲ回路５の代わりに、ＮＯＲ回路、ＮＡＮＤ回路、ＯＲ回路またはＡＮＤ回路を用いて、より回路面積が削減されるようにしてもよい。
【００２８】
ところで、観測対象の複数の信号線に接続される論理回路は、信号線の０可制御性と１可制御性に応じて種類が決定されている。
０可制御性と１可制御性とは、信号線の値を“０”または“１”に制御できる可能性の大きさ、言い換えると、信号線の値を“０”または“１”に制御するときの容易さを示している。
【００２９】
図１の例では、組合せ回路２１から出力される値が伝搬する信号線ＴＡ１，ＴＡ２の０可制御性と１可制御性は（３／４，１／４）となっている。また、組合せ回路２２から出力される値が伝搬する信号線ＴＡ３，ＴＡ４の０可制御性と１可制御性は（１／４，３／４）となっている。つまり、信号線ＴＡ１，ＴＡ２は、“０”に制御しやすく、信号線ＴＡ３，ＴＡ４は、“１”に制御しやすい。
【００３０】
前述のように、ＮＯＲ回路３は、一方の入力端子に“０”を入力することで、他の入力端子に入力された値に応じた出力値を出力する。“０”はＮＯＲ回路３にとっての非制御値と呼ばれる。また、“１”はＮＯＲ回路３にとっての制御値と呼ばれる。ＮＡＮＤ回路４は、一方の入力端子に“１”を入力することで、他の入力端子に入力された値に応じた出力値を出力する。“１”はＮＡＮＤ回路４にとっての非制御値と呼ばれる。また、“０”はＮＡＮＤ回路４にとっての制御値と呼ばれる。
【００３１】
なお、ある論理回路の１つの入力端子の信号変化を出力へ伝搬するときの他の入力端子は、サイドインプットと呼ばれる。
図１の半導体集積回路１では、試験時に上記のような非制御値をサイドインプットに設定しやすくするため、“０”に制御しやすい信号線ＴＡ１，ＴＡ２上の観測点ＴＰ１，ＴＰ２にＮＯＲ回路３が接続されている。また、“１”に制御しやすい信号線ＴＡ３，ＴＡ４上の観測点ＴＰ３，ＴＰ４にＮＡＮＤ回路４が接続されている。
【００３２】
そして、試験時において、故障を検出する信号線ＴＡ１〜ＴＡ４に応じて、信号線ＴＡ１，ＴＡ２の何れかを伝搬する値を“１”、または信号線ＴＡ３，ＴＡ４の何れかを伝搬する値を“０”にするようなテストパターンが、半導体集積回路１に入力される。
【００３３】
前述のように、信号線ＴＡ１，ＴＡ２は、“０”に制御しやすく、信号線ＴＡ３，ＴＡ４は、“１”に制御しやすい。そのため、信号線ＴＡ１，ＴＡ２の何れかを伝搬する値を“１”、または信号線ＴＡ３，ＴＡ４の何れかを伝搬する値を“０”にするようなテストパターンの生成は容易となる。
【００３４】
なお、信号線ＴＡ５，ＴＡ６については、０可制御性と１可制御性の大小関係が異なっている。すなわち、信号線ＴＡ５の０可制御性と１可制御性は（７／１６，９／１６）と、１可制御性が０可制御性より大きいのに対し、信号線ＴＡ６では（９／１６，７／１６）と、１可制御性が０可制御性より小さい。このような信号線ＴＡ５，ＴＡ６については、たとえば、図１のようにＥＯＲ回路５（またはＥＮＯＲ回路）が接続される。ＥＯＲ回路５は、ＮＯＲ回路３やＮＡＮＤ回路４のように、前述のような制御値、非制御値がないため、サイドインプットに入力される値を“０”または“１”に固定すれば、ある入力端子に入力される値に応じた出力値が出力される。
【００３５】
このように、信号線ＴＡ１〜ＴＡ６の０可制御性と１可制御性に応じて、信号線ＴＡ１〜ＴＡ６に接続される論理回路の種類が決定されているので、試験時に入力されるテストパターンの生成の複雑度を軽減できる。
【００３６】
（第２の実施の形態）
図３は、第２の実施の形態の半導体集積回路の一例を示す図である。
第１の実施の形態の半導体集積回路１と同一の要素については、同一符号を付し、説明を省略する。
【００３７】
第２の実施の形態の半導体集積回路１ａは、ＮＯＲ回路３の出力値を伝搬する信号線ＴＡ５を入力端子に接続するとともに、信号線ＴＡ３，ＴＡ４上の観測点ＴＰ３，ＴＰ４を入力端子に接続した３入力のＮＡＮＤ回路３１を有している。ＮＡＮＤ回路３１から出力される出力値は、ＳＦＦ９に取り込まれる。
【００３８】
また、図３では、ＮＯＲ回路３とＮＡＮＤ回路３１が、１つのセルである複合ゲート３０に含まれていることが示されている。
前述のように、ＮＡＮＤ回路３１は“１”を非制御値とするため、試験時において、信号線ＴＡ１または信号線ＴＡ２の故障を検出する際には、信号線ＴＡ３，ＴＡ４を伝搬する値が“１”となるようなテストパターンが入力される。信号線ＴＡ３の故障を検出する際には、信号線ＴＡ４，ＴＡ５を伝搬する値が“１”となるようなテストパターンが入力される。また、信号線ＴＡ４の故障を検出する際には、信号線ＴＡ３，ＴＡ５を伝搬する値が“１”となるようなテストパターンが入力される。
【００３９】
信号線ＴＡ３〜ＴＡ５は、何れも、１可制御性が０可制御性よりも大きいため、信号線ＴＡ３〜ＴＡ５の値、ＮＡＮＤ回路３１の非制御値である“１”とするテストパターンを生成することは容易である。
【００４０】
このように、半導体集積回路１ａでは、ＮＯＲ回路３の出力値が伝搬する信号線ＴＡ５と、信号線ＴＡ３，ＴＡ４上の観測点ＴＰ３，ＴＰ４を入力端子に接続するＮＡＮＤ回路３１を設け、信号線ＴＡ３〜ＴＡ５の何れかを伝搬する値を出力するようにしている。これにより、さらに回路面積を小さくすることが可能になる。
【００４１】
たとえば、各論理回路の面積が図２に示したような関係をもつ場合、半導体集積回路１ａにおいて、観測点ＴＰ１〜ＴＰ４の信号をまとめて検出する回路の面積は、３入力のＮＡＮＤ回路３１の面積を１．５とすると、１＋１．５＋８＝１０．５となる。第１の実施の形態の半導体集積回路１では、１２．５であったため、それよりも回路面積をさらに縮小できる。
【００４２】
なお、図３の例では、信号線ＴＡ３〜ＴＡ５において、何れも、１可制御性が０可制御性よりも大きいためＮＡＮＤ回路３１を適用しているが、これに限定されない。信号線ＴＡ３〜ＴＡ５において、何れも、１可制御性が０可制御性よりも小さい場合には、ＯＲ回路やＮＯＲ回路を用いることが、テストパターン生成の容易化のためには望ましい。
【００４３】
また、信号線ＴＡ３〜ＴＡ５において、０可制御性と１可制御性の大小関係が異なるような場合には、ＮＡＮＤ回路３１の代わりにＥＯＲ回路を用いてもよい。
以下、上記のような半導体集積回路１，１ａを設計する設計方法を説明する。
【００４４】
（半導体集積回路の設計方法）
半導体集積回路の設計は、たとえば、以下に示すようなコンピュータで行われる。
図４は、半導体集積回路の設計を行うコンピュータの一例を示す図である。
【００４５】
コンピュータ４０は、ＣＰＵ（Central Processing Unit）４１によって装置全体が制御されている。ＣＰＵ４１には、バス４８を介してＲＡＭ（Random Access Memory）４２と複数の周辺機器が接続されている。
【００４６】
ＲＡＭ４２は、コンピュータ４０の主記憶装置として使用される。ＲＡＭ４２には、ＣＰＵ４１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ４２には、ＣＰＵ４１による処理に用いる各種データが格納される。
【００４７】
バス４８に接続されている周辺機器としては、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）４３、グラフィック処理装置４４、入力インタフェース４５、光学ドライブ装置４６、及び通信インタフェース４７がある。
【００４８】
ＨＤＤ４３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ４３は、コンピュータ４０の二次記憶装置として使用される。ＨＤＤ４３には、ＯＳのプログラム、アプリケーションプログラム、及び、ネットリストなどの被試験回路データなど、各種データが格納される。なお、二次記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。
【００４９】
グラフィック処理装置４４には、モニタ４４ａが接続されている。グラフィック処理装置４４は、ＣＰＵ４１からの命令にしたがって、画像をモニタ４４ａの画面に表示させる。モニタ４４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。
【００５０】
入力インタフェース４５には、キーボード４５ａとマウス４５ｂとが接続されている。入力インタフェース４５は、キーボード４５ａやマウス４５ｂから送られてくる信号をＣＰＵ４１に送信する。なお、マウス４５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。
【００５１】
光学ドライブ装置４６は、レーザ光などを利用して、光ディスク４６ａに記録されたデータの読み取りを行う。光ディスク４６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク４６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。
【００５２】
通信インタフェース４７は、ネットワーク４７ａに接続されている。通信インタフェース４７は、ネットワーク４７ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。
【００５３】
図５は、半導体集積回路の設計方法の一例を示すフローチャートである。
ステップＳ１０：たとえば、入力インタフェース４５を介してユーザにより、被試験回路における観測対象の複数の信号線上の観測点の位置などが指示される。これによりＣＰＵ４１は、たとえば、ＨＤＤ４３などに格納されたネットリスト（被試験回路データ）から、観測対象の複数の信号線上の観測点を抽出する。
【００５４】
ステップＳ１１：ＣＰＵ４１は、抽出された観測点を複数の入力端子に接続し、複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する。これにより、複数の観測点を共有する論理回路が生成される。なお、ＣＰＵ４１は、後述する条件の場合には、排他的論理和または否定排他的論理和を演算する論理回路を生成するようにしてもよい。
【００５５】
ステップＳ１１の処理は、可制御性（１可制御性と０可制御性）の算出工程（ステップＳ１１１）、観測点の分類工程（ステップＳ１１２）、論理回路の選択工程（ステップＳ１１３）、ネットリストへの論理回路の挿入工程（ステップＳ１１４）を有している。以下各工程の詳細を説明する。
【００５６】
（可制御性の算出工程）
０可制御性と１可制御性は以下のように求められる。
なお、以下の例では、各信号線において、０可制御性を示す値と１可制御性を示す値の和は１であるとする。
【００５７】
たとえば、ＡＮＤ回路の出力値が伝搬される信号線の１可制御性は、そのＡＮＤ回路の各入力値が伝搬される信号線の１可制御性を示す値の積で求められる。また、０可制御性は、１から１可制御性を示す値を引き算した値となる。そのため、たとえば、２入力ＡＮＤ回路において、入力側の２つの信号線の０可制御性と１可制御性が（１／２，１／２）のとき、出力側の信号線の０可制御性と１可制御性は、（３／４，１／４）となる。
【００５８】
また、ＯＲ回路の出力値が伝搬される信号線の０可制御性は、そのＯＲ回路の各入力値が伝搬される信号線の０可制御性を示す値の積で求められる。また、１可制御性は、１から０可制御性を示す値を引き算した値となる。そのため、たとえば、２入力ＯＲ回路において、入力側の２つの信号線の０可制御性と１可制御性が（１／２，１／２）のとき、出力側の信号線の０可制御性と１可制御性は、（１／４，３／４）となる。
【００５９】
たとえば、図１に示したような半導体集積回路１を設計する際、ＣＰＵ４１は、被試験回路２の組合せ回路２１，２２に含まれる論理回路の種類に応じて上記のような計算を行い、信号線ＴＡ１〜ＴＡ４の０可制御性と１可制御性を算出する。
【００６０】
（観測点分類工程）
ＣＰＵ４１は、抽出された複数の観測点を、どの論理回路を用いて共用するか決定するために、ステップＳ１１１で求めた可制御性に応じて、各観測点を分類する。
【００６１】
図６は、観測点の分類条件の一例を示す図である。
観測点は、０可制御性と１可制御性の大小を選択条件として、たとえば、図６に示すようなグループ名の３つのグループに分類される。１可制御性が０可制御性より大きい観測点は、ＮＡＮＤグループに分類される。１可制御性が０可制御性より小さい観測点は、ＮＯＲグループに分類される。１可制御性が０可制御性と等しい観測点は、ＥＯＲグループに分類される。
【００６２】
なお、１可制御性が０可制御性と等しい観測点が、ＮＡＮＤグループまたは、ＮＯＲグループに分類されるようにして、ＥＯＲグループをなくしてもよい。
（論理回路の選択工程）
ＣＰＵ４１は、複数の観測点を共用する論理回路（複数の観測点を入力端子に接続し、１つの出力端子から観測結果を出力する回路）として、たとえば、以下の優先順序で、選択が可能か判断する。（１）複合ゲート、（２）３入力以上のＮＡＮＤ回路またはＮＯＲ回路、（３）２入力のＮＡＮＤ回路またはＮＯＲ回路、（４）ＥＯＲ回路（またはＥＮＯＲ回路）。
【００６３】
なお、ＮＡＮＤ回路やＮＯＲ回路の代わりに、ＡＮＤ回路やＯＲ回路が選択されるようにしてもよいが、図２に示したようにＮＡＮＤ回路やＮＯＲ回路の方が、ＡＮＤ回路やＯＲ回路よりも面積が小さい。そのため以下では、複合ゲートが選択される場合を除き、ＡＮＤ回路またはＯＲ回路ではなく、ＮＡＮＤ回路またはＮＯＲ回路が、観測点を共用する論理回路として選択される場合の例について説明する。
【００６４】
複合ゲートの選択条件は、たとえば、ＨＤＤ４３に格納されているセルライブラリに存在する複合ゲートの種類に応じて、たとえば、以下のようになる。
（ＡＮＤ−ＮＯＲ型ゲートの場合）
（ａ）ＮＡＮＤグループに属する観測点が少なくとも２つ存在する。
【００６５】
（ｂ）ＮＡＮＤグループに属する観測点同士を、ＡＮＤ回路で共用すると仮定した場合、ＡＮＤ回路の出力値が伝搬される信号線上に設定するポイント（以下共用ポイントという）がＮＯＲグループに分類される。なお、ＣＰＵ４１は、この条件を満たすか判定するため、共用ポイントにおける可制御性の算出を行い、図６に示した選択条件のもと、共用ポイントが分類されるグループを決定する。
【００６６】
（ｃ）ＮＯＲグループに属する観測点が少なくとも１つ存在する。
上記３つの条件がすべて満たされる場合、ＣＰＵ４１は、複数の観測点を共用する論理回路として、ＡＮＤ−ＮＯＲ型ゲートの複合ゲートを選択する。
【００６７】
図７は、ＡＮＤ−ＮＯＲ型ゲートの複合ゲートで共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂ，ＴＰｃでは、０可制御性より１可制御性が大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂ，ＴＰｃは、ＮＡＮＤグループに属する。したがって、上記の（ａ）の条件を満たす。
【００６８】
図７に示されているように、観測点ＴＰａ，ＴＰｂ，ＴＰｃをＡＮＤ回路５０ａで共用した場合の共用ポイントＣＰ１における０可制御性は、１可制御性よりも大きい。そのため、共用ポイントＣＰ１は、図６に示したように、ＮＯＲグループに属し、上記の（ｂ）の条件を満たす。
【００６９】
また、図７に示されているように、観測点ＴＰｄでは、０可制御性が１可制御性よりも大きいため、図６に示したように、観測点ＴＰｄは、ＮＯＲグループに属する。したがって、上記の（ｃ）の条件を満たす。
【００７０】
これにより、共用ポイントＣＰ１と、観測点ＴＰｄがＮＯＲ回路５０ｂで共用される。つまり、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、図７に示されているようなＡＮＤ−ＮＯＲ型ゲート５０で共用されることになる。
【００７１】
（ＯＲ−ＮＡＮＤ型ゲートの場合）
ＯＲ−ＮＡＮＤ型ゲートの選択条件は、たとえば、以下のようになる。
（ａ）ＮＯＲグループに属する観測点が少なくとも２つ存在する。
【００７２】
（ｂ）ＮＯＲグループに属する観測点を、ＯＲ回路で共用すると仮定した場合、ＯＲ回路の出力値が伝搬される信号線上の共用ポイントがＮＡＮＤグループに分類される。
（ｃ）ＮＡＮＤグループに属する観測点が少なくとも１つ存在する。
【００７３】
上記３つの条件がすべて満たされる場合、ＣＰＵ４１は、複数の観測点を共用する論理回路として、ＯＲ−ＮＡＮＤ型ゲートの複合ゲートを選択する。
図８は、ＯＲ−ＮＡＮＤ型ゲートの複合ゲートで共用された複数の観測点の一例を示す図である。
【００７４】
観測点ＴＰａ，ＴＰｂ，ＴＰｃでは、０可制御性が１可制御性より大きいため、観測点ＴＰａ，ＴＰｂ，ＴＰｃは、図６に示したように、ＮＯＲグループに属する。したがって、上記の（ａ）の条件を満たす。
【００７５】
図８に示されているように、観測点ＴＰａ，ＴＰｂ，ＴＰｃをＯＲ回路５１ａで共用した場合の共用ポイントＣＰ２における０可制御性は１可制御性よりも小さい。そのため、共用ポイントＣＰ２は、図６に示したように、ＮＡＮＤグループに属し、上記の（ｂ）の条件を満たす。
【００７６】
また、図８に示されているように、観測点ＴＰｄでは、０可制御性が１可制御性よりも小さいため、図６に示したように、観測点ＴＰｄは、ＮＡＮＤグループに属する。したがって、上記の（ｃ）の条件を満たす。
【００７７】
これにより、共用ポイントＣＰ２と、観測点ＴＰｄがＮＡＮＤ回路５１ｂで共用される。つまり、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、図８に示されているような、ＯＲ−ＮＡＮＤ型ゲート５１で共用されることになる。
【００７８】
３入力以上のＮＡＮＤ回路またはＮＯＲ回路、２入力のＮＡＮＤ回路またはＮＯＲ回路、及びＥＯＲ回路（またはＥＮＯＲ回路）の選択条件は、以下のような条件となる。
（３入力以上のＮＡＮＤ回路の選択条件）
３入力以上のＮＡＮＤ回路の選択条件は、共用するすべての観測点がすべてＮＡＮＤグループに分類されていること、である。
【００７９】
図９は、４入力のＮＡＮＤ回路で共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄでは、０可制御性より１可制御性が大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、ＮＡＮＤグループに属する。したがって、上記の条件を満たす。そのため、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、図９に示されているような、４入力のＮＡＮＤ回路５２で共用されることになる。
【００８０】
（３入力以上のＮＯＲ回路の選択条件）
３入力以上のＮＯＲ回路の選択条件は、共用するすべての観測点がすべてＮＯＲグループに分類されていること、である。
【００８１】
図１０は、４入力のＮＯＲ回路で共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄでは、０可制御性が１可制御性より大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、ＮＯＲグループに属する。したがって、上記の条件を満たす。そのため、観測点ＴＰａ，ＴＰｂ，ＴＰｃ，ＴＰｄは、図１０に示されているような、４入力のＮＯＲ回路５３で共用されることになる。
【００８２】
（２入力のＮＡＮＤ回路の選択条件）
２入力のＮＡＮＤ回路の選択条件は、共用する２つの観測点がＮＡＮＤグループに分類されていること、である。
【００８３】
図１１は、２入力のＮＡＮＤ回路で共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂでは、０可制御性より１可制御性が大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂは、ＮＡＮＤグループに属する。したがって、上記の条件を満たす。そのため、観測点ＴＰａ，ＴＰｂは、図１１に示されているような、２入力のＮＡＮＤ回路５４で共用されることになる。
【００８４】
（２入力のＮＯＲ回路の選択条件）
２入力のＮＯＲ回路の選択条件は、共用する２つの観測点がＮＯＲグループに分類されていること、である。
【００８５】
図１２は、２入力のＮＯＲ回路で共用された観測点の一例を示す図である。
観測点ＴＰａ，ＴＰｂでは、０可制御性が１可制御性より大きいため、図６に示したように、観測点ＴＰａ，ＴＰｂは、ＮＯＲグループに属する。したがって、上記の条件を満たす。そのため、観測点ＴＰａ，ＴＰｂは、図１２に示されているような、２入力のＮＯＲ回路５５で共用されることになる。
【００８６】
（ＥＯＲ回路またはＥＮＯＲ回路の選択条件）
ＥＯＲ回路またはＥＮＯＲ回路の選択条件として、以下の２つがある。
（ａ）共用する複数の観測点がＥＯＲグループに分類されている。
【００８７】
（ｂ）共用する複数の観測点が異なるグループに分類されている。
たとえば、上記２つの条件のうち、１つでも満たされる場合には、ＣＰＵ４１は、複数の観測点を共用する論理回路として、ＥＯＲ回路またはＥＮＯＲ回路を選択する。
【００８８】
図１３は、ＥＯＲ回路で共用された複数の観測点の例を示す図である。図１３では、３つのパターンが示されている。
パターン１において、観測点ＴＰａ，ＴＰｂでは、０可制御性が１可制御性と等しいため、図６に示したように、観測点ＴＰａ，ＴＰｂは、ＥＯＲグループに属する。したがって、上記の（ａ）の条件が満たされる。そのため、観測点ＴＰａ，ＴＰｂは、図１３のパターン１に示されているように、ＥＯＲ回路５６で共用されることになる。
【００８９】
パターン２において、観測点ＴＰａでは、０可制御性が１可制御性より大きく、観測点ＴＰｂでは、０可制御性より１可制御性が大きい。そのため、図６に示したように、観測点ＴＰａは、ＮＯＲグループに分類され、観測点ＴＰｂは、ＮＡＮＤグループに分類される。したがって、上記の（ｂ）の条件が満たされる。そのため、観測点ＴＰａ，ＴＰｂは、図１３のパターン２に示されているように、ＥＯＲ回路５７で共用されることになる。
【００９０】
パターン３において、観測点ＴＰａでは、０可制御性より１可制御性が大きく、観測点ＴＰｂでは、０可制御性が１可制御性より大きく、観測点ＴＰｃでは、０可制御性と１可制御性が等しい。そのため、図６に示したように、観測点ＴＰａは、ＮＡＮＤグループに分類され、観測点ＴＰｂは、ＮＯＲグループに分類され、観測点ＴＰｃは、ＥＯＲグループに分類される。したがって、上記の（ｂ）の条件が満たされる。そのため、観測点ＴＰａ，ＴＰｂ，ＴＰｃは、図１３のパターン３に示されているように、３入力のＥＯＲ回路５８で共用されることになる。
【００９１】
以上のように、複合ゲート、３入力以上のＮＡＮＤ回路またはＮＯＲ回路、２入力のＮＡＮＤ回路またはＮＯＲ回路、ＥＯＲ回路の優先順位で、観測点を共用する論理回路が選択される。そして、ＣＰＵ４１は、共用した観測点の数が、たとえば、ユーザにより指定される閾値（被試験回路において共用する観測点の数）より少ない場合、選択した論理回路の出力値が伝搬される信号線における０可制御性と１可制御性を算出する。さらに、ＣＰＵ４１は、観測点と同様に、選択した論理回路の出力値が伝搬される信号線上の共用ポイントが、図６に示したような選択条件にしたがって何れのグループに属するか判定する。
【００９２】
たとえば、図１のような半導体集積回路１を設計する場合、まず、観測点ＴＰ１，ＴＰ２を共用するＮＯＲ回路３が選択され、信号線ＴＡ５上に共用ポイントが設定され、共用ポイントのグループが決定される。図３に示したような複合ゲート３０が、セルライブラリになく、選択できない場合には、図１に示したように、観測点ＴＰ３，ＴＰ４を共用するＮＡＮＤ回路４が選択される。そして、ＮＡＮＤ回路４の出力値が伝搬される信号線ＴＡ６における共用ポイントの０可制御性と１可制御性が算出され、図６に示したような選択条件にしたがって、共用ポイントが何れのグループに属するか判定される。そして、両共用ポイントを共用する論理回路が、上記と同様な優先順位で判定され、選択される。
【００９３】
なお、上記ではＮＡＮＤ回路や、ＮＯＲ回路が選択されるようにしたが、ＮＡＮＤ回路やＮＯＲ回路の代わりに、ＡＮＤ回路やＯＲ回路が選択されるようにしても、ＥＯＲ回路を優先して選択するよりも回路面積を削減できる。ただし、図２に示したように、ＮＡＮＤ回路やＮＯＲ回路の方がＡＮＤ回路やＯＲ回路よりも面積が小さいため、ＮＡＮＤ回路やＮＯＲ回路が選択可能であれば、優先して、ＮＡＮＤ回路やＮＯＲ回路を選択することが望ましい。
【００９４】
また上記では、選択される論理回路の優先順位を、３入力以上の論理回路と、２入力の論理回路の２つの場合に分けたが、３入力以上の場合も、入力端子数が多い論理回路ほど優先して配置されるようにしてもよい。
【００９５】
ＮＡＮＤ回路（またはＡＮＤ回路）、ＮＯＲ回路（またはＯＲ回路）、ＥＯＲ回路（またはＥＮＯＲ回路）が選択される条件をまとめると、以下のようになる。
図１４は、各論理回路が選択される条件の一例を示す図である。
【００９６】
ＮＡＮＤ回路（またはＡＮＤ回路）の選択条件は、共用する観測点がＮＡＮＤグループ同士の場合である。ＮＯＲ回路（またはＯＲ回路）の選択条件は、共用する観測点がＮＯＲグループ同士の場合である。ＥＯＲ回路（またはＥＮＯＲ回路）の選択条件は、２つあり、共用する観測点がＥＯＲグループ同士の場合と、共用する観測点のグループが異なる場合である。
【００９７】
（ネットリストへの論理回路の挿入工程）
以上のような論理回路の選択工程が終了すると、ＣＰＵ４１は、選択した論理回路やＳＦＦなどの回路記述を、被試験回路が記述されたネットリストに挿入する。
【００９８】
これにより、図１や図３に示したような半導体集積回路１，１ａが設計される。
以上の工程により、複数の信号線上の観測点を入力端子に接続し、複数の信号線を伝搬する値の、論理積、論理和、否定論理積または否定論理和の何れかを演算し、複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を有した回路が生成される。論理積、論理和、否定論理積または否定論理和の何れかを演算する論理回路（ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路）は、図２に示したように、ＥＯＲ回路よりも面積が小さい。そのため、複数の観測点を、ＥＯＲ回路で共用する場合よりも、設計される半導体集積回路の回路面積を削減できる。
【００９９】
また、図３に示したような複合ゲート３０が選択できる場合は、優先して生成することで、回路面積を縮小できる。また、入力端子が多い論理回路を入力端子が少ない論理回路よりも優先して選択して生成することで、新たに、観測点を共有する論理回路を追加するよりも回路面積を削減できる。
【０１００】
また、観測点が設定される信号線の０可制御性と１可制御性に応じて、信号線に接続される論理回路の種類が決定されるので、故障検出時（試験時）に入力されるテストパターンの生成の複雑度を軽減できる。
【０１０１】
図５に示したような半導体集積回路の設計方法では、上記の処理の後、故障検出（ステップＳ１２）が行われる。
以下、図１に示した半導体集積回路１の故障検出の一例を説明する。
【０１０２】
（故障検出）
たとえば、信号線ＴＡ１に発生する０縮退故障を観測する場合の半導体集積回路１の動作は以下のようになる。
【０１０３】
図１５は、信号線ＴＡ１の０縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。
図１５では、動作モード、サイクル、クロック信号、信号線ＴＡ１〜ＴＡ６の値、ＥＯＲ回路５の出力、ＳＦＦ９に取り込まれる値の例が示されている。なお、点線で示されている信号値は、信号線ＴＡ１の０縮退故障が発生している際の信号値の例を示している。
【０１０４】
動作モードには、図１に示したようなＳＦＦ６〜９を含む複数のＳＦＦが直列に接続されたシフトレジスタをスキャンシフト動作させるモードと、通常の動作モード（図１５ではキャプチャと示している。）を有する。モード間の切り替えは、ＳＦＦ６〜９のスキャンモード端子ＳＭに入力される制御信号により行われる。
【０１０５】
スキャンシフト動作の開始時は、各信号線ＴＡ１〜ＴＡ６，ＥＯＲ回路５の出力、ＳＦＦ９の値は、Ｘ（不定値）となっている。図１５では、スキャンシフト動作中の信号の詳細は図示を省略している。
【０１０６】
スキャンシフト動作の最後のサイクルｎ−１では、たとえば、ＣＰＵ４１により信号線ＴＡ１が“１”と設定されるようなテストパターンがスキャンイン（シフトレジスタに入力）される（タイミングｔ１）。
【０１０７】
このとき、信号線ＴＡ１の故障を検出するため、ＮＯＲ回路３が信号線ＴＡ１の状態に応じた値を伝搬するように、ＮＯＲ回路３のサイドインプットが非制御値の“０”に設定される。つまり、信号線ＴＡ２が“０”に設定される。
【０１０８】
また、ＮＯＲ回路３から出力される信号線ＴＡ１の状態に応じた値を、ＥＯＲ回路５が伝搬するように、ＥＯＲ回路５のサイドインプットが“０”または“１”に設定される。ＥＯＲ回路５は、制御値がないため、サイドインプットが“０”でも“１”でも、ある入力端子に入力される信号に応じた値を出力できるからである。ただし、信号線ＴＡ６は、図１に示したように０可制御性が１可制御性よりも大きいため、図１５の例では、“０”に設定されるものとしている。また、信号線ＴＡ６を“０”にするため、信号線ＴＡ３，ＴＡ４が、ともに“１”に設定されている。
【０１０９】
信号線ＴＡ１が正常な場合、信号線ＴＡ１を伝搬する値である“１”と信号線ＴＡ２を伝搬する値である“０”の否定論理和がＮＯＲ回路３から出力され、信号線ＴＡ５の値は“０”である。そして、信号線ＴＡ５を伝搬する値である“０”と信号線ＴＡ６を伝搬する値である“０”の排他的論理和の演算結果である“０”がＥＯＲ回路５から出力され、キャプチャ動作時（サイクルｎ）でＳＦＦ９に取り込まれる値も“０”のままである。
【０１１０】
これに対し、信号線ＴＡ１に０縮退故障が発生している場合、ＮＯＲ回路３の２つの入力値が両方“０”になるため、出力値が“１”となり、信号線ＴＡ５の値は“１”となる。そして、ＥＯＲ回路５の２つの入力値が“１”と“０”になるため、出力値が“１”となり、キャプチャ動作時（サイクルｎ）のクロック信号の立ち上がりでＳＦＦ９には“１”が取り込まれる（タイミングｔ２）。その後、サイクルｎ＋１以降のスキャンシフト動作により、ＳＦＦ９に取り込まれた値が、たとえば、半導体集積回路１の図示しない外部端子から出力され、信号線ＴＡ１の０縮退故障が検出される。
【０１１１】
次に、図１の信号線ＴＡ３に発生する１縮退故障を観測する場合の半導体集積回路１の動作の一例を説明する。
図１６は、信号線ＴＡ３の１縮退故障の観測時の半導体集積回路の各部の信号の一例を示すタイミングチャートである。
【０１１２】
図１６では、動作モード、サイクル、クロック信号、信号線ＴＡ１〜ＴＡ６の値、ＥＯＲ回路５の出力、ＳＦＦ９に取り込まれる値の例が示されている。なお、点線で示されている信号値は、信号線ＴＡ３の１縮退故障が発生している際の信号値の例を示している。
【０１１３】
スキャンシフト動作の開始時は、各信号線ＴＡ１〜ＴＡ６，ＥＯＲ回路５の出力、ＳＦＦ９の値は、Ｘとなっている。図１６でも、スキャンシフト動作中の信号の詳細は図示を省略している。
【０１１４】
スキャンシフト動作の最後のサイクルｎ−１では、たとえば、ＣＰＵ４１により信号線ＴＡ３が“０”と設定されるようなテストパターンがスキャンイン（シフトレジスタに入力）される（タイミングｔ１）。
【０１１５】
このとき、信号線ＴＡ３の故障を検出するため、ＮＡＮＤ回路４が信号線ＴＡ３の状態に応じた値を伝搬するように、ＮＡＮＤ回路４のサイドインプットが非制御値の“１”に設定される。つまり、信号線ＴＡ４が“１”に設定される。
【０１１６】
また、ＮＡＮＤ回路４から出力される信号線ＴＡ３の状態に応じた値を、ＥＯＲ回路５が伝搬するように、ＥＯＲ回路５のサイドインプットが“０”または“１”に設定される。信号線ＴＡ５は、図１に示したように１可制御性が０可制御性よりも大きいため、図１６の例では、“１”に設定されるものとしている。また、信号線ＴＡ５を“１”にするため、信号線ＴＡ１，ＴＡ２が、ともに“０”に設定されている。
【０１１７】
信号線ＴＡ３が正常な場合、信号線ＴＡ３を伝搬する値である“０”と信号線ＴＡ４を伝搬する値である“１”の否定論理積がＮＡＮＤ回路４から出力され、信号線ＴＡ６の値は“１”である。そして、信号線ＴＡ５を伝搬する値である“１”と信号線ＴＡ６を伝搬する値である“１”の排他的論理和の演算結果である“０”がＥＯＲ回路５から出力され、キャプチャ動作時（サイクルｎ）でＳＦＦ９に取り込まれる値が“０”となる（タイミングｔ２）。
【０１１８】
これに対し、信号線ＴＡ３に１縮退故障が発生している場合、ＮＡＮＤ回路４の２つの入力値が両方“１”になるため、出力値が“０”となり、信号線ＴＡ６の値は“０”となる。そして、ＥＯＲ回路５の２つの入力値が“１”と“０”になるため、出力値が“１”となり、キャプチャ動作時（サイクルｎ）のクロック信号の立ち上がりであるタイミングｔ２では、ＳＦＦ９に“１”が取り込まれる。その後、サイクルｎ＋１以降のスキャンシフト動作により、ＳＦＦ９に取り込まれた値が、たとえば、半導体集積回路１の図示しない外部端子から出力され、信号線ＴＡ３の１縮退故障が検出される。
【０１１９】
以上のような、故障検出によって、被試験回路２における信号線ＴＡ１〜ＴＡ４の各種故障を検出することができる。
以上、実施の形態に基づき、本発明の半導体集積回路及び半導体集積回路の設計方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【０１２０】
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１） 被試験回路と、
前記被試験回路の観測対象の複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路と、
を有することを特徴とする半導体集積回路。
【０１２１】
（付記２） 前記論理回路は、前記複数の信号線の１可制御性が０可制御性よりも大きい場合、論理積回路または否定論理積回路であり、前記複数の信号線の１可制御性が０可制御性よりも小さい場合、論理和回路または否定論理和回路であることを特徴とする付記１に記載の半導体集積回路。
【０１２２】
（付記３） 前記論理回路の出力値を伝搬する第１の信号線と、前記論理回路の入力端子に接続されていない、観測対象の第２の信号線とを複数の入力端子に接続し、前記第１の信号線または前記第２の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を有することを特徴とする付記１または２に記載の半導体集積回路。
【０１２３】
（付記４） コンピュータによって実行される半導体集積回路の設計方法において、
記憶部に記憶された被試験回路データから、観測対象の複数の信号線上の観測点を抽出し、
前記複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する、
ことを特徴とする半導体集積回路の設計方法。
【０１２４】
（付記５） 前記複数の信号線の１可制御性が０可制御性よりも大きい場合、生成される前記論理回路は、論理積回路または否定論理積回路であり、前記複数の信号線の１可制御性が０可制御性よりも小さい場合、生成される前記論理回路は、論理和回路または否定論理和回路であることを特徴とする付記４に記載の半導体集積回路の設計方法。
【０１２５】
（付記６） 前記観測点を、前記観測点が設定される信号線の１可制御性と０可制御性の大小関係に応じてグループ分けすることを特徴とする付記４に記載の半導体集積回路の設計方法。
【０１２６】
（付記７） 前記信号線の１可制御性が０可制御性より大きいグループに分類された前記観測点同士を接続する前記論理回路として、論理積回路または否定論理積回路を生成し、前記信号線の１可制御性が０可制御性より小さいグループに分類された前記観測点同士を接続する前記論理回路として、論理和回路または否定論理和回路を生成することを特徴とする付記６に記載の半導体集積回路の設計方法。
【０１２７】
（付記８） 前記信号線の１可制御性が０可制御性と等しいグループに分類された前記観測点同士、または、異なるグループに分類された前記観測点同士を、排他的論理和回路または否定排他的論理和回路の入力端子に接続することを特徴とする付記６または７に記載の半導体集積回路の設計方法。
【０１２８】
（付記９） 前記論理回路の出力値を伝搬する第１の信号線と、前記論理回路の入力端子に接続されていない観測対象の第２の信号線と、を複数の入力端子に接続し、前記第１の信号線または前記第２の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を生成することを特徴とする付記４乃至８の何れか１つに記載の半導体集積回路の設計方法。
【０１２９】
（付記１０） 入力端子数が多い前記論理回路を、入力端子数が少ない前記論理回路よりも優先的に選択して生成することを特徴とする付記４乃至９の何れか１つに記載の半導体集積回路の設計方法。
【符号の説明】
【０１３０】
１ 半導体集積回路
２ 被試験回路
３ ＮＯＲ回路
４ ＮＡＮＤ回路
５ ＥＯＲ回路
６〜９ ＳＦＦ（スキャンフリップフロップ）
２１〜２５ 組合せ回路
ＴＡ１〜ＴＡ６ 信号線
ＴＰ１〜ＴＰ４ 観測点
【特許請求の範囲】
【請求項１】
被試験回路と、
前記被試験回路の観測対象の複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路と、
を有することを特徴とする半導体集積回路。
【請求項２】
前記論理回路は、前記複数の信号線の１可制御性が０可制御性よりも大きい場合、論理積回路または否定論理積回路であり、前記複数の信号線の１可制御性が０可制御性よりも小さい場合、論理和回路または否定論理和回路であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記論理回路の出力値を伝搬する第１の信号線と、前記論理回路の入力端子に接続されていない、観測対象の第２の信号線とを複数の入力端子に接続し、前記第１の信号線または前記第２の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を有することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
コンピュータによって実行される半導体集積回路の設計方法において、
記憶部に記憶された被試験回路データから、観測対象の複数の信号線上の観測点を抽出し、
前記複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する、
ことを特徴とする半導体集積回路の設計方法。
【請求項５】
前記複数の信号線の１可制御性が０可制御性よりも大きい場合、生成される前記論理回路は、論理積回路または否定論理積回路であり、前記複数の信号線の１可制御性が０可制御性よりも小さい場合、生成される前記論理回路は、論理和回路または否定論理和回路であることを特徴とする請求項４に記載の半導体集積回路の設計方法。
【請求項６】
前記論理回路の出力値を伝搬する第１の信号線と、前記論理回路の入力端子に接続されていない観測対象の第２の信号線と、を複数の入力端子に接続し、前記第１の信号線または前記第２の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を生成することを特徴とする請求項４または５に記載の半導体集積回路の設計方法。
【請求項１】
被試験回路と、
前記被試験回路の観測対象の複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路と、
を有することを特徴とする半導体集積回路。
【請求項２】
前記論理回路は、前記複数の信号線の１可制御性が０可制御性よりも大きい場合、論理積回路または否定論理積回路であり、前記複数の信号線の１可制御性が０可制御性よりも小さい場合、論理和回路または否定論理和回路であることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記論理回路の出力値を伝搬する第１の信号線と、前記論理回路の入力端子に接続されていない、観測対象の第２の信号線とを複数の入力端子に接続し、前記第１の信号線または前記第２の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を有することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
コンピュータによって実行される半導体集積回路の設計方法において、
記憶部に記憶された被試験回路データから、観測対象の複数の信号線上の観測点を抽出し、
前記複数の信号線上の観測点を複数の入力端子に接続し、前記複数の信号線を伝搬する値の、論理積、論理和、否定論理積、または否定論理和の何れかを演算し、前記複数の信号線の何れかを伝搬する値に応じた出力値を出力する論理回路を生成する、
ことを特徴とする半導体集積回路の設計方法。
【請求項５】
前記複数の信号線の１可制御性が０可制御性よりも大きい場合、生成される前記論理回路は、論理積回路または否定論理積回路であり、前記複数の信号線の１可制御性が０可制御性よりも小さい場合、生成される前記論理回路は、論理和回路または否定論理和回路であることを特徴とする請求項４に記載の半導体集積回路の設計方法。
【請求項６】
前記論理回路の出力値を伝搬する第１の信号線と、前記論理回路の入力端子に接続されていない観測対象の第２の信号線と、を複数の入力端子に接続し、前記第１の信号線または前記第２の信号線の何れかを伝搬する値に応じた値を出力する他の論理回路を生成することを特徴とする請求項４または５に記載の半導体集積回路の設計方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１３−７９９１２（Ｐ２０１３−７９９１２Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２２１１３７（Ｐ２０１１−２２１１３７）
【出願日】平成２３年１０月５日（２０１１．１０．５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月５日（２０１１．１０．５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
[ Back to top ]