【課題】複数の動作条件においてもタイミング制約を満たすように遅延時間を調整することを可能にする。
【解決手段】本発明に係る半導体装置の配線構造セルＨＳＣは、Ｍ３層に、プロセス基準値ｂを満たす矩形に形成されたＭ３層１９と、Ｍ３層１９からプロセス基準値ａを満たすよう離間し、口字型に形成されたＭ３層１２と、Ｍ３層１９の上にプロセス基準値を満たす矩形に形成されたＶＩＡ３層１５と、Ｍ４層にＶＩＡ３層１５に接して、プロセス基準値ｃを満たす幅で伸長した矩形に形成されたＭ４層１１と、Ｍ３層１９の下にＶＩＡ３層１５と同じ平面形状に形成されたＶＩＡ２層１６と、Ｍ２層にＶＩＡ２層１６に接して、Ｍ４層１１と同じ平面形状に形成されたＭ２層１３と、を有するものである。 （もっと読む）

【課題】金属配線パターンの寄生抵抗を低減可能なダミーパターンの設計方法を提供する。
【解決手段】切り欠きパターン２を一及び逆方向に各所定値Δｘ１だけ縮小して縮小図形４を生成した後、各所定値Δｘ１だけ拡大してダミーパターン５を生成し、その外形を抽出して矩形図形６を生成した後、各所定値Δｘ１だけ縮小して縮小図形７を生成し、ダミーパターン５から縮小図形７を論理減算して切り欠き図形８及び矩形図形９を生成し、切り欠き図形８を抽出してダミーパターン５から論理減算して矩形図形１０を生成した後、各所定値Δｘ１だけ縮小して縮小図形１１を生成し、矩形図形１０から縮小図形１１を論理減算して第１，第２のビア配置領域１２，１３を生成し、各ビア配置領域１２，１３にビア１４をそれぞれ配置する。 （もっと読む）

【課題】アナログ回路を数値演算によるシミュレーションで解析する場合において、時間的に回路構成が変化しそれぞれ異なる状態変数方程式を解く必要がある際に、１つの状態変数方程式により時間の経過とともに解析を行うと共に、クロックの１周期内の変化である過渡応答やＡＣ解析を高速で忠実に行う。
【解決手段】回路モデルに関する複数の状態変数方程式について、各期間における各状態変数方程式の時間変化を表すスイッチ変数を各期間の状態変数方程式に乗じ、スイッチ変数を乗じた各期間の状態変数方程式を加算して各状態変数について一周期内における状態変数方程式を形成する。 （もっと読む）

【課題】配線ＰＴの寄生抵抗を低減可能なダミーＰＴの設計方法を提供する。
【解決手段】切欠ＰＴ２を所定方向に所定値Δｘ１ずつ縮小して縮小図形４を生成し、各所定値Δｘ１だけ拡大してダミーＰＴ５を生成し、該外形を抽出して矩形図形６を生成し、所定値Δｘ１ずつ縮小して縮小図形７を生成し、ダミーＰＴ５から縮小図形７を論理減算して切欠図形８及び矩形図形９を生成し、切欠図形８を抽出し、該外形から矩形図形２１を生成し、切欠図形８と矩形図形２１とを比較して切欠図形８の切欠３の各端辺２２を抽出し、所定方向に直交する方向に延在する辺２３を抽出し、該辺２３から矩形図形２４を生成し、切欠図形８から矩形図形２４を論理減算して矩形図形２５を生成し、切欠図形８及び矩形図形９から切欠図形８を削除し、矩形図形９と矩形図形２５とを論理加算して第１，第２のビア配置領域２６，２７を生成し、各ビア配置領域２６，２７にビア２８を配置する。 （もっと読む）

【課題】部品データの移動前後で、１対の回路基板の基板データでの論理的な接続関係を維持する。
【解決手段】回路設計装置が、移動対象である部品データＩＣ１ｂの接続先ネット名ＮＥＴ５，６，９，１０を、第１のコネクタ部品データＣＮ１の第１の空き端子５〜８の接続先ネット名に設定する。回路設計装置が、部品データＩＣ１ｂを第１の基板データＣ１から第２の基板データＣ２に移動させた場合、部品データＩＣ１ｂの接続先ネット名ＮＥＴ５，６を第２の基板データＣ２内のネット名と異なるネット名に変換する。回路設計装置が、変換後の部品データＩＣ１ｂの接続先ネット名Ａ＿ＮＥＴ５，６，ＮＥＴ９，１０を、第１のコネクタ部品データＣＮ１の第１の空き端子５〜８に対応する第２のコネクタ部品データＣＮ２の第２の空き端子５〜８の接続先ネット名に設定する。 （もっと読む）

【課題】解析対象回路内に設けられた素子のそれぞれに対する基板ノイズの影響を解析することができるノイズ解析モデル及びノイズ解析方法を提供すること。
【解決手段】本発明の一態様にかかるノイズ解析モデル１００は、抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４、抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４及び接地抵抗Ｒ_ＧＮＤを有する。抵抗Ｒ_Ｓ１〜Ｒ_Ｓ４は、ノイズ発生源から半導体基板を介して基板ノイズが伝搬する接続点１と、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４の間にそれぞれ接続される。抵抗Ｒ_ＧＢ１〜Ｒ_ＧＢ４は、バックゲート直下の半導体基板中の点ＢＧ１〜ＢＧ４とガードバンド４との間に接続される。接地抵抗Ｒ_ＧＮＤは、ガードバンド４と接地電位との間に接続される。 （もっと読む）

【課題】ハードウェアとソフトウェアの協調動作のデバッグを効率的に行うこと。
【解決手段】シミュレーション装置１００は、ソフトウェア１０１の実行中に、ハードウェアモデル１０２にアクセスする特定の関数が実行される場合、論理シミュレータ１０３側となるＣ−ＳＶインターフェース１０４にて特定の関数の関数名を取得する。次に、Ｃ−ＳＶインターフェース１０４は、関数名を記憶領域に格納する。また、論理シミュレータ１０３も、ハードウェアモデル１０２のシミュレーションの結果を記憶領域に格納する。波形ビューワ１１１は、記憶領域に格納されたシミュレーションの結果と関数名とを、時系列で対応付けて表示する。 （もっと読む）

【課題】LSIの設計製造を通じて得られる利益を最大化するためのテスト設計を、適切に選択するためのテスト設計手段選択装置及びテスト設計手段選択方法を提供する。
【解決手段】テスト設計は、LSIのチップ面積、テスト実行時間、テストパターン生成時間、故障検出率の４つの項目に影響を与えるため、フルスキャン（FS）設計、組込み自己テスト（BIST）設計、テストデータ圧縮・展開（EDT）設計の３つのテスト設計についてこの 4つの関係をモデル化する。このモデルにより各テスト設計のトレードオフを捉え、設計製造環境に応じた設計製造コストを示し、その結果LSI 設計フローの早い段階で適切なテスト設計（DFT手法とそのパラメータ）を容易に選択できる。このテストモデルを用いることで、いくつかの設計製造環境に応じて適切にテスト設計を選択することができる。 （もっと読む）

【課題】配線レイアウトのパターン形状に依存した効果をＬＰＥに容易に取込む。
【解決手段】半導体集積回路の設計支援装置は、図形演算機能を有する第１の情報処理部１１０と、第２の情報処理部１２０とを備える。第１の情報処理部１１０は、レイアウト情報に含まれる各配線層のレイアウトパターンに対して図形演算を施すことによって、予め定める特定形状の配線パターンを抽出する。第２の情報処理部１２０は、製造プロセスに依存した配線または配線層間の絶縁層の厚みの設計値からのずれの大きさを、レイアウト情報から抽出した配線幅および配線密度の情報と、抽出された特定形状の配線パターンに関する情報とに基づいて予測する。そして、第２の情報処理部１２０は、予測した設計値からのずれの大きさを取り入れた配線および配線層間の絶縁層の厚みに基づいて、配線の寄生パラメータを抽出する。 （もっと読む）

【課題】動作合成により共有化するレジスタのビット幅を小さくすることが可能な動作合成方法、動作合成プログラム及び動作合成装置を提供する。
【解決手段】動作合成方法は、動作記述情報に基づいてスケジューリングしたＣＤＦＧを生成し、スケジューリングされたＣＤＦＧに基づいてライフタイムを変数毎に生成し（Ｓ３０１）、ライフタイム情報が時間軸上で重ならないｍ個の変数を選択し（Ｓ３０２）、第１のビット幅の第１の変数と、その他の変数内の第１のビット幅のビットとに、第１のレジスタを割り当て（Ｓ３０７）、その他の変数内の第１のビット幅のビット以外のビットに、第２のレジスタを割り当て（Ｓ３０８）、第１及び第２のレジスタを有する合成回路の回路情報を出力する。 （もっと読む）

【課題】低周波成分を有する電流波形データを容易に生成することのできるチップ電源モデル生成装置および方法を提供する。
【解決手段】実施形態のチップ電源モデル生成装置１は、簡易モデル生成部１１が、チップを格子状に分割した矩形領域ごとに、レイアウトデータ１０００から抽出した電源ＲＣネットワークの簡略化および電流源の配置を行い、チップの電源系の簡易モデルを生成する。単周期分電流波形生成部１２が、チップに集積された回路の動作モードごとに、上述の矩形領域ごとの１クロック周期分の電流波形を単周期分電流波形ＩＷＶとして生成する。パッド波形生成部１３が、単周期分電流波形ＩＷＶを各電源パッドに分散させ、電源パッドごとのパッド波形ＰＷＶを生成する。波形結合部１４が、指定されたモード変化およびクロック数の分、パッド波形ＰＷＶを結合する。 （もっと読む）

【課題】電子部品の周辺にスタッドが配置された回路基板において、必要最小限の反り低減対策を容易に決定することを目的とする。
【解決手段】回路基板の補強位置決定方法は、表面に、電子部品が複数のバンプにより実装され、裏面に、前記電子部品の角部に配置されたバンプに対応する位置に補強部材が貼り付けられた回路基板の数値モデルを設定する。そして、前記数値モデルに、前記電子部品の周囲に配置され且つ前記回路基板を電子機器の筐体に固定するスタッドに関する情報を取り込み、前記回路基板の裏側から前記電子部品に向かって力を加えたときに、前記角部のバンプにそれぞれ発生する応力値を求めるシミュレーションを行う。前記シミュレーションにより求めた前記応力値に基づいて、前記スタッドの位置に対応する前記補強部材の配置を決定する。 （もっと読む）

【課題】ＬＶＳ検証においてチップの一部にレイアウトの変更が発生した場合にレイアウト検証処理の負担を軽減すること。
【解決手段】レイアウト検証装置は、半導体集積回路のレイアウトを検証するものであり、論理回路の素子及び当該素子間の接続関係を定義した複数の素子情報を含む回路情報と、当該回路情報に基づき複数層のレイアウト領域が設計された第１のレイアウトデータと、を記憶する記憶部と、回路情報と第１のレイアウトデータとの比較検証においてエラーとなったことに起因して、当該第１のレイアウトデータのレイアウト領域が修正された第２のレイアウトデータを記憶部に格納する格納部と、記憶部を参照し、第１のレイアウトデータと第２のレイアウトデータとに基づいて、修正されたレイアウト領域である修正レイアウト領域を抽出する修正領域抽出部と、修正レイアウト領域と回路情報とを用いて再度の比較検証を行う比較検証部と、を備える。 （もっと読む）

【課題】ＳｏＣ回路の場合であっても、機能記述ファイルに基づいてデジタル回路がそれ自体の出力変数（温度など）を計算できるようにする。
【解決手段】デジタル回路の機能記述を含むファイル１４に基づいたデジタル回路シミュレータ１２とシミュレータ１２に供給されるテストベンチ２６を実行する時にデジタル回路から出力変数３０’を予想する手段２８とイベントカウンタ３４’とを含み、イベントは、テストベンチ２６を実行する時にシミュレータ１２によって提供された制御信号を用いて検出される。システムは、イベントカウンタからの出力データを用いてデジタル回路の出力変数３０’を計算するモデルを反復して最適化することによって、イベントカウンタ３４’の一部を選択する手段４０、４４とイベントカウンタの選択された部分及び最適化された計算モデルを登録する手段４０、４４とを更に含む。 （もっと読む）

【課題】シンボルを引継いで回路部品を移行できる回路部品移行装置、回路部品移行プログラムおよび回路部品移行方法を提供する。
【解決手段】回路部品移行装置１０は、特定部１３ａと、比較部１３ｂと、登録部１３ｃとを有する。特定部１３ａは移行元の回路部品に対応する移行先の回路部品を示す対応情報１１ａに基づき、移行対象の回路部品に対応する移行先の回路部品を特定する。比較部１３ｂは特定された移行先の回路部品を表すシンボルと前記移行対象の回路部品を表すシンボルとの形状を比較する。登録部１３ｃは比較の結果、同一の形状でない場合、移行先の回路部品を記憶する移行先部品情報１１ｂに前記移行対象の回路部品を表すシンボルを特定された移行先の回路部品に関連付けて登録する。 （もっと読む）

【課題】セルベースの半導体集積回路において、異なるセル高さを有するセルを効率良く配置するための技術を提供する。
【解決手段】半導体集積回路が、基準ハイトセル３０、マルチハイトセル４０、ＶＤＤ電源配線、ＶＳＳ電源配線を備え、マルチハイトセルは、Ｙ軸方向に延伸するＶＤＤ側電源供給配線５Ｂ、ＶＳＳ側電源供給配線６Ｂを備え、基準ハイトセルの高さをａ、マルチハイトセルの高さをｂ、ＶＤＤ、ＶＳＳ電源配線の幅をｗとしたときに、ＶＳＳ側電源供給配線は、少なくとも、マルチハイトセルの下端からｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ａ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられ、ＶＤＤ側電源供給配線は、少なくとも、マルチハイトセルの下端からａ＋ｗ／２高さ方向に離れた位置とマルチハイトセルの下端からｂ−ｗ／２高さ方向に離れた位置の間の高さ範囲をカバーするように設けられる。 （もっと読む）