【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。 （もっと読む）

【課題】フィードバックパスのバラツキの影響を最小限に抑え、クロックの位相の調整を高精度に行うことができるクロック分配回路を提供する。
【解決手段】クロック分配回路２１は、クロック信号を生成するクロック生成回路、前記クロック信号が分配されるクロック分配網２２、前記クロック分配網の分岐点Ｎ１を通じて分配されるクロック信号で動作する順序回路２６、を有する。クロック分配回路は更に、前記分岐点から分岐した前記クロック信号をフィードバック信号として入力し、該入力したフィードバック信号とリファレンスクロック信号とに基づいて、前記クロック信号を前記クロック分配網へ出力するクロック生成回路を有する。前記分岐点は、前記クロック分配網の順序回路の前段のクロックドライバ２５のうち、前記クロック生成回路の近傍にあるクロックドライバに設けられる。 （もっと読む）

【課題】消費電力を低減することが可能な半導体装置および電源供給方法を提供することである。
【解決手段】本発明にかかる半導体装置は、内部回路３に電源を供給する電源供給部４と、内部回路３の複数の場所における特性をモニタする複数のモニタ部１_１〜１_Ｎと、複数のモニタ部１_１〜１_Ｎから出力された信号Ｃ_１〜Ｃ_Ｎに基づき算出されたモニタ値Ｃ_ＡＶＥと、設定された比較値ＣＯＭＰとの比較結果に応じて電源供給部４を制御する制御部２と、を備える。制御部２は、複数のモニタ部１_１〜１_Ｎにおける特性のばらつきに応じて比較値ＣＯＭＰを設定する。 （もっと読む）

【課題】半導体集積回路装置において、Ｉ／Ｏセルの高さを低減すると同時に幅の増大を防ぐことでＩ／Ｏセルの占める領域の面積を削減すること。
【解決手段】レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含むＩ／Ｏセルがコア領域の周囲に配置された半導体集積回路装置であって、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、Ｉ／Ｏセルに対するパッドが配置された領域と重なり合うとともに、コア領域の辺に平行な方向に互いに並んで配置されている。 （もっと読む）

【課題】チップサイズを縮小することができる、半導体集積回路の設計装置、及び半導体集積回路の設計方法を提供する
【解決手段】下位階層の機能ブロック４に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部３１１と、上位階層の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部３１２とを備えており、下位階層配線設計部３１１は、機能ブロック４を複数の小領域４ａに分割し、小領域４ａごとに機能ブロック４内配線に必要となる必要配線層数Ｌ_ｎを算出して、最下部の配線層から必要配線層数Ｌ_ｎ枚の配線層を配線可能領域として同領域内に第一の配線を配置し、上位階層配線設計部３１２は、第一の配線における配線可能領域以外の機能ブロック４の配線層に第二の配線を配置する。 （もっと読む）

【課題】電力消費量の増大を抑制しつつ、タイミング信号のスキューを低減する。
【解決手段】主クロック分配回路は、タイミング信号を複数の主タイミング信号に分岐して分配する。副クロック分配回路は、タイミング信号の分配が指示された場合にはタイミング信号を複数の副タイミング信号に分岐して分配する。最小遅延タイミング信号出力部は、複数の主タイミング信号のいずれかと複数の副タイミング信号のいずれかとのうち先に分配された信号を最小遅延タイミング信号として出力する。同期動作回路は、最小遅延タイミング信号に同期して動作する。測定部は、複数の主タイミング信号のいずれかの遅延のばらつきを示す値を測定する。クロック分配回路制御部は、測定された値の示す前記ばらつきが前記所定値以上であるときに副分配回路に前記タイミング信号の分配を指示する。 （もっと読む）

【課題】半導体集積回路において消費電力を低減するとともに、ノイズの発生を低減する。
【解決手段】半導体集積回路は、複数のＤＦＦを有し、その少なくとも１つが冗長回路とされる。半導体集積回路が通常動作モードである際に、ＡＮＤゲート１によって冗長回路であるＤＦＦ３−３に印加されるクロック信号を停止する。冗長回路へのクロック信号が停止されると、当該冗長回路においてクロック信号が停止された状態における冗長回路のドレイン−グランド間容量よりもその容量を増加させる。 （もっと読む）

【課題】 要求性能を満たすとともに、消費電力を削減することができる配線方法を提供すること。
【解決手段】 本発明の実施形態による集積回路の配線方法は、所定の動作周波数を満たすように第１の配線を求め、前記所定の動作周波数と前記第１の配線のクリティカルパスとを用いて最大迂回配線長を算出し、集積回路の配線を複数の群に分けた場合に、配線群に含まれる前記第１の配線を、前記第１の配線を含む他の配線群内の配線を用いて迂回させることで第２の配線を求め、前記第２の配線と前記第１の配線との差分が前記最大迂回配線長以下ならば、前記第２の配線によって前記第１の配線を更新し、前記第２の配線と前記第１の配線の差分が前記最大迂回配線長よりも大きければ、前記第１の配線を更新しないことを特徴としている。 （もっと読む）

【課題】性能が向上されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を提供する。
【解決手段】フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０３であって、該ＦＰＧＡは、該ＦＰＧＡ内の少なくとも１つの回路に対するプロセス、電圧、および温度の表示を提供するように適合された監視回路のセット１１５と、該少なくとも１つの回路に対するプロセス、電圧、および温度の該表示から該少なくとも１つの回路に対するボディバイアス値の範囲を導出するように適合されたコントローラ１４０と、該少なくとも１つの回路内の少なくとも１つのトランジスターにボディバイアス信号を提供するように適合されたボディバイアス生成器とを含み、該ボディバイアス信号は、該ボディバイアス値の範囲内の値を有する。 （もっと読む）

【課題】半導体チップを積層して半導体装置を製造する際に、当該半導体チップの回路の不良電子素子を救済し、半導体装置の歩留まりを向上させる。
【解決手段】ウェハ１０を厚み方向に貫通する一対の貫通電極５０〜５２を形成し、デバイス層１１に一対の貫通電極５０〜５２を短絡する共有配線２４、２６、２８を形成し、デバイス層１１の表面１１ａにおいて異なる場所につながる一対のフロントバンプ２０〜２２を形成する。一対の貫通電極５０〜５２に対して異なる極性で電圧を印加し、一対の貫通電極５０〜５２のうちの一の貫通電極５０〜５２上にバックバンプ８０〜８２を形成する。ウェハ１０を積層し、一のウェハ１０上のバックバンプ８０〜８２と、他のデバイス層１１上のフロントバンプ２０〜２２とを接続する。 （もっと読む）

【課題】検証する範囲を少なくして、検証コストや検証時間の増大を抑制する。
【解決手段】抽出部１２が、第１のクロック信号で動作する回路部２１と、第２のクロック信号で動作する回路部２２とを含む検証対象回路（論理回路２０）から、ハンドシェイクの手順に従って回路部２１と回路部２２間でのデータの送受信を行うハンドシェイク部２３を抽出し、検証部１３が抽出されたハンドシェイク部２３の信号が、その手順を満たすかを検証し、手順を満たさない信号があるとき、回路部２１と回路部２２のうち当該信号を出力する側で、当該信号が手順を満たさなくなる条件が回路動作時に起こり得るか検証する。 （もっと読む）

【課題】改訂期間の短縮およびマスク改定費用の削減を図ることが可能な配置配線装置を提供すること。
【解決手段】比較部３２は、既存ネットおよび改訂情報から論理の改訂箇所を特定し、論理を合わせるための論理接続情報を抽出する。判定部３３は、レイアウト情報および比較部によって抽出された論理接続情報に基づいて、メタル層の最上位層から順に配線の繋ぎ換えの可否を判定する。そして、置換部３４は、判定部３３によって繋ぎ換えが可能と判定されたメタル層において配線の繋ぎ換えを行なう。したがって、上位層のみの改訂によって改訂期間の短縮およびマスク改定費用の削減を図ることが可能となる。 （もっと読む）

【課題】従来のＬＳＩ設計フローではクロックの遅延やスキューが無いことを前提とするため，クリティカルパスにてタイミングが仕様を満たさないことがＳＴＡ後に判明する。
【解決手段】ハードウェア記述ファイルと制約条件ファイルとから第１のクロックと第２のクロックのそれぞれのクロックツリーによる想定遅延値をそれぞれ生成し，第１のクロックと第２のクロックの想定遅延値をもとにしてクリティカルパスをデータベースへ登録するデータベース構築工程と，ハードウェア記述ファイルと制約条件ファイルについて論理合成を行うとともに，クリティカルパスをそれ以外のパスよりも優先して最適化し，ネットリストを生成する論理合成工程とを有するＬＳＩ設計方法。 （もっと読む）

【課題】 本発明の課題は、組み合せ回路を含めた電力解析を効率的かつ高速に行うことを目的とする。
【解決手段】 上記課題は、回路の動作記述の抽象度が異なる概要回路モデルと、該概要回路モデルより抽象度が低い詳細回路モデルとを含む回路データと、該回路の電力検証方法に係る動作シーケンス・データとを記憶する記憶部と、論理回路の動作シミュレーションを行う論理シミュレーション部に、前記前記概要回路モデルと前記詳細回路モデルとを含む前記回路データをロードし、該記憶部に記憶されている前記動作シーケンス・データに従って、該概要回路モデルによって前記動作シミュレーションを行わせる概要モードと、該詳細回路モデルによって該動作シミュレーションを行わせる詳細モードとを切り替えて、該論理シミュレーション部に該動作シミュレーションを行わせるシミュレーション制御部とを有することを特徴とする消費電力解析装置により達成される。 （もっと読む）

【課題】電子回路網の信頼性を向上させるための装置および関連する方法を提供すること。
【解決手段】上記装置は、装置の第１の構成に使用される第１のセットの回路要素と、装置の第２の構成に使用される第２のセットの回路要素とを含み、装置の第１の構成は、装置の信頼性を向上させるために、装置の第２の構成に切り替えられる。上記方法は、第１の構成に割り当てられた第１のセットの回路要素を使用することによって、第１の構成で集積回路（ＩＣ）を動作させることと、第２の構成に割り当てられた第２のセットの回路要素を使用することによって、第２の構成でＩＣを動作させることとを含み、第１の構成でＩＣを動作させた後に第２の構成でＩＣを動作させるのは、ＩＣの信頼性を向上させる。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。 （もっと読む）

【課題】チップサイズの増大を抑制できる半導体集積回路装置のレイアウト設計方法を提供する。
【解決手段】外部電源電圧が供給される第一電源線と第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置において、第二電源ドライバのレイアウト面積の増大を抑制するために、半導体集積回路装置の全回路を機能別回路に分割し、機能別回路領域毎に、ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスサイズに応じて第二電源ドライバとして用いるＭＯＳトランジスタのサイズを決定する。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後のプログラマブルスイッチの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）