半導体集積回路装置のレイアウト設計方法
【課題】チップサイズの増大を抑制できる半導体集積回路装置のレイアウト設計方法を提供する。
【解決手段】外部電源電圧が供給される第一電源線と第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置において、第二電源ドライバのレイアウト面積の増大を抑制するために、半導体集積回路装置の全回路を機能別回路に分割し、機能別回路領域毎に、ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスサイズに応じて第二電源ドライバとして用いるＭＯＳトランジスタのサイズを決定する。
【解決手段】外部電源電圧が供給される第一電源線と第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置において、第二電源ドライバのレイアウト面積の増大を抑制するために、半導体集積回路装置の全回路を機能別回路に分割し、機能別回路領域毎に、ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスサイズに応じて第二電源ドライバとして用いるＭＯＳトランジスタのサイズを決定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＣＲＣ（Subthreshold Current reduction Circuit）方式を採用した半導体集積回路装置のレイアウト設計方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体集積回路装置は、モバイル機器へ適用するために消費電力のさらなる低減が要求され、それに伴って低電源電圧化が進んでいる。しかしながら、電源電圧を低下させると、トランジスタのしきい電圧も下げる必要があり、しきい電圧を下げると、トランジスタのオフ電流、すなわちサブスレショルドリーク電流が増大する。
【０００３】
サブスレショルドリーク電流を低減する方法としては、従来からＳＣＲＣ方式が知られている（例えば、特許文献１参照）。ＳＣＲＣ方式は、外部電源電圧が供給される主電源線（以下、第一電源線と称す）と、第一電源線にスイッチとなるＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを介して接続される副電源線（以下、第二電源線と称す）とを設け、第二電源線に接続される内部回路がアイドル状態（待機状態）であるとき、該スイッチをオフにすることで、第一電源線から内部回路を切り離して各トランジスタから流出するサブスレショルドリーク電流を低減する方式である。
【０００４】
なお、上記特許文献１には、第一電源線と第二電源線とを異なる配線層に形成することで、第一電源線で動作する回路（常時通電ブロック）と第二電源線で動作する回路（電源遮断ブロック）の配置自由度を向上させてレイアウト設計の作業負担を軽減することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−０２１２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したＳＣＲＣ方式を採用した半導体集積回路装置では、外部電源から第一電源線及び第二電源線を介して内部回路に所要の電力を供給するため、スイッチとして用いるＭＯＳトランジスタのオン抵抗をできるだけ小さくすることが望ましい。しかしながら、ＭＯＳトランジスタのオン抵抗を小さくするには、そのチャネル幅を大きくしなければならず、スイッチとして用いるＭＯＳトランジスタのレイアウト面積が増大する。そのため、半導体集積回路装置のチップサイズが増大する問題がある。
【０００７】
さらに、ＳＣＲＣ方式では、高電位側と低電位（接地電位）側にそれぞれ第一電源線及び第二電源線を設けるため、ＳＣＲＣ方式を採用しない半導体集積回路装置と比べて電源線数が多くなり電源線を配置するためのレイアウト面積が増大する。電源線のレイアウト面積を抑制するために、例えば電源線を細くすると、配線抵抗が増大して電源線による電圧降下が大きくなってしまう。特に、第二電源線ではスイッチからの距離に応じて電圧降下量が異なり、スイッチから遠くなるほど電圧降下量が大きくなる。したがって、第二電源線は、その長さに応じてある程度の幅が必要であり、電源線のレイアウト面積が増大すれば、半導体集積回路装置のチップサイズがさらに増大してしまう。
【課題を解決するための手段】
【０００８】
本願発明の半導体集積回路装置のレイアウト設計方法は、外部電源電圧が供給される第一電源線と前記第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置のレイアウト設計方法であって、
前記半導体集積回路装置に搭載する全回路を所定の機能を実現する機能別回路に分割し、
前記ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスタサイズの合計値を前記機能別回路毎にそれぞれ計算し、
前記機能別回路毎の前記ＳＣＲＣ使用動作回路のトランジスタサイズの合計値に基づき、前記機能別回路で必要な前記第二電源ドライバのトランジスタサイズを計算し、
前記機能別回路毎のトランジスタサイズの合計値及び前記第二電源ドライバのトランジスタサイズに基づき、前記機能別回路を配置するのに必要なレイアウト面積をそれぞれ算出し、
前記算出したレイアウト面積に基づいて前記機能別回路を配置する方法である。
【０００９】
上記のような方法では、ＳＣＲＣ方式の制御対象であるＳＣＲＣ使用動作回路のトランジスタサイズに応じて、機能別回路毎に必要な第二電源ドライバのトランジスタサイズを決定するため、第二電源ドライバのレイアウト面積の増大を最小限に抑制できる。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路装置のチップサイズの増大を抑制できる。
【図面の簡単な説明】
【００１１】
【図１】ＳＣＲＣ方式を採用した半導体集積回路装置の回路例を示す図であり、同図（ａ）は回路図、同図（ｂ）はレイアウト図である。
【図２】半導体集積回路装置の回路構成例を示す平面図である。
【図３】本発明の半導体集積回路装置の回路配置例を示す平面図である。
【図４】本発明の半導体集積回路装置の他の回路配置例を示す平面図である。
【図５】本発明の半導体集積回路装置の第二電源線の配置例を示す平面図である。
【図６】本発明の半導体集積回路装置のレイアウト設計方法の処理手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００１２】
次に本発明について図面を用いて説明する。
【００１３】
図１は、ＳＣＲＣ方式を採用した半導体集積回路装置の回路例を示す図であり、同図（ａ）は回路図、同図（ｂ）はレイアウト図である。図１は、ＳＣＲＣ方式による制御対象の回路（以下、ＳＣＲＣ使用動作回路と称す）として、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２から成るインバータ、並びにＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３から成るインバータを示している。ＳＣＲＣ使用動作回路は、インバータに限定されるものではなく、組み合わせ回路、順序回路、カウンタ、バッファ等の各種の論理回路、あるいは周知のアナログ回路であってもよい。
【００１４】
図１（ａ）に示すように、ＳＣＲＣ方式を採用した半導体集積回路装置は、第一電源線として、接地電位ＶＳＳ及び外部電源電圧ＶＤＤを供給する二種類の電源線を備え、第二電源線として、仮想の接地電位ＶＳＳ２及び仮想の外部電源電圧ＶＤＤ２を供給する二種類の電源線を備えた構成である。第一電源線ＶＤＤと第二電源線ＶＤＤ２とはスイッチである第二電源ドライバＰ１を介して接続され、第一電源線ＶＳＳと第二電源線ＶＳＳ２とはスイッチである第二電源ドライバＮ１を介して接続されている。第二電源ドライバＰ１にはＰＭＯＳトランジスタが用いられ、第二電源ドライバＮ１にはＮＭＯＳトランジスタが用いられる。
【００１５】
第二電源ドライバＰ１は不図示の制御回路から供給される制御信号ＣＯＮＴＲＯＬＰにしたがってオン／オフし、第二電源ドライバＮ１は不図示の制御回路から供給される制御信号ＣＯＮＴＲＯＬＮにしたがってオン／オフする。
【００１６】
ＳＣＲＣ使用動作回路であるインバータは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのいずれか一方が第二電源線と接続され、アイドル時（待機時）に第二電源ドライバＰ１またはＮ１がオフすることで第一電源線から切り離される。図１では、ＳＣＲＣ使用動作回路が備えるＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのいずれか一方が第二電源線と接続される構成例を示しているが、ＳＣＲＣ使用動作回路のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタはそれぞれ第二電源線に接続されていてもよい。
【００１７】
なお、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがそれぞれ第一電源線に接続されている回路（不図示）は、ＳＣＲＣ方式の制御対象ではない回路（以下、ＳＣＲＣ未使用動作回路と称す）である。
【００１８】
図１（ｂ）に示すように、第二電源ドライバＰ１，Ｎ１、ＳＣＲＣ使用動作回路（インバータ）のＰＭＯＳトランジスタＰ２，Ｐ３、並びにＳＣＲＣ使用動作回路（インバータ）のＮＭＯＳトランジスタＮ２，Ｎ３は、それぞれに要求される電流供給能力に応じたトランジスタサイズで形成される。ＰＭＯＳトランジスタやＮＭＯＳトランジスタのトランジスタサイズは、そのチャネル幅で規定され、チャネル幅が大きいほど、トランジスタサイズは大きくなる。
【００１９】
図２は、半導体集積回路装置の回路構成例を示す平面図である。
【００２０】
近年の半導体集積回路装置は、多機能化や大規模化に伴って複数の機能を実現するための回路（以下、機能別回路と称す）を備えている。
【００２１】
図２は、半導体集積回路装置として、機能別回路Ａ〜Ｆと、複数の第二電源ドライバから成るＳＣＲＣ第二電源回路とを有する構成例を示している。
【００２２】
図３は本発明の半導体集積回路装置の回路配置例を示す平面図であり、図４は本発明の半導体集積回路装置の他の回路配置例を示す平面図である。また、図５は、本発明の半導体集積回路装置の第二電源線の配置例を示す平面図である。
【００２３】
図３に示すように、本実施形態の半導体集積回路装置は、チップ上に形成すべき回路領域が、機能別回路に対応して複数の機能別回路領域に分割された構成である。機能別回路領域は、その中央付近に機能別回路を実現するＳＣＲＣ使用動作回路及びＳＣＲＣ未使用動作回路が配置され、その周辺に第二電源ドライバが配置された構成である。第二電源線は、図５に示すように予め設定された所定間隔毎に配置される。
【００２４】
本実施形態の半導体集積回路装置では、機能別回路領域毎の第二電源ドライバのトランジスタサイズが、対応する機能別回路の全ＳＣＲＣ使用動作回路のトランジスタサイズの合計値に応じて決定される。機能別回路領域毎の第二電源ドライバとして必要なトランジスタサイズは、対応する機能別回路の各ＳＣＲＣ使用動作回路に流れる電流が供給できる大きさとなるように、複数のＭＯＳトランジスタを用いて実現すればよい。
【００２５】
図４は、機能別回路に対応して異なる第二電源線を配置する場合の回路配置例を示している。図４は、機能別回路領域Ａの第二電源線を、機能別回路領域Ｂ〜Ｆとは異なる配線にした例を示している。このような構成は、例えば機能別回路毎にＳＣＲＣ使用動作回路のオン／オフタイミングが異なる場合や機能別回路毎に電源電圧が異なる場合に有効である。
【００２６】
次に本発明の半導体集積回路装置のレイアウト設計方法について図面を用いて説明する。
【００２７】
図６は、本発明の半導体集積回路装置のレイアウト設計方法の処理手順の一例を示すフローチャートである。以下に示す半導体集積回路装置のレイアウト設計（配置・配線設計）は、周知の情報処理装置（コンピュータ）で実現されるＥＤＡ（Electronic Design Automation）ツールを用いて行えばよい。
【００２８】
上述したように、本実施形態の半導体集積回路装置のレイアウト設計方法では、第二電源ドライバのレイアウト面積の増大を抑制するために、機能別回路領域毎に、ＳＣＲＣ使用動作回路のトランジスサイズに応じて第二電源ドライバとして用いるＭＯＳトランジスタのサイズを決定する。
【００２９】
なお、第一電源線及び第二電源線は、予め決められた所定の間隔で配置されるものとし、以下の設計手順には含まれないものとする。
【００３０】
図６に示すように、ＥＤＡツールは、まず設計対象となる半導体集積回路装置の全回路を機能別回路に分割し、ＳＣＲＣ使用動作回路のトランジスタサイズの合計値を機能別回路毎にそれぞれ計算する。
【００３１】
次に、ＥＤＡツールは、機能別回路毎のＳＣＲＣ使用動作回路のトランジスタサイズの合計値に基づき、各機能別回路で必要な第二電源ドライバのトランジスタサイズを計算する。
【００３２】
次に、ＥＤＡツールは、機能別回路毎のトランジスタサイズの合計値及び第二電源ドライバのトランジスタサイズに基づき、各機能別回路を配置するのに必要なレイアウト面積をそれぞれ算出する。
【００３３】
続いて、ＥＤＡツールは、算出したレイアウト面積に基づいて機能別回路を配置するための回路配置データを作成する。このとき、機能別領域内において、各ＳＣＲＣ使用動作回路に対する第二電源線の配線抵抗値ができるだけ均一となるように、ＳＣＲＣ使用動作回路及び第二電源ドライバの位置を決定する。その結果、図３や図４に示したように、機能別回路領域の中央付近に機能別回路を実現するＳＣＲＣ使用動作回路やＳＣＲＣ未使用動作回路が配置され、機能別回路領域の周辺に第二電源ドライバが配置される。
【００３４】
最後に、作成した回路配置データに基づいて全ての機能別回路を配置し、信号線を配置する。
【００３５】
本実施形態の半導体集積回路装置によれば、ＳＣＲＣ方式の制御対象であるＳＣＲＣ使用動作回路のトランジスタサイズに応じて、機能別回路毎に必要な第二電源ドライバのトランジスタサイズを決定するため、第二電源ドライバのレイアウト面積の増大を最小限に抑制でまた、したがって、半導体集積回路装置のチップサイズの増大を抑制できる。
【００３６】
また、機能別領域内において、各ＳＣＲＣ使用動作回路に対する第二電源線の配線抵抗値が均一となるように、ＳＣＲＣ使用動作回路及び第二電源ドライバの位置を決定するため、ＳＣＲＣ使用動作回路における電源線による電圧降下量のバラツキが抑制される。また、機能別回路領域毎に各ＳＣＲＣ使用動作回路のトランジスタサイズに対応して第二電源ドライバを配置するため、第二電源線の長さも最小で済む。そのため、第二電源線を細くすることが可能であり、上記第二電源ドライバのレイアウト面積を抑制できることと合わせて、チップサイズの増大をさらに抑制できる。
【符号の説明】
【００３７】
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ３ ＰＭＯＳトランジスタ
【技術分野】
【０００１】
本発明はＳＣＲＣ（Subthreshold Current reduction Circuit）方式を採用した半導体集積回路装置のレイアウト設計方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体集積回路装置は、モバイル機器へ適用するために消費電力のさらなる低減が要求され、それに伴って低電源電圧化が進んでいる。しかしながら、電源電圧を低下させると、トランジスタのしきい電圧も下げる必要があり、しきい電圧を下げると、トランジスタのオフ電流、すなわちサブスレショルドリーク電流が増大する。
【０００３】
サブスレショルドリーク電流を低減する方法としては、従来からＳＣＲＣ方式が知られている（例えば、特許文献１参照）。ＳＣＲＣ方式は、外部電源電圧が供給される主電源線（以下、第一電源線と称す）と、第一電源線にスイッチとなるＭＯＳ（Metal-Oxide-Semiconductor）トランジスタを介して接続される副電源線（以下、第二電源線と称す）とを設け、第二電源線に接続される内部回路がアイドル状態（待機状態）であるとき、該スイッチをオフにすることで、第一電源線から内部回路を切り離して各トランジスタから流出するサブスレショルドリーク電流を低減する方式である。
【０００４】
なお、上記特許文献１には、第一電源線と第二電源線とを異なる配線層に形成することで、第一電源線で動作する回路（常時通電ブロック）と第二電源線で動作する回路（電源遮断ブロック）の配置自由度を向上させてレイアウト設計の作業負担を軽減することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−０２１２６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したＳＣＲＣ方式を採用した半導体集積回路装置では、外部電源から第一電源線及び第二電源線を介して内部回路に所要の電力を供給するため、スイッチとして用いるＭＯＳトランジスタのオン抵抗をできるだけ小さくすることが望ましい。しかしながら、ＭＯＳトランジスタのオン抵抗を小さくするには、そのチャネル幅を大きくしなければならず、スイッチとして用いるＭＯＳトランジスタのレイアウト面積が増大する。そのため、半導体集積回路装置のチップサイズが増大する問題がある。
【０００７】
さらに、ＳＣＲＣ方式では、高電位側と低電位（接地電位）側にそれぞれ第一電源線及び第二電源線を設けるため、ＳＣＲＣ方式を採用しない半導体集積回路装置と比べて電源線数が多くなり電源線を配置するためのレイアウト面積が増大する。電源線のレイアウト面積を抑制するために、例えば電源線を細くすると、配線抵抗が増大して電源線による電圧降下が大きくなってしまう。特に、第二電源線ではスイッチからの距離に応じて電圧降下量が異なり、スイッチから遠くなるほど電圧降下量が大きくなる。したがって、第二電源線は、その長さに応じてある程度の幅が必要であり、電源線のレイアウト面積が増大すれば、半導体集積回路装置のチップサイズがさらに増大してしまう。
【課題を解決するための手段】
【０００８】
本願発明の半導体集積回路装置のレイアウト設計方法は、外部電源電圧が供給される第一電源線と前記第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置のレイアウト設計方法であって、
前記半導体集積回路装置に搭載する全回路を所定の機能を実現する機能別回路に分割し、
前記ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスタサイズの合計値を前記機能別回路毎にそれぞれ計算し、
前記機能別回路毎の前記ＳＣＲＣ使用動作回路のトランジスタサイズの合計値に基づき、前記機能別回路で必要な前記第二電源ドライバのトランジスタサイズを計算し、
前記機能別回路毎のトランジスタサイズの合計値及び前記第二電源ドライバのトランジスタサイズに基づき、前記機能別回路を配置するのに必要なレイアウト面積をそれぞれ算出し、
前記算出したレイアウト面積に基づいて前記機能別回路を配置する方法である。
【０００９】
上記のような方法では、ＳＣＲＣ方式の制御対象であるＳＣＲＣ使用動作回路のトランジスタサイズに応じて、機能別回路毎に必要な第二電源ドライバのトランジスタサイズを決定するため、第二電源ドライバのレイアウト面積の増大を最小限に抑制できる。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路装置のチップサイズの増大を抑制できる。
【図面の簡単な説明】
【００１１】
【図１】ＳＣＲＣ方式を採用した半導体集積回路装置の回路例を示す図であり、同図（ａ）は回路図、同図（ｂ）はレイアウト図である。
【図２】半導体集積回路装置の回路構成例を示す平面図である。
【図３】本発明の半導体集積回路装置の回路配置例を示す平面図である。
【図４】本発明の半導体集積回路装置の他の回路配置例を示す平面図である。
【図５】本発明の半導体集積回路装置の第二電源線の配置例を示す平面図である。
【図６】本発明の半導体集積回路装置のレイアウト設計方法の処理手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００１２】
次に本発明について図面を用いて説明する。
【００１３】
図１は、ＳＣＲＣ方式を採用した半導体集積回路装置の回路例を示す図であり、同図（ａ）は回路図、同図（ｂ）はレイアウト図である。図１は、ＳＣＲＣ方式による制御対象の回路（以下、ＳＣＲＣ使用動作回路と称す）として、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２から成るインバータ、並びにＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３から成るインバータを示している。ＳＣＲＣ使用動作回路は、インバータに限定されるものではなく、組み合わせ回路、順序回路、カウンタ、バッファ等の各種の論理回路、あるいは周知のアナログ回路であってもよい。
【００１４】
図１（ａ）に示すように、ＳＣＲＣ方式を採用した半導体集積回路装置は、第一電源線として、接地電位ＶＳＳ及び外部電源電圧ＶＤＤを供給する二種類の電源線を備え、第二電源線として、仮想の接地電位ＶＳＳ２及び仮想の外部電源電圧ＶＤＤ２を供給する二種類の電源線を備えた構成である。第一電源線ＶＤＤと第二電源線ＶＤＤ２とはスイッチである第二電源ドライバＰ１を介して接続され、第一電源線ＶＳＳと第二電源線ＶＳＳ２とはスイッチである第二電源ドライバＮ１を介して接続されている。第二電源ドライバＰ１にはＰＭＯＳトランジスタが用いられ、第二電源ドライバＮ１にはＮＭＯＳトランジスタが用いられる。
【００１５】
第二電源ドライバＰ１は不図示の制御回路から供給される制御信号ＣＯＮＴＲＯＬＰにしたがってオン／オフし、第二電源ドライバＮ１は不図示の制御回路から供給される制御信号ＣＯＮＴＲＯＬＮにしたがってオン／オフする。
【００１６】
ＳＣＲＣ使用動作回路であるインバータは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのいずれか一方が第二電源線と接続され、アイドル時（待機時）に第二電源ドライバＰ１またはＮ１がオフすることで第一電源線から切り離される。図１では、ＳＣＲＣ使用動作回路が備えるＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのいずれか一方が第二電源線と接続される構成例を示しているが、ＳＣＲＣ使用動作回路のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタはそれぞれ第二電源線に接続されていてもよい。
【００１７】
なお、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタがそれぞれ第一電源線に接続されている回路（不図示）は、ＳＣＲＣ方式の制御対象ではない回路（以下、ＳＣＲＣ未使用動作回路と称す）である。
【００１８】
図１（ｂ）に示すように、第二電源ドライバＰ１，Ｎ１、ＳＣＲＣ使用動作回路（インバータ）のＰＭＯＳトランジスタＰ２，Ｐ３、並びにＳＣＲＣ使用動作回路（インバータ）のＮＭＯＳトランジスタＮ２，Ｎ３は、それぞれに要求される電流供給能力に応じたトランジスタサイズで形成される。ＰＭＯＳトランジスタやＮＭＯＳトランジスタのトランジスタサイズは、そのチャネル幅で規定され、チャネル幅が大きいほど、トランジスタサイズは大きくなる。
【００１９】
図２は、半導体集積回路装置の回路構成例を示す平面図である。
【００２０】
近年の半導体集積回路装置は、多機能化や大規模化に伴って複数の機能を実現するための回路（以下、機能別回路と称す）を備えている。
【００２１】
図２は、半導体集積回路装置として、機能別回路Ａ〜Ｆと、複数の第二電源ドライバから成るＳＣＲＣ第二電源回路とを有する構成例を示している。
【００２２】
図３は本発明の半導体集積回路装置の回路配置例を示す平面図であり、図４は本発明の半導体集積回路装置の他の回路配置例を示す平面図である。また、図５は、本発明の半導体集積回路装置の第二電源線の配置例を示す平面図である。
【００２３】
図３に示すように、本実施形態の半導体集積回路装置は、チップ上に形成すべき回路領域が、機能別回路に対応して複数の機能別回路領域に分割された構成である。機能別回路領域は、その中央付近に機能別回路を実現するＳＣＲＣ使用動作回路及びＳＣＲＣ未使用動作回路が配置され、その周辺に第二電源ドライバが配置された構成である。第二電源線は、図５に示すように予め設定された所定間隔毎に配置される。
【００２４】
本実施形態の半導体集積回路装置では、機能別回路領域毎の第二電源ドライバのトランジスタサイズが、対応する機能別回路の全ＳＣＲＣ使用動作回路のトランジスタサイズの合計値に応じて決定される。機能別回路領域毎の第二電源ドライバとして必要なトランジスタサイズは、対応する機能別回路の各ＳＣＲＣ使用動作回路に流れる電流が供給できる大きさとなるように、複数のＭＯＳトランジスタを用いて実現すればよい。
【００２５】
図４は、機能別回路に対応して異なる第二電源線を配置する場合の回路配置例を示している。図４は、機能別回路領域Ａの第二電源線を、機能別回路領域Ｂ〜Ｆとは異なる配線にした例を示している。このような構成は、例えば機能別回路毎にＳＣＲＣ使用動作回路のオン／オフタイミングが異なる場合や機能別回路毎に電源電圧が異なる場合に有効である。
【００２６】
次に本発明の半導体集積回路装置のレイアウト設計方法について図面を用いて説明する。
【００２７】
図６は、本発明の半導体集積回路装置のレイアウト設計方法の処理手順の一例を示すフローチャートである。以下に示す半導体集積回路装置のレイアウト設計（配置・配線設計）は、周知の情報処理装置（コンピュータ）で実現されるＥＤＡ（Electronic Design Automation）ツールを用いて行えばよい。
【００２８】
上述したように、本実施形態の半導体集積回路装置のレイアウト設計方法では、第二電源ドライバのレイアウト面積の増大を抑制するために、機能別回路領域毎に、ＳＣＲＣ使用動作回路のトランジスサイズに応じて第二電源ドライバとして用いるＭＯＳトランジスタのサイズを決定する。
【００２９】
なお、第一電源線及び第二電源線は、予め決められた所定の間隔で配置されるものとし、以下の設計手順には含まれないものとする。
【００３０】
図６に示すように、ＥＤＡツールは、まず設計対象となる半導体集積回路装置の全回路を機能別回路に分割し、ＳＣＲＣ使用動作回路のトランジスタサイズの合計値を機能別回路毎にそれぞれ計算する。
【００３１】
次に、ＥＤＡツールは、機能別回路毎のＳＣＲＣ使用動作回路のトランジスタサイズの合計値に基づき、各機能別回路で必要な第二電源ドライバのトランジスタサイズを計算する。
【００３２】
次に、ＥＤＡツールは、機能別回路毎のトランジスタサイズの合計値及び第二電源ドライバのトランジスタサイズに基づき、各機能別回路を配置するのに必要なレイアウト面積をそれぞれ算出する。
【００３３】
続いて、ＥＤＡツールは、算出したレイアウト面積に基づいて機能別回路を配置するための回路配置データを作成する。このとき、機能別領域内において、各ＳＣＲＣ使用動作回路に対する第二電源線の配線抵抗値ができるだけ均一となるように、ＳＣＲＣ使用動作回路及び第二電源ドライバの位置を決定する。その結果、図３や図４に示したように、機能別回路領域の中央付近に機能別回路を実現するＳＣＲＣ使用動作回路やＳＣＲＣ未使用動作回路が配置され、機能別回路領域の周辺に第二電源ドライバが配置される。
【００３４】
最後に、作成した回路配置データに基づいて全ての機能別回路を配置し、信号線を配置する。
【００３５】
本実施形態の半導体集積回路装置によれば、ＳＣＲＣ方式の制御対象であるＳＣＲＣ使用動作回路のトランジスタサイズに応じて、機能別回路毎に必要な第二電源ドライバのトランジスタサイズを決定するため、第二電源ドライバのレイアウト面積の増大を最小限に抑制でまた、したがって、半導体集積回路装置のチップサイズの増大を抑制できる。
【００３６】
また、機能別領域内において、各ＳＣＲＣ使用動作回路に対する第二電源線の配線抵抗値が均一となるように、ＳＣＲＣ使用動作回路及び第二電源ドライバの位置を決定するため、ＳＣＲＣ使用動作回路における電源線による電圧降下量のバラツキが抑制される。また、機能別回路領域毎に各ＳＣＲＣ使用動作回路のトランジスタサイズに対応して第二電源ドライバを配置するため、第二電源線の長さも最小で済む。そのため、第二電源線を細くすることが可能であり、上記第二電源ドライバのレイアウト面積を抑制できることと合わせて、チップサイズの増大をさらに抑制できる。
【符号の説明】
【００３７】
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ３ ＰＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
外部電源電圧が供給される第一電源線と前記第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置のレイアウト設計方法であって、
前記半導体集積回路装置に搭載する全回路を所定の機能を実現する機能別回路に分割し、
前記ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスタサイズの合計値を前記機能別回路毎にそれぞれ計算し、
前記機能別回路毎の前記ＳＣＲＣ使用動作回路のトランジスタサイズの合計値に基づき、前記機能別回路で必要な前記第二電源ドライバのトランジスタサイズを計算し、
前記機能別回路毎のトランジスタサイズの合計値及び前記第二電源ドライバのトランジスタサイズに基づき、前記機能別回路を配置するのに必要なレイアウト面積をそれぞれ算出し、
前記算出したレイアウト面積に基づいて前記機能別回路を配置する半導体集積回路装置のレイアウト設計方法。
【請求項２】
前記機能別回路を配置する機能別領域内において、前記ＳＣＲＣ使用動作回路に対する前記第二電源線の配線抵抗値が均一となるように、前記ＳＣＲＣ使用動作回路及び前記第二電源ドライバの位置を決定する半導体集積回路装置のレイアウト設計方法。
【請求項３】
請求項１または２記載の半導体集積回路装置のレイアウト設計方法で設計された半導体集積回路装置。
【請求項１】
外部電源電圧が供給される第一電源線と前記第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置のレイアウト設計方法であって、
前記半導体集積回路装置に搭載する全回路を所定の機能を実現する機能別回路に分割し、
前記ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスタサイズの合計値を前記機能別回路毎にそれぞれ計算し、
前記機能別回路毎の前記ＳＣＲＣ使用動作回路のトランジスタサイズの合計値に基づき、前記機能別回路で必要な前記第二電源ドライバのトランジスタサイズを計算し、
前記機能別回路毎のトランジスタサイズの合計値及び前記第二電源ドライバのトランジスタサイズに基づき、前記機能別回路を配置するのに必要なレイアウト面積をそれぞれ算出し、
前記算出したレイアウト面積に基づいて前記機能別回路を配置する半導体集積回路装置のレイアウト設計方法。
【請求項２】
前記機能別回路を配置する機能別領域内において、前記ＳＣＲＣ使用動作回路に対する前記第二電源線の配線抵抗値が均一となるように、前記ＳＣＲＣ使用動作回路及び前記第二電源ドライバの位置を決定する半導体集積回路装置のレイアウト設計方法。
【請求項３】
請求項１または２記載の半導体集積回路装置のレイアウト設計方法で設計された半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−２５６７８６（Ｐ２０１２−２５６７８６Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１１−１２９９８８（Ｐ２０１１−１２９９８８）
【出願日】平成２３年６月１０日（２０１１．６．１０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２３年６月１０日（２０１１．６．１０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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