【課題】ＦＥＴの駆動力性能や遮断性能などを向上できる半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、前記半導体基板上に形成され、オフ状態とオン状態とで閾値電圧を可変させるＦＥＴからなる半導体素子と、を備える。前記半導体素子は、前記半導体基板のチャネル形成箇所の上方に形成される絶縁膜と、前記絶縁膜の上方に配置されるゲート電極と、前記絶縁膜と前記ゲート電極との間に介挿され、前記チャネルとの間よりも、前記ゲート電極との間で、より多くの電子の授受を行なうチャージトラップ膜と、を有する。 （もっと読む）

【課題】電源オープン検出回路の動作マージンを大きくする。
【解決手段】電源端子とグランド端子と入力端子と内部回路とが形成された集積回路において，入力端子と電源端子との間に設けられ，入力端子から前記電源端子への方向の一方向性回路と，電源端子が外部電源と接続しているか否かを検出して電源オープン検出信号を出力する電源状態判定回路とを有する。一方向性回路は，電源端子の電圧がゲートに印加される第１のトランジスタと，第１のトランジスタに直列に接続された第２のトランジスタとを有し，入力端子には外部電源の電圧が入力される。 （もっと読む）

【課題】アンチヒューズ構造体及びアレイを提供する。
【解決手段】基板内に第１拡散領域で形成されたビットラインと、ビットライン上に形成された絶縁層と、絶縁層上に形成されたワードラインと、を備えるアンチヒューズ構造体である。ビットラインの周辺部に形成された第２拡散領域をさらに備える。ビットラインは、第１ドーピング物質でドーピングされた領域であり、第２拡散領域は、第２ドーピング物質でドーピングされた領域である。ビットラインの両側部に形成された素子分離膜をさらに備える。 （もっと読む）

【課題】配置面積に対する識別能力の向上、製造工程の煩雑さを回避しつつ高信頼性を実現した半導体装置の識別方法を提供する。
【解決手段】識別情報発生回路は、互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素を含み、上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる。カウンタは、上記識別情報発生回路から識別情報を奇数回読み出し、２値のうち一方の値であるときにはカウントアップし、他方の値あるときにはカウントダウンする。制御回路は、上記決められた読み出し回数が完了したときのカウント値が正ならば当該ビットを上記一方の値とし決定し、カウント値が負ならば当該ビットを上記他方の値とし決定して識別情報を生成して出力する。 （もっと読む）

【課題】単位面積当たりの容量を大きくする。
【解決手段】半導体集積回路であって、第１の電極と、半導体基板上に形成され、第２の電極を有するトランジスタと、同一の配線層に形成された第３及び第４の電極とを有する。前記第１の電極は、前記トランジスタを構成する拡散領域と接続されている。前記第２の電極は、前記トランジスタのゲートを構成している。前記第３及び第４の電極は、いずれも櫛形の形状を有しており、それぞれの少なくとも一部が前記トランジスタと重なるように形成されている。 （もっと読む）

【課題】ＩＤＩＰから出力されるＩＤのユニーク性やランダム性の自己診断を可能にした半導体装置及びその検証方法を提供する。
【解決手段】互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係に決定される複数ビットからなる識別情報（ＩＤ）を発生させる識別情報発生回路（ＩＤＩＰ）を備えた半導体装置に上記複数ビットの識別情報におけるランダム性を判別する判別回路を設ける。この判別回路は、確率論に基づく簡単な手法により実現することができる。 （もっと読む）

【課題】静電気放電等を原因とする誤動作を防止できる集積回路装置等の提供。
【解決手段】集積回路装置は、イネーブル信号ＥＮＢが第２の電圧レベルである場合に、パッド１８からの入力信号Ｄをバッファリングして出力するＩ／Ｏ回路２０と、Ｉ／Ｏ回路２０からの出力信号が入力される回路ブロック５０と、信号ＥＮＢが第１の電圧レベルである期間Ｔ１と、信号ＥＮＢが第１の電圧レベルから第２の電圧レベルに遷移する期間を含む期間Ｔ２では、電源ＶＤＤＣにより電圧レベルが設定される出力信号ＱＰを回路ブロック５０に出力し、信号ＥＮＢが第２の電圧レベルとなる期間Ｔ３では、Ｉ／Ｏ回路２０からの出力信号ＱＩに応じた出力信号ＱＰを回路ブロック５０に出力する誤動作防止回路３０を含む。 （もっと読む）

【課題】本発明は、トリミング素子のトリミング状態に依らず、消費電流を低減することが可能なトリミング回路を提供することを目的とする。
【解決手段】本発明に係るトリミング回路は、フューズＦと；電源ラインとフューズＦとの間に接続されたスイッチＴｒ１と；その出力信号がトリミングデータＯＵＴとして引き出されるラッチ回路ＦＦと；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、フューズＦとスイッチＴｒ１との接続ノードに現れる電圧信号ａに基づいて開閉制御されるスイッチＴｒ２と；ラッチ回路ＦＦのリセット端と接地ラインとの間に接続され、スイッチＴｒ１と同一の開閉状態に制御されるスイッチＴｒ３と；電源ラインとラッチ回路ＦＦのリセット端との間に接続され、ラッチ回路ＦＦの出力信号ｇに基づいて開閉制御されるスイッチＴｒ４と；スイッチＴｒ１、Ｔｒ３の開閉制御信号ｂ、ｃ及びラッチ回路ＦＦのセット信号ｄを生成する制御回路ＣＴＲＬと；を有して成る構成としている。 （もっと読む）

【課題】本発明は、緊急度に応じて適切な温度保護動作を行い、延いては、システム全体として、より安全性の高い温度保護動作を行うことが可能な温度保護回路、並びに、これを備えた電源装置及び電子機器を提供することを目的とする。
【解決手段】本発明に係る温度保護回路は、監視対象温度Ｔｊの異常上昇時にイネーブルとされる遮断信号Ｓｔｓｄを生成する温度保護回路であって、監視対象温度Ｔｊの上昇勾配に応じて監視対象温度Ｔｊが第１閾値温度Ｔｔｈ１に達してから遮断信号Ｓｔｓｄをイネーブルとするまでのタイミングを制御する手段と、監視対象温度Ｔｊが第１閾値温度Ｔｔｈ１に達してから遮断信号Ｓｔｓｄがイネーブルとされるまでの期間にイネーブルとされる異常報知信号Ｓｅｒｒを生成する手段と、を有して成る構成とされている。 （もっと読む）

【課題】高速動作化のためＭＯＳトランジスタの基板がフォワードバイアスされたときのラッチアップ現象を防止する必要があるが、実デバイスでは、他の寄生バイポーラトランジスタが存在し、必ずしも最適な防止対策ではなかった。
【解決手段】基板とソースとが分離されたＭＯＳ回路を含む論理回路１１と、ＭＯＳ回路に印加する基板電圧を生成する基板電圧生成回路１２と、ＭＯＳ回路の基板とソースとの面積比が保存された別に基板分離されたレイアウト形状のダミーＭＯＳ回路２１を含み、ダミーＭＯＳ回路のソースおよび基板の電流測定を通じてＭＯＳ回路のラッチアップ状況を監視するラッチアップモニター回路１３と、ラッチアップモニター回路による電流比検出信号が示す電流比に応じた限界電圧を指示する限界電圧指示信号を生成し、基板電圧生成回路１２による基板電圧を制限する限界電圧生成回路１４を備える。 （もっと読む）