【課題】分割抵抗回路で消費される消費電力を低減することが可能な半導体装置を提供する。
【解決手段】半導体装置は、抵抗分割回路で抵抗分割された分割電圧を受けるための入力端子と、入力端子から供給される分割電圧と、所定の基準電圧と、の電圧差を検出する検出回路と、外部から入力信号を受けるための信号入力端子と、分割電圧と入力信号の電圧を比較するカレントミラー回路と、を備え、カレントミラー回路は、検出回路が検出した電位差に応じて、カレントミラー回路に入力される分割電圧を実効的に補正する電位補正回路と、を含む。 （もっと読む）

【課題】ＳＯＩ型の半導体集積回路において電源遮断時の低消費電力及び電源供給時の動作性能向上に資することができる電源遮断制御を可能にする。
【解決手段】本発明に係る半導体集積回路は、第１電源スイッチと、前記第１電源スイッチに直列接続される論理回路を有する。前記論理回路は、順序回路（ＦＦ１，ＦＦ２）及び組み合わせ回路（ＬＯＧ１，ＬＯＧ２）を含み、前記第１電源スイッチと前記組み合わせ回路との間に第２電源スイッチが接続される。第１モードにおいて前記第１電源スイッチをオフ状態に制御し、前記順序回路及び前記組み合わせ回路を非通電状態にし、第２モードにおいて前記第１電源スイッチをオン状態に維持し且つ前記第２電源スイッチをオフ状態に制御し、前記順序回路を通電状態、前記組み合わせ回路を非通電状態にする電源スイッチ制御回路を有する。 （もっと読む）

【課題】抵抗素子を有する半導体装置に関し、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供する。
【解決手段】半導体材料により形成された複数の抵抗素子と、複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する２つの接続ノード間に加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する。 （もっと読む）

【課題】実行するプログラムの種類又は発生する異常の種類などの、動作開始後の状況に合わせて外部端子の状態をプログラマブルに設定する。
【解決手段】プログラム処理回路によるデータ処理状態、プログラム処理回路が実行するプログラム若しくはデータ処理の種類、あるいはデータ処理による異常の種別毎に、異常発生時の入出力端子の端子状態を制御する制御データを予め不揮発性記憶部（１４０）に保存する。プログラム実行前若しくはプログラムの実行時に逐次に不揮発性記憶部に制御データを特定する検索キーを設定し、異常が発生した場合は、当該検索キーに基づいて参照された制御データに従って、入出力端子の状態をプルアップ、プルダウン、ハイインピーダンス又は前値保持の状態に設定する。 （もっと読む）

【課題】パッケージの使用する端子を変更するときに、無駄な電力を消費せず、且つチップの設計を容易にして、値が不定な信号を生じないようにすることを目的とする。
【解決手段】本発明の集積回路１は、チップ３を搭載したパッケージ２に形成した入力、出力または入出力を行う端子１１〜１３と、チップ３に設けた機能ブロック４に端子１１〜１３からの信号を入力する入力バッファ３１Ｂ〜３３Ｂと機能ブロック４から端子１１〜１３に信号を出力する出力バッファ３１Ｃ〜３３Ｃとのうち少なくとも出力バッファ３１Ｃ〜３３Ｃを有するバッファ部３１〜３３と、端子１１〜１３が使用されていないときに、値が固定された固定信号を出力バッファ３１Ｃ〜３３Ｃに出力させる固定信号制御部４１〜４３と、を備えている。 （もっと読む）

【課題】回路モジュール毎に電力供給のオン／オフを切り換える電源制御機能を有する半導体集積回路であって、回路規模及び配線規模の増加を極力抑えながら、ある回路モジュールへの電力供給のオン／オフを切り換える際に発生するインラッシュ電流による影響を根本的に除去する。
【解決手段】電源制御機能を有する半導体集積回路１は、回路モジュール１１，１２，２１，２２と電源制御回路３とを含む。回路モジュール２１，２２への電力供給は、電源制御回路３の制御下でオン／オフ制御される。電源制御回路３は、１つの回路モジュールへの電力供給のオン／オフを切り換えるとき、他の回路モジュールに、当該他の回路モジュールの内部におけるデータ転送を停止させるように制御する。 （もっと読む）

【課題】消費電力を極力抑制することで電源の安定化を実現する半導体装置を提供する。
【解決手段】ロジック部１１、メモリ部１２、ロジック部とメモリ部の一方又は両方の動作頻度を検出する検出部１３、検出部の検出結果に基づきロジック部及びメモリ部の一方又は両方にしきい値制御信号を供給するしきい値制御部１４を有する半導体装置である。ロジック部とメモリ部の各々は複数のトランジスタを有しており、複数のトランジスタの各々は、論理信号が入力される第１のゲート電極と、しきい値制御信号が入力される第２のゲート電極と、半導体膜とを有する。 （もっと読む）

【課題】半導体チップに部分的に大きな電流が流れるのを抑制する技術を提供することを目的とする。
【解決手段】半導体装置は、ゲート電極５を有する半導体チップ１と、半導体チップ１の表面に設けられ、当該表面にかかる応力を検出する応力検出用素子７とを備える。そして、半導体装置は、応力検出用素子７で検出された応力に基づいて、ゲート電極５に印加される制御信号を制御する。また、平面視において半導体チップ１の中央部にかかる応力を検出する応力検出用素子７が、第１応力検出用素子７−１として設けられ、平面視において半導体チップ１の外周部にかかる応力を検出する応力検出用素子７が、第２応力検出用素子７−２として設けられることが好ましい。 （もっと読む）

【課題】今後ますます増加するトランジスタの閾値のばらつきに対して、高速に動作させることができる集積回路を提供する。
【解決手段】集積回路１は、電流制御型のＭＯＳ電流論理回路１０と、電流制御型のＭＯＳ電流論理回路１０の定電流用ＭＯＳＦＥＴ１６に接続される可変抵抗素子２０と、電流制御型のＭＯＳ電流論理回路１０の閾値のばらつきにより生じる出力基準電圧の変動△Ｖ_Ｂを検出するアンプ２２と、可変抵抗素子２０の抵抗値を書き込む回路３４と、を備えている。電流制御型のＭＯＳ電流論理回路１０の基準電圧Ｖ_Ｂと出力信号との差がアンプ２２によって検出され、可変抵抗素子２０の抵抗が書き込み回路３４によって書き込まれる。回路を構成するトランジスタの閾値がばらついても、集積回路１は高速且つ安定に動作する。 （もっと読む）

【課題】電界効果型トランジスタのLSI製造後にしきい電圧の制御が可能で、かつ、回路面積を増大させず、かつ信頼性に優れるという特徴を有する技術を提供する。
【解決手段】シリコン半導体支持基板1の上面に設けられた積層膜（3nm以上4nm以下の第１のシリコン酸化膜2／0.3nm以上2nm以下のシリコン窒化膜3／5nm以上10nm以下の第２のシリコン酸化膜4／3nm以上20nm以下の膜厚）を有するSOI層5と、上記構造に所定の間隔を介して互いに対向して設けられたソース・ドレイン拡散層6と、当該ソース拡散層とドレイン拡散層の間の上記半導体基板の表面上に形成されたゲート絶縁膜7と、上記ゲート絶縁膜の上に形成されたゲート電極8を具備してなる電界効果型半導体装置において、シリコン支持基板1から電圧を印加することにより、直接トンネル効果によって電荷をシリコン窒化膜3に一定時間保持してしきい電圧を調整する。 （もっと読む）

【課題】内部回路の電源電圧の安定性を確保しつつ、効率を改善したオンチップ電源回路を搭載した半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、電源ノードと電源ライン３８との間に接続される上層負荷３０と、電源ライン４０と接地ノードとの間に接続される下層負荷３２と、電源ライン３８を所定電圧に維持するためのＶＤＣ６６と、電源ライン４０を所定電圧に維持するためのＶＤＣ５２と、電源ライン３８，４０接続状態と、電源ライン３８とＶＤＣ６６との接続状態と、電源ライン４０とＶＤＣ５２との接続状態とを変更可能な接続回路３３とを備える。 （もっと読む）

【課題】ＬＳＩの機能増加に伴い外部端子数が増加傾向にある。更に、回路の微細化が進み、パッケージサイズも小型化が進んでいる。このため、ＬＳＩの外部端子数の削減が求められている。
【解決手段】本発明は、複数の外部記憶デバイスから１つを選択して、実行プログラムをロードする半導体集積回路であって、複数の内蔵ヒューズ回路を備えるヒューズ部と、前記内蔵ヒューズ回路が示す値に応じて選択した外部記憶デバイスからの実行プログラムをロードする処理部と、を有する半導体集積回路である。 （もっと読む）

【課題】スタンバイ状態への設定と解除が頻繁に繰り返されることにより、消費電力が増大することを避けることのできる半導体装置を提供する。
【解決手段】内部回路５０と、第１制御信号を受けて内部回路への電源供給を制御する電源制御回路４０と、第２制御信号を受けて第１制御信号を出力する制御信号発生回路３０と、を備え、制御信号発生回路３０は、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第１の期間以上であるときに第１制御信号を非活性状態とする。 （もっと読む）

【課題】半導体装置の消費電力を削減する。
【解決手段】回路動作スケジュール補正部１４が、回路動作スケジュールを入力し、複数の回路動作期間を連続するように、回路動作期間の開始時刻または終了時刻を補正し、電源スイッチ制御部１５が、補正された回路動作スケジュールにしたがって、回路１１へ電源を供給するか否かを切り替える電源スイッチ１２をオンまたはオフすることで、電源スイッチ１２の動作回数が減少し、電源スイッチ１２をオフからオンする際の、電源復帰時のエネルギー損失が減少し、消費電力が低減される。 （もっと読む）

【課題】テスト時間の増加を防止しながら、低コストで、効率よく品種展開された半導体装置のテストを行う。
【解決手段】計算機３から、テストプログラム、テストパターン、および半導体装置のＲＯＭに書き込まれるＲＯＭファイルが、テスタ４に送信される。テスタは、品種固有テストであるＲＡＭ機能テスト、電源リーク測定、およびＲＯＭファイルを書き込むＲＯＭ書き込みのそれぞれのテストの前に、ＲＯＭファイルに含まれるＲＯＭファイル番号が、’ＸＸＸ’か、’ＹＹＹ’かを判定し、テスト中の半導体装置が品種Ａか、品種Ｂかを判定する。これら品種固有テストでは、品種の判定結果に基づいて、判定された品種に見合った規格値によるテスト判定が行われる。 （もっと読む）

【課題】
半導体チップを製造する際の製造バラツキ又は半導体チップ内の半導体回路の動作条件による、複数の最終バッファから出力される複数のクロック間の位相差を軽減することが可能なクロック分配回路を提供することを目的とする。
【解決手段】
回路装置内に配置されたクロック分配回路であって、リング状のクロック配線と、前記クロック配線に接続し、自己発振により、前記クロック配線内に第１クロック信号を発生させる発振回路と、前記回路装置内において、２以上の場所それぞれに、配置され、第２クロック信号を出力する２以上の位相調整回路と、を備え、前記位相調整回路それぞれは、配置場所に応じた位相を有する前記第１クロック信号を受け取り、前記位相調整回路それぞれが受け取った前記第１クロック信号間の位相差よりも、前記位相調整回路それぞれが出力する前記第２クロック信号間の位相差を減じる調整を行うことを特徴とするクロック分配回路。
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【課題】電源投入時において誤って設定されたレベル調整回路の出力を、テストモードを用いて初期化し、目標レベルである正規の設定値へと高速に調整する半導体装置を提供する。
【解決手段】テストモード時に外部から入力されるテストデータを保持する複数のラッチ回路２と、ラッチ回路２が保持するテストデータが入力され、テストデータの論理の組合せによりコードを発生するデコード回路３と、ラッチ回路２が保持するテストデータの論理レベルに変化があった時、予め設定された期間の間、ＨレベルまたはＬレベルとなるゲート駆動信号ＵＰＤＮ＿Ｂ＜ｉ＞、ＵＰＤＮ＿Ｔ＜ｉ＞、ＵＰＤＮ＿Ｔ＜ｉ−１＞を出力し、電流供給回路（引き下げ回路８、引き上げ回路９）を駆動する遷移検出回路７と、を備える。 （もっと読む）

【課題】実績がある従来のデバイスを用いた状態で新しい機能を追加することが容易であり、また外付け部品を用いずに複数の電圧に対応した半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、第１の電源が接続された複数の第１の入出力装置６１，６２，６３，６４と、第２の電源が接続された複数の第２の入出力装置６５，６６と、第３の電源が接続された複数の第３の入出力装置６７，６８と、を含み、それぞれ前記第１の入出力装置は前記第１の電源の電圧で動作するデバイス５１，５２，５３，５４とインターフェイスし、前記第２の入出力装置は前記第２の電源の電圧で動作するデバイス５５，５６とインターフェイスし、前記第３の入出力装置は前記第３の電源の電圧で動作するデバイス５７，５８とインターフェイスする。入出力装置の変更により、容易に複数電圧への対応を可能とする。 （もっと読む）

【課題】低コストな構成で効果的に不要輻射レベルを低減可能な半導体装置を提供する。
【解決手段】不要輻射を放射する半導体装置であって、前記半導体装置から放射される不要輻射を選択的に捕捉する内部アンテナと、前記内部アンテナの出力信号をデジタル信号に変換する信号変換部と、前記信号変換回路から得られるデジタル信号を不要輻射レベルとして認識し、当該不要輻射レベルが規格内に収まるように前記半導体装置の動作条件を制御する制御部とを備えることを特徴とする。 （もっと読む）

【課題】クロックや電源の制御を効率よく、且つ、確実に実行可能にして、消費電力を削減する。
【解決手段】本発明の半導体装置は、複数の回路ブロック２、１２と、複数の回路ブロック２、１２と電源９との間に設けられたスイッチ１０と、複数の回路ブロック２、１２に各別にクロック信号を出力する複数のクロック出力回路と、複数の回路ブロック２、１２の中の少なくとも１個の回路ブロックへクロック信号が出力された時点で、スイッチ１０をオンして有う複数の回路ブロック２、１２の電源をすべてオンし、複数の回路ブロック２、１２へのクロック信号がすべて停止された時点で、スイッチ１０をオフして複数の回路ブロック２、１２の電源をすべて遮断するように制御するブロック電源制御回路とを備えたものである。 （もっと読む）