半導体装置及びその試験方法
【課題】半導体チップに部分的に大きな電流が流れるのを抑制する技術を提供することを目的とする。
【解決手段】半導体装置は、ゲート電極５を有する半導体チップ１と、半導体チップ１の表面に設けられ、当該表面にかかる応力を検出する応力検出用素子７とを備える。そして、半導体装置は、応力検出用素子７で検出された応力に基づいて、ゲート電極５に印加される制御信号を制御する。また、平面視において半導体チップ１の中央部にかかる応力を検出する応力検出用素子７が、第１応力検出用素子７−１として設けられ、平面視において半導体チップ１の外周部にかかる応力を検出する応力検出用素子７が、第２応力検出用素子７−２として設けられることが好ましい。
【解決手段】半導体装置は、ゲート電極５を有する半導体チップ１と、半導体チップ１の表面に設けられ、当該表面にかかる応力を検出する応力検出用素子７とを備える。そして、半導体装置は、応力検出用素子７で検出された応力に基づいて、ゲート電極５に印加される制御信号を制御する。また、平面視において半導体チップ１の中央部にかかる応力を検出する応力検出用素子７が、第１応力検出用素子７−１として設けられ、平面視において半導体チップ１の外周部にかかる応力を検出する応力検出用素子７が、第２応力検出用素子７−２として設けられることが好ましい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその試験方法に関するものである。
【背景技術】
【０００２】
電力用半導体素子であるパワーデバイスは、大容量の電力を制御する無接点のスイッチとして、省エネルギー化が進むエアコン、冷蔵庫、洗濯機など家電製品のインバータ回路や、新幹線や地下鉄などの電車のモータ制御に応用されている。特に、近年では、地球環境を考え、電気とエンジンを併用して走るハイブリッド・カーのインバータ・コンバータ制御用のパワーデバイスや、太陽光、風力発電用のコンバータ用途として応用分野は広がっている。これらパワーデバイスなどを含む半導体チップが、例えば特許文献１において開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３２２７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
さて、半導体チップにおいては、その電気的特性を向上させるために、半導体チップを薄厚化する技術が主流となってきている。しかしながら、半導体チップの薄厚化を行うと、半導体チップにかかる応力の面内でのばらつきが影響して、面内における電気的特性のばらつきが大きくなってしまう。そして、電気的特性のばらつきが大きくなると、半導体チップに部分的に大きな電流が流れることから、大きな電流が流れる部分での発熱が大きくなり、半導体装置の寿命が短くなることがあった。また、高温保持試験やパワーサイクル試験での品質劣化が応力によるものか、チップ製造における不良によるものかを区別することができなかった。
【０００５】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体チップに部分的に大きな電流が流れるのを抑制するともに、試験における応力の影響を排除可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、制御電極を有する半導体チップと、前記半導体チップの表面に設けられ、当該表面にかかる応力を検出する応力検出用素子とを備える。そして、上述の半導体装置は、前記応力検出用素子で検出された応力に基づいて、前記制御電極に印加される制御信号を制御する。
【発明の効果】
【０００７】
本発明によれば、応力検出用素子で検出された半導体チップの応力に基づいて、スイッチング素子のゲート信号を制御する。したがって、半導体チップの大きな応力がかかる部分に、大きな電流が流れるのを抑制することができる。よって、当該部分における発熱が大きくなるのを抑制することができることから、寿命を長くすることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る半導体装置が備える半導体チップの構成を示す上面図である。
【図２】ピエゾ抵抗素子の構成を示す図である。
【図３】ピエゾ抵抗素子にかかる応力と、その抵抗値の変化率との関係を示す図である。
【図４】実施の形態１に係る半導体装置の回路構成を示す図である。
【図５】実施の形態２に係る半導体装置が備える半導体チップの構成を示す上面図である。
【図６】実施の形態２に係る半導体装置の回路構成を示す図である。
【図７】ピエゾ抵抗素子が有する抵抗の種類と、その抵抗係数との関係を示す図である。
【図８】実施の形態４に係る半導体装置が備える半導体チップの構成を示す断面図である。
【図９】実施の形態４に係る半導体装置が備える半導体チップの構成を示す断面図である。
【図１０】拡散層を有するピエゾ抵抗素子の抵抗値と温度との関係を示す図である。
【図１１】ポリシリコン層を有するピエゾ抵抗素子の抵抗値と温度との関係を示す図である。
【図１２】実施の形態５に係る半導体装置が備える半導体チップの構成を示す上面図である。
【図１３】実施の形態６に係る半導体装置の構成を示す断面図である。
【図１４】半導体チップにかかる応力を示す図である。
【図１５】実施の形態７に係る半導体チップが形成されたウェハの状態を示す上面図である。
【図１６】半導体チップにかかる応力と温度との関係を示す図である。
【図１７】半導体チップにかかる応力の大きさを示す分布図である。
【図１８】応力が半導体チップの電気的特性に与える影響を示す図である。
【図１９】電気的特性の変動と、コレクタ−エミッタ間に流れる電流値の変化との関係を示す図である。
【発明を実施するための形態】
【０００９】
＜実施の形態１＞
まず、本発明の実施の形態１に係る半導体装置について説明する前に、これと関連する半導体装置（以下、「関連半導体装置」と呼ぶ）について説明する。この関連半導体装置は、低損失で、かつ大電流を制御する代表的なＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む半導体チップを備えているものとする。このＩＧＢＴは、半導体チップとなるウェハの表面側にゲート電極及びエミッタ電極を有し、裏面側にコレクタ電極を有する。
【００１０】
次に、一般的なＩＧＢＴがターンオンする際の動作について説明する。ゲート−エミッタ間に十分な正の電圧（例えば＋１５Ｖ）が印加されると、ＩＧＢＴを構成する表面のＭＯＳＦＥＴがターンオンする。このとき、コレクタ側のＰ＋層と、それよりも表面側に設けられたドリフト層のＮ−層との間が順バイアスとなり、Ｐ＋層からＮ−層へ正孔が注入される。そして、Ｎ−層へ注入された正孔のプラス電荷と同じ数の電子が、Ｎ−ドリフト層に集中し、Ｎ−ドリフト層の低抵抗化（電導度変調）が生じ、ＩＧＢＴは電流を通すオン状態となる。
【００１１】
次に、ＩＧＢＴがターンオフする際の動作について説明する。ゲート−エミッタ間に、上述の正の電圧よりも低下させると、上述のＭＯＳＦＥＴがターンオフする。このとき、コレクタ側のＰ＋層からの正孔注入が停止して、Ｎ−ドリフト層が空乏化し、すでに注入されていた正孔はエミッタ側へ流出し、ＩＧＢＴは電流を遮断するオフ状態となる。
【００１２】
上述のオン状態でのＮ−ドリフト層の低抵抗化（電導度変調）が、デバイスの低抵抗化を意味し、そのときのコレクタ−エミッタ間の電圧は「オン電圧」もしくは「ＶＣＥ（sat）」と呼ばれる。
【００１３】
上述のターンオンからターンオフに切り替わるときの残留正孔の電流は、電力の無駄な消費、いわゆるスイッチングロスとなる。したがって、ＩＧＢＴの低抵抗化を行うために、正孔と電子（以下総称して「キャリア」と呼ぶこともある）を、Ｎ−ドリフト層内に多く注入させると、ターンオフに切り替わるときにはキャリアの残留によるスイッチングロスが増すことになる。つまり、このオン電圧の低下と、スイッチングロスの低下との間にはトレードオフの関係が存在する。
【００１４】
そこで、このようなトレードオフ特性を改善するために、関連半導体装置においては、微細化技術を用いて半導体チップにおけるトランジスタセルの密度を向上させたり、半導体チップ（半導体基板）を薄厚化したりすることが行われている。具体的には、半導体チップを薄厚化すると、コレクタ−エミッタ間の抵抗（オン電圧）が下がり、通電時のロスを低減することが可能となる。
【００１５】
以上のことから、通電時のロスを低減し、電気的特性を向上させる観点からは、半導体チップ（半導体基板）を薄厚化することが望ましい。しかし、半導体チップを薄くすると、半導体チップをパッケージに組込む工程、組込み完了後のはんだ付け、及び、樹脂モールド封止を行ったときに、半導体チップに生じる応力が大きくなる。このことは、例えば非特許文献１（電気学会合同研究会資料、パワーデバイス電気的特性の機械応力依存、2006年、p.31-36）に記載されている。その結果、以下で説明するように、半導体チップに係る応力が、その電気的特性に顕著に影響することになる。
【００１６】
図１６は、組み立て過程のはんだ付けが行われた後の半導体チップにかかる応力を示す図である。この図に示されるように、半導体チップが組み立て用のベース板上に置かれ、はんだが溶融している２５０℃の状態では、半導体チップにかかる応力はゼロであるが、はんだが冷却され凝固していくにしたがって、応力（この場合は圧縮応力）が大きくなっていく。
【００１７】
図１７は、はんだ付けが行われた半導体チップにかかる応力の大きさをシミュレーションにて解析した結果を示す分布図である。この図１７の左側の図は、正方形状（矩形状）の半導体チップ（図１７の右側の図）を上下及び左右で分割した場合に、左上に位置する１／４の半導体チップについての応力の分布を示している。つまり、この図１７の左側の図においては、右下側が半導体チップの中央部に対応しており、応力が等圧線のように示されている。この図に示されるように、半導体チップ面内でかかる応力は均一ではなく、半導体チップの中央部が最も応力（ここでは圧縮応力）が大きく、半導体チップの外周部に向かうに従い応力は低下する。なお、ここでは図示しないが、他の部分（右上、左下、右下）に位置する１／４の半導体チップについても同様である。
【００１８】
図１８は、応力が半導体チップの電気的特性に与える影響を示す図である。この図は、例えば、５００Ｍｐａ程度の応力が半導体チップにかかれば、その半導体チップのオン電圧は３％以上変動することを意味している。
【００１９】
図１９は、オン電圧の変動によって半導体チップのコレクタ−エミッタ間に流れる電流値の変化を示す図である。この図は、例えば、半導体チップにおいて高い圧縮応力を受ける中央部のＩＧＢＴでは１５０Ａの電流が流れるのに対し、低い圧縮応力を受ける外周部のＩＧＢＴでは、１３０Ａの電流しか流れないことを意味している。
【００２０】
以上のことから分かるように、半導体チップの薄厚化を行った場合には、半導体チップの中央部に大きな応力がかかり、半導体チップ面内での応力のばらつきが大きくなるつく結果、半導体チップ面内でのオン電圧のばらつきが大きくなってしまうことがあった。しかも、応力が変動すると、オン電圧だけでなく、ゲート閾値電圧（Ｖｔｈ）も変動する。このように、半導体チップ面内での電気的特性（オン電圧、ゲート閾値電圧）がばらつくと、半導体チップに部分的に大きな電流が流れてしまい、大きな電流が流れる部分での発熱が大きくなる。その結果、この場合には半導体装置の寿命が短くなることがあるという問題があった。そこで、本実施の形態に係る半導体装置においては、この問題を解決することが可能となっている。以下、当該半導体装置について詳細に説明する。
【００２１】
図１は、本発明の実施の形態１に係る半導体装置が備える半導体チップの構成を示す上面図である。この図に示されるように、この半導体装置は、制御電極であるゲート電極８を有する半導体チップ１を備えている。なお、ここでは、説明の便宜上、半導体チップ１は、ゲート電極５を有するＩＧＢＴを含んでいるものとする。
【００２２】
半導体チップ１は、その外周部においてＩＧＢＴの耐圧を保持する終端領域２と、当該終端領域２に囲まれ、ＩＧＢＴが形成されたトランジスタセル領域３とを備えている。なお、本実施の形態では、半導体チップ１は、平面視においてＸ軸方向に伸びる二辺と、Ｙ軸方向に伸びる二辺とを有する正方形状（矩形状）を有している。
【００２３】
トランジスタセル領域３の表面側には、ＩＧＢＴのエミッタ電極４及び上述のゲート電極５が配設され、トランジスタセル領域３の裏面側には、ＩＧＢＴのコレクタ電極６が配設されている。
【００２４】
半導体チップ１（トランジスタセル領域３）の表面には、当該表面にかかる応力を検出する応力検出用素子７が設けられている。本実施の形態では、この応力検出用素子７は、半導体チップ１の中央部に囲まれている。上述したように、半導体チップ１の中央部には比較的大きな応力がかかることから、応力検出用素子７を当該中央部に形成することにより、半導体チップ１の表面にかかる応力を良好な感度で検出することができる。なお、応力検出用素子７は、エミッタ電極４、ゲート電極５及びコレクタ電極６とは電気的に絶縁した状態となっている。
【００２５】
応力検出用素子７は、半導体チップ１の中央部の表面にかかる応力に応じて抵抗が変化するピエゾ抵抗素子７ａ，７ｂを含んでいる。このうち、ピエゾ抵抗素子７ａはＸ軸方向に沿った応力を検出し、ピエゾ抵抗素子７ｂはＹ軸方向に沿った応力を検出する。したがって、応力検出用素子７は、Ｘ軸方向及びＹ軸方向の各々の方向に沿った応力を検出することが可能となっている。
【００２６】
図２は、ピエゾ抵抗素子７ａ，７ｂとして用いられるピエゾ抵抗素子の構成を示す図である。この図２に示されるピエゾ抵抗素子は、平面視において上側及び下側において折り返しを有することにより、縦方向の全長が比較的長くなっている。したがって、当該ピエゾ抵抗素子は、一方向（図２における縦方向）の感度が高くなっている。本実施の形態では、図２に係るピエゾ抵抗素子が、感度が高い一方向をＸ軸方向に一致させて、ピエゾ抵抗素子７ａとして設けられ、図２に係るピエゾ抵抗素子が、感度が高い一方向をＹ軸方向に一致させて、ピエゾ抵抗素子７ｂとして設けられている。
【００２７】
図３は、ピエゾ抵抗素子７ａ，７ｂにかかる応力と、その抵抗値の変化率との関係を示す図である。この関係を予め取得しておけば、ピエゾ抵抗素子７ａ，７ｂの抵抗の変化率を測定することで、半導体チップ１にかかる応力を測定することができる。
【００２８】
図１に示される半導体チップ１には、ピエゾ抵抗素子７ａ，７ｂ（応力検出用素子７）の抵抗値を測定するための端子８，９，１０が設けられている。ここでは、例えば、端子８はグランド端子であり、端子９はＸ軸方向の応力を検出するピエゾ抵抗素子７ａの抵抗測定端子であり、端子１０はＹ軸方向の応力を検出するピエゾ抵抗素子７ｂの抵抗測定端子である。
【００２９】
図４は、本実施の形態に係る半導体装置の回路構成を示す図である。この図に示すように、本実施の形態に係る半導体装置は、負荷部１１と、電源１２と、制御部１３と、スイッチング素子１４とが設けられている。本実施の形態では、負荷部１１及びスイッチング素子１４は半導体チップ１を構成し、スイッチング素子１４及びそのゲート電極は、上述のＩＧＢＴ及びゲート電極５であるものとする。
【００３０】
図４に示されるように、負荷部１１の一端は電源１２と接続されており、負荷部１１の他端はスイッチング素子１４のコレクタと接続されている。スイッチング素子１４のゲート電極は制御部１３と接続されており、スイッチング素子１４のエミッタは接地されている。
【００３１】
スイッチング素子１４は、後述する制御部１３からのゲート信号に基づいて、半導体チップ１の負荷部１１の通電を制御する。
【００３２】
本実施の形態に係る半導体装置は、応力検出用素子７で検出された応力に基づいて、スイッチング素子１４のゲート電極（制御電極）に印加されるゲート信号（制御信号）を制御する。なお、ここでいうゲート信号の制御は、ゲート信号の大きさの変更、または、ゲート信号の停止を含むものとする。本実施の形態では、この制御は、制御部１３によって行われる。以下、この制御部１３について詳細に説明する。
【００３３】
本実施の形態に係る制御部１３は、応力検出用素子７での応力に対応する抵抗変化を電圧変化ΔＶとして取得する応力取得部１３ａを備えている。図４の左下には、応力取得部１３ａの具体的な回路構成の一例が示されている。制御部１３は、応力取得部１３ａを用いて、ピエゾ抵抗素子７ａ，７ｂの抵抗値の変化を、例えば電流通電させた状態での電圧変化としてモニタリングすることが可能となっている。
【００３４】
制御部１３は、応力取得部１３ａで取得された電圧変化ΔＶが、ある一定電圧変化量（閾値電圧）を超えた場合、つまり、応力検出用素子７で検出された応力が所定の閾値を超えた場合に、スイッチング素子１４のゲート信号を制御する。本実施の形態では、制御部１３は、ピエゾ抵抗素子７ａ，７ｂのいずれか一方の電圧変化が、ある一定電圧変化量（閾値電圧）を超えた場合に、スイッチング素子１４のゲート信号を制御する。
【００３５】
以上のような本実施の形態に係る半導体装置によれば、応力検出用素子７で検出された半導体チップ１の応力に基づいてゲート信号を制御する。したがって、半導体チップ１の大きな応力がかかる部分に、大きな電流が流れるのを抑制することができる。よって、当該部分における発熱が大きくなるのを抑制することができることから、寿命を長くすることができる。また、半導体チップ１が通電動作中であっても、半導体チップ１にかかる応力を測定することができることから、大電流スイッチング時など過渡的に応力が変化する場合に有効である。また、本実施の形態に係る半導体装置によれば、制御信号制御をしながら試験を行うことができるので、当該試験における応力による影響を排除することができる。
【００３６】
なお、本実施の形態では、応力検出用素子７は、ピエゾ抵抗素子７ａ，７ｂを含む。したがって、半導体チップ１を製作するフローにおいて、応力検出用素子７も並行して製作することができることから、製造を簡素化することができる。
【００３７】
なお、本実施の形態では、半導体チップ１はＩＧＢＴを含むものとして説明したが、これに限ったものではなく、パワーＭＯＳＦＥＴを含んでもよいし、ダイオードを含んでもよい。これらの場合であっても、上述と同様の効果を得ることができる。なお、本実施の形態に係る半導体チップ１は、パワーデバイスチップに限ったものではなく、ＬＳＩなどのチップであってもよい。
【００３８】
＜実施の形態２＞
図５は、本発明の実施の形態２に係る半導体装置が備える半導体チップの構成を示す上面図である。なお、本実施の形態に係る半導体装置において、実施の形態１に係る半導体装置の構成要素と類似するものについては同じ符号を付すものとし、以下、実施の形態１と大きく異なる部分を中心に説明する。
【００３９】
図５に示されるように、本実施の形態では、平面視において半導体チップ１の中央部にかかる応力を検出する上述の応力検出用素子７が、第１応力検出用素子７−１として設けられている。また、平面視において半導体チップ１の外周部にかかる応力を検出する上述の応力検出用素子７が、第２応力検出用素子７−２として設けられている。この第２応力検出用素子７−２は、半導体チップ１のコーナ部に設けられている。第１及び第２応力検出用素子７−１，７−２の各々は、ＩＧＢＴの主電極であるエミッタ電極４、ゲート電極５及びコレクタ電極６とは電気的に絶縁した状態となっている。
【００４０】
同図５に示される半導体チップ１には、第１応力検出用素子７−１のピエゾ抵抗素子７−１ａ，７−１ｂの抵抗値、及び、第２応力検出用素子７−２のピエゾ抵抗素子７−２ａ，７−２ｂの抵抗値を測定するための端子２４，２５，２６，２７，２８が設けられている。ここでは、例えば、端子２４はグランド端子であり、端子２５はＸ軸方向の応力を検出するピエゾ抵抗素子７−１ａの抵抗測定端子であり、端子２６はＹ軸方向の応力を検出するピエゾ抵抗素子７−１ｂの抵抗測定端子である。同様に、端子２７はＸ軸方向の応力を検出するピエゾ抵抗素子７−２ａの抵抗測定端子であり、端子２８はＹ軸方向の応力を検出するピエゾ抵抗素子７−２ｂの抵抗測定端子である。
【００４１】
図６は、本実施の形態に係る半導体装置の回路構成を示す図である。この半導体装置は、第１応力検出用素子７−１で検出された応力と、第２応力検出用素子７−２で検出された応力との差分が所定の閾値を超えた場合に、スイッチング素子１４のゲート電極に印加されるゲート信号を制御する。なお、ここでいうゲート信号の制御は、ゲート信号の大きさの変更、または、ゲート信号の停止を含むものとする。本実施の形態では、この制御は、制御部１３によって行われる。以下、この制御部１３について詳細に説明する。
【００４２】
本実施の形態に係る制御部１３は、第１応力検出用素子７−１での応力に対応する抵抗変化を電圧変化ΔＶ１として取得する応力取得部１３ｂと、第２応力検出用素子７−２での応力に対応する抵抗変化を電圧変化ΔＶ２として取得する応力取得部１３ｃとを備えている。図６の左下及び右下には、応力取得部１３ｂ，１３ｃの具体的な回路構成の一例がそれぞれ示されている。制御部１３は、応力取得部１３ｂ，１３ｃを用いて、ピエゾ抵抗素子７−１ａ，７−１ｂ，７−２ａ，７−２ｂの抵抗値の変化を、例えば電流通電させた状態での電圧変化としてモニタリングすることが可能となっている。
【００４３】
制御部１３は、応力取得部１３ｂで取得された電圧変化ΔＶ１と、応力取得部１３ｃで取得された電圧変化ΔＶ２との差分｜ΔＶ１−ΔＶ２｜が、ある一定電圧変化量（閾値電圧）を超えた場合に、スイッチング素子１４のゲート信号を制御する。つまり、制御部１３は、第１応力検出用素子７−１で検出された応力と、第２応力検出用素子７−２で検出された応力との差の差分が、所定の閾値を超えた場合に、スイッチング素子１４のゲート信号を制御する。
【００４４】
本実施の形態では、制御部１３は、ピエゾ抵抗素子７−１ａ，７−１ｂ，７−２ａ，７−２ｂの電圧のうち、同一方向に沿った応力に係る電圧同士の差分が、ある一定電圧変化量（閾値電圧）を超えた場合に、スイッチング素子１４のゲート信号を制御する。例えば、半導体チップ１の中央部に設けられたＸ軸方向のピエゾ抵抗素子７−１ａの電圧と、半導体チップ１の外周部に設けられたＸ軸方向のピエゾ抵抗素子７−２ａの電圧との差分が、ある一定電圧変化量（閾値電圧）を超えた場合に、スイッチング素子１４のゲート信号を制御する。
【００４５】
以上のような本実施の形態に係る半導体装置によれば、半導体チップ１が通電動作中であっても、半導体チップ１にかかる応力を測定することができる。また、半導体チップ１面内での応力を測定することができることから、電気的特性のばらつきを抑制することができる。つまり、半導体チップ１の大きな応力がかかる部分に、大きな電流が流れるのを、実施の形態１よりも確実に抑制することができる。
【００４６】
また、本実施の形態では、第２応力検出用素子７−２が、半導体チップ１のコーナ部に設けられている。このコーナ部には、上述したように大きな応力がかかることから、半導体チップ１面内での応力のばらつきを検出する感度を高めることができる。
【００４７】
＜実施の形態３＞
実施の形態１では、応力検出用素子７は、半導体チップ１の通電動作中において、半導体チップ１にかかる応力を検出することにより、半導体チップ１の電気的特性のばらつき等を抑制することを目的とした。
【００４８】
それに対し、本発明の実施の形態３では、応力検出用素子７は、半導体チップ１の通電動作中ではなく、半導体チップ１の通電が行われる前後のそれぞれにおいて応力を検出する。例えば、半導体チップ１の通電が行われる前に、応力検出用素子７のピエゾ抵抗素子７ａ，７ｂの抵抗値（つまり応力）を測定した後、半導体チップ１の通電を伴う信頼性試験、例えば、長時間通電試験やパワーサイクル試験を行う。そして、その試験後に、応力検出用素子７のピエゾ抵抗素子７ａ，７ｂの抵抗値（つまり応力）を測定する。そして、その通電の前後のそれぞれにおいて応力検出用素子７で検出された応力同士の差分が所定の閾値を超えた場合に、スイッチング素子１４のゲート信号を制御する。
【００４９】
このような本実施の形態に係る半導体装置によれば、信頼性試験等において半導体チップ１と基板とを接合するはんだにクラックが入った場合、その際に生じる応力の急峻な変化を検出することができる。したがって、当該はんだにクラックが入ったか否かを感知することができる。また、応力差がある一定値を超えた場合には、製品寿命と判断することができる。また、信頼性試験における品質劣化が応力によるものか、チップ製造における不良によるものかを区別することができる。
【００５０】
なお、ここでは、実施の形態１に適用した場合について説明したが、実施の形態２に適用しても同様の効果を得ることができる。
【００５１】
＜実施の形態４＞
図７は、ピエゾ抵抗素子が有する抵抗の種類と、その抵抗係数との関係を示す図である。この図において、抵抗係数が大きければ大きいほど、感度が高いことを意味する。
【００５２】
これまでの実施の形態においては、応力検出用素子７，７−１，７−２（以下「応力検出用素子７等」と呼ぶ）に含まれるピエゾ抵抗素子７ａ，７ｂ，７−１ａ，７−１ｂ，７−２ａ，７−２ｂ（以下「ピエゾ抵抗素子７ａ等」と呼ぶ）については詳細に述べなかった。本発明の実施の形態４では、ピエゾ抵抗素子７ａ等の構成が特定されている。
【００５３】
図７に示されるように、ピエゾ抵抗素子７ａ等が、Ｎ型不純物が注入された拡散層３２を有する場合には、応力検出感度が高くなる。したがって、本実施の形態４では、ピエゾ抵抗素子７ａ等は、Ｎ型不純物が注入された拡散層３２を有している。
【００５４】
例えば、図８に示されるように、半導体チップ１が設けられた、Ｐ型シリコンからなるウェハ３１表面に、Ｎ型不純物を注入して拡散層３２を形成し、その拡散層３２上に絶縁膜３３を形成し、拡散層３２を部分的に露出する穴を絶縁膜３３に形成することにより、ピエゾ抵抗素子７ａ等を形成する。
【００５５】
また、図７に示されるように、ピエゾ抵抗素子７ａ等が、Ｐ型不純物が注入されたポリシリコン層３６を有する場合には、応力検出感度が高くなる。したがって、本実施の形態では、ピエゾ抵抗素子７ａ等は、Ｐ型不純物が注入されたポリシリコン層３６を有している。
【００５６】
例えば、図９に示されるように、半導体チップ１が設けられた、シリコンからなるウェハ３１表面上に、絶縁膜３５を介してＰ型不純物がドープされたポリシリコン層３６を形成し、それを囲う絶縁膜３５を形成し、当該ポリシリコン層３６を部分的に露出する穴を上側の絶縁膜３５に形成することにより、ピエゾ抵抗素子７ａ等を形成する。
【００５７】
図１０は、上述の拡散層３２を有するピエゾ抵抗素子７ａ等の抵抗値と温度との関係を示す図であり、図１１は、上述のポリシリコン層３６を有するピエゾ抵抗素子７ａ等の抵抗値と温度との関係を示す図である。
【００５８】
上述の拡散層３２を有するピエゾ抵抗素子７ａ等では、拡散層３２は接続を持つため、図１０に示されるように、２５０℃以上の高温状態での抵抗の温度依存性が多少不安定となる。それに対し、上述のポリシリコン層３６を有するピエゾ抵抗素子７ａ等では、拡散層３２のように接合を持たないので、図１１に示されるように、２５０℃以上の高温状態での抵抗の温度依存性が安定する。したがって、拡散層３２を有するピエゾ抵抗素子７ａ等では、例えば、高温状態での応力評価（モールド形成、はんだ付け、高温信頼性試験）において応力検出感度の向上が見込まれる。
【００５９】
＜実施の形態５＞
図１２は、本発明の実施の形態５に係る半導体装置が備える半導体チップの構成を示す上面図である。なお、本実施の形態に係る半導体装置において、実施の形態１に係る半導体装置の構成要素と類似するものについては同じ符号を付すものとし、以下、実施の形態１と大きく異なる部分を中心に説明する。
【００６０】
図１２に示されるように、本実施の形態に係る半導体チップ１は、平面視において、半導体チップ１の中央部に設けられた中央部半導体チップ１ａ（中央部側のトランジスタセル領域３）と、当該中央部半導体チップ１ａの外周部に設けられた外周部半導体チップ１ｂ（外周部側のトランジスタセル領域３）とを含んでいる。
【００６１】
そして、半導体チップ１は、これに合わせて、中央部半導体チップ１ａを分担する中央部セル対応ゲート電極５ａ（中央部制御電極）と、外周部半導体チップ１ｂを分担する外周部セル対応ゲート電極５ｂ（外周部制御電極）とを含んでいる。
【００６２】
また、本実施の形態では、中央部セル対応ゲート電極５ａに対応し、中央部半導体チップ１ａにかかる応力を検出する応力検出用素子が、第１応力検出用素子７−３として設けられている。また、外周部セル対応ゲート電極５ｂに対応し、外周部半導体チップ１ｂかかる応力を検出する応力検出用素子が、第２応力検出用素子７−４として設けられている。この第２応力検出用素子７−４は、半導体チップ１のコーナ部に設けられている。第１及び第２応力検出用素子７−３，７−４の各々は、ＩＧＢＴの主電極であるエミッタ電極４、ゲート電極５（５ａ，５ｂ）及びコレクタ電極６とは電気的に絶縁した状態となっている。
【００６３】
同図１２に示される半導体チップ１には、第１応力検出用素子７−３のピエゾ抵抗素子７−３ａ，７−３ｂの抵抗値、及び、第２応力検出用素子７−４のピエゾ抵抗素子７−４ａ，７−４ｂの抵抗値を測定するための端子４１，４２，４３，４４，４５が設けられている。ここでは、例えば、端子４１はグランド端子であり、端子４２はＸ軸方向の応力を検出するピエゾ抵抗素子７−３ａの抵抗測定端子であり、端子４３はＹ軸方向の応力を検出するピエゾ抵抗素子７−３ｂの抵抗測定端子である。同様に、端子４４はＸ軸方向の応力を検出するピエゾ抵抗素子７−４ａの抵抗測定端子であり、端子４５はＹ軸方向の応力を検出するピエゾ抵抗素子７−４ｂの抵抗測定端子である。
【００６４】
本実施の形態では、中央部半導体チップ１ａに対応する負荷部１１の通電を制御するスイッチング素子１４が、第１スイッチング素子１４ａとして設けられ、外周部半導体チップ１ｂに対応する負荷部１１の通電を制御するスイッチング素子１４が、第２スイッチング素子１４ｂとして設けられている。そして、第１応力検出用素子７−３で検出された応力に基づいて、第１スイッチング素子１４ａのゲート信号を制御するとともに、第２応力検出用素子７−４で検出された応力に基づいて、第２スイッチング素子１４ｂのゲート信号を制御する。つまり、本実施の形態では、図４に示した回路が２つ並存しているものとなっている。
【００６５】
以上のような本実施の形態に係る半導体装置によれば、半導体チップ１面内の応力に応じて変動する電気的特性のばらつきを、より確実に抑制することができる。したがって、半導体チップ１の特定部において大きな電流が流れるのを、実施の形態１よりも確実に抑制することができる。
【００６６】
＜実施の形態６＞
図１３は、本発明の実施の形態６に係る半導体装置の一部の構成を示す断面図である。図に示されるように、当該半導体装置は、半導体チップ１の裏面とはんだ６１を介して接合された金属製（ここでは銅製）のベース板６２と、ベース板６２との間に半導体チップ１を内包する樹脂モールド６３とを備えている。なお、ここでは、便宜上、半導体チップ１と接続されるワイヤーボンドは省略している。
【００６７】
図１４は、図１３に示される構成を形成する工程と、半導体チップ１にかかる応力（圧縮応力）との関係を示す図である。この図１４に示されるように、ベース板６２、はんだ６１及び半導体チップ１の互いの強度差によって生じる応力と、樹脂モールド６３及び半導体チップ１の互いの強度差によって生じる応力とが累積されて非常に強い応力となる。
【００６８】
それに対し、これまでの実施の形態で説明した半導体装置によれば、上述したように、半導体チップ１の大きな応力がかかる部分に、大きな電流が流れるのを抑制することができる。したがって、本実施の形態のように、半導体チップ１に強い応力が生じる構成には特に有効である。
【００６９】
＜実施の形態７＞
本発明の実施の形態７では、半導体装置の試験方法に関するものである。ここでは、まず、実施の形態２に係る半導体チップ１に類似する、本実施の形態に係る半導体チップ１が形成されたウェハを準備する。
【００７０】
図１５は、当該ウェハを示す図である。この図に示されるように、本実施の形態では、第２応力検出用素子７−２は、ウェハのダイシングライン７１の表面に形成されている。また、本実施の形態では、上述の端子２４，７２，２８も、ダイシングライン７１の表面に形成されている。
【００７１】
本実施の形態は、上述のウェハを準備した後、半導体チップ１を試験する。その試験後に、ウェハをダイシングライン７１においてダイシングする。
【００７２】
以上のような本実施の形態に係る半導体装置の試験方法によれば、第２応力検出用素子７−２を、無効領域であるダイシングライン７１の表面に形成する。したがって、面積効率を向上させることができる。なお、本実施の形態では、端子７３，７４，７５もダイシングライン７１の表面に形成することから、面積効率をより向上させることができる。
【符号の説明】
【００７３】
１ 半導体チップ、５ ゲート電極、５ａ 中央部セル対応ゲート電極、５ｂ 外周部セル対応ゲート電極、７ 応力検出用素子、７−１，７−３ 第１応力検出用素子、７−２，７−４ 第２応力検出用素子、７ａ，７ｂ ピエゾ抵抗素子、３２ 拡散層、３６ ポリシリコン層、６２ ベース板、６３ 樹脂モールド、７１ ダイシングライン、７２ ライン応力検出用素子。
【技術分野】
【０００１】
本発明は、半導体装置及びその試験方法に関するものである。
【背景技術】
【０００２】
電力用半導体素子であるパワーデバイスは、大容量の電力を制御する無接点のスイッチとして、省エネルギー化が進むエアコン、冷蔵庫、洗濯機など家電製品のインバータ回路や、新幹線や地下鉄などの電車のモータ制御に応用されている。特に、近年では、地球環境を考え、電気とエンジンを併用して走るハイブリッド・カーのインバータ・コンバータ制御用のパワーデバイスや、太陽光、風力発電用のコンバータ用途として応用分野は広がっている。これらパワーデバイスなどを含む半導体チップが、例えば特許文献１において開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３２２７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
さて、半導体チップにおいては、その電気的特性を向上させるために、半導体チップを薄厚化する技術が主流となってきている。しかしながら、半導体チップの薄厚化を行うと、半導体チップにかかる応力の面内でのばらつきが影響して、面内における電気的特性のばらつきが大きくなってしまう。そして、電気的特性のばらつきが大きくなると、半導体チップに部分的に大きな電流が流れることから、大きな電流が流れる部分での発熱が大きくなり、半導体装置の寿命が短くなることがあった。また、高温保持試験やパワーサイクル試験での品質劣化が応力によるものか、チップ製造における不良によるものかを区別することができなかった。
【０００５】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体チップに部分的に大きな電流が流れるのを抑制するともに、試験における応力の影響を排除可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、制御電極を有する半導体チップと、前記半導体チップの表面に設けられ、当該表面にかかる応力を検出する応力検出用素子とを備える。そして、上述の半導体装置は、前記応力検出用素子で検出された応力に基づいて、前記制御電極に印加される制御信号を制御する。
【発明の効果】
【０００７】
本発明によれば、応力検出用素子で検出された半導体チップの応力に基づいて、スイッチング素子のゲート信号を制御する。したがって、半導体チップの大きな応力がかかる部分に、大きな電流が流れるのを抑制することができる。よって、当該部分における発熱が大きくなるのを抑制することができることから、寿命を長くすることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る半導体装置が備える半導体チップの構成を示す上面図である。
【図２】ピエゾ抵抗素子の構成を示す図である。
【図３】ピエゾ抵抗素子にかかる応力と、その抵抗値の変化率との関係を示す図である。
【図４】実施の形態１に係る半導体装置の回路構成を示す図である。
【図５】実施の形態２に係る半導体装置が備える半導体チップの構成を示す上面図である。
【図６】実施の形態２に係る半導体装置の回路構成を示す図である。
【図７】ピエゾ抵抗素子が有する抵抗の種類と、その抵抗係数との関係を示す図である。
【図８】実施の形態４に係る半導体装置が備える半導体チップの構成を示す断面図である。
【図９】実施の形態４に係る半導体装置が備える半導体チップの構成を示す断面図である。
【図１０】拡散層を有するピエゾ抵抗素子の抵抗値と温度との関係を示す図である。
【図１１】ポリシリコン層を有するピエゾ抵抗素子の抵抗値と温度との関係を示す図である。
【図１２】実施の形態５に係る半導体装置が備える半導体チップの構成を示す上面図である。
【図１３】実施の形態６に係る半導体装置の構成を示す断面図である。
【図１４】半導体チップにかかる応力を示す図である。
【図１５】実施の形態７に係る半導体チップが形成されたウェハの状態を示す上面図である。
【図１６】半導体チップにかかる応力と温度との関係を示す図である。
【図１７】半導体チップにかかる応力の大きさを示す分布図である。
【図１８】応力が半導体チップの電気的特性に与える影響を示す図である。
【図１９】電気的特性の変動と、コレクタ−エミッタ間に流れる電流値の変化との関係を示す図である。
【発明を実施するための形態】
【０００９】
＜実施の形態１＞
まず、本発明の実施の形態１に係る半導体装置について説明する前に、これと関連する半導体装置（以下、「関連半導体装置」と呼ぶ）について説明する。この関連半導体装置は、低損失で、かつ大電流を制御する代表的なＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む半導体チップを備えているものとする。このＩＧＢＴは、半導体チップとなるウェハの表面側にゲート電極及びエミッタ電極を有し、裏面側にコレクタ電極を有する。
【００１０】
次に、一般的なＩＧＢＴがターンオンする際の動作について説明する。ゲート−エミッタ間に十分な正の電圧（例えば＋１５Ｖ）が印加されると、ＩＧＢＴを構成する表面のＭＯＳＦＥＴがターンオンする。このとき、コレクタ側のＰ＋層と、それよりも表面側に設けられたドリフト層のＮ−層との間が順バイアスとなり、Ｐ＋層からＮ−層へ正孔が注入される。そして、Ｎ−層へ注入された正孔のプラス電荷と同じ数の電子が、Ｎ−ドリフト層に集中し、Ｎ−ドリフト層の低抵抗化（電導度変調）が生じ、ＩＧＢＴは電流を通すオン状態となる。
【００１１】
次に、ＩＧＢＴがターンオフする際の動作について説明する。ゲート−エミッタ間に、上述の正の電圧よりも低下させると、上述のＭＯＳＦＥＴがターンオフする。このとき、コレクタ側のＰ＋層からの正孔注入が停止して、Ｎ−ドリフト層が空乏化し、すでに注入されていた正孔はエミッタ側へ流出し、ＩＧＢＴは電流を遮断するオフ状態となる。
【００１２】
上述のオン状態でのＮ−ドリフト層の低抵抗化（電導度変調）が、デバイスの低抵抗化を意味し、そのときのコレクタ−エミッタ間の電圧は「オン電圧」もしくは「ＶＣＥ（sat）」と呼ばれる。
【００１３】
上述のターンオンからターンオフに切り替わるときの残留正孔の電流は、電力の無駄な消費、いわゆるスイッチングロスとなる。したがって、ＩＧＢＴの低抵抗化を行うために、正孔と電子（以下総称して「キャリア」と呼ぶこともある）を、Ｎ−ドリフト層内に多く注入させると、ターンオフに切り替わるときにはキャリアの残留によるスイッチングロスが増すことになる。つまり、このオン電圧の低下と、スイッチングロスの低下との間にはトレードオフの関係が存在する。
【００１４】
そこで、このようなトレードオフ特性を改善するために、関連半導体装置においては、微細化技術を用いて半導体チップにおけるトランジスタセルの密度を向上させたり、半導体チップ（半導体基板）を薄厚化したりすることが行われている。具体的には、半導体チップを薄厚化すると、コレクタ−エミッタ間の抵抗（オン電圧）が下がり、通電時のロスを低減することが可能となる。
【００１５】
以上のことから、通電時のロスを低減し、電気的特性を向上させる観点からは、半導体チップ（半導体基板）を薄厚化することが望ましい。しかし、半導体チップを薄くすると、半導体チップをパッケージに組込む工程、組込み完了後のはんだ付け、及び、樹脂モールド封止を行ったときに、半導体チップに生じる応力が大きくなる。このことは、例えば非特許文献１（電気学会合同研究会資料、パワーデバイス電気的特性の機械応力依存、2006年、p.31-36）に記載されている。その結果、以下で説明するように、半導体チップに係る応力が、その電気的特性に顕著に影響することになる。
【００１６】
図１６は、組み立て過程のはんだ付けが行われた後の半導体チップにかかる応力を示す図である。この図に示されるように、半導体チップが組み立て用のベース板上に置かれ、はんだが溶融している２５０℃の状態では、半導体チップにかかる応力はゼロであるが、はんだが冷却され凝固していくにしたがって、応力（この場合は圧縮応力）が大きくなっていく。
【００１７】
図１７は、はんだ付けが行われた半導体チップにかかる応力の大きさをシミュレーションにて解析した結果を示す分布図である。この図１７の左側の図は、正方形状（矩形状）の半導体チップ（図１７の右側の図）を上下及び左右で分割した場合に、左上に位置する１／４の半導体チップについての応力の分布を示している。つまり、この図１７の左側の図においては、右下側が半導体チップの中央部に対応しており、応力が等圧線のように示されている。この図に示されるように、半導体チップ面内でかかる応力は均一ではなく、半導体チップの中央部が最も応力（ここでは圧縮応力）が大きく、半導体チップの外周部に向かうに従い応力は低下する。なお、ここでは図示しないが、他の部分（右上、左下、右下）に位置する１／４の半導体チップについても同様である。
【００１８】
図１８は、応力が半導体チップの電気的特性に与える影響を示す図である。この図は、例えば、５００Ｍｐａ程度の応力が半導体チップにかかれば、その半導体チップのオン電圧は３％以上変動することを意味している。
【００１９】
図１９は、オン電圧の変動によって半導体チップのコレクタ−エミッタ間に流れる電流値の変化を示す図である。この図は、例えば、半導体チップにおいて高い圧縮応力を受ける中央部のＩＧＢＴでは１５０Ａの電流が流れるのに対し、低い圧縮応力を受ける外周部のＩＧＢＴでは、１３０Ａの電流しか流れないことを意味している。
【００２０】
以上のことから分かるように、半導体チップの薄厚化を行った場合には、半導体チップの中央部に大きな応力がかかり、半導体チップ面内での応力のばらつきが大きくなるつく結果、半導体チップ面内でのオン電圧のばらつきが大きくなってしまうことがあった。しかも、応力が変動すると、オン電圧だけでなく、ゲート閾値電圧（Ｖｔｈ）も変動する。このように、半導体チップ面内での電気的特性（オン電圧、ゲート閾値電圧）がばらつくと、半導体チップに部分的に大きな電流が流れてしまい、大きな電流が流れる部分での発熱が大きくなる。その結果、この場合には半導体装置の寿命が短くなることがあるという問題があった。そこで、本実施の形態に係る半導体装置においては、この問題を解決することが可能となっている。以下、当該半導体装置について詳細に説明する。
【００２１】
図１は、本発明の実施の形態１に係る半導体装置が備える半導体チップの構成を示す上面図である。この図に示されるように、この半導体装置は、制御電極であるゲート電極８を有する半導体チップ１を備えている。なお、ここでは、説明の便宜上、半導体チップ１は、ゲート電極５を有するＩＧＢＴを含んでいるものとする。
【００２２】
半導体チップ１は、その外周部においてＩＧＢＴの耐圧を保持する終端領域２と、当該終端領域２に囲まれ、ＩＧＢＴが形成されたトランジスタセル領域３とを備えている。なお、本実施の形態では、半導体チップ１は、平面視においてＸ軸方向に伸びる二辺と、Ｙ軸方向に伸びる二辺とを有する正方形状（矩形状）を有している。
【００２３】
トランジスタセル領域３の表面側には、ＩＧＢＴのエミッタ電極４及び上述のゲート電極５が配設され、トランジスタセル領域３の裏面側には、ＩＧＢＴのコレクタ電極６が配設されている。
【００２４】
半導体チップ１（トランジスタセル領域３）の表面には、当該表面にかかる応力を検出する応力検出用素子７が設けられている。本実施の形態では、この応力検出用素子７は、半導体チップ１の中央部に囲まれている。上述したように、半導体チップ１の中央部には比較的大きな応力がかかることから、応力検出用素子７を当該中央部に形成することにより、半導体チップ１の表面にかかる応力を良好な感度で検出することができる。なお、応力検出用素子７は、エミッタ電極４、ゲート電極５及びコレクタ電極６とは電気的に絶縁した状態となっている。
【００２５】
応力検出用素子７は、半導体チップ１の中央部の表面にかかる応力に応じて抵抗が変化するピエゾ抵抗素子７ａ，７ｂを含んでいる。このうち、ピエゾ抵抗素子７ａはＸ軸方向に沿った応力を検出し、ピエゾ抵抗素子７ｂはＹ軸方向に沿った応力を検出する。したがって、応力検出用素子７は、Ｘ軸方向及びＹ軸方向の各々の方向に沿った応力を検出することが可能となっている。
【００２６】
図２は、ピエゾ抵抗素子７ａ，７ｂとして用いられるピエゾ抵抗素子の構成を示す図である。この図２に示されるピエゾ抵抗素子は、平面視において上側及び下側において折り返しを有することにより、縦方向の全長が比較的長くなっている。したがって、当該ピエゾ抵抗素子は、一方向（図２における縦方向）の感度が高くなっている。本実施の形態では、図２に係るピエゾ抵抗素子が、感度が高い一方向をＸ軸方向に一致させて、ピエゾ抵抗素子７ａとして設けられ、図２に係るピエゾ抵抗素子が、感度が高い一方向をＹ軸方向に一致させて、ピエゾ抵抗素子７ｂとして設けられている。
【００２７】
図３は、ピエゾ抵抗素子７ａ，７ｂにかかる応力と、その抵抗値の変化率との関係を示す図である。この関係を予め取得しておけば、ピエゾ抵抗素子７ａ，７ｂの抵抗の変化率を測定することで、半導体チップ１にかかる応力を測定することができる。
【００２８】
図１に示される半導体チップ１には、ピエゾ抵抗素子７ａ，７ｂ（応力検出用素子７）の抵抗値を測定するための端子８，９，１０が設けられている。ここでは、例えば、端子８はグランド端子であり、端子９はＸ軸方向の応力を検出するピエゾ抵抗素子７ａの抵抗測定端子であり、端子１０はＹ軸方向の応力を検出するピエゾ抵抗素子７ｂの抵抗測定端子である。
【００２９】
図４は、本実施の形態に係る半導体装置の回路構成を示す図である。この図に示すように、本実施の形態に係る半導体装置は、負荷部１１と、電源１２と、制御部１３と、スイッチング素子１４とが設けられている。本実施の形態では、負荷部１１及びスイッチング素子１４は半導体チップ１を構成し、スイッチング素子１４及びそのゲート電極は、上述のＩＧＢＴ及びゲート電極５であるものとする。
【００３０】
図４に示されるように、負荷部１１の一端は電源１２と接続されており、負荷部１１の他端はスイッチング素子１４のコレクタと接続されている。スイッチング素子１４のゲート電極は制御部１３と接続されており、スイッチング素子１４のエミッタは接地されている。
【００３１】
スイッチング素子１４は、後述する制御部１３からのゲート信号に基づいて、半導体チップ１の負荷部１１の通電を制御する。
【００３２】
本実施の形態に係る半導体装置は、応力検出用素子７で検出された応力に基づいて、スイッチング素子１４のゲート電極（制御電極）に印加されるゲート信号（制御信号）を制御する。なお、ここでいうゲート信号の制御は、ゲート信号の大きさの変更、または、ゲート信号の停止を含むものとする。本実施の形態では、この制御は、制御部１３によって行われる。以下、この制御部１３について詳細に説明する。
【００３３】
本実施の形態に係る制御部１３は、応力検出用素子７での応力に対応する抵抗変化を電圧変化ΔＶとして取得する応力取得部１３ａを備えている。図４の左下には、応力取得部１３ａの具体的な回路構成の一例が示されている。制御部１３は、応力取得部１３ａを用いて、ピエゾ抵抗素子７ａ，７ｂの抵抗値の変化を、例えば電流通電させた状態での電圧変化としてモニタリングすることが可能となっている。
【００３４】
制御部１３は、応力取得部１３ａで取得された電圧変化ΔＶが、ある一定電圧変化量（閾値電圧）を超えた場合、つまり、応力検出用素子７で検出された応力が所定の閾値を超えた場合に、スイッチング素子１４のゲート信号を制御する。本実施の形態では、制御部１３は、ピエゾ抵抗素子７ａ，７ｂのいずれか一方の電圧変化が、ある一定電圧変化量（閾値電圧）を超えた場合に、スイッチング素子１４のゲート信号を制御する。
【００３５】
以上のような本実施の形態に係る半導体装置によれば、応力検出用素子７で検出された半導体チップ１の応力に基づいてゲート信号を制御する。したがって、半導体チップ１の大きな応力がかかる部分に、大きな電流が流れるのを抑制することができる。よって、当該部分における発熱が大きくなるのを抑制することができることから、寿命を長くすることができる。また、半導体チップ１が通電動作中であっても、半導体チップ１にかかる応力を測定することができることから、大電流スイッチング時など過渡的に応力が変化する場合に有効である。また、本実施の形態に係る半導体装置によれば、制御信号制御をしながら試験を行うことができるので、当該試験における応力による影響を排除することができる。
【００３６】
なお、本実施の形態では、応力検出用素子７は、ピエゾ抵抗素子７ａ，７ｂを含む。したがって、半導体チップ１を製作するフローにおいて、応力検出用素子７も並行して製作することができることから、製造を簡素化することができる。
【００３７】
なお、本実施の形態では、半導体チップ１はＩＧＢＴを含むものとして説明したが、これに限ったものではなく、パワーＭＯＳＦＥＴを含んでもよいし、ダイオードを含んでもよい。これらの場合であっても、上述と同様の効果を得ることができる。なお、本実施の形態に係る半導体チップ１は、パワーデバイスチップに限ったものではなく、ＬＳＩなどのチップであってもよい。
【００３８】
＜実施の形態２＞
図５は、本発明の実施の形態２に係る半導体装置が備える半導体チップの構成を示す上面図である。なお、本実施の形態に係る半導体装置において、実施の形態１に係る半導体装置の構成要素と類似するものについては同じ符号を付すものとし、以下、実施の形態１と大きく異なる部分を中心に説明する。
【００３９】
図５に示されるように、本実施の形態では、平面視において半導体チップ１の中央部にかかる応力を検出する上述の応力検出用素子７が、第１応力検出用素子７−１として設けられている。また、平面視において半導体チップ１の外周部にかかる応力を検出する上述の応力検出用素子７が、第２応力検出用素子７−２として設けられている。この第２応力検出用素子７−２は、半導体チップ１のコーナ部に設けられている。第１及び第２応力検出用素子７−１，７−２の各々は、ＩＧＢＴの主電極であるエミッタ電極４、ゲート電極５及びコレクタ電極６とは電気的に絶縁した状態となっている。
【００４０】
同図５に示される半導体チップ１には、第１応力検出用素子７−１のピエゾ抵抗素子７−１ａ，７−１ｂの抵抗値、及び、第２応力検出用素子７−２のピエゾ抵抗素子７−２ａ，７−２ｂの抵抗値を測定するための端子２４，２５，２６，２７，２８が設けられている。ここでは、例えば、端子２４はグランド端子であり、端子２５はＸ軸方向の応力を検出するピエゾ抵抗素子７−１ａの抵抗測定端子であり、端子２６はＹ軸方向の応力を検出するピエゾ抵抗素子７−１ｂの抵抗測定端子である。同様に、端子２７はＸ軸方向の応力を検出するピエゾ抵抗素子７−２ａの抵抗測定端子であり、端子２８はＹ軸方向の応力を検出するピエゾ抵抗素子７−２ｂの抵抗測定端子である。
【００４１】
図６は、本実施の形態に係る半導体装置の回路構成を示す図である。この半導体装置は、第１応力検出用素子７−１で検出された応力と、第２応力検出用素子７−２で検出された応力との差分が所定の閾値を超えた場合に、スイッチング素子１４のゲート電極に印加されるゲート信号を制御する。なお、ここでいうゲート信号の制御は、ゲート信号の大きさの変更、または、ゲート信号の停止を含むものとする。本実施の形態では、この制御は、制御部１３によって行われる。以下、この制御部１３について詳細に説明する。
【００４２】
本実施の形態に係る制御部１３は、第１応力検出用素子７−１での応力に対応する抵抗変化を電圧変化ΔＶ１として取得する応力取得部１３ｂと、第２応力検出用素子７−２での応力に対応する抵抗変化を電圧変化ΔＶ２として取得する応力取得部１３ｃとを備えている。図６の左下及び右下には、応力取得部１３ｂ，１３ｃの具体的な回路構成の一例がそれぞれ示されている。制御部１３は、応力取得部１３ｂ，１３ｃを用いて、ピエゾ抵抗素子７−１ａ，７−１ｂ，７−２ａ，７−２ｂの抵抗値の変化を、例えば電流通電させた状態での電圧変化としてモニタリングすることが可能となっている。
【００４３】
制御部１３は、応力取得部１３ｂで取得された電圧変化ΔＶ１と、応力取得部１３ｃで取得された電圧変化ΔＶ２との差分｜ΔＶ１−ΔＶ２｜が、ある一定電圧変化量（閾値電圧）を超えた場合に、スイッチング素子１４のゲート信号を制御する。つまり、制御部１３は、第１応力検出用素子７−１で検出された応力と、第２応力検出用素子７−２で検出された応力との差の差分が、所定の閾値を超えた場合に、スイッチング素子１４のゲート信号を制御する。
【００４４】
本実施の形態では、制御部１３は、ピエゾ抵抗素子７−１ａ，７−１ｂ，７−２ａ，７−２ｂの電圧のうち、同一方向に沿った応力に係る電圧同士の差分が、ある一定電圧変化量（閾値電圧）を超えた場合に、スイッチング素子１４のゲート信号を制御する。例えば、半導体チップ１の中央部に設けられたＸ軸方向のピエゾ抵抗素子７−１ａの電圧と、半導体チップ１の外周部に設けられたＸ軸方向のピエゾ抵抗素子７−２ａの電圧との差分が、ある一定電圧変化量（閾値電圧）を超えた場合に、スイッチング素子１４のゲート信号を制御する。
【００４５】
以上のような本実施の形態に係る半導体装置によれば、半導体チップ１が通電動作中であっても、半導体チップ１にかかる応力を測定することができる。また、半導体チップ１面内での応力を測定することができることから、電気的特性のばらつきを抑制することができる。つまり、半導体チップ１の大きな応力がかかる部分に、大きな電流が流れるのを、実施の形態１よりも確実に抑制することができる。
【００４６】
また、本実施の形態では、第２応力検出用素子７−２が、半導体チップ１のコーナ部に設けられている。このコーナ部には、上述したように大きな応力がかかることから、半導体チップ１面内での応力のばらつきを検出する感度を高めることができる。
【００４７】
＜実施の形態３＞
実施の形態１では、応力検出用素子７は、半導体チップ１の通電動作中において、半導体チップ１にかかる応力を検出することにより、半導体チップ１の電気的特性のばらつき等を抑制することを目的とした。
【００４８】
それに対し、本発明の実施の形態３では、応力検出用素子７は、半導体チップ１の通電動作中ではなく、半導体チップ１の通電が行われる前後のそれぞれにおいて応力を検出する。例えば、半導体チップ１の通電が行われる前に、応力検出用素子７のピエゾ抵抗素子７ａ，７ｂの抵抗値（つまり応力）を測定した後、半導体チップ１の通電を伴う信頼性試験、例えば、長時間通電試験やパワーサイクル試験を行う。そして、その試験後に、応力検出用素子７のピエゾ抵抗素子７ａ，７ｂの抵抗値（つまり応力）を測定する。そして、その通電の前後のそれぞれにおいて応力検出用素子７で検出された応力同士の差分が所定の閾値を超えた場合に、スイッチング素子１４のゲート信号を制御する。
【００４９】
このような本実施の形態に係る半導体装置によれば、信頼性試験等において半導体チップ１と基板とを接合するはんだにクラックが入った場合、その際に生じる応力の急峻な変化を検出することができる。したがって、当該はんだにクラックが入ったか否かを感知することができる。また、応力差がある一定値を超えた場合には、製品寿命と判断することができる。また、信頼性試験における品質劣化が応力によるものか、チップ製造における不良によるものかを区別することができる。
【００５０】
なお、ここでは、実施の形態１に適用した場合について説明したが、実施の形態２に適用しても同様の効果を得ることができる。
【００５１】
＜実施の形態４＞
図７は、ピエゾ抵抗素子が有する抵抗の種類と、その抵抗係数との関係を示す図である。この図において、抵抗係数が大きければ大きいほど、感度が高いことを意味する。
【００５２】
これまでの実施の形態においては、応力検出用素子７，７−１，７−２（以下「応力検出用素子７等」と呼ぶ）に含まれるピエゾ抵抗素子７ａ，７ｂ，７−１ａ，７−１ｂ，７−２ａ，７−２ｂ（以下「ピエゾ抵抗素子７ａ等」と呼ぶ）については詳細に述べなかった。本発明の実施の形態４では、ピエゾ抵抗素子７ａ等の構成が特定されている。
【００５３】
図７に示されるように、ピエゾ抵抗素子７ａ等が、Ｎ型不純物が注入された拡散層３２を有する場合には、応力検出感度が高くなる。したがって、本実施の形態４では、ピエゾ抵抗素子７ａ等は、Ｎ型不純物が注入された拡散層３２を有している。
【００５４】
例えば、図８に示されるように、半導体チップ１が設けられた、Ｐ型シリコンからなるウェハ３１表面に、Ｎ型不純物を注入して拡散層３２を形成し、その拡散層３２上に絶縁膜３３を形成し、拡散層３２を部分的に露出する穴を絶縁膜３３に形成することにより、ピエゾ抵抗素子７ａ等を形成する。
【００５５】
また、図７に示されるように、ピエゾ抵抗素子７ａ等が、Ｐ型不純物が注入されたポリシリコン層３６を有する場合には、応力検出感度が高くなる。したがって、本実施の形態では、ピエゾ抵抗素子７ａ等は、Ｐ型不純物が注入されたポリシリコン層３６を有している。
【００５６】
例えば、図９に示されるように、半導体チップ１が設けられた、シリコンからなるウェハ３１表面上に、絶縁膜３５を介してＰ型不純物がドープされたポリシリコン層３６を形成し、それを囲う絶縁膜３５を形成し、当該ポリシリコン層３６を部分的に露出する穴を上側の絶縁膜３５に形成することにより、ピエゾ抵抗素子７ａ等を形成する。
【００５７】
図１０は、上述の拡散層３２を有するピエゾ抵抗素子７ａ等の抵抗値と温度との関係を示す図であり、図１１は、上述のポリシリコン層３６を有するピエゾ抵抗素子７ａ等の抵抗値と温度との関係を示す図である。
【００５８】
上述の拡散層３２を有するピエゾ抵抗素子７ａ等では、拡散層３２は接続を持つため、図１０に示されるように、２５０℃以上の高温状態での抵抗の温度依存性が多少不安定となる。それに対し、上述のポリシリコン層３６を有するピエゾ抵抗素子７ａ等では、拡散層３２のように接合を持たないので、図１１に示されるように、２５０℃以上の高温状態での抵抗の温度依存性が安定する。したがって、拡散層３２を有するピエゾ抵抗素子７ａ等では、例えば、高温状態での応力評価（モールド形成、はんだ付け、高温信頼性試験）において応力検出感度の向上が見込まれる。
【００５９】
＜実施の形態５＞
図１２は、本発明の実施の形態５に係る半導体装置が備える半導体チップの構成を示す上面図である。なお、本実施の形態に係る半導体装置において、実施の形態１に係る半導体装置の構成要素と類似するものについては同じ符号を付すものとし、以下、実施の形態１と大きく異なる部分を中心に説明する。
【００６０】
図１２に示されるように、本実施の形態に係る半導体チップ１は、平面視において、半導体チップ１の中央部に設けられた中央部半導体チップ１ａ（中央部側のトランジスタセル領域３）と、当該中央部半導体チップ１ａの外周部に設けられた外周部半導体チップ１ｂ（外周部側のトランジスタセル領域３）とを含んでいる。
【００６１】
そして、半導体チップ１は、これに合わせて、中央部半導体チップ１ａを分担する中央部セル対応ゲート電極５ａ（中央部制御電極）と、外周部半導体チップ１ｂを分担する外周部セル対応ゲート電極５ｂ（外周部制御電極）とを含んでいる。
【００６２】
また、本実施の形態では、中央部セル対応ゲート電極５ａに対応し、中央部半導体チップ１ａにかかる応力を検出する応力検出用素子が、第１応力検出用素子７−３として設けられている。また、外周部セル対応ゲート電極５ｂに対応し、外周部半導体チップ１ｂかかる応力を検出する応力検出用素子が、第２応力検出用素子７−４として設けられている。この第２応力検出用素子７−４は、半導体チップ１のコーナ部に設けられている。第１及び第２応力検出用素子７−３，７−４の各々は、ＩＧＢＴの主電極であるエミッタ電極４、ゲート電極５（５ａ，５ｂ）及びコレクタ電極６とは電気的に絶縁した状態となっている。
【００６３】
同図１２に示される半導体チップ１には、第１応力検出用素子７−３のピエゾ抵抗素子７−３ａ，７−３ｂの抵抗値、及び、第２応力検出用素子７−４のピエゾ抵抗素子７−４ａ，７−４ｂの抵抗値を測定するための端子４１，４２，４３，４４，４５が設けられている。ここでは、例えば、端子４１はグランド端子であり、端子４２はＸ軸方向の応力を検出するピエゾ抵抗素子７−３ａの抵抗測定端子であり、端子４３はＹ軸方向の応力を検出するピエゾ抵抗素子７−３ｂの抵抗測定端子である。同様に、端子４４はＸ軸方向の応力を検出するピエゾ抵抗素子７−４ａの抵抗測定端子であり、端子４５はＹ軸方向の応力を検出するピエゾ抵抗素子７−４ｂの抵抗測定端子である。
【００６４】
本実施の形態では、中央部半導体チップ１ａに対応する負荷部１１の通電を制御するスイッチング素子１４が、第１スイッチング素子１４ａとして設けられ、外周部半導体チップ１ｂに対応する負荷部１１の通電を制御するスイッチング素子１４が、第２スイッチング素子１４ｂとして設けられている。そして、第１応力検出用素子７−３で検出された応力に基づいて、第１スイッチング素子１４ａのゲート信号を制御するとともに、第２応力検出用素子７−４で検出された応力に基づいて、第２スイッチング素子１４ｂのゲート信号を制御する。つまり、本実施の形態では、図４に示した回路が２つ並存しているものとなっている。
【００６５】
以上のような本実施の形態に係る半導体装置によれば、半導体チップ１面内の応力に応じて変動する電気的特性のばらつきを、より確実に抑制することができる。したがって、半導体チップ１の特定部において大きな電流が流れるのを、実施の形態１よりも確実に抑制することができる。
【００６６】
＜実施の形態６＞
図１３は、本発明の実施の形態６に係る半導体装置の一部の構成を示す断面図である。図に示されるように、当該半導体装置は、半導体チップ１の裏面とはんだ６１を介して接合された金属製（ここでは銅製）のベース板６２と、ベース板６２との間に半導体チップ１を内包する樹脂モールド６３とを備えている。なお、ここでは、便宜上、半導体チップ１と接続されるワイヤーボンドは省略している。
【００６７】
図１４は、図１３に示される構成を形成する工程と、半導体チップ１にかかる応力（圧縮応力）との関係を示す図である。この図１４に示されるように、ベース板６２、はんだ６１及び半導体チップ１の互いの強度差によって生じる応力と、樹脂モールド６３及び半導体チップ１の互いの強度差によって生じる応力とが累積されて非常に強い応力となる。
【００６８】
それに対し、これまでの実施の形態で説明した半導体装置によれば、上述したように、半導体チップ１の大きな応力がかかる部分に、大きな電流が流れるのを抑制することができる。したがって、本実施の形態のように、半導体チップ１に強い応力が生じる構成には特に有効である。
【００６９】
＜実施の形態７＞
本発明の実施の形態７では、半導体装置の試験方法に関するものである。ここでは、まず、実施の形態２に係る半導体チップ１に類似する、本実施の形態に係る半導体チップ１が形成されたウェハを準備する。
【００７０】
図１５は、当該ウェハを示す図である。この図に示されるように、本実施の形態では、第２応力検出用素子７−２は、ウェハのダイシングライン７１の表面に形成されている。また、本実施の形態では、上述の端子２４，７２，２８も、ダイシングライン７１の表面に形成されている。
【００７１】
本実施の形態は、上述のウェハを準備した後、半導体チップ１を試験する。その試験後に、ウェハをダイシングライン７１においてダイシングする。
【００７２】
以上のような本実施の形態に係る半導体装置の試験方法によれば、第２応力検出用素子７−２を、無効領域であるダイシングライン７１の表面に形成する。したがって、面積効率を向上させることができる。なお、本実施の形態では、端子７３，７４，７５もダイシングライン７１の表面に形成することから、面積効率をより向上させることができる。
【符号の説明】
【００７３】
１ 半導体チップ、５ ゲート電極、５ａ 中央部セル対応ゲート電極、５ｂ 外周部セル対応ゲート電極、７ 応力検出用素子、７−１，７−３ 第１応力検出用素子、７−２，７−４ 第２応力検出用素子、７ａ，７ｂ ピエゾ抵抗素子、３２ 拡散層、３６ ポリシリコン層、６２ ベース板、６３ 樹脂モールド、７１ ダイシングライン、７２ ライン応力検出用素子。
【特許請求の範囲】
【請求項１】
制御電極を有する半導体チップと、
前記半導体チップの表面に設けられ、当該表面にかかる応力を検出する応力検出用素子と
を備え、
前記応力検出用素子で検出された応力に基づいて、前記制御電極に印加される制御信号を制御する、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
平面視において前記半導体チップの中央部にかかる応力を検出する前記応力検出用素子が、第１応力検出用素子として設けられ、平面視において前記半導体チップの外周部にかかる応力を検出する前記応力検出用素子が、第２応力検出用素子として設けられ、
前記第１応力検出用素子で検出された応力と、前記第２応力検出用素子で検出された応力との差分が所定の閾値を超えた場合に、前記制御信号を制御する、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記半導体チップは平面視矩形状を有し、
前記第２応力検出用素子は前記半導体チップのコーナ部に設けられている、半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記応力検出用素子は、前記半導体チップの通電が行われる前後のそれぞれにおいて前記応力を検出し、
前記通電の前後のそれぞれにおいて前記応力検出用素子で検出された応力同士の差分が所定の閾値を超えた場合に、前記制御信号を制御する、半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記応力検出用素子は、前記半導体チップの表面にかかる応力に応じて抵抗が変化するピエゾ抵抗素子を含む、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記ピエゾ抵抗素子は、Ｎ型不純物が注入された拡散層を有する、半導体装置。
【請求項７】
請求項５に記載の半導体装置であって、
前記ピエゾ抵抗素子は、Ｐ型不純物が注入されたポリシリコン層を有する、半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記半導体チップは、
平面視において、前記半導体チップの中央部を分担する中央部制御電極と、当該中央部半導体チップの外周部を分担する外周部制御電極とを含み、
前記中央部制御電極に対応する前記応力検出用素子が、第１応力検出用素子として設けられ、
前記外周部制御電極に対応する前記応力検出用素子が、第２応力検出用素子として設けられる、半導体装置。
【請求項９】
請求項１乃至請求項８のいずれかに記載の半導体装置であって、
前記半導体チップの裏面とはんだを介して接合された金属製のベース板と、
前記ベース板との間に前記半導体チップを内包する樹脂モールドと
をさらに備える、半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれかに記載の半導体装置であって、
前記半導体チップは、ＩＧＢＴまたはパワーＭＯＳＦＥＴを含む、半導体装置。
【請求項１１】
請求項１乃至請求項９のいずれかに記載の半導体装置であって、
前記半導体チップは、ダイオードを含む、半導体装置。
【請求項１２】
（ａ）請求項２に記載の半導体チップが形成されたウェハを準備する工程を備え、
前記第２応力検出用素子は前記ウェハのダイシングラインの表面に形成され、
（ｂ）前記工程（ａ）後、半導体チップを試験する工程と、
（ｃ）前記工程（ｂ）後、前記ウェハを前記ダイシングラインにおいてダイシングする工程と
をさらに備える、半導体装置の試験方法。
【請求項１】
制御電極を有する半導体チップと、
前記半導体チップの表面に設けられ、当該表面にかかる応力を検出する応力検出用素子と
を備え、
前記応力検出用素子で検出された応力に基づいて、前記制御電極に印加される制御信号を制御する、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
平面視において前記半導体チップの中央部にかかる応力を検出する前記応力検出用素子が、第１応力検出用素子として設けられ、平面視において前記半導体チップの外周部にかかる応力を検出する前記応力検出用素子が、第２応力検出用素子として設けられ、
前記第１応力検出用素子で検出された応力と、前記第２応力検出用素子で検出された応力との差分が所定の閾値を超えた場合に、前記制御信号を制御する、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記半導体チップは平面視矩形状を有し、
前記第２応力検出用素子は前記半導体チップのコーナ部に設けられている、半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記応力検出用素子は、前記半導体チップの通電が行われる前後のそれぞれにおいて前記応力を検出し、
前記通電の前後のそれぞれにおいて前記応力検出用素子で検出された応力同士の差分が所定の閾値を超えた場合に、前記制御信号を制御する、半導体装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体装置であって、
前記応力検出用素子は、前記半導体チップの表面にかかる応力に応じて抵抗が変化するピエゾ抵抗素子を含む、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記ピエゾ抵抗素子は、Ｎ型不純物が注入された拡散層を有する、半導体装置。
【請求項７】
請求項５に記載の半導体装置であって、
前記ピエゾ抵抗素子は、Ｐ型不純物が注入されたポリシリコン層を有する、半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記半導体チップは、
平面視において、前記半導体チップの中央部を分担する中央部制御電極と、当該中央部半導体チップの外周部を分担する外周部制御電極とを含み、
前記中央部制御電極に対応する前記応力検出用素子が、第１応力検出用素子として設けられ、
前記外周部制御電極に対応する前記応力検出用素子が、第２応力検出用素子として設けられる、半導体装置。
【請求項９】
請求項１乃至請求項８のいずれかに記載の半導体装置であって、
前記半導体チップの裏面とはんだを介して接合された金属製のベース板と、
前記ベース板との間に前記半導体チップを内包する樹脂モールドと
をさらに備える、半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれかに記載の半導体装置であって、
前記半導体チップは、ＩＧＢＴまたはパワーＭＯＳＦＥＴを含む、半導体装置。
【請求項１１】
請求項１乃至請求項９のいずれかに記載の半導体装置であって、
前記半導体チップは、ダイオードを含む、半導体装置。
【請求項１２】
（ａ）請求項２に記載の半導体チップが形成されたウェハを準備する工程を備え、
前記第２応力検出用素子は前記ウェハのダイシングラインの表面に形成され、
（ｂ）前記工程（ａ）後、半導体チップを試験する工程と、
（ｃ）前記工程（ｂ）後、前記ウェハを前記ダイシングラインにおいてダイシングする工程と
をさらに備える、半導体装置の試験方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１６９５２４（Ｐ２０１２−１６９５２４Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１１−３０７５６（Ｐ２０１１−３０７５６）
【出願日】平成２３年２月１６日（２０１１．２．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２３年２月１６日（２０１１．２．１６）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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