【課題】ブレード欠けやチップ端部のチッピングを防ぎ、かつウエハプロセスの評価を行うこともできる半導体装置及びその製造方法を得る。
【解決手段】半導体基板１の有効領域２と有効領域２の周囲の無効領域３にそれぞれ拡散層４，５を同時に形成する。拡散層４，５上にそれぞれエミッタ電極６及び小信号電極７を同時に形成する。小信号電極７にプローブ１２を接触させて拡散層５の電気特性又は拡散層５と小信号電極７のコンタクト抵抗を測定するテストを行う。テストの後に、エミッタ電極６上に開口１０を有し、小信号電極７を覆う絶縁膜９を形成する。開口１０を介してエミッタ電極６上にメッキ１１を形成する。 （もっと読む）

【課題】オン抵抗を増大させることなく、ゲート−ソース間のＥＳＤ耐量を向上させることのできる半導体装置を提供すること。
【解決手段】ポリシリコンゲート層を利用して形成したツェナーダイオードをＥＳＤ耐量を向上させるために、並列接続させる構造を有する半導体装置とするものであって、ストライプ状または矩形状のツェナーダイオードを並列接続させて、それぞれ活性部内部に形成する半導体装置とする。
【選択図】 図３
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【課題】バイアスに依存した抵抗値の変化をさらに低減できるようにした半導体装置を提供する。
【解決手段】Ｎ型シリコン層３と、Ｎ型シリコン層３上に形成されたＰ型拡散抵抗７と、Ｐ型拡散抵抗７上に形成されたシリコン酸化膜１１と、シリコン酸化膜１１を貫いてＰ型拡散抵抗７の一方の端部７ａに接続され、一方の端部７ａに高電位を印加するための高電位用電極１５と、シリコン酸化膜１１を貫いてＰ型拡散抵抗７の他方の端部７ｂに接続され、他方の端部７ｂに低電位を印加するための低電位用電極１７と、を備える。高電位用電極１５及び低電位用電極１７はそれぞれシリコン酸化膜１１上に延設されると共に、シリコン酸化膜１１上において高電位用電極１５と低電位用電極１７との間にはスリット２１が設けられている。このスリット２１は、Ｐ型拡散抵抗７の一方の端部７ａと他方の端部７ｂとの間の中間位置２３よりも一方の端部７ａに近い側に位置する。 （もっと読む）

【課題】複数の抵抗の変化率差を抑制すること。
【解決手段】分圧回路１１は、直列接続された２つの抵抗Ｒ１，Ｒ２を有している。第１の抵抗Ｒ１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。第１の抵抗Ｒ１は、Ｐ型の半導体基板に形成されたＮ型のウェル領域（基板領域）３１と、このウェル領域３１に形成されたＰ型の拡散領域３３を含む。第２の抵抗Ｒ２は、Ｐ型の半導体基板に形成されたＮ型のウェル領域３２と、このウェル領域３２に形成されたＰ型の拡散領域３４を含む。第１のウェル領域３１には、入力電圧Ｖｉｎが供給される。第２のウェル領域３２は、第１の拡散領域３３に設定された分圧ノードＮｄと接続されている。 （もっと読む）

【課題】回路素子の素子特性の変動を抑制すること。
【解決手段】半導体基板１１０には、拡散領域１１１を有する抵抗素子（回路素子）Ｒ１が形成されている。拡散領域１１１を含む半導体基板１１０の上には、層間絶縁膜１６１が形成される。拡散領域１１１のシリサイド層（コンタクト部）１１１ａは、コンタクトプラグ１６２を介して層間絶縁膜１６１上の配線と接続される。拡散領域１１１の上には、コンタクトホール１６３を形成するためのエッチングストッパ膜１５２が形成されている。このエッチングストッパ膜１５２は、拡散領域１１１上の保護絶縁膜１３１に対応する部分が除去され、開口が形成されている。 （もっと読む）

【課題】改良されたＥＳＤ保護デバイスおよび該動作方法が、必要とされる。
【解決手段】集積回路ＥＳＤ保護回路２７０は、ゲートダイオード２７１および出力バッファＭＯＳＦＥＴ２７２を含有する組合せデバイスとともに形成される。第１導電性タイプのボディタイフィンガ３０７は、基板３０１、３０２に形成され、複数のダイオードポリフィンガ２３１、２３２を用いて第２導電性タイプ３１０のドレイン領域から分離される。複数のダイオードポリフィンガ２３１、２３２は、出力バッファＭＯＳＦＥＴ２７２を形成する複数のポリゲートフィンガ２０４、２０５と交互配置される。 （もっと読む）

【課題】低電圧で動作するＭＩＳトランジスタと高電圧で動作するＭＩＳトランジスタや抵抗素子等の素子とを混載した半導体装置において、不純物の導入による素子の特性のばらつきを抑える。
【解決手段】半導体装置は、第１のゲート絶縁膜４ａと、第１のゲート電極６ａと、第１のゲート電極６ａの両側方に形成された第１のＬＤＤ領域７ａと、第１のＬＤＤ領域７ａの外側に位置する第１のソース／ドレイン領域１３ａとを有する第１のトランジスタ３０を備える。第１のトランジスタ３０は、第１のゲート電極６ａの上面上及び側面上から第１のＬＤＤ領域７ａの少なくとも一方上に亘って設けられた絶縁膜を有しており、前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上で最も薄い部分の膜厚よりも大きい。 （もっと読む）

【課題】半導体集積回路に電源を投入後の通常の動作時にリーク電流の抑制と同時にクランプ電圧の増大防止または低下を図り、保護用ＭＯＳトランジスタのゲート電位が変動しにくい保護回路を有する半導体集積回路及び製造方法を提供する。
【解決手段】ＲＣＭＯＳ型のＥＳＤ保護回路１において、保護用ＭＯＳトランジスタ５は、内部回路６の内のチャネルの導電型が同じトランジスタに対して、仕事関数差を有する異なる電極材料からゲート電極が形成され、または、仕事関数差を設けるために異なる導電型の半導体電極材料からゲート電極が形成されることによって、単位チャネル幅あたりのリーク電流量が、より減る向きに閾値電圧が異なっている。 （もっと読む）

【課題】ノイズおよび抵抗バラツキが小さな拡散抵抗の製造方法を提供することを目的とする。
【解決手段】半導体基板の表面付近にｐ型拡散層１１４を形成する工程と、拡散抵抗体となるｐ型拡散層１１４の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護するカバー膜１２５を形成する工程と、カバー膜１２５を形成する工程の後、カバー膜１２５の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で拡散抵抗体のコンタクト部となるｐ型拡散層１１６を形成する工程とを含む。 （もっと読む）

【課題】 シリコンビームを使用しかつダブルゲートを有する半導体装置のおけるプロセスばらつきによる抵抗値ばらつきを防止する。
【解決手段】 端部に凹部を有する基板１と、基板１の凹部に一部が埋め込まれた一対のゲート電極４と、基板１の表面であって一対のゲート電極４の間に形成された拡散層７を有し、ゲート電極４と拡散層７の間の電位を変化させることにより、拡散層７の抵抗値を変化させる。 （もっと読む）

【課題】抵抗素子を有する半導体装置に関し、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供する。
【解決手段】半導体材料により形成された複数の抵抗素子と、複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する２つの接続ノード間に加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する。 （もっと読む）

【課題】無駄な電流や信号の歪み等を発生させることなく、抵抗素子層の電位と、その周辺の半導体基板や電源線、信号線等の電位との電位差によって抵抗素子層の抵抗値が変化してしまうことを抑えることのできる半導体抵抗素子及び半導体抵抗素子を有する半導体モジュールを提供する。
【解決手段】抵抗素子層１３は、抵抗値変化係数Ｋ１，Ｋ２によって、正極領域である領域１３Ａと負極領域である領域１３Ｂとに分かれている。基準位置ｏから領域１３Ａの中心位置ａ又は領域１３Ｂの中心位置ｂまでの間の抵抗値を量とする指標値ｒ１，ｒ２と、当該抵抗値Ｒ１，Ｒ２と、抵抗値変化係数Ｋ１，Ｋ２との積の総和が零になるように形成される。つまり、領域１３Ａの抵抗値変化成分ｄＲ１と領域１３Ｂの抵抗値変化成分ｄＲ２とを相殺して、抵抗素子層１３の抵抗値が変化してしまうのを抑えることができる。 （もっと読む）

【課題】半導体チップに部分的に大きな電流が流れるのを抑制する技術を提供することを目的とする。
【解決手段】半導体装置は、ゲート電極５を有する半導体チップ１と、半導体チップ１の表面に設けられ、当該表面にかかる応力を検出する応力検出用素子７とを備える。そして、半導体装置は、応力検出用素子７で検出された応力に基づいて、ゲート電極５に印加される制御信号を制御する。また、平面視において半導体チップ１の中央部にかかる応力を検出する応力検出用素子７が、第１応力検出用素子７−１として設けられ、平面視において半導体チップ１の外周部にかかる応力を検出する応力検出用素子７が、第２応力検出用素子７−２として設けられることが好ましい。 （もっと読む）

【課題】ｐｎ接合におけるリーク電流を抑制する。
【解決手段】Ｎ⁻型半導体層１０と、シリサイド層２０ｓがその表面に形成されたＰ⁻型半導体層２０とが、絶縁体９上に形成される。半導体層１０にはＰＭＯＳトランジスタを、半導体層２０にはＮＭＯＳトランジスタを、それぞれ形成することができる。半導体層１０，２０がｐｎ接合Ｊ５０ａを形成する場合、これはシリサイド層２０ｓの端部から近く、結晶欠陥が小さい位置に存在するので、ここにおけるリーク電流は非常に小さい。半導体層１０，２０が形成するｐｎ接合は、シリサイド層２０ｓの端部から２μｍ以下の距離にあることが望ましい。 （もっと読む）

【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）

【課題】素子分離酸化膜上に所望の形状の抵抗素子を形成して、抵抗値の精度を高めて信頼性を向上させる。
【解決手段】半導体基板１の表面に形成された所定領域の素子分離酸化膜２上に複数の抵抗素子４が形成された半導体装置であって、抵抗素子４と近接する位置に活性領域３を設けた。抵抗素子４近傍の素子分離酸化膜２を必要な範囲に区切ることができ、ＣＭＰ法による素子分離酸化膜２の研磨の際に素子分離酸化膜２の中央部に凹みが形成されてしまうことを抑止できるため、抵抗素子４の形状の寸法精度を向上させることが可能となる。 （もっと読む）

【課題】主電流Ｉｍとこれに対して比例関係にある検知電流Ｉｓとの出力用にＩＧＢＴ素子４４，４５を備えたＩＧＢＴチップ１０において、ＩｓからＩＧＢＴ素子のラッチアップを監視する。製造上のばらつきに対してＩｓ／Ｉｍが設計値に調整可能にするとともに、調整抵抗のスペース節約や作業工数低減を図る。
【解決手段】Ｉｓを出力する原電極１６とセンスパッド１７と間の抵抗値を調整する調整抵抗部６０は、短絡金属層６７と共に作り込まれる。短絡金属層６７は、調整抵抗部６０の各抵抗６４に対する並列接続部分により該各抵抗６４の両端子を短絡している。各抵抗６４は、レーザのトリミング加工により並列接続部分が切除されると、両端短絡状態を解除されて、調整抵抗部６０の抵抗要素として機能する。調整抵抗部６０の抵抗値は、抵抗要素となった抵抗６４の接続関係及び抵抗値に応じた値になる。 （もっと読む）

【課題】 差動信号ラインに、第１入力端子と第２入力端子を有し、ダイオードにより構成される１パッケージの保護装置を接続する場合、第１入力端子と第２入力端子間のアイソレーションを十分確保し、また、第１入力端子に接続するダイオードと第２入力端子に接続するダイオードの部品ばらつきを抑制する必要がある。また、差動信号ラインに用いる保護装置の場合、部品容量とＥＳＤ破壊耐量を所望の範囲に収めるようにする必要がある。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面にｐｎ接合を形成し、互いに離間する第１ｎ＋型不純物領域、第２ｎ＋型不純物領域、第３ｎ＋型不純物領域を設け、第１入力端子に接続する第１ｎ＋型不純物領域と、第２入力端子に接続する第３ｎ＋型不純物領域との間に、接地端子に接続する第２ｎ＋型不純物領域を配置して、横型の双方向ｐｎ接合ダイオードによる保護装置を提供する。 （もっと読む）

【課題】リードフレーム上に半導体チップが載置された半導体装置において、サージに対する耐性の向上を図る。
【解決手段】ＩＣチップ１０Ａを構成するＰ型の半導体基板１０の表面には、Ｎ型の埋め込み層１１及びエピタキシャル層１２と、Ｐ型の半導体層１３が配置されている。半導体基板１０の裏面には金属薄膜３０が配置され、その金属薄膜３０と、金属のアイランド５１の間には銀粒子等を含む導電性ペースト４０が挟まれている。半導体層１３の表面に配置されたパッド電極１６にサージが印加されると、半導体層１３から半導体基板１０に流れるサージ電流は、金属薄膜３０を通って金属のアイランド５１に向かう。 （もっと読む）

【課題】高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。
【解決手段】複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＭＯＳトランジスタにおいて、ドレイン領域上に形成されるサリサイド金属領域とゲート電極との距離を、ドレイン領域上のコンタクトと基板コンタクトからの距離に応じて形成した。 （もっと読む）