拡散抵抗素子およびその製造方法
【課題】ノイズおよび抵抗バラツキが小さな拡散抵抗の製造方法を提供することを目的とする。
【解決手段】半導体基板の表面付近にｐ型拡散層１１４を形成する工程と、拡散抵抗体となるｐ型拡散層１１４の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護するカバー膜１２５を形成する工程と、カバー膜１２５を形成する工程の後、カバー膜１２５の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で拡散抵抗体のコンタクト部となるｐ型拡散層１１６を形成する工程とを含む。
【解決手段】半導体基板の表面付近にｐ型拡散層１１４を形成する工程と、拡散抵抗体となるｐ型拡散層１１４の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護するカバー膜１２５を形成する工程と、カバー膜１２５を形成する工程の後、カバー膜１２５の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で拡散抵抗体のコンタクト部となるｐ型拡散層１１６を形成する工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路を構成するのに用いられる拡散抵抗素子とその製造方法に関する。
【背景技術】
【０００２】
アナログ回路は、その回路用途からロジック回路に比べて１０倍以上の広いダイナミックレンジが必要とされている。中でも慣性センサやＴＣＸＯ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）に代表されるセンサ向けアナログ回路においては、微小な低周波信号を入力信号として扱うために低周波領域での高Ｓ／Ｎが要求されている。
【０００３】
近年のアナログ回路における低消費電力および面積縮小の要望トレンドを達成するためには低駆動電圧化が必要不可欠であるが、低駆動電圧はＳｉｇｎａｌ低下によるＳ／Ｎ低下を引き起こしてしまう。そのため、低駆動電圧と高Ｓ／Ｎを両立するためには回路を構成するあらゆる素子のデバイスノイズを低減しなければならない。
【０００４】
また、アナログ回路において、抵抗素子は様々な箇所で使用されている。抵抗素子が単体で使用される場合、その抵抗値は、例えば積分および微分回路のＣＲ積（静電容量値と絶縁抵抗の積）や、電流−電圧変換回路の変換比などの回路特性を決定する要素となる。そのため、単体で配置される場合の抵抗素子の抵抗値のばらつきはアナログ回路設計において重要な項目の一つとなる。また、抵抗素子がＰａｉｒで使用される場合、その抵抗値の差分または抵抗比が、例えば差動増幅回路の差動利得などの回路特性を決定する要素となる。そのため、Ｐａｉｒで配置される場合の抵抗素子の抵抗値間のばらつきはアナログ回路設計においては重要な項目の一つとなる。
【０００５】
一般的に、抵抗素子の素子サイズを大きくすることで抵抗値のばらつきを低減することができることが知られている。従来、所定の回路特性を実現するために抵抗素子のサイズを大きくして、抵抗値のばらつきを低減する設計が行われてきた。抵抗素子のサイズを大きくできないときは、抵抗素子を可変抵抗とし、別途マッチング回路を有することで抵抗値のばらつきを低減する設計が行われてきた。
【０００６】
また、抵抗素子の抵抗値のばらつきを低減するために、抵抗素子に用いられる材料を選んで形成することも行われている。アナログ回路に用いられる低ばらつきの抵抗素子として、ポリシリコンを用いて形成されるポリシリコン抵抗が代表的である。
【０００７】
ポリシリコン抵抗はＭＯＳトランジスタのゲート電極材料として使用されるポリシリコンと共用化することができるため、ポリシリコン抵抗は、ＣＭＯＳを形成するプロセスに工程追加なしで形成することができる。また、ＣＭＯＳを形成するプロセスを利用できるので、プロセスで最も高い加工精度すなわちＭＯＳトランジスタのゲートを形成するのと同じ加工精度で抵抗を形成することができる。つまり、抵抗素子に用いられる材料として代表的なポリシリコンを用いることで、低コストでかつ、低ばらつきな抵抗素子を実現できる。
【０００８】
ここで、一般的なポリシリコン抵抗の製造方法を説明する。すなわち、まず、例えばシリコン基板上にポリシリコン層を減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。続いて、このポリシリコン層の上にリソグラフィにてレジストパターンを形成する。最後に、その状態で反応性スパッタエッチング（ＲＩＥ）を行って抵抗体以外の不要部分を除去し、ポリシリコン抵抗のパターンを形成する。
【０００９】
しかし、上記の製造方法を用いてポリシリコン層をエッチングする際には、マイクロローディング効果と呼ばれる現象すなわちパターンの粗密によりエッチング速度が異なるという現象が生じてしまう。つまり、ポリシリコン層をエッチングする際には、パターンが密なところではパターン幅が小さくなり、逆に疎なところではパターン幅のバラツキが大きくなってしまう。そのため、上記の製造方法でポリシリコン抵抗を形成する場合には、抵抗素子の素子サイズばらつきに起因する抵抗値のばらつきが生じてしまうという問題がある。
【００１０】
それに対して、例えば特許文献１では、抵抗値のばらつき、特にミスマッチが要求される抵抗体の周囲に抵抗体と同様のポリシリコン層によってダミーパターンを配置する技術が開示されている。抵抗体の周囲にダミーパターンを配置することにより、ミスマッチが要求されるパターン近傍の局所的なパターン密度をそろえることができる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、素子サイズばらつきに起因する抵抗値ばらつきを抑制することができる。
【００１１】
また、抵抗素子の抵抗値のばらつきを低減するために、コンタクト抵抗やコンタクトと抵抗体の接触抵抗などの寄生抵抗成分は小さいほうが好ましい。例えば特許文献２では、抵抗体のコンタクト形成領域を含む端部のみをシリサイド化する技術が開示されている。それにより、抵抗体の抵抗値におけるコンタクト部分の抵抗値の寄与度を低減させることができるために、抵抗値ばらつきを低減することができる。
【００１２】
また、抵抗素子の抵抗値のばらつきを低減するために、抵抗素子の上部にある配線について自由度が高いことが好ましい。例えば特許文献３では、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線を配置できるように、抵抗体上部の層間絶縁膜と自由に配置される金属配線の間にＳｉＮ等の絶縁膜を形成する技術が開示されている。この技術により、配線層間膜または保護膜からのＨまたは水分による抵抗値の変動を低減することができる。
【００１３】
このように、ポリシリコン抵抗は、従来、抵抗素子としてアナログ回路に用いられてきた。
【００１４】
しかしながら、ポリシリコン抵抗は、不純物を注入した多結晶シリコンを抵抗体として用いている。つまり、多結晶シリコンは多くのグレインの集合体であり、グレインとグレインの間にはグレインバンダリーという境界領域が存在しているため、抵抗体を流れるキャリアの揺らぎによって１／ｆノイズが大きい。これは、素子サイズを大きくしないと要望されるノイズ特性を実現することができないという課題を有する。
【００１５】
さらに、ＴＣＸＯは水晶の発振周波数の温度依存性を補償回路でキャンセルすることで発振器の高精度化を実現している。この補償回路に用いる素子としては水晶の温度特性と逆の特性を持つ抵抗素子が必要であるが、抵抗値が温度に対して負の傾きを持つポリシリコン抵抗では回路を構成することができないという課題も有する。
【００１６】
それに対して、拡散抵抗は、抵抗値が温度に対して正の傾きを持つように形成することができ、水晶の温度特性を打ち消すことができる。
【００１７】
また、アナログ回路を形成するＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスにおいて、従来、低ノイズの抵抗素子として拡散抵抗が用いられてきた。中でも、ＭＯＳトランジスタのソース・ドレインに対して低い不純物濃度で形成されるＮＰＮ型トランジスタのベース拡散層で構成される拡散抵抗は、低ノイズでシート抵抗値の高い拡散抵抗を有するだけでなく、コストアップなしで形成できる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平４−０６４２１７号公報（３頁、図１）
【特許文献２】特開２００４−０７９８９３号公報（１０頁、図１）
【特許文献３】特開２００７−８１４２０号公報（１６頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、近年のプロセス微細化に伴い、デバイス横方向の縮小と共に縦方向の拡散深さが浅くなり、キャリアの流れる位置がＳｉ表面（半導体基板表面）に近づく傾向にある。つまり、近年のプロセス微細化に伴い、Ｓｉ表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等の外乱による影響を受け易くなっているので、従来の拡散抵抗の製造方法では、ノイズ特性や抵抗値バラツキなどのデバイス特性が悪化してしまうという課題がある。
【００２０】
例えば、ベース拡散層を拡散抵抗として用いた場合、ベース拡散層を形成後にＭＯＳトランジスタのソース・ドレイン拡散層のような高濃度の拡散層をイオン注入法により形成する。イオン注入時にはレジストを突き抜ける微量な不純物混入、イオン注入後のレジストを除去時にはレジスト中の不純物のノックオン、さらに、アッシングによるＳｉ表面の掘れ等が外乱となる。近年のプロセス微細化に伴い、これら外乱による影響を受け易くなっているので、拡散抵抗のノイズ特性や抵抗値バラツキのデバイス特性を悪化してしまう。
【００２１】
本発明は、上記課題を解決するものであって、ノイズおよび抵抗バラツキが小さな拡散抵抗を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の一態様における拡散抵抗素子の製造方法は、半導体基板の表面付近に第１導電型の第１拡散層を形成する第１工程と、拡散抵抗体となる前記第１拡散層の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護する絶縁膜である保護絶縁膜を形成する第２工程と、前記第２工程の後、前記第１拡散層の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で前記拡散抵抗体のコンタクト部となる高濃度拡散層を形成する第３工程とを含む。
【００２３】
これにより、ノイズおよび抵抗バラツキが小さな拡散抵抗を製造することができる。それにより、例えばＴＣＸＯや慣性センサなどのアナログ回路を構成する抵抗素子に用いることができる。
【００２４】
具体的には、１／ｆノイズは半導体基板表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎなどにより、キャリアが散乱することによって発生する。そこで、拡散抵抗の上部をＴＥＯＳやＳｉＮ等の絶縁膜で被うことで拡散抵抗体となる領域の表面露出を低減させる。これにより、半導体基板表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等を低減させることができるので、微細化することで拡散深さが浅くなってキャリアの流れが半導体基板表面に近づいても１／ｆノイズを悪化させることのないノイズ特性に優れた拡散抵抗を実現することができる。
【００２５】
つまり、拡散抵抗の上部をＴＥＯＳやＳｉＮ等の絶縁膜で被うことで拡散抵抗の表面露出を低減させることができるので、デバイス形成後の外乱によるデバイス特性変動を抑制することができる。外乱としては、例えば、拡散抵抗素子とともに形成されるＭＯＳトランジスタの製造工程時に必要となるサイドウォール形成後のアッシングや洗浄、高濃度のソース・ドレイン注入時の突き抜け、ノックオンによるコンタミなどである。
【００２６】
また、好ましくは、前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域にＭＯＳトランジスタを製造し、前記第１工程では、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域に、第１導電型の第２拡散層を形成し、前記第１工程後から前記第２工程までには、前記第２拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、前記第２工程では、前記半導体基板上に絶縁膜を形成する工程と、形成した当該絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面にサイドウォールを形成する工程とを含む。
【００２７】
これにより、ＭＯＳトランジスタのサイドウォールとなる絶縁膜と拡散抵抗素子の保護絶縁膜とを同時に形成するができるので、新たな工程を追加することなく、拡散抵抗の上部を被う絶縁膜を形成できる。
【００２８】
また、好ましくは、前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域にＭＯＳトランジスタを製造し、前記第１工程では、さらに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域に、第１導電型の第２拡散層を形成し、前記第１工程後から前記第２工程までには、前記第２拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、前記第２工程では、前記半導体基板上に第１絶縁膜を形成する工程と、形成した前記第１絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面に第１サイドウォールを形成する工程と、前記半導体基板の領域にＬＤＤ拡散層を形成する工程と、前記半導体基板上方に第２絶縁膜を形成する工程と、形成した前記第２絶縁膜から前記第１サイドウォールの側面に第２サイドウォールを形成する工程とを含む。
【００２９】
これにより、ＭＯＳトランジスタのサイドウォールを、第１サイドウォールと第２サイドウォールを持つオフセットサイドウォール構造で形成することができる。
【００３０】
ここで、前記保護絶縁膜には、少なくともＮ元素が含まれているとしてもよい。また、前記保護絶縁膜は、ＳｉＮ膜であるとしてもよい。
【００３１】
それにより、層間膜やパッシベーション膜からのＨ２やＨ２Ｏ（水分）の拡散を防ぐことができるので、拡散抵抗素子がアナログ回路を構成する場合でも、抵抗値シフトによる絶対バラツキや相対バラツキの増大を防ぐことができるという効果を奏する。
【００３２】
また、本発明の一態様における拡散抵抗素子は、半導体基板と、半導体基板の表面付近に形成された第１導電型の拡散層と、拡散抵抗体となる前記拡散層の第１領域の表面に形成された、層間絶縁膜とは異なる前記第１領域の表面を保護する保護絶縁膜と、前記第１拡散層の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で前記拡散抵抗体のコンタクト部となるよう形成された高濃度拡散層とを備える。
【００３３】
この構成により、ノイズおよび抵抗バラツキが小さな拡散抵抗を実現することができる。それにより、例えばＴＣＸＯや慣性センサなどのアナログ回路を構成する抵抗素子として用いることができる。
【発明の効果】
【００３４】
本発明によれば、ノイズおよび抵抗バラツキが小さな拡散抵抗を実現することができる。
【図面の簡単な説明】
【００３５】
【図１】従来のＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。
【図２Ａ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｂ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｃ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｄ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｅ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｆ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｇ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｈ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｉ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｊ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｋ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｌ】図１に示すアナログ回路の製造方法を説明するための図である。
【図３】本発明の実施の形態１におけるＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。
【図４Ａ】図３に示すアナログ回路の製造方法を説明するための図である。
【図４Ｂ】図３に示すアナログ回路の製造方法を説明するための図である。
【図４Ｃ】図３に示すアナログ回路の製造方法を説明するための図である。
【図４Ｄ】図３に示すアナログ回路の製造方法を説明するための図である。
【図５】本発明の実施の形態２におけるＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。
【図６Ａ】図５に示すアナログ回路の製造方法を説明するための図である。
【図６Ｂ】図５に示すアナログ回路の製造方法を説明するための図である。
【図６Ｃ】図５に示すアナログ回路の製造方法を説明するための図である。
【図６Ｄ】図５に示すアナログ回路の製造方法を説明するための図である。
【図６Ｅ】図５に示すアナログ回路の製造方法を説明するための図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態について図面を参照して説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
【００３７】
（実施の形態１）
まず、従来の拡散抵抗の製造方法について図を用いて説明する。
【００３８】
図１は、従来のＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。図１に示すアナログ回路は、半導体基板１００上にＭＯＳトランジスタ部１０とバイポーラトランジスタ部１１と拡散抵抗部１２とで構成されている。図２Ａ〜図２Ｌは、図１に示すアナログ回路の製造方法を説明するための図である。
【００３９】
まず、図２Ａに示すように、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）成長もしくはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）トレンチ分離形成を行うことで例えばＳｉ基板である半導体基板１００の表面上に３００〜５００ｎｍ程度のフィールド絶縁膜１０２を形成する。
【００４０】
次に、図２Ｂに示すように、半導体基板１００の表面上に拡散炉などにより各種拡散層形成時の保護膜となる１５〜３０ｎｍ程度の絶縁膜１０４を形成する。
【００４１】
次に、図２Ｃに示すように、ＭＯＳトランジスタ部１０に深いｐ型ウエル拡散層１１１を、バイポーラトランジスタ部１１に深いｎ型拡散層１２１を、ｎ型拡散層１２１の内側にｎ型拡散層１２１よりも浅いｐ型拡散層１１２を、拡散抵抗部１２にｐ型拡散層１１４を、それぞれフォトレジストにてイオン注入を行う領域（イオン注入領域ともいう）以外の領域を被い、イオン注入法を行って形成する。このとき、ｐ型拡散層１１２とｐ型拡散層１１４とは同時に形成されることが好ましいが、別途形成してもよい。換言すると、半導体基板１００の拡散抵抗部１２の表面付近に本発明の第１導電型の第１拡散層に相当するｐ型拡散層１１４を形成する工程と、ｐ型拡散層１１４が形成される領域とは異なる半導体基板１００の領域に、本発明の第１導電型の第２拡散層に相当するｐ型ウエル拡散層１１１を形成する工程とがあり、両者の工程は同時に実行されるとしてよいし、別途実行されるとしてもよい。
【００４２】
その他、詳細説明は省略するが、その他のデバイス形成に必要な拡散層を同様にそれぞれイオン注入法で形成した後、拡散炉もしくはＲＴＰ（Ｒａｐｉｄ ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）法により熱処理を加え、不純物を活性化する。
【００４３】
次に、図２Ｄに示すように、半導体基板１００の表面（Ｓｉ表面）に保護膜として形成された絶縁膜１０４をウエットエッチ処理にて除去し、清純なＳｉ表面（半導体基板１００の表面）を露出させる。この際、ＭＯＳトランジスタ部１０、バイポーラトランジスタ部１１および拡散抵抗部１２におけるＳｉ表面は露出されている。
【００４４】
次に、図２Ｅに示すように、絶縁膜１０４が除去された清純なＳｉ表面上に、拡散炉またはＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）法を用いて５〜１５ｎｍ程度のＳｉＯ２からなるゲート絶縁膜１０９を形成する。なお、ゲート絶縁膜１０９はＳｉＯ２からなるのが一般的ではあるが、ＳｉＯＮやＨｆＯｘなどからなるとしても構わない。その後、ゲート絶縁膜１０９上に、ＬＰ−ＣＶＤ法などによりＭＯＳトランジスタ部１０のゲートとなる１５０〜３００ｎｍ程度のポリシリコン膜１１０を形成する。
【００４５】
次に、図２Ｆに示すように、ポリシリコン膜１１０をＭＯＳトランジスタ部１０のゲート部、図示していないがポリシリコン抵抗部およびポリシリコン容量部等のデバイス形成領域をフォトレジストで被う。その後、ＲＩＥ等のドライエッチング法によりポリシリコン膜１１０を除去する。
【００４６】
次に、図２Ｇに示すように、ＭＯＳトランジスタ部１０のソース・ドレイン領域を形成する。具体的には、ＭＯＳトランジスタ部１０において、ポリシリコン膜１１０をマスクにしてイオン注入法によりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）拡散層１１５を形成する。
【００４７】
次に、図２Ｈに示すように、バイポーラトランジスタ部１１のｐ型拡散層１１２の内側にｐ型拡散層１１２よりも浅いｎ型拡散層１２２をフォトレジストにてイオン注入する領域以外の領域を被い、イオン注入法を行うことにより形成する。
【００４８】
次に、図２Ｉに示すように、ＭＯＳトランジスタ部１０のサイドウォールを形成するため、ＬＰ−ＣＶＤ法等により５０〜１００ｎｍ程度の絶縁膜１２３を形成する。なお、図２Ｉにおいて、絶縁膜１２３は、ＳｉＯ膜、ＴＥＯＳ膜またはＳｉＮ膜で構成される単層の場合を図示しているがそれに限らない。ＳｉＯ、ＴＥＯＳおよびＳｉＮで構成される積層構造であってもよい。
【００４９】
次に、図２Ｊに示すように、等方性のドライエッチングなどにより絶縁膜１２３を除去することでＭＯＳトランジスタ部１０のゲートの両側に絶縁膜１２３を残すことで、サイドウォール１２４を形成する。なお、この際、図２Ｊに示すようにＭＯＳトランジスタ部１０のソース・ドレイン、バイポーラトランジスタ部１１、拡散抵抗部１２の表面は、サイドウォール１２４の形成時に行ったドライエッチングによりオーバーエッチングされており、それらの表面には１０ｎｍ以下レベルの掘れが発生してしまっている。
【００５０】
次に、図２Ｋに示すように、ＭＯＳトランジスタ部１０のソース・ドレイン拡散層および拡散抵抗部１２のコンタクト部の低抵抗化のため、フォトレジストにてイオン注入を行う領域以外の領域を被う。その後、１．０×１０１５／ｃｍ２〜１．０×１０１６／ｃｍ２程度のイオン注入法を行って高濃度のｐ型拡散層１１６を形成する。また、図示してないが半導体基板１００上にはｐ型拡散層１１６と同様に高濃度のｎ型拡散層もフォトレジストにてイオン注入を行う領域以外の領域を被って形成されている。
【００５１】
最後に、図２Ｌに示すように、ＭＯＳトランジスタ部１０のゲートおよびソース・ドレイン並びに拡散抵抗部１２のコンタクト部を形成する場合において、シリサイド形成による合金化を行ってコンタクト抵抗を低減させることが好ましい。その後、例えばＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）やＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）で構成される層間絶縁膜１１３を成長させる。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などにより表面を平坦化させ、ドライエッチングによりコンタクトホール１１７を形成し、ＣＶＤ法によりタングステンなどを充填させて各種デバイスとのコンタクトを形成する。
【００５２】
このようにして、従来の拡散抵抗を製造することができる。
【００５３】
しかしながら、上記従来の製造方法では、プロセス微細化がすすむにつれて、拡散抵抗のノイズ特性や抵抗値バラツキなどの特性が悪化してしまうという課題がある。
【００５４】
具体的には、従来の製造方法では、サイドウォール加工後から層間膜成長までの間に拡散抵抗のＳｉ表面が露出されるため、プロセス微細化がすすむにつれて、Ｓｉ表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等の外乱による影響を受け易くなっている。つまり、プロセス微細化がすすむにつれて、従来の製造方法による拡散抵抗では、ノイズ特性や抵抗値バラツキなどの特性が悪化してしまう。
【００５５】
例えば、図２Ｊに示すサイドウォール１２４の形成工程において、ドライエッチを行う際のオーバーエッチにより拡散抵抗部１２のＳｉ表面に微小なラフネスを発生させてしまう。また、拡散抵抗部１２のＳｉ表面が露出しているので、ドライエッチ後のアッシングにおいて、アッシングチャンバの微量なコンタミが拡散抵抗部１２の抵抗体表面に打ち込まれてしまう。
【００５６】
また、例えば、図２Ｋに示すＭＯＳトランジスタ部１０のソース・ドレイン形成工程において、拡散抵抗部１２はコンタクトが形成される領域以外はレジストに覆われているが、レジストを突き抜けた微量な不純物が表面に打ち込まれたり、レジスト除去のアッシング時にレジスト中の不純物がＳｉ表面に打ち込まれたりするノックオンが発生する。例えば、ＭＯＳトランジスタ部１０のｎ型のソース・ドレインとして高濃度ｎ型拡散層を１．０×１０１５／ｃｍ２〜１．０×１０１７／ｃｍ２程度のＡｓのイオン注入で形成した場合、Ｓｉ表面には１．０×１０１８／ｃｍ３程度のＡｓがノックオンによってＳｉ表面に混入してしまう。また、例えば、ｐ型拡散層１１４を１×１０１３／ｃｍ２〜１×１０１４／ｃｍ２程度のＢのイオン注入で形成した場合では、ノックオンによるプロファイル変動がない場合に比べて抵抗値ばらつきは４σ＝４．６％から１７．６％へ、１／ｆノイズは約１６ｄＢ（Ａ）悪化してしまう。
【００５７】
このように、近年のプロセス微細化に伴い、上記の外乱によって、ノイズ特性や抵抗値バラツキなど拡散抵抗のデバイス特性を悪化してしまう。
【００５８】
次に、それに対する本発明の実施の形態１における拡散抵抗の製造方法について図を参照しながら説明する。
【００５９】
図３は、本発明の実施の形態１におけるＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。図３に示すアナログ回路は、半導体基板１００上にＭＯＳトランジスタ部１０とバイポーラトランジスタ部１１と拡散抵抗部２２とで構成されている。図４Ａ〜図４Ｄは、図３に示すアナログ回路の製造方法を説明するための図である。なお、図１および図２Ａ〜図２Ｋと同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００６０】
図４Ａに示す工程は、図２Ａ〜図２Ｉに示す工程を経て形成される。図２Ａ〜図２Ｉに示す工程については上述したので、説明を省略する。
【００６１】
次に、図４Ｂに示すように、等方性のドライエッチングなどにより絶縁膜１２３を除去することでＭＯＳトランジスタ部１０のゲートの両側に絶縁膜１２３を残し、サイドウォール１２４を形成する。その際、拡散抵抗部２２では、後にコンタクトを形成する領域以外の領域をフォトレジストで被うことで拡散抵抗部２２の抵抗体表面に絶縁膜１２３とゲート絶縁膜１０９とで構成されるカバー膜１２５を形成する。
【００６２】
このように、カバー膜１２５は、サイドウォール１２４と同一の絶縁材料を用いて、ＭＯＳトランジスタ部１０のサイドウォール１２４と同時に形成することができる。つまり、図４Ａに対して新たな工程を追加することなく、拡散抵抗部２２の抵抗体上部を被うカバー膜１２５を形成できるという効果を得ることができる。
【００６３】
次に、図４Ｃに示すように、ＭＯＳトランジスタ部１０のソース・ドレイン拡散層および拡散抵抗部２２のコンタクト部の低抵抗化のため、フォトレジストにてイオン注入領域以外の領域を被う。その後、イオン注入法にて高濃度のｐ型拡散層１１６を形成する。
【００６４】
最後、図４Ｄ示すように、ＭＯＳトランジスタ部１０のゲートおよびソース・ドレイン並びに拡散抵抗部１２のコンタクトを形成部する場合において、シリサイド形成による合金化を行ってコンタクト抵抗を低減させることが好ましい。その後、例えばＢＰＳＧやＰＳＧのような層間絶縁膜１１３を成長させる。次いで、ＣＭＰなどにより表面を平坦化させ、ドライエッチングによりコンタクトホール１１７を形成し、ＣＶＤ法によりタングステンなどを充填させて各種デバイスとのコンタクトを形成する。
【００６５】
このようにして、本実施の形態１における拡散抵抗素子を製造することができる。
【００６６】
以上、本実施の形態１における拡散抵抗素子の製造方法によれば、半導体基板の表面付近に第１導電型の第１拡散層（ｐ型拡散層１１４）を形成し、拡散抵抗体となる第１拡散層の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護する絶縁膜である保護絶縁膜（カバー膜１２５）を形成する。その後、第１拡散層の当該第１領域に接する第２領域に当該第１領域よりも高い濃度で拡散抵抗体のコンタクト部となる高濃度拡散層（ｐ型拡散層１１６）を形成する。これにより、ノイズおよび抵抗バラツキが小さな拡散抵抗を製造することができる。よって、例えばＴＣＸＯや慣性センサなどのアナログ回路を構成する抵抗素子に用いることができる。
【００６７】
具体的には、１／ｆノイズは半導体基板表面（Ｓｉ表面）の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎなどにより、キャリアが散乱することによって発生する。そこで、拡散抵抗体の上部をＴＥＯＳやＳｉＮ等の絶縁膜（カバー膜１２５）で被うことで拡散抵抗体の表面露出を低減させる。これにより、半導体基板表面（Ｓｉ表面）の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等を低減させることができるので、微細化することで拡散深さが浅くなってキャリアの流れが半導体基板表面（Ｓｉ表面）に近づいても１／ｆノイズを悪化させることのないノイズ特性に優れた拡散抵抗を実現することができる。
【００６８】
つまり、拡散抵抗の上部をＴＥＯＳやＳｉＮ等の絶縁膜（カバー膜１２５）で被うことで拡散抵抗体の表面露出を低減させることができるので、デバイス形成後の外乱によるデバイス特性変動を抑制することができる。ここで、外乱としては、上述したように、例えば、拡散抵抗素子とともに形成されるＭＯＳトランジスタの製造工程時に必要となるサイドウォール形成後のアッシングや洗浄、高濃度のソース・ドレイン注入時の突き抜け、ノックオンによるコンタミなどである。
【００６９】
また、保護絶縁膜（カバー膜１２５）を形成する工程では、半導体基板１００上に絶縁膜１２３を形成する工程と、形成した当該絶縁膜１２３から、保護絶縁膜（カバー膜１２５）を形成するとともに、ゲート電極に相当するポリシリコン膜１１０の側面およびゲート絶縁膜１０９の側面にサイドウォール１２４を形成する。なお、サイドウォール１２４は、上述したように、ＳｉＯ膜、ＴＥＯＳ膜またはＳｉＮ膜の単層で構成されるとしているがそれに限らない。サイドウォール１２４は、ＴＥＯＳとＳｉＮで構成される積層構造であることが好ましい。
【００７０】
このように構成することで、ＳｉＮによって層間膜やパッシベーション膜からのＨ２やＨ２Ｏの拡散を防ぐことができる。したがって、拡散抵抗素子がＴＣＸＯや慣性センサなどのアナログ回路を構成する場合でも、抵抗値シフトによる絶対バラツキや相対バラツキの増大を防ぐことができるという効果を奏する。
【００７１】
（実施の形態２）
実施の形態２では、実施の形態１におけるＭＯＳトランジスタ部１０で構成されるサイドウォール１２４の構造とは別の構造を備える場合について説明する。具体的には、実施の形態２では、ＬＤＤ拡散層１１５の形成前に形成された第１のサイドウォールとＬＤＤ拡散層１１５の形成後に形成された第２のサイドウォールとで構成されるオフセットサイドウォールをＭＯＳトランジスタ部で構成される場合について説明する。
【００７２】
図５は、本発明の実施の形態２におけるＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。図５に示すアナログ回路は、半導体基板１００上にＭＯＳトランジスタ部３０とバイポーラトランジスタ部１１と拡散抵抗部３２とで構成されている。図６Ａ〜図６Ｅは、図５に示すアナログ回路の製造方法を説明するための図である。なお、図１、図２Ａ〜図２Ｋ、図３、図４Ａ〜図４Ｄと同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００７３】
まず、図６Ａに示す工程は、図２Ａ〜図２Ｆに示す工程を経て形成される。図２Ａ〜図２Ｆに示す工程については上述したので、ここでの説明は省略する。
【００７４】
次に、図６Ａに示すように、ＭＯＳトランジスタ部３０の第１のサイドウォールを形成するため、ＬＰ−ＣＶＤ法等により５〜２０ｎｍ程度の絶縁膜２１６を形成する。
【００７５】
次に、図６Ｂに示すように、等方性のドライエッチングなどにより絶縁膜２１６を除去することでＭＯＳトランジスタ部３０のゲートの両側に絶縁膜２１６を残し、第１サイドウォール２１７を形成する。なお、その際、拡散抵抗部３２では、後にコンタクトを形成する領域以外の領域をフォトレジストで被うことで拡散抵抗部２２の抵抗体表面に絶縁膜２１６とゲート絶縁膜１０９とで構成されるカバー膜２１８を形成する。
【００７６】
次に、図６Ｃに示すように、ＭＯＳトランジスタ部３０のソース・ドレイン領域を形成する。具体的には、ＭＯＳトランジスタ部３０において、ポリシリコン膜１１０をマスクにしてイオン注入法によりＬＤＤ拡散層１１５を形成する。また、バイポーラトランジスタ部１１のｐ型拡散層１１２の内側にｐ型拡散層１１２よりも浅いｎ型拡散層１２２をフォトレジストにてイオン注入領域以外の領域を被い、イオン注入法を行うことにより形成する。次いで、ＭＯＳトランジスタ部３０の第２のサイドウォールを形成するため、ＬＰ−ＣＶＤ法等により５０〜１００ｎｍ程度の絶縁膜２１１を成長させる。なお、図２０では、絶縁膜２１１はＳｉＯ膜、ＴＥＯＳ膜またはＳｉＮ膜の単層で構成される場合を示してあるが、それに限らない。絶縁膜２１１は、ＴＥＯＳとＳｉＮでの積層構造で構成されるとしても構わない。
【００７７】
次に、図６Ｄに示すように、等方性のドライエッチングなどにより絶縁膜２１１を除去することでＭＯＳトランジスタ部３０のゲートの両側に絶縁膜２１１を残し、第２サイドウォール２１９を形成する。この際、図６Ｄに示すようにＭＯＳトランジスタ部３０のソース・ドレイン、バイポーラトランジスタ部１１、拡散抵抗部３２の表面は、第２サイドウォール２１９形成時に行ったドライエッチングによりオーバーエッチングされており、それらの表面には１０ｎｍ以下レベルの掘れが発生してしまっている。
【００７８】
次に、図６Ｅに示すように、ＭＯＳトランジスタ部３０のソース・ドレイン拡散層および拡散抵抗部３２のコンタクト部の低抵抗化のため、フォトレジストにてイオン注入を行う領域以外の領域を被う。その後、１．０×１０１５／ｃｍ２〜１．０×１０１７／ｃｍ２程度のイオン注入法を行って高濃度のｐ型拡散層１１６を形成する。また、図示してないが半導体基板１００上にはｐ型拡散層１１６と同様に高濃度のｎ型拡散層もフォトレジストにてイオン注入領域以外の領域を被って形成されている。
【００７９】
また、ＭＯＳトランジスタ部３０のゲートおよびソース・ドレイン並びに拡散抵抗部３２のコンタクトを形成する場合において、シリサイド形成による合金化を行ってコンタクト抵抗を低減させることが好ましい。その後、例えばＢＰＳＧやＰＳＧのような層間絶縁膜１１３を成長させる。次いで、ＣＭＰなどにより表面を平坦化させ、ドライエッチングによりコンタクトホール１１７を形成し、ＣＶＤ法によりタングステンなどを充填させて各種デバイスとのコンタクトを形成する。
【００８０】
このようにして、本実施の形態１における拡散抵抗素子を製造することができる。
【００８１】
以上、本実施の形態２における拡散抵抗素子の製造方法によれば、ノイズおよび抵抗バラツキが小さな拡散抵抗を製造することができる。それにより、例えばＴＣＸＯや慣性センサなどのアナログ回路を構成する抵抗素子に用いることができる。
【００８２】
また、保護絶縁膜（カバー膜２１８）を形成する工程では、図６Ｂおよび図６Ｃに示すように、半導体基板１００上に本発明の第１絶縁膜に相当する絶縁膜２１６を形成し、形成した第１絶縁膜（絶縁膜２１６）から、保護絶縁膜（カバー膜２１８）を形成するとともに、ゲート電極に相当するポリシリコン膜１１０の側面およびゲート絶縁膜１０９の側面に第１サイドウォール２１７を形成する。そして、半導体基板１００の領域にＬＤＤ拡散層１１５を形成し、半導体基板１００上方に第２絶縁膜（絶縁膜２１１）を形成し、形成した第２絶縁膜（絶縁膜２１１）から第１サイドウォール２１７の側面に第２サイドウォール２１９を形成する。つまり、ＭＯＳトランジスタ部に構成されるサイドウォールは、ＬＤＤ拡散層１１５の形成前に形成された第１のサイドウォールとＬＤＤ拡散層１１５の形成後に形成された第２のサイドウォールとで構成される。
【００８３】
このように構成することで、ＳｉＮによって層間膜やパッシベーション膜からのＨ２やＨ２Ｏの拡散を防ぐことができる。したがって、拡散抵抗素子がＴＣＸＯや慣性センサなどのアナログ回路を構成する場合でも、抵抗値シフトによる絶対バラツキや相対バラツキの増大を防ぐことができるという効果を奏する。
【００８４】
以上、本発明の拡散抵抗素子および拡散抵抗素子の製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【００８５】
本発明は、拡散抵抗素子および拡散抵抗素子の製造方法に利用でき、特に、ＭＯＳトランジスタおよびバイポーラトランジスタと同一基板上に同時形成してもノイズ特性や抵抗値バラツキを悪化させたりしない拡散抵抗素子および拡散抵抗素子の製造方法に利用することができる。
【符号の説明】
【００８６】
１０、３０ ＭＯＳトランジスタ部
１１ バイポーラトランジスタ部
１２、２２、３２ 拡散抵抗部
１００ 半導体基板
１０２ フィールド絶縁膜
１０４、１２３、２１１、２１６ 絶縁膜
１０９ ゲート絶縁膜
１１０ ポリシリコン膜
１１１ ｐ型ウエル拡散層
１１２、１１４、１１６ ｐ型拡散層
１１５ ＬＤＤ拡散層
１１７ コンタクトホール
１２１、１２２ ｎ型拡散層
１２４ サイドウォール
１２５、２１８ カバー膜
２１７ 第１サイドウォール
２１９ 第２サイドウォール
【技術分野】
【０００１】
本発明は、アナログ回路を構成するのに用いられる拡散抵抗素子とその製造方法に関する。
【背景技術】
【０００２】
アナログ回路は、その回路用途からロジック回路に比べて１０倍以上の広いダイナミックレンジが必要とされている。中でも慣性センサやＴＣＸＯ（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）に代表されるセンサ向けアナログ回路においては、微小な低周波信号を入力信号として扱うために低周波領域での高Ｓ／Ｎが要求されている。
【０００３】
近年のアナログ回路における低消費電力および面積縮小の要望トレンドを達成するためには低駆動電圧化が必要不可欠であるが、低駆動電圧はＳｉｇｎａｌ低下によるＳ／Ｎ低下を引き起こしてしまう。そのため、低駆動電圧と高Ｓ／Ｎを両立するためには回路を構成するあらゆる素子のデバイスノイズを低減しなければならない。
【０００４】
また、アナログ回路において、抵抗素子は様々な箇所で使用されている。抵抗素子が単体で使用される場合、その抵抗値は、例えば積分および微分回路のＣＲ積（静電容量値と絶縁抵抗の積）や、電流−電圧変換回路の変換比などの回路特性を決定する要素となる。そのため、単体で配置される場合の抵抗素子の抵抗値のばらつきはアナログ回路設計において重要な項目の一つとなる。また、抵抗素子がＰａｉｒで使用される場合、その抵抗値の差分または抵抗比が、例えば差動増幅回路の差動利得などの回路特性を決定する要素となる。そのため、Ｐａｉｒで配置される場合の抵抗素子の抵抗値間のばらつきはアナログ回路設計においては重要な項目の一つとなる。
【０００５】
一般的に、抵抗素子の素子サイズを大きくすることで抵抗値のばらつきを低減することができることが知られている。従来、所定の回路特性を実現するために抵抗素子のサイズを大きくして、抵抗値のばらつきを低減する設計が行われてきた。抵抗素子のサイズを大きくできないときは、抵抗素子を可変抵抗とし、別途マッチング回路を有することで抵抗値のばらつきを低減する設計が行われてきた。
【０００６】
また、抵抗素子の抵抗値のばらつきを低減するために、抵抗素子に用いられる材料を選んで形成することも行われている。アナログ回路に用いられる低ばらつきの抵抗素子として、ポリシリコンを用いて形成されるポリシリコン抵抗が代表的である。
【０００７】
ポリシリコン抵抗はＭＯＳトランジスタのゲート電極材料として使用されるポリシリコンと共用化することができるため、ポリシリコン抵抗は、ＣＭＯＳを形成するプロセスに工程追加なしで形成することができる。また、ＣＭＯＳを形成するプロセスを利用できるので、プロセスで最も高い加工精度すなわちＭＯＳトランジスタのゲートを形成するのと同じ加工精度で抵抗を形成することができる。つまり、抵抗素子に用いられる材料として代表的なポリシリコンを用いることで、低コストでかつ、低ばらつきな抵抗素子を実現できる。
【０００８】
ここで、一般的なポリシリコン抵抗の製造方法を説明する。すなわち、まず、例えばシリコン基板上にポリシリコン層を減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する。続いて、このポリシリコン層の上にリソグラフィにてレジストパターンを形成する。最後に、その状態で反応性スパッタエッチング（ＲＩＥ）を行って抵抗体以外の不要部分を除去し、ポリシリコン抵抗のパターンを形成する。
【０００９】
しかし、上記の製造方法を用いてポリシリコン層をエッチングする際には、マイクロローディング効果と呼ばれる現象すなわちパターンの粗密によりエッチング速度が異なるという現象が生じてしまう。つまり、ポリシリコン層をエッチングする際には、パターンが密なところではパターン幅が小さくなり、逆に疎なところではパターン幅のバラツキが大きくなってしまう。そのため、上記の製造方法でポリシリコン抵抗を形成する場合には、抵抗素子の素子サイズばらつきに起因する抵抗値のばらつきが生じてしまうという問題がある。
【００１０】
それに対して、例えば特許文献１では、抵抗値のばらつき、特にミスマッチが要求される抵抗体の周囲に抵抗体と同様のポリシリコン層によってダミーパターンを配置する技術が開示されている。抵抗体の周囲にダミーパターンを配置することにより、ミスマッチが要求されるパターン近傍の局所的なパターン密度をそろえることができる。そのため、各パターンに対するマイクロローディング効果を等しくすることができ、素子サイズばらつきに起因する抵抗値ばらつきを抑制することができる。
【００１１】
また、抵抗素子の抵抗値のばらつきを低減するために、コンタクト抵抗やコンタクトと抵抗体の接触抵抗などの寄生抵抗成分は小さいほうが好ましい。例えば特許文献２では、抵抗体のコンタクト形成領域を含む端部のみをシリサイド化する技術が開示されている。それにより、抵抗体の抵抗値におけるコンタクト部分の抵抗値の寄与度を低減させることができるために、抵抗値ばらつきを低減することができる。
【００１２】
また、抵抗素子の抵抗値のばらつきを低減するために、抵抗素子の上部にある配線について自由度が高いことが好ましい。例えば特許文献３では、多結晶シリコンパターンの抵抗値を制御しつつ、多結晶シリコンパターンの上層に金属配線を配置できるように、抵抗体上部の層間絶縁膜と自由に配置される金属配線の間にＳｉＮ等の絶縁膜を形成する技術が開示されている。この技術により、配線層間膜または保護膜からのＨまたは水分による抵抗値の変動を低減することができる。
【００１３】
このように、ポリシリコン抵抗は、従来、抵抗素子としてアナログ回路に用いられてきた。
【００１４】
しかしながら、ポリシリコン抵抗は、不純物を注入した多結晶シリコンを抵抗体として用いている。つまり、多結晶シリコンは多くのグレインの集合体であり、グレインとグレインの間にはグレインバンダリーという境界領域が存在しているため、抵抗体を流れるキャリアの揺らぎによって１／ｆノイズが大きい。これは、素子サイズを大きくしないと要望されるノイズ特性を実現することができないという課題を有する。
【００１５】
さらに、ＴＣＸＯは水晶の発振周波数の温度依存性を補償回路でキャンセルすることで発振器の高精度化を実現している。この補償回路に用いる素子としては水晶の温度特性と逆の特性を持つ抵抗素子が必要であるが、抵抗値が温度に対して負の傾きを持つポリシリコン抵抗では回路を構成することができないという課題も有する。
【００１６】
それに対して、拡散抵抗は、抵抗値が温度に対して正の傾きを持つように形成することができ、水晶の温度特性を打ち消すことができる。
【００１７】
また、アナログ回路を形成するＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスにおいて、従来、低ノイズの抵抗素子として拡散抵抗が用いられてきた。中でも、ＭＯＳトランジスタのソース・ドレインに対して低い不純物濃度で形成されるＮＰＮ型トランジスタのベース拡散層で構成される拡散抵抗は、低ノイズでシート抵抗値の高い拡散抵抗を有するだけでなく、コストアップなしで形成できる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平４−０６４２１７号公報（３頁、図１）
【特許文献２】特開２００４−０７９８９３号公報（１０頁、図１）
【特許文献３】特開２００７−８１４２０号公報（１６頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、近年のプロセス微細化に伴い、デバイス横方向の縮小と共に縦方向の拡散深さが浅くなり、キャリアの流れる位置がＳｉ表面（半導体基板表面）に近づく傾向にある。つまり、近年のプロセス微細化に伴い、Ｓｉ表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等の外乱による影響を受け易くなっているので、従来の拡散抵抗の製造方法では、ノイズ特性や抵抗値バラツキなどのデバイス特性が悪化してしまうという課題がある。
【００２０】
例えば、ベース拡散層を拡散抵抗として用いた場合、ベース拡散層を形成後にＭＯＳトランジスタのソース・ドレイン拡散層のような高濃度の拡散層をイオン注入法により形成する。イオン注入時にはレジストを突き抜ける微量な不純物混入、イオン注入後のレジストを除去時にはレジスト中の不純物のノックオン、さらに、アッシングによるＳｉ表面の掘れ等が外乱となる。近年のプロセス微細化に伴い、これら外乱による影響を受け易くなっているので、拡散抵抗のノイズ特性や抵抗値バラツキのデバイス特性を悪化してしまう。
【００２１】
本発明は、上記課題を解決するものであって、ノイズおよび抵抗バラツキが小さな拡散抵抗を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明の一態様における拡散抵抗素子の製造方法は、半導体基板の表面付近に第１導電型の第１拡散層を形成する第１工程と、拡散抵抗体となる前記第１拡散層の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護する絶縁膜である保護絶縁膜を形成する第２工程と、前記第２工程の後、前記第１拡散層の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で前記拡散抵抗体のコンタクト部となる高濃度拡散層を形成する第３工程とを含む。
【００２３】
これにより、ノイズおよび抵抗バラツキが小さな拡散抵抗を製造することができる。それにより、例えばＴＣＸＯや慣性センサなどのアナログ回路を構成する抵抗素子に用いることができる。
【００２４】
具体的には、１／ｆノイズは半導体基板表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎなどにより、キャリアが散乱することによって発生する。そこで、拡散抵抗の上部をＴＥＯＳやＳｉＮ等の絶縁膜で被うことで拡散抵抗体となる領域の表面露出を低減させる。これにより、半導体基板表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等を低減させることができるので、微細化することで拡散深さが浅くなってキャリアの流れが半導体基板表面に近づいても１／ｆノイズを悪化させることのないノイズ特性に優れた拡散抵抗を実現することができる。
【００２５】
つまり、拡散抵抗の上部をＴＥＯＳやＳｉＮ等の絶縁膜で被うことで拡散抵抗の表面露出を低減させることができるので、デバイス形成後の外乱によるデバイス特性変動を抑制することができる。外乱としては、例えば、拡散抵抗素子とともに形成されるＭＯＳトランジスタの製造工程時に必要となるサイドウォール形成後のアッシングや洗浄、高濃度のソース・ドレイン注入時の突き抜け、ノックオンによるコンタミなどである。
【００２６】
また、好ましくは、前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域にＭＯＳトランジスタを製造し、前記第１工程では、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域に、第１導電型の第２拡散層を形成し、前記第１工程後から前記第２工程までには、前記第２拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、前記第２工程では、前記半導体基板上に絶縁膜を形成する工程と、形成した当該絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面にサイドウォールを形成する工程とを含む。
【００２７】
これにより、ＭＯＳトランジスタのサイドウォールとなる絶縁膜と拡散抵抗素子の保護絶縁膜とを同時に形成するができるので、新たな工程を追加することなく、拡散抵抗の上部を被う絶縁膜を形成できる。
【００２８】
また、好ましくは、前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域にＭＯＳトランジスタを製造し、前記第１工程では、さらに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域に、第１導電型の第２拡散層を形成し、前記第１工程後から前記第２工程までには、前記第２拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、前記第２工程では、前記半導体基板上に第１絶縁膜を形成する工程と、形成した前記第１絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面に第１サイドウォールを形成する工程と、前記半導体基板の領域にＬＤＤ拡散層を形成する工程と、前記半導体基板上方に第２絶縁膜を形成する工程と、形成した前記第２絶縁膜から前記第１サイドウォールの側面に第２サイドウォールを形成する工程とを含む。
【００２９】
これにより、ＭＯＳトランジスタのサイドウォールを、第１サイドウォールと第２サイドウォールを持つオフセットサイドウォール構造で形成することができる。
【００３０】
ここで、前記保護絶縁膜には、少なくともＮ元素が含まれているとしてもよい。また、前記保護絶縁膜は、ＳｉＮ膜であるとしてもよい。
【００３１】
それにより、層間膜やパッシベーション膜からのＨ２やＨ２Ｏ（水分）の拡散を防ぐことができるので、拡散抵抗素子がアナログ回路を構成する場合でも、抵抗値シフトによる絶対バラツキや相対バラツキの増大を防ぐことができるという効果を奏する。
【００３２】
また、本発明の一態様における拡散抵抗素子は、半導体基板と、半導体基板の表面付近に形成された第１導電型の拡散層と、拡散抵抗体となる前記拡散層の第１領域の表面に形成された、層間絶縁膜とは異なる前記第１領域の表面を保護する保護絶縁膜と、前記第１拡散層の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で前記拡散抵抗体のコンタクト部となるよう形成された高濃度拡散層とを備える。
【００３３】
この構成により、ノイズおよび抵抗バラツキが小さな拡散抵抗を実現することができる。それにより、例えばＴＣＸＯや慣性センサなどのアナログ回路を構成する抵抗素子として用いることができる。
【発明の効果】
【００３４】
本発明によれば、ノイズおよび抵抗バラツキが小さな拡散抵抗を実現することができる。
【図面の簡単な説明】
【００３５】
【図１】従来のＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。
【図２Ａ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｂ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｃ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｄ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｅ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｆ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｇ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｈ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｉ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｊ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｋ】図１に示すアナログ回路の製造方法を説明するための図である。
【図２Ｌ】図１に示すアナログ回路の製造方法を説明するための図である。
【図３】本発明の実施の形態１におけるＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。
【図４Ａ】図３に示すアナログ回路の製造方法を説明するための図である。
【図４Ｂ】図３に示すアナログ回路の製造方法を説明するための図である。
【図４Ｃ】図３に示すアナログ回路の製造方法を説明するための図である。
【図４Ｄ】図３に示すアナログ回路の製造方法を説明するための図である。
【図５】本発明の実施の形態２におけるＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。
【図６Ａ】図５に示すアナログ回路の製造方法を説明するための図である。
【図６Ｂ】図５に示すアナログ回路の製造方法を説明するための図である。
【図６Ｃ】図５に示すアナログ回路の製造方法を説明するための図である。
【図６Ｄ】図５に示すアナログ回路の製造方法を説明するための図である。
【図６Ｅ】図５に示すアナログ回路の製造方法を説明するための図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態について図面を参照して説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。
【００３７】
（実施の形態１）
まず、従来の拡散抵抗の製造方法について図を用いて説明する。
【００３８】
図１は、従来のＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。図１に示すアナログ回路は、半導体基板１００上にＭＯＳトランジスタ部１０とバイポーラトランジスタ部１１と拡散抵抗部１２とで構成されている。図２Ａ〜図２Ｌは、図１に示すアナログ回路の製造方法を説明するための図である。
【００３９】
まず、図２Ａに示すように、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）成長もしくはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）トレンチ分離形成を行うことで例えばＳｉ基板である半導体基板１００の表面上に３００〜５００ｎｍ程度のフィールド絶縁膜１０２を形成する。
【００４０】
次に、図２Ｂに示すように、半導体基板１００の表面上に拡散炉などにより各種拡散層形成時の保護膜となる１５〜３０ｎｍ程度の絶縁膜１０４を形成する。
【００４１】
次に、図２Ｃに示すように、ＭＯＳトランジスタ部１０に深いｐ型ウエル拡散層１１１を、バイポーラトランジスタ部１１に深いｎ型拡散層１２１を、ｎ型拡散層１２１の内側にｎ型拡散層１２１よりも浅いｐ型拡散層１１２を、拡散抵抗部１２にｐ型拡散層１１４を、それぞれフォトレジストにてイオン注入を行う領域（イオン注入領域ともいう）以外の領域を被い、イオン注入法を行って形成する。このとき、ｐ型拡散層１１２とｐ型拡散層１１４とは同時に形成されることが好ましいが、別途形成してもよい。換言すると、半導体基板１００の拡散抵抗部１２の表面付近に本発明の第１導電型の第１拡散層に相当するｐ型拡散層１１４を形成する工程と、ｐ型拡散層１１４が形成される領域とは異なる半導体基板１００の領域に、本発明の第１導電型の第２拡散層に相当するｐ型ウエル拡散層１１１を形成する工程とがあり、両者の工程は同時に実行されるとしてよいし、別途実行されるとしてもよい。
【００４２】
その他、詳細説明は省略するが、その他のデバイス形成に必要な拡散層を同様にそれぞれイオン注入法で形成した後、拡散炉もしくはＲＴＰ（Ｒａｐｉｄ ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）法により熱処理を加え、不純物を活性化する。
【００４３】
次に、図２Ｄに示すように、半導体基板１００の表面（Ｓｉ表面）に保護膜として形成された絶縁膜１０４をウエットエッチ処理にて除去し、清純なＳｉ表面（半導体基板１００の表面）を露出させる。この際、ＭＯＳトランジスタ部１０、バイポーラトランジスタ部１１および拡散抵抗部１２におけるＳｉ表面は露出されている。
【００４４】
次に、図２Ｅに示すように、絶縁膜１０４が除去された清純なＳｉ表面上に、拡散炉またはＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）法を用いて５〜１５ｎｍ程度のＳｉＯ２からなるゲート絶縁膜１０９を形成する。なお、ゲート絶縁膜１０９はＳｉＯ２からなるのが一般的ではあるが、ＳｉＯＮやＨｆＯｘなどからなるとしても構わない。その後、ゲート絶縁膜１０９上に、ＬＰ−ＣＶＤ法などによりＭＯＳトランジスタ部１０のゲートとなる１５０〜３００ｎｍ程度のポリシリコン膜１１０を形成する。
【００４５】
次に、図２Ｆに示すように、ポリシリコン膜１１０をＭＯＳトランジスタ部１０のゲート部、図示していないがポリシリコン抵抗部およびポリシリコン容量部等のデバイス形成領域をフォトレジストで被う。その後、ＲＩＥ等のドライエッチング法によりポリシリコン膜１１０を除去する。
【００４６】
次に、図２Ｇに示すように、ＭＯＳトランジスタ部１０のソース・ドレイン領域を形成する。具体的には、ＭＯＳトランジスタ部１０において、ポリシリコン膜１１０をマスクにしてイオン注入法によりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）拡散層１１５を形成する。
【００４７】
次に、図２Ｈに示すように、バイポーラトランジスタ部１１のｐ型拡散層１１２の内側にｐ型拡散層１１２よりも浅いｎ型拡散層１２２をフォトレジストにてイオン注入する領域以外の領域を被い、イオン注入法を行うことにより形成する。
【００４８】
次に、図２Ｉに示すように、ＭＯＳトランジスタ部１０のサイドウォールを形成するため、ＬＰ−ＣＶＤ法等により５０〜１００ｎｍ程度の絶縁膜１２３を形成する。なお、図２Ｉにおいて、絶縁膜１２３は、ＳｉＯ膜、ＴＥＯＳ膜またはＳｉＮ膜で構成される単層の場合を図示しているがそれに限らない。ＳｉＯ、ＴＥＯＳおよびＳｉＮで構成される積層構造であってもよい。
【００４９】
次に、図２Ｊに示すように、等方性のドライエッチングなどにより絶縁膜１２３を除去することでＭＯＳトランジスタ部１０のゲートの両側に絶縁膜１２３を残すことで、サイドウォール１２４を形成する。なお、この際、図２Ｊに示すようにＭＯＳトランジスタ部１０のソース・ドレイン、バイポーラトランジスタ部１１、拡散抵抗部１２の表面は、サイドウォール１２４の形成時に行ったドライエッチングによりオーバーエッチングされており、それらの表面には１０ｎｍ以下レベルの掘れが発生してしまっている。
【００５０】
次に、図２Ｋに示すように、ＭＯＳトランジスタ部１０のソース・ドレイン拡散層および拡散抵抗部１２のコンタクト部の低抵抗化のため、フォトレジストにてイオン注入を行う領域以外の領域を被う。その後、１．０×１０１５／ｃｍ２〜１．０×１０１６／ｃｍ２程度のイオン注入法を行って高濃度のｐ型拡散層１１６を形成する。また、図示してないが半導体基板１００上にはｐ型拡散層１１６と同様に高濃度のｎ型拡散層もフォトレジストにてイオン注入を行う領域以外の領域を被って形成されている。
【００５１】
最後に、図２Ｌに示すように、ＭＯＳトランジスタ部１０のゲートおよびソース・ドレイン並びに拡散抵抗部１２のコンタクト部を形成する場合において、シリサイド形成による合金化を行ってコンタクト抵抗を低減させることが好ましい。その後、例えばＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）やＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）で構成される層間絶縁膜１１３を成長させる。次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などにより表面を平坦化させ、ドライエッチングによりコンタクトホール１１７を形成し、ＣＶＤ法によりタングステンなどを充填させて各種デバイスとのコンタクトを形成する。
【００５２】
このようにして、従来の拡散抵抗を製造することができる。
【００５３】
しかしながら、上記従来の製造方法では、プロセス微細化がすすむにつれて、拡散抵抗のノイズ特性や抵抗値バラツキなどの特性が悪化してしまうという課題がある。
【００５４】
具体的には、従来の製造方法では、サイドウォール加工後から層間膜成長までの間に拡散抵抗のＳｉ表面が露出されるため、プロセス微細化がすすむにつれて、Ｓｉ表面の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等の外乱による影響を受け易くなっている。つまり、プロセス微細化がすすむにつれて、従来の製造方法による拡散抵抗では、ノイズ特性や抵抗値バラツキなどの特性が悪化してしまう。
【００５５】
例えば、図２Ｊに示すサイドウォール１２４の形成工程において、ドライエッチを行う際のオーバーエッチにより拡散抵抗部１２のＳｉ表面に微小なラフネスを発生させてしまう。また、拡散抵抗部１２のＳｉ表面が露出しているので、ドライエッチ後のアッシングにおいて、アッシングチャンバの微量なコンタミが拡散抵抗部１２の抵抗体表面に打ち込まれてしまう。
【００５６】
また、例えば、図２Ｋに示すＭＯＳトランジスタ部１０のソース・ドレイン形成工程において、拡散抵抗部１２はコンタクトが形成される領域以外はレジストに覆われているが、レジストを突き抜けた微量な不純物が表面に打ち込まれたり、レジスト除去のアッシング時にレジスト中の不純物がＳｉ表面に打ち込まれたりするノックオンが発生する。例えば、ＭＯＳトランジスタ部１０のｎ型のソース・ドレインとして高濃度ｎ型拡散層を１．０×１０１５／ｃｍ２〜１．０×１０１７／ｃｍ２程度のＡｓのイオン注入で形成した場合、Ｓｉ表面には１．０×１０１８／ｃｍ３程度のＡｓがノックオンによってＳｉ表面に混入してしまう。また、例えば、ｐ型拡散層１１４を１×１０１３／ｃｍ２〜１×１０１４／ｃｍ２程度のＢのイオン注入で形成した場合では、ノックオンによるプロファイル変動がない場合に比べて抵抗値ばらつきは４σ＝４．６％から１７．６％へ、１／ｆノイズは約１６ｄＢ（Ａ）悪化してしまう。
【００５７】
このように、近年のプロセス微細化に伴い、上記の外乱によって、ノイズ特性や抵抗値バラツキなど拡散抵抗のデバイス特性を悪化してしまう。
【００５８】
次に、それに対する本発明の実施の形態１における拡散抵抗の製造方法について図を参照しながら説明する。
【００５９】
図３は、本発明の実施の形態１におけるＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。図３に示すアナログ回路は、半導体基板１００上にＭＯＳトランジスタ部１０とバイポーラトランジスタ部１１と拡散抵抗部２２とで構成されている。図４Ａ〜図４Ｄは、図３に示すアナログ回路の製造方法を説明するための図である。なお、図１および図２Ａ〜図２Ｋと同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００６０】
図４Ａに示す工程は、図２Ａ〜図２Ｉに示す工程を経て形成される。図２Ａ〜図２Ｉに示す工程については上述したので、説明を省略する。
【００６１】
次に、図４Ｂに示すように、等方性のドライエッチングなどにより絶縁膜１２３を除去することでＭＯＳトランジスタ部１０のゲートの両側に絶縁膜１２３を残し、サイドウォール１２４を形成する。その際、拡散抵抗部２２では、後にコンタクトを形成する領域以外の領域をフォトレジストで被うことで拡散抵抗部２２の抵抗体表面に絶縁膜１２３とゲート絶縁膜１０９とで構成されるカバー膜１２５を形成する。
【００６２】
このように、カバー膜１２５は、サイドウォール１２４と同一の絶縁材料を用いて、ＭＯＳトランジスタ部１０のサイドウォール１２４と同時に形成することができる。つまり、図４Ａに対して新たな工程を追加することなく、拡散抵抗部２２の抵抗体上部を被うカバー膜１２５を形成できるという効果を得ることができる。
【００６３】
次に、図４Ｃに示すように、ＭＯＳトランジスタ部１０のソース・ドレイン拡散層および拡散抵抗部２２のコンタクト部の低抵抗化のため、フォトレジストにてイオン注入領域以外の領域を被う。その後、イオン注入法にて高濃度のｐ型拡散層１１６を形成する。
【００６４】
最後、図４Ｄ示すように、ＭＯＳトランジスタ部１０のゲートおよびソース・ドレイン並びに拡散抵抗部１２のコンタクトを形成部する場合において、シリサイド形成による合金化を行ってコンタクト抵抗を低減させることが好ましい。その後、例えばＢＰＳＧやＰＳＧのような層間絶縁膜１１３を成長させる。次いで、ＣＭＰなどにより表面を平坦化させ、ドライエッチングによりコンタクトホール１１７を形成し、ＣＶＤ法によりタングステンなどを充填させて各種デバイスとのコンタクトを形成する。
【００６５】
このようにして、本実施の形態１における拡散抵抗素子を製造することができる。
【００６６】
以上、本実施の形態１における拡散抵抗素子の製造方法によれば、半導体基板の表面付近に第１導電型の第１拡散層（ｐ型拡散層１１４）を形成し、拡散抵抗体となる第１拡散層の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護する絶縁膜である保護絶縁膜（カバー膜１２５）を形成する。その後、第１拡散層の当該第１領域に接する第２領域に当該第１領域よりも高い濃度で拡散抵抗体のコンタクト部となる高濃度拡散層（ｐ型拡散層１１６）を形成する。これにより、ノイズおよび抵抗バラツキが小さな拡散抵抗を製造することができる。よって、例えばＴＣＸＯや慣性センサなどのアナログ回路を構成する抵抗素子に用いることができる。
【００６７】
具体的には、１／ｆノイズは半導体基板表面（Ｓｉ表面）の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎなどにより、キャリアが散乱することによって発生する。そこで、拡散抵抗体の上部をＴＥＯＳやＳｉＮ等の絶縁膜（カバー膜１２５）で被うことで拡散抵抗体の表面露出を低減させる。これにより、半導体基板表面（Ｓｉ表面）の結晶欠陥、微小な表面ラフネス、不純物分布のゆらぎ等を低減させることができるので、微細化することで拡散深さが浅くなってキャリアの流れが半導体基板表面（Ｓｉ表面）に近づいても１／ｆノイズを悪化させることのないノイズ特性に優れた拡散抵抗を実現することができる。
【００６８】
つまり、拡散抵抗の上部をＴＥＯＳやＳｉＮ等の絶縁膜（カバー膜１２５）で被うことで拡散抵抗体の表面露出を低減させることができるので、デバイス形成後の外乱によるデバイス特性変動を抑制することができる。ここで、外乱としては、上述したように、例えば、拡散抵抗素子とともに形成されるＭＯＳトランジスタの製造工程時に必要となるサイドウォール形成後のアッシングや洗浄、高濃度のソース・ドレイン注入時の突き抜け、ノックオンによるコンタミなどである。
【００６９】
また、保護絶縁膜（カバー膜１２５）を形成する工程では、半導体基板１００上に絶縁膜１２３を形成する工程と、形成した当該絶縁膜１２３から、保護絶縁膜（カバー膜１２５）を形成するとともに、ゲート電極に相当するポリシリコン膜１１０の側面およびゲート絶縁膜１０９の側面にサイドウォール１２４を形成する。なお、サイドウォール１２４は、上述したように、ＳｉＯ膜、ＴＥＯＳ膜またはＳｉＮ膜の単層で構成されるとしているがそれに限らない。サイドウォール１２４は、ＴＥＯＳとＳｉＮで構成される積層構造であることが好ましい。
【００７０】
このように構成することで、ＳｉＮによって層間膜やパッシベーション膜からのＨ２やＨ２Ｏの拡散を防ぐことができる。したがって、拡散抵抗素子がＴＣＸＯや慣性センサなどのアナログ回路を構成する場合でも、抵抗値シフトによる絶対バラツキや相対バラツキの増大を防ぐことができるという効果を奏する。
【００７１】
（実施の形態２）
実施の形態２では、実施の形態１におけるＭＯＳトランジスタ部１０で構成されるサイドウォール１２４の構造とは別の構造を備える場合について説明する。具体的には、実施の形態２では、ＬＤＤ拡散層１１５の形成前に形成された第１のサイドウォールとＬＤＤ拡散層１１５の形成後に形成された第２のサイドウォールとで構成されるオフセットサイドウォールをＭＯＳトランジスタ部で構成される場合について説明する。
【００７２】
図５は、本発明の実施の形態２におけるＢｉＣＭＯＳで形成されるアナログ回路の上面図の模式図を示す図である。図５に示すアナログ回路は、半導体基板１００上にＭＯＳトランジスタ部３０とバイポーラトランジスタ部１１と拡散抵抗部３２とで構成されている。図６Ａ〜図６Ｅは、図５に示すアナログ回路の製造方法を説明するための図である。なお、図１、図２Ａ〜図２Ｋ、図３、図４Ａ〜図４Ｄと同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００７３】
まず、図６Ａに示す工程は、図２Ａ〜図２Ｆに示す工程を経て形成される。図２Ａ〜図２Ｆに示す工程については上述したので、ここでの説明は省略する。
【００７４】
次に、図６Ａに示すように、ＭＯＳトランジスタ部３０の第１のサイドウォールを形成するため、ＬＰ−ＣＶＤ法等により５〜２０ｎｍ程度の絶縁膜２１６を形成する。
【００７５】
次に、図６Ｂに示すように、等方性のドライエッチングなどにより絶縁膜２１６を除去することでＭＯＳトランジスタ部３０のゲートの両側に絶縁膜２１６を残し、第１サイドウォール２１７を形成する。なお、その際、拡散抵抗部３２では、後にコンタクトを形成する領域以外の領域をフォトレジストで被うことで拡散抵抗部２２の抵抗体表面に絶縁膜２１６とゲート絶縁膜１０９とで構成されるカバー膜２１８を形成する。
【００７６】
次に、図６Ｃに示すように、ＭＯＳトランジスタ部３０のソース・ドレイン領域を形成する。具体的には、ＭＯＳトランジスタ部３０において、ポリシリコン膜１１０をマスクにしてイオン注入法によりＬＤＤ拡散層１１５を形成する。また、バイポーラトランジスタ部１１のｐ型拡散層１１２の内側にｐ型拡散層１１２よりも浅いｎ型拡散層１２２をフォトレジストにてイオン注入領域以外の領域を被い、イオン注入法を行うことにより形成する。次いで、ＭＯＳトランジスタ部３０の第２のサイドウォールを形成するため、ＬＰ−ＣＶＤ法等により５０〜１００ｎｍ程度の絶縁膜２１１を成長させる。なお、図２０では、絶縁膜２１１はＳｉＯ膜、ＴＥＯＳ膜またはＳｉＮ膜の単層で構成される場合を示してあるが、それに限らない。絶縁膜２１１は、ＴＥＯＳとＳｉＮでの積層構造で構成されるとしても構わない。
【００７７】
次に、図６Ｄに示すように、等方性のドライエッチングなどにより絶縁膜２１１を除去することでＭＯＳトランジスタ部３０のゲートの両側に絶縁膜２１１を残し、第２サイドウォール２１９を形成する。この際、図６Ｄに示すようにＭＯＳトランジスタ部３０のソース・ドレイン、バイポーラトランジスタ部１１、拡散抵抗部３２の表面は、第２サイドウォール２１９形成時に行ったドライエッチングによりオーバーエッチングされており、それらの表面には１０ｎｍ以下レベルの掘れが発生してしまっている。
【００７８】
次に、図６Ｅに示すように、ＭＯＳトランジスタ部３０のソース・ドレイン拡散層および拡散抵抗部３２のコンタクト部の低抵抗化のため、フォトレジストにてイオン注入を行う領域以外の領域を被う。その後、１．０×１０１５／ｃｍ２〜１．０×１０１７／ｃｍ２程度のイオン注入法を行って高濃度のｐ型拡散層１１６を形成する。また、図示してないが半導体基板１００上にはｐ型拡散層１１６と同様に高濃度のｎ型拡散層もフォトレジストにてイオン注入領域以外の領域を被って形成されている。
【００７９】
また、ＭＯＳトランジスタ部３０のゲートおよびソース・ドレイン並びに拡散抵抗部３２のコンタクトを形成する場合において、シリサイド形成による合金化を行ってコンタクト抵抗を低減させることが好ましい。その後、例えばＢＰＳＧやＰＳＧのような層間絶縁膜１１３を成長させる。次いで、ＣＭＰなどにより表面を平坦化させ、ドライエッチングによりコンタクトホール１１７を形成し、ＣＶＤ法によりタングステンなどを充填させて各種デバイスとのコンタクトを形成する。
【００８０】
このようにして、本実施の形態１における拡散抵抗素子を製造することができる。
【００８１】
以上、本実施の形態２における拡散抵抗素子の製造方法によれば、ノイズおよび抵抗バラツキが小さな拡散抵抗を製造することができる。それにより、例えばＴＣＸＯや慣性センサなどのアナログ回路を構成する抵抗素子に用いることができる。
【００８２】
また、保護絶縁膜（カバー膜２１８）を形成する工程では、図６Ｂおよび図６Ｃに示すように、半導体基板１００上に本発明の第１絶縁膜に相当する絶縁膜２１６を形成し、形成した第１絶縁膜（絶縁膜２１６）から、保護絶縁膜（カバー膜２１８）を形成するとともに、ゲート電極に相当するポリシリコン膜１１０の側面およびゲート絶縁膜１０９の側面に第１サイドウォール２１７を形成する。そして、半導体基板１００の領域にＬＤＤ拡散層１１５を形成し、半導体基板１００上方に第２絶縁膜（絶縁膜２１１）を形成し、形成した第２絶縁膜（絶縁膜２１１）から第１サイドウォール２１７の側面に第２サイドウォール２１９を形成する。つまり、ＭＯＳトランジスタ部に構成されるサイドウォールは、ＬＤＤ拡散層１１５の形成前に形成された第１のサイドウォールとＬＤＤ拡散層１１５の形成後に形成された第２のサイドウォールとで構成される。
【００８３】
このように構成することで、ＳｉＮによって層間膜やパッシベーション膜からのＨ２やＨ２Ｏの拡散を防ぐことができる。したがって、拡散抵抗素子がＴＣＸＯや慣性センサなどのアナログ回路を構成する場合でも、抵抗値シフトによる絶対バラツキや相対バラツキの増大を防ぐことができるという効果を奏する。
【００８４】
以上、本発明の拡散抵抗素子および拡散抵抗素子の製造方法について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【００８５】
本発明は、拡散抵抗素子および拡散抵抗素子の製造方法に利用でき、特に、ＭＯＳトランジスタおよびバイポーラトランジスタと同一基板上に同時形成してもノイズ特性や抵抗値バラツキを悪化させたりしない拡散抵抗素子および拡散抵抗素子の製造方法に利用することができる。
【符号の説明】
【００８６】
１０、３０ ＭＯＳトランジスタ部
１１ バイポーラトランジスタ部
１２、２２、３２ 拡散抵抗部
１００ 半導体基板
１０２ フィールド絶縁膜
１０４、１２３、２１１、２１６ 絶縁膜
１０９ ゲート絶縁膜
１１０ ポリシリコン膜
１１１ ｐ型ウエル拡散層
１１２、１１４、１１６ ｐ型拡散層
１１５ ＬＤＤ拡散層
１１７ コンタクトホール
１２１、１２２ ｎ型拡散層
１２４ サイドウォール
１２５、２１８ カバー膜
２１７ 第１サイドウォール
２１９ 第２サイドウォール
【特許請求の範囲】
【請求項１】
半導体基板の表面付近に第１導電型の第１拡散層を形成する第１工程と、
拡散抵抗体となる前記第１拡散層の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護する絶縁膜である保護絶縁膜を形成する第２工程と、
前記第２工程の後、前記第１拡散層の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で前記拡散抵抗体のコンタクト部となる高濃度拡散層を形成する第３工程とを含む
拡散抵抗素子の製造方法。
【請求項２】
前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域にＭＯＳトランジスタを製造し、
前記第１工程では、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域に、第１導電型の第２拡散層を形成し、
前記第１工程後から前記第２工程までには、前記第２拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、
前記第２工程では、
前記半導体基板上に絶縁膜を形成する工程と、
形成した当該絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面にサイドウォールを形成する工程とを含む
請求項１に記載の拡散抵抗素子の製造方法。
【請求項３】
前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域にＭＯＳトランジスタを製造し、
前記第１工程では、さらに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域に、第１導電型の第２拡散層を形成し、
前記第１工程後から前記第２工程までには、前記第２拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、
前記第２工程では、
前記半導体基板上に第１絶縁膜を形成する工程と、
形成した前記第１絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面に第１サイドウォールを形成する工程と、
前記半導体基板の領域にＬＤＤ拡散層を形成する工程と、
前記半導体基板上方に第２絶縁膜を形成する工程と、
形成した前記第２絶縁膜から前記第１サイドウォールの側面に第２サイドウォールを形成する工程とを含む
請求項１に記載の拡散抵抗素子の製造方法。
【請求項４】
前記保護絶縁膜には、少なくともＮ元素が含まれている
請求項１〜請求項３のいずれか１項に記載の拡散抵抗素子の製造方法。
【請求項５】
前記保護絶縁膜は、ＳｉＮ膜である
請求項４に記載の拡散抵抗素子の製造方法。
【請求項６】
前記第１導電型の拡散層は、ｐ型拡散層である
請求項１に記載の拡散抵抗素子の製造方法。
【請求項７】
前記第１導電型の拡散層には、少なくともＢ元素が含まれている
請求項６に記載の拡散抵抗素子の製造方法。
【請求項８】
半導体基板と、
半導体基板の表面付近に形成された第１導電型の拡散層と、
拡散抵抗体となる前記拡散層の第１領域の表面に形成された、層間絶縁膜とは異なる前記第１領域の表面を保護する保護絶縁膜と、
前記第１拡散層の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で前記拡散抵抗体のコンタクト部となるよう形成された高濃度拡散層とを備える
拡散抵抗素子。
【請求項９】
前記半導体基板は、さらに、前記拡散層が形成される領域外に、ゲート絶縁膜およびゲート電極の側面にサイドウォールを有するＭＯＳトランジスタとを備え、
前記保護絶縁膜は、前記サイドウォールと同一の絶縁材料で形成されている
請求項８に記載の拡散抵抗素子。
【請求項１０】
前記サイドウォールは、前記ゲート絶縁膜およびゲート電極の側面に第１絶縁膜からなる第１サイドウォールと、前記第１サイドウォールの側面に第２絶縁膜からなる第２のサイドウォールとで構成され、
前記保護絶縁膜は、前記第１絶縁膜で構成されている、
請求項９に記載の拡散抵抗素子。
【請求項１１】
前記保護絶縁膜には、少なくともＮ元素が含まれている
請求項８〜請求項１０のいずれか１項に記載の拡散抵抗素子。
【請求項１２】
前記保護絶縁膜は、ＳｉＮ膜である
請求項１１に記載の拡散抵抗素子。
【請求項１３】
前記第１導電型の拡散層は、ｐ型拡散層である
請求項８に記載の拡散抵抗素子。
【請求項１４】
前記ｐ型拡散層には、少なくともＢ元素が含まれている
請求項１３に記載の拡散抵抗素子。
【請求項１】
半導体基板の表面付近に第１導電型の第１拡散層を形成する第１工程と、
拡散抵抗体となる前記第１拡散層の第１領域の表面上に、層間絶縁膜とは異なる絶縁膜であって当該第１領域の表面を保護する絶縁膜である保護絶縁膜を形成する第２工程と、
前記第２工程の後、前記第１拡散層の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で前記拡散抵抗体のコンタクト部となる高濃度拡散層を形成する第３工程とを含む
拡散抵抗素子の製造方法。
【請求項２】
前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域にＭＯＳトランジスタを製造し、
前記第１工程では、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域に、第１導電型の第２拡散層を形成し、
前記第１工程後から前記第２工程までには、前記第２拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、
前記第２工程では、
前記半導体基板上に絶縁膜を形成する工程と、
形成した当該絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面にサイドウォールを形成する工程とを含む
請求項１に記載の拡散抵抗素子の製造方法。
【請求項３】
前記製造方法では、前記拡散抵抗素子を製造するとともに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域にＭＯＳトランジスタを製造し、
前記第１工程では、さらに、前記第１拡散層が形成される領域とは異なる前記半導体基板の領域に、第１導電型の第２拡散層を形成し、
前記第１工程後から前記第２工程までには、前記第２拡散層上に、ゲート絶縁膜を形成し、形成した前記ゲート絶縁膜上に、ゲート電極を形成し、
前記第２工程では、
前記半導体基板上に第１絶縁膜を形成する工程と、
形成した前記第１絶縁膜から、前記保護絶縁膜を形成するとともに、前記ゲート電極の側面および前記ゲート絶縁膜の側面に第１サイドウォールを形成する工程と、
前記半導体基板の領域にＬＤＤ拡散層を形成する工程と、
前記半導体基板上方に第２絶縁膜を形成する工程と、
形成した前記第２絶縁膜から前記第１サイドウォールの側面に第２サイドウォールを形成する工程とを含む
請求項１に記載の拡散抵抗素子の製造方法。
【請求項４】
前記保護絶縁膜には、少なくともＮ元素が含まれている
請求項１〜請求項３のいずれか１項に記載の拡散抵抗素子の製造方法。
【請求項５】
前記保護絶縁膜は、ＳｉＮ膜である
請求項４に記載の拡散抵抗素子の製造方法。
【請求項６】
前記第１導電型の拡散層は、ｐ型拡散層である
請求項１に記載の拡散抵抗素子の製造方法。
【請求項７】
前記第１導電型の拡散層には、少なくともＢ元素が含まれている
請求項６に記載の拡散抵抗素子の製造方法。
【請求項８】
半導体基板と、
半導体基板の表面付近に形成された第１導電型の拡散層と、
拡散抵抗体となる前記拡散層の第１領域の表面に形成された、層間絶縁膜とは異なる前記第１領域の表面を保護する保護絶縁膜と、
前記第１拡散層の前記第１領域に接する第２領域に前記第１領域よりも高い濃度で前記拡散抵抗体のコンタクト部となるよう形成された高濃度拡散層とを備える
拡散抵抗素子。
【請求項９】
前記半導体基板は、さらに、前記拡散層が形成される領域外に、ゲート絶縁膜およびゲート電極の側面にサイドウォールを有するＭＯＳトランジスタとを備え、
前記保護絶縁膜は、前記サイドウォールと同一の絶縁材料で形成されている
請求項８に記載の拡散抵抗素子。
【請求項１０】
前記サイドウォールは、前記ゲート絶縁膜およびゲート電極の側面に第１絶縁膜からなる第１サイドウォールと、前記第１サイドウォールの側面に第２絶縁膜からなる第２のサイドウォールとで構成され、
前記保護絶縁膜は、前記第１絶縁膜で構成されている、
請求項９に記載の拡散抵抗素子。
【請求項１１】
前記保護絶縁膜には、少なくともＮ元素が含まれている
請求項８〜請求項１０のいずれか１項に記載の拡散抵抗素子。
【請求項１２】
前記保護絶縁膜は、ＳｉＮ膜である
請求項１１に記載の拡散抵抗素子。
【請求項１３】
前記第１導電型の拡散層は、ｐ型拡散層である
請求項８に記載の拡散抵抗素子。
【請求項１４】
前記ｐ型拡散層には、少なくともＢ元素が含まれている
請求項１３に記載の拡散抵抗素子。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図２Ｆ】
【図２Ｇ】
【図２Ｈ】
【図２Ｉ】
【図２Ｊ】
【図２Ｋ】
【図２Ｌ】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【公開番号】特開２０１２−２５３１５９（Ｐ２０１２−２５３１５９Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２３８２５（Ｐ２０１１−１２３８２５）
【出願日】平成２３年６月１日（２０１１．６．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月１日（２０１１．６．１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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