【課題】低電流領域でのオン電圧を低減することができる、ＳｉＣ−ＩＧＢＴを備える半導体装置およびその製造方法を提供すること。
【解決手段】エミッタ電極２６と、エミッタ電極２６に接続されたエミッタ領域４１と、エミッタ領域４１に対してＳｉＣ半導体層２３の裏面２５側にエミッタ領域４１に接して形成されたチャネル領域３９と、チャネル領域３９に対してＳｉＣ半導体層２３の裏面２５側にチャネル領域３９に接して形成されたＳｉＣベース層３３と、ＳｉＣベース層３３に対してＳｉＣ半導体層２３の裏面２５側にＳｉＣベース層３３に接して形成されたコレクタ領域３７と、コレクタ領域３７に接続されたコレクタ電極２７とを含む、ＳｉＣ−ＩＧＢＴ９に対してＭＯＳＦＥＴ１１を並列に接続する。 （もっと読む）

【課題】微細な構造であっても高い電気的特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】チャネル形成領域、及びチャネル形成領域を挟む低抵抗領域を含む酸化物半導体膜、ゲート絶縁膜、及び上面及び側面を覆う酸化アルミニウム膜を含む絶縁膜が設けられたゲート電極層が順に積層されたトランジスタを有する半導体装置において、ソース電極層及びドレイン電極層は、酸化物半導体膜及び酸化アルミニウム膜を含む絶縁膜の上面及び側面の一部に接して設けられる。 （もっと読む）

【課題】結晶性の優れた炭化シリコン膜を形成することができる炭化シリコンからなる半導体装置の製造方法を提供する。
【解決手段】基板１上に、絶縁膜２を介してシリコン膜３が形成された半導体基板を用意し、炭化シリコン膜６形成予定領域を選択的に被覆するマスク膜５を形成する。このマスク膜５で被覆されない領域のシリコン膜３を酸化し、酸化シリコン膜４を形成する。マスク膜５を除去し、シリコン膜３を露出させ、露出したシリコン膜３を炭化し、炭化シリコン膜６を形成する。その後、炭化シリコン膜６上に炭化シリコンのエピタキシャル成長膜８を形成する。 （もっと読む）

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する構成を提供する。信頼性の高い半導体装置を提供する。
【解決手段】半導体層、ソース電極層又はドレイン電極層、ゲート絶縁膜、及びゲート電極層が順に積層されたトランジスタにおいて、該半導体層としてインジウム、第３族元素、亜鉛、及び酸素を少なくとも含む非単結晶の酸化物半導体層を用いる。第３族元素は安定剤として機能する。 （もっと読む）

【課題】ショットキー障壁の高さおよび幅を容易に制御すると共に寄生抵抗が低く、且つ短チャネル効果を効果的に抑制する。
【解決手段】金属ソース・ドレイン電極(ニッケルシリサイド)６とＰ型シリコン基板１との間に、セシウム含有領域５を形成している。こうして、金属ソース・ドレイン電極６近傍のセシウムをイオン化して正孔に対するエネルギー障壁高さを大きくし、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減する。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁の高さおよび幅を実効的に小さくして寄生抵抗を著しく低減する。したがって、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定でき、極めて浅いソース・ドレインを形成して良好な短チャネル効果特性を得ることができる。 （もっと読む）

【課題】小型でコストが低い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、導電形がｐ形のソース領域と、導電形がｐ形のドレイン領域と、前記ソース領域と前記ドレイン領域との間に設けられ、導電形がｎ形のチャネル領域と、前記チャネル領域上に設けられた下側ゲート絶縁膜と、前記下側ゲート絶縁膜上に設けられた下側ゲート電極と、前記下側ゲート電極上に設けられた上側ゲート絶縁膜と、前記上側ゲート絶縁膜上に設けられた上側ゲート電極と、前記下側ゲート電極と前記ソース領域との間に接続されたスイッチング素子と、を備える。 （もっと読む）

【課題】フィンがバルク半導体上に形成されている場合においても、電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】フィン型半導体層１の両側面には、チャネル領域７のポテンシャルを制御するゲート電極４が配置され、チャネル領域７には、フィン型半導体層１のソース層２側から根元ＢＭ側にかけてポテンシャルバリアＰＢ１、ＰＢ２が形成されている。 （もっと読む）

【課題】高速動作、低消費電力である半導体装置の提供。
【解決手段】結晶性のシリコンをチャネル形成領域に有する第１のトランジスタを用いた記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御するためのスイッチング素子である第２のトランジスタとを有する。第２のトランジスタは第１のトランジスタを覆う絶縁膜上に位置する。第１及び第２のトランジスタは、ソース電極又はドレイン電極を共有している。上記絶縁膜は、加熱により一部の酸素が脱離する第１の酸化絶縁膜と、酸素の拡散を防ぎ、なおかつ当該第１の酸化絶縁膜の周囲に設けられた第２の酸化絶縁膜とを有し、第２のトランジスタが有する酸化物半導体膜は、上記第１の酸化絶縁膜に接し、かつチャネル形成領域である第１の領域と、第１の領域を挟み、第１及び第２の酸化絶縁膜に接する一対の第２の領域とを有する半導体装置。 （もっと読む）

【課題】素子分離領域を縮小化しつつ、第１のＭＩＳトランジスタの閾値電圧を、第２のＭＩＳトランジスタの閾値電圧に比べて低くする。
【解決手段】半導体装置は、第１のＭＩＳトランジスタＴｒｌと第２のＭＩＳトランジスタＴｒｈとを備えている。第１のＭＩＳトランジスタＴｒｌは、第１の活性領域１ａにおける第１導電型の第１のエクステンション領域８Ａの下に形成された第２導電型の第１のポケット領域９Ａと、第１の活性領域１ａにおける第１のポケット領域９Ａの下に形成された拡散抑制不純物を含む第１の拡散抑制領域７Ａとを備えている。第２のＭＩＳトランジスタＴｒｈは、第２の活性領域に１ｂおける第１導電型の第２のエクステンション領域８Ｂの下に形成された第２導電型の第２のポケット領域９Ｂとを備えている。第１のポケット領域９Ａの拡散深さは、第２のポケット領域９Ｂの拡散深さに比べて浅い。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】Ｎ型基板１０と、Ｎ型基板１０の一面側に設けられたＰ型ウェル４０と、Ｐ型ウェル４０に設けられたＰ型高濃度不純物領域４２と、Ｐ型ウェル４０に設けられたＮ型のソース・ドレイン領域を有するＭＯＳトランジスタ２０と、Ｎ型基板１０の一面側に設けられ、かつ一方がＰ型高濃度不純物領域４２と電気的に接続し、他方が接地されているソース・ドレイン領域を有するＭＯＳトランジスタ３０と、を備える。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。 （もっと読む）

【課題】半導体基板の表面に導入された不純物を、前記表面の浅い領域に高精度かつ高濃度で分布させ、不純物が半導体基板の深い領域に拡散することを防ぐことで、半導体装置の歩留まりおよび性能を向上させ、装置の微細化を容易にする。
【解決手段】Ｎ型ＭＩＳトランジスタにおいて、半導体基板３００に打ち込まれた炭素が、同じ領域に打ち込まれたホウ素を引き寄せる性質を利用し、ホウ素をＮ型の不純物として注入したハロー領域３０６に炭素を共注入して炭素注入層３０７を形成する。これにより、ホウ素が増速拡散することを防ぎ、ハロー領域３０６を高い精度で形成することを可能とすることで、微細化された半導体素子の短チャネル効果の発生を抑制する。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】被処理体の所定領域に注入された、Ｎ型領域を形成する元素のイオンを、アニール処理の前後において被処理体の内部に維持し、所望のキャリア濃度のＮ型領域を形成することを可能とする、半導体デバイスの製造方法を提供する。
【解決手段】減圧雰囲気とした真空チャンバ内に、シリコンからなる被処理体１０１を配して、該真空チャンバ内に導入した、Ｎ型領域１０６Ｎを形成する元素Ｘを含むガスをプラズマ励起し、励起された該元素Ｘのイオンを、被処理体１０１の所定領域に注入する前工程と、該元素Ｘが注入された被処理体１０１をアニール処理する後工程と、を含み、該前工程と該後工程との間に、該真空チャンバ内に導入した酸素元素を含むガスをプラズマ励起し、励起された該酸素元素のラジカルに、該被処理体１０１の所定領域を曝露する工程を、さらに備えてなることを特徴とする半導体デバイスの製造方法。 （もっと読む）

【課題】半導体装置の性能向上を図る。
【解決手段】ゲート電極ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ４の側壁上にオフセットスペーサを形成した状態で半導体基板１のｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれにイオン注入を行うことで、ソース・ドレインのエクステンション領域を形成する。この際、ｎＭＩＳ領域１Ａ，１ＢおよびｐＭＩＳ領域１Ｃ，１Ｄのそれぞれに対して別々のフォトレジストパターンを用いて個別にイオン注入を行うが、フォトレジストパターンを形成し直す度に、オフセットスペーサを形成し直すようにする。 （もっと読む）

【課題】ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれに共通のゲート電極材料を用い、且つそれぞれの閾値電圧が適切な値に調整された半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１トランジスタ１１及び第２トランジスタ１２を備えている。第１トランジスタ１１は、第１ゲート絶縁膜１３１と、第１ゲート電極１３３とを有し、第２トランジスタ１２は、第２ゲート絶縁膜１３２と、第２ゲート電極１３４とを有している。第１ゲート絶縁膜１３１及び第２ゲート絶縁膜１３２は、第１絶縁層１５１及び第２絶縁層１５２を含む。第１ゲート電極１３３及び第２ゲート電極１３４は、断面凹形の第１導電層１５５及び該第１導電層１５５の上に形成された第２導電層１５６を含む。第１絶縁層１５１及び第２絶縁層１５２は平板状であり、第１ゲート絶縁膜１３１は、仕事関数調整用の第１元素を含んでいる。 （もっと読む）

【課題】オン抵抗の低減を実現できる、高耐圧のＬＤＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】半導体基板上に配置された第２導電型の第１半導体領域と、第１半導体領域の上面の一部に埋め込まれた第１導電型の第２半導体領域と、第２半導体領域の上面の一部に埋め込まれた第２導電型のソース領域と、第２半導体領域と離間して第１半導体領域の上面の一部に埋め込まれた第２の導電型のドレイン領域と、ソース領域とドレイン領域間で第２半導体領域上に配置されたゲート電極と、第２半導体領域とドレイン領域間で第１半導体領域上に配置された絶縁膜と、絶縁膜上に配置されてゲート電極とドレイン領域間の電圧を分圧する分圧素子と、分圧素子とドレイン領域との間に接続された電荷移動制限素子とを備える。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。 （もっと読む）

【課題】制御性よく空洞部を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】ダミーゲート電極２２上にオフセットスペーサ材料層を形成し、オフセットスペーサ材料層に異方性エッチングを行い、ダミーゲート電極２２の側壁下部にオフセットスペーサ２４を形成する。そして、サイドウォール１５の形成後、ダミーゲート電極２２とオフセットスペーサ２４とを除去し、高誘電率材料からなるゲート絶縁膜１３とメタルゲート電極１４とを異方性の高い堆積方法を用いて形成する。 （もっと読む）