半導体装置の製造方法
【課題】低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても半導体装置全体を縮小でき、更にプロセスが複雑化することなく作製できる半導体装置と製造方法を提供する。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。
【解決手段】単結晶半導体基板1、単結晶半導体基板から薄い埋め込み絶縁膜4で分離された薄い単結晶半導体薄膜（ＳＯＩ層）3を持つＳＯＩ基板を用い、ＳＯＩ型ＭＩＳＦＥＴ100およびバルク型ＭＩＳＦＥＴ200のウエル拡散層領域6と、ドレイン領域9、11、14、16と、ゲート絶縁膜5と、ゲート電極20とを同一工程にて形成する。バルク型ＭＩＳＦＥＴとＳＯＩ型ＭＩＳＦＥＴとを同一基板上に形成できるので、基板の占有面積を縮小できる。ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴとの作製工程の共通化により簡易プロセスを実現することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体／絶縁膜／金属の積層構造を有するＭＩＳＦＥＴに関し、詳しくはＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する基板にＭＩＳＦＥＴを形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化、高性能化に伴い、ＭＩＳＦＥＴ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の微細化が進み、ゲート長がスケーリングされることで、しきい電圧Ｖｔｈが低下する短チャネル効果の問題が顕著となっている。この短チャネル効果は、ＭＩＳＦＥＴのソースおよびドレイン部分の空乏層の広がりが、チャネル長の微細化に伴い、チャネル部分にまで影響を与えることに起因する。これを抑制するためには、チャネル部分の不純物濃度を高くし、ソースおよびドレイン部分の空乏層の広がりを抑制することが一つの方法であるが、チャネル部分の不純物濃度を高くすると、不純物散乱の増大に伴うキャリアの移動度により、駆動電流の劣化が問題となる。また、不純物濃度を高くすると、基板とソース、ドレイン間の寄生容量が増大し、ＭＩＳＦＥＴの高速動作を阻害する。
【０００３】
また、従来、これらＭＩＳＦＥＴのしきい電圧Ｖｔｈは、チャネル領域の不純物濃度によって制御されている。チャネルの不純物濃度制御は、１００ｎｍノード程度のデザインルールのＬＳＩまでは、イオン注入技術と短時間熱処理技術とを駆使して比較的良好に行われている。
【０００４】
しかし、１００ｎｍノードもしくはそれ以降のデザインルールのＭＩＳＦＥＴにおいては、チャネルの不純物量によりしきい電圧Ｖｔｈを制御する手法では、チャネル長が短くなるにつれて、１個当たりのＭＩＳＦＥＴのしきい電圧Ｖｔｈに寄与する不純物の絶対数が少なくなるため、統計的なゆらぎによるのしきい電圧Ｖｔｈのバラツキが無視できなくなっている（例えば非特許文献１）。そこで、チャネル部の不純物濃度制御およびその他の方法によって、ゲート電極の仕事関数によってもＭＩＳＦＥＴのしきい電圧Ｖｔｈを制御できるようにすることが、微細デバイス対応のプロセスとして切望されるようになっている。
【０００５】
このような問題を解決するため、近年、ＳＯＩ構造が注目されている。この構造では絶縁膜（例えば酸化シリコン膜）によって完全な素子間分離を行うため、ソフトエラーやラッチアップが抑制され、集積度の高いＬＳＩにおいても高い信頼性が得られるだけでなく、拡散層の接合容量が低減されるため、スイッチングにともなう充放電が少なくなり、高速、低消費電力化に対しても有利になる。
【０００６】
このＳＯＩ型ＭＩＳＦＥＴには大別して二つの動作モードがある。一つはゲート電極直下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み酸化膜との界面にまで到達する完全空乏型（Ｆｕｌｌ Ｄｅｐｌｅｔｉｏｎ）ＳＯＩ、もう一つは空乏層がボディ領域の底面まで到達せず、中性領域が残る部分空乏型（Ｐａｒｔｉａｌ Ｄｅｐｌｅｔｉｏｎ）ＳＯＩがある。
【０００７】
完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、ゲート直下の空乏層の厚さが埋め込み酸化膜によって制限されるため、空乏電荷量が部分空乏型ＳＯＩ−ＭＩＳＦＥＴよりも大幅に減少し、代わってドレイン電流に寄与する可動電荷が増える。その結果、急峻なサブスレッショルド特性（Ｓ特性）が得られるという利点がある。
【０００８】
すなわち、急峻なＳ特性が得られると、オフリーク電流を抑制しながらしきい値電圧Ｖｔｈを下げることができる。その結果、低い動作電圧でもドレイン電流が確保され、例えば１Ｖ以下で動作する（しきい値電圧Ｖｔｈも０．３Ｖ以下）ような、極めて消費電力の少ないＭＩＳＦＥＴの作製が可能となる。
【０００９】
また、通常基板に作製したＭＩＳＦＥＴの場合、上述した短チャネル効果の問題があるが、完全空乏型ＳＯＩ−ＭＩＳＦＥＴの場合は酸化膜で基板と素子が分離されており、空乏層が広がることがないため、完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、基板濃度を低くすることができる。従って、不純物散乱の増大に伴うキャリアの移動度の低下が抑制されるため、高駆動電流化を図ることができる。さらに、不純物濃度でしきい電圧Ｖｔｈを制御する方法に較べて、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるしきい電圧Ｖｔｈばらつきを低減させることができる。
【００１０】
一方、ＳＯＩ−ＭＩＳＦＥＴに関する他の従来技術としてダブルゲートＭＩＳＦＥＴ構造が知られ、例えば特許文献１として提案されている。上記ＳＯＩ−ＭＩＳＦＥＴはＳＯＩ層内にソース拡散層、及びドレイン拡散層をダミーゲート電極と自己整合で形成した後、ダミーゲート電極の逆パターン溝の形成、上記溝から支持基板への不純物のイオン注入による埋め込みゲートの形成を順次施し、しかる後、上記溝領域にＷ（タングステン）などの金属膜を選択的に埋め込み、上部ゲート電極とするものである。ＳＯＩ−ＭＩＳＦＥＴ性能向上の手段としてダブルゲート構造の実現も有力な手段であるが、現在公知の手法に基づくダブルゲートＭＩＳＦＥＴ構造では高濃度拡散層等をＳＯＩ層に悪影響を与えることなく支持基板内に埋め込み形成することが極めて難しく、未だに実用化に至っていない。製造困難性を度外視し、ダブルゲートＭＩＳＦＥＴ構造の本質概念を考慮した場合、埋め込みゲートを上部ゲートと正確な位置合わせすることが前提であり、且つ個別素子ごとに配置することが必然的に求められる。埋め込みゲート電極の役割を複数のＭＩＳＦＥＴで共有するごとき概念は基本的に存在しない。超微細ＳＯＩ−ＭＩＳＦＥＴにおいては埋め込みゲートの位置合わせ誤差は致命的であり、寄生容量のばらつき、駆動電流のばらつきに直結する。従って寄生容量をダイナミック動作安定化のために有効利用するにしても容量ばらつきが本質的に抑制されない限り安定化への利用も実現不可能である。更に、ダブルゲート構造ＳＯＩ−ＭＩＳＦＥＴの閾電圧はＳＯＩ層膜厚成分を除くと上部ゲート及び埋め込みゲートの各材料の仕事関数のみにより決定され、実質上所望ＭＩＳＦＥＴごとに閾電圧値を設定することは不可能である。埋め込みゲート電極と上部ゲート電極の接続もＭＩＳＦＥＴ活性領域外、即ち素子分離領域で実施することが前提であり、周辺素子レイアウトに配慮した整合性が必須である。
【００１１】
ここで、埋め込み絶縁膜が５０ｎｍ以下、望ましくは１０ｎｍ以下、薄い単結晶半導体薄膜が２０ｎｍ以下のＳＯＩ基板を用いて作製した上記完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、ＳＯＩ−ＭＩＳＦＥＴ直下のウエル拡散層にゲート電位を印加することで、薄い埋め込み絶縁膜を介したウエル電位の高電位印加によりＳＯＩ−ＭＩＳＦＥＴの導通状態は更に加速され、駆動電流の大幅な増大、即ち大電流化がもたらされる。ゲート電位が低電位に印加される場合、ウエル電位も追随して低下するため、より速く非道通状態に達することができる。即ち、上記動作モードにおいては同一漏洩電流の条件においてより駆動電流を増加する特性を実現でき、導通・非道通のスイッチングをより高速に実施することが可能となる。ウエル拡散層側面の絶縁分離化は寄生容量の低減、即ち印加信号の遅延時定数の低減に寄与する。また、埋め込み絶縁膜が薄ければ薄いほど上記駆動電流の増加効果向上に有効であり、理想的にはＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜と同等の膜厚条件が望ましい。以上のように、薄い埋め込み絶縁膜をＳＯＩ−ＭＩＳＦＥＴに適用することで、ダブルゲート構造によるＳＯＩ−ＭＩＳＦＥＴの本質的な性能向上特性を活かすことが出来る。さらに、ＳＯＩ−ＭＩＳＦＥＴ直下のウエル拡散層は、ゲート電極下に自己整合的に形成されるため、従来ダブルゲートＭＩＳＦＥＴ構造で問題となる、埋め込みゲート電極の位置合わせ誤差から生じる駆動電流ばらつき、寄生容量ばらつきの問題を本質的に除去することが出来る。
【００１２】
上述のごとく、ＳＯＩ型ＭＩＳＦＥＴは、低消費電力・高速という優れた特徴を有している。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−２０８７７０号公報
【非特許文献】
【００１４】
【非特許文献１】Ｔ．Ｍｉｚｕｎｏ ｅｔ ａｌ． “Ｐｅｒｆｏｒｍａｎｃｅ Ｆｌｕｃｔｕａｔｉｏｎｓ ｏｆ ０．１０μｍＭＯＳＦＥＴｓ −Ｌｉｍｉｔａｔｉｏｎ ｏｆ ０．１０μ ＵＬＳＩｓ”、Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ １９９４
【非特許文献２】Ｔ． Ｙａｍａｄａ ｅｔ ａｌ. “Ａｎ Ｅｍｂｅｄｄｅｄ ＤＲＡＭ Ｔｅｃｈｎｏｌｏｇｙ ｏｎ ＳＯＩ／Ｂｕｌｋ Ｈｙｂｒｉｄ Ｓｕｂｓｔｒａｔｅ Ｆｏｒｍｅｄ ｗｉｔｈ ＳＥＧ Ｐｒｏｃｅｓｓ ｆｏｒ Ｈｉｇｈ−Ｅｎｄ ＳＯＣ Ａｐｐｌｉｃａｔｉｏｎ” Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２００２
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、前述のＳＯＩ型ＭＩＳＦＥＴには次のような問題がある。一般にＳＯＩ基板上に作製されたＭＩＳＦＥＴは、ソース・ドレイン間耐圧が劣化するため、低電圧領域でしか使用できない。高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護素子などを、ＳＯＩ基板上に形成することは困難であった。したがって、高耐圧で使用する領域には、ＳＯＩ基板ではなく、バルク基板を使用することになる。このように、バルクシリコン基板とＳＯＩ基板とを使用する場合、２枚の基板が必要になることから、基板の占有面積を小さくすることができず、延いては半導体装置全体を小さくすることができない。また、ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴを同一基板上に作製しようとすると、たとえば、非特許文献２に見られるように、選択エピ成長技術が必要になるとともに、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴとを各々別工程にて作製しなければならず、プロセスが複雑化するといった問題があった。
【００１６】
本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる半導体装置および製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の代表的なものの一例では単結晶半導体基板、単結晶半導体基板から薄い埋め込み絶縁膜で分離された薄い単結晶半導体薄膜（ＳＯＩ層）よりなるＳＯＩ基板を用いることを前提とする。ゲート長が１００ｎｍ以下、更には５０ｎｍ以下の超微細完全空乏型ＳＯＩＭＩＳＦＥＴへの適用を前提とし、埋め込み絶縁膜は１０ｎｍ以下、薄い単結晶半導体薄膜は２０ｎｍ以下、望ましくは１０ｎｍ程度の膜厚のＳＯＩ基板を用いる。
【００１８】
具体的には、１枚の基板を有する半導体装置において、基板は、第１の素子形成領域および第２の素子形成領域を有している。また、第１の素子形成領域には、第１の導電型からなる第１の半導体基板部分と、第１の半導体基板部分上方に絶縁体層を介して形成された半導体層と、半導体層中に形成された第２導電型の第１のソース領域および第１のドレイン領域と、第１のソース領域と第１のドレイン領域との間に形成された第１のチャネル領域と、第１のチャネル領域上に形成された第１のゲート絶縁膜と、第１のチャネル領域上方に第１のゲート絶縁膜を介して形成された第１のゲート電極が形成されている。また、第２の素子形成領域には、第１の導電型からなる第２の半導体基板部分と、第２の半導体基板部分中に形成された第２のソース領域および第２のドレイン領域と、第２のソース領域と第２のドレイン領域との間に形成された第２のチャネル領域と、第２のチャネル領域上に形成された第２のゲート絶縁膜と、第２のチャネル領域上方に第２のゲート絶縁膜を介して形成された第２のゲート電極が形成されている。さらに、絶縁体層の厚さは２０ｎｍ以下で、半導体層の厚さは２０ｎｍ以下で形成されている。ここで、絶縁体層は薄い埋め込み絶縁膜に相当し、半導体層は薄い単結晶半導体薄膜相当しており、第１の素子形成領域と第２の素子形成領域との間に発生する段さは３０ｎｍ以下と小さい。そのため、第１および第２のソース領域と、第１および第２のドレイン領域と、第１および第２のゲート絶縁膜と、第１および第２のゲート電極とが、それぞれ同一の工程にて形成することが出来る。すなわち、第１の素子形成領域上のＳＯＩ−ＭＯＳＦＥＴと第２の素子形成領域上のバルク−ＭＯＳＦＥＴの形成工程を、各々別工程にて形成することなく、共通プロセスを用いて同時に形成することが出来るようになる。
【発明の効果】
【００１９】
上記手段による発明に依れば、高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護素子は、同一基板上のバルク−ＭＩＳＦＥＴとして形成することができるので、低消費電力性・高速性に優れるＳＯＩ型ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴを各々別基板に形成して接続するよりも、基板の占有面積を小さくすることが出来る。しかも、ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴの作製する工程とを共通化することで、プロセスを複雑化することなく両素子の作製が実現できる。
【図面の簡単な説明】
【００２０】
【図１】本発明による実施の形態１によるＭＩＳＦＥＴの完成断面図である。
【図２】本発明の実施の形態１による半導体装置を示す平面図である。
【図３】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図４】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図５】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図６】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図７】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図８】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図９】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１０】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１１】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１２】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１３】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１４】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１５】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１６】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１７】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１８】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１９】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２０】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２１】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２２】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２３】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２４】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２５】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２６】本発明の実施の形態２による半導体装置のレイアウト図である。
【図２７】本発明による実施の形態３によるＭＩＳＦＥＴの完成断面図である。
【図２８】本発明による実施の形態４によるＭＩＳＦＥＴの完成断面図である。
【図２９】本発明による実施の形態５によるＭＩＳＦＥＴの完成断面図である。
【図３０】実施の形態５によるＭＩＳＦＥＴの製造工程を説明する図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２３】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２４】
同様に以下の実施の形態において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各部の材質、導電型、及び製造条件等は本実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＩＳＦＥＴの完成断面図である。また、その製造工程を図２以降を用いて説明する。説明の都合上半導体基板、及び半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施の形態記載の導電型に限定されない。面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板１に１０ｎｍ厚のシリコン熱酸化膜４を形成して第一の半導体基板とした。上記第一の半導体基板に公知の超薄膜ＳＯＩ基板の製造法に基づき水素のイオン注入を実施した。注入量は５×１０１６／ｃｍ２とした。イオン注入の結果、単結晶Ｓｉ基板主表面からおよそ４０ｎｍの深さに結晶欠陥層３が形成された。この状態より表面にシリコン酸化膜を有しない第一の半導体基板と同一仕様の第二の半導体基板の各々に親水化処理を施した後、室温で主表面どうしを密着させた。次に密着させた二枚のＳｉ基板を５００℃に加熱したがこの熱処理により結晶欠陥層に微小空孔の形成とその増大化が生じ、結晶欠陥層部分で単結晶Ｓｉ基板が剥離され、支持基板１上に１０ｎｍ厚のシリコン熱酸化膜２、及びその上に約２０ｎｍ厚の単結晶Ｓｉ薄膜３が密着された。この状態より１１００℃の高温熱処理を施すことによりシリコン熱酸化膜４と支持基板１間の接着強度が格段に向上し、通常の単結晶基板並みの接着強度となった。この状態より単結晶Ｓｉ薄膜３の表面、即ち剥離面、を砥粒を含まない表面研磨法により鏡面研磨し、単結晶Ｓｉ薄膜３下部に薄い埋め込みゲート絶縁膜４、が支持基板１上に順に構成されたＳＯＩ基板を製造した。上記したＳＯＩ基板は上記手法に基づき製造する必要はなく、同様な仕様の市販基板の購入に基づいても何ら問題はない。その際には、ＳＯＩ基板上にシリコン酸化膜を形成した後、シリコン酸化膜を除去することで、所望の単結晶Ｓｉ層になるまで、Ｓｉ層を薄層化して使用する。
【００２８】
上記ＳＯＩ基板上に、１０ｎｍの厚さでシリコン酸化膜３６を形成し、その後レジストマスク３５を塗布し、バルク型ＭＩＳＦＥＴを形成する領域２００のみレジストマスクを除去する（図４）。図４の状態より、シリコン酸化膜３６、単結晶Ｓｉ層３および薄い埋め込み絶縁膜４を除去して、支持基板表面を露出させる。その後、レジストマスク３５を除去する（図５）。以上の工程によって、ＳＯＩ型ＭＩＳＦＥＴおよび、バルク型ＭＩＳＦＥＴとを形成する領域１００および２００が夫々形成されたことになる。本工程以降は、説明をわかり易くするため、ＳＯＩ型ＭＩＳＦＥＴの形成領域１００、バルク型ＭＩＳＦＥＴの形成領域２００とを夫々別々に図示し、説明を行うこととする。
【００２９】
図５の状態より、シリコン酸化膜３６およびシリコン窒化膜３７を形成した（図６）。ここで形成したシリコン窒化膜は、後の浅溝素子分離形成における化学的機械的研磨での研磨ストッパーとして用いられる。なお、本発明による１つのポイントは、かかるシリコン窒化膜の膜厚を、ＳＯＩ型ＭＩＳＦＥＴの形成領域１００における単結晶Ｓｉ薄膜３の膜厚とシリコン熱酸化膜４の膜厚を足した厚さよりも大きくする点にある、言い換えれば、ＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３表面とバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面の間の段差よりも大きなものとする。この特徴点に関する作用効果については後述する。次に、レジストマスク３５を塗布した後に、所望領域のレジストマスクのみ除去した（図７）。その後、所望領域のシリコン窒化膜３７およびとシリコン酸化膜３６、および単結晶Ｓｉ層３とを除去した（図８）。尚、一対の相補型ＭＩＳＦＥＴを構成する素子間に関しては同一のウエル拡散層上に配置される如くパターニング後、レジストマスクを除去した。図８の状態より、レジストマスク３５を塗布した後、所望領域のレジストマスクを除去した（図９）。次に、所望領域の埋め込み酸化膜４および支持基板１のＳｉ層を２００ｎｍ除去して、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）なる素子分離領域と、ＳＯＩ型ＭＩＳＦＥＴ形成領域上に、ゲートとウェルとのコンタクトを形成するための領域を形成する（図１０）。
【００３０】
図１０の状態より、公知の素子分離絶縁膜の形成法に基づいて露出Ｓｉ領域への薄い熱酸化膜の形成とパターニング領域を埋める程度の膜厚で厚いシリコン酸化膜３９の全面堆積を施した（図１１）。続いて、シリコン窒化膜の堆積と先のパターニングで選択残置した領域上、及び該領域から一定間隔までのシリコン窒化膜を選択的に除去することにより露出された厚いシリコン酸化膜を化学的機械的研磨により除去した。研磨の終点は先に堆積したシリコン窒化膜とパターン上に残置されているシリコン窒化膜３７である。続いてシリコン窒化膜３７等を熱燐酸により選択除去した（図１２）。この工程において、シリコン窒化膜３７の膜厚に関する上述のポイントが有効に機能する。すなわち、シリコン窒化膜３７の膜厚をＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３表面とバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面の間の段差分以下とした場合、バルク型ＭＩＳＦＥＴの形成領域２００のシリコン窒化膜３７を研磨の終点として化学的機械的研磨を終了するとＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３の表面までをも化学的機械的研磨により削ってしまうといった不具合が生じてしまい、一方、ＳＯＩ型ＭＩＳＦＥＴの形成領域１００のシリコン窒化膜３７を研磨の終点として化学的機械的研磨を終了するとバルク型ＭＩＳＦＥＴの形成領域２００のシリコン窒化膜３７の表面が露出せずこれを除去できないことからバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面へのバルク型ＭＩＳＦＥＴの形成が行えないと言った不具合を生ずる。本発明では、シリコン窒化膜の膜厚をＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３表面とバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面の間の段差分より大きなものとすることによって、これらの不具合を解消することが出来る。
【００３１】
図１２において、ＳＯＩ型ＭＩＳＦＥＴ形成領域は、薄いシリコン酸化膜３６、酸化膜薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜４を介したイオン注入により、バルク型ＭＩＳＦＥＴ形成領域は薄いシリコン酸化膜３６を介したイオン注入により、支持基板１の所望領域に選択的にＮ導電型のウエル拡散層６を形成した。続いて、同様にＳＯＩ型ＭＩＳＦＥＴ形成領域は、薄いシリコン酸化膜３６、酸化膜薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜４を介したイオン注入により、バルク型ＭＩＳＦＥＴ形成領域は薄いシリコン酸化膜３６を介したイオン注入により、支持基板１の所望領域に選択的にＰ導電型のウエル拡散層７を形成した。ここで、単結晶Ｓｉ膜と埋め込み酸化膜層は各々薄層であり、ＳＯＩ型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域との段差はおよそ３０ｎｍと小さい。一方、Ｎ導電型のウエル拡散層およびＰ導電型のウエル拡散層領を形成するための不純物イオンを注入するための深さ条件は、通常５００ｎｍ以上あり、上記段差に比べて、十分に深い。従って、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ領域のウエル拡散層形成用のイオン注入条件は共通とすることができ、同一工程にて、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ用のウエル拡散層領６および７を形成することができる（図１３）。
【００３２】
続いて、Ｎ型およびＰ型ＳＯＩ型ＭＩＳＦＥＴ形成領域の閾電圧制御拡散層領域２５および２６を、薄いシリコン酸化膜３６、薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜４を介したイオン注入により形成した。しかる後に、Ｎ型およびＰ型バルク型ＭＩＳＦＥＴ形成領域は薄いシリコン酸化膜３６を介したイオン注入により、支持基板１の所望領域に選択的にＮ導電型およびＰ導電型の閾電圧制御拡散層領域２７および２８を形成した（図１４）。
【００３３】
続いてシリコン酸化膜３６等をフッ酸洗浄等により選択除去して単結晶Ｓｉ薄膜３表面を露出させてから熱酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、ゲート絶縁膜５とした。続いてゲート絶縁膜５上に例えば１００ｎｍ厚の多結晶Ｓｉ膜３８を化学気相堆積法により堆積した。次に、多結晶Ｓｉ膜３８上に主にシリコン窒化膜３７で構成されるゲート保護膜を全面に堆積してから従来公知のＭＩＳＦＥＴの製造方法によりそのパターニングによるゲート電極とゲート保護膜の形成を実施した（図１５）。本発明では、ゲート材料膜としての多結晶シリコン膜をパターニングしてゲート電極を形成する際のフォトリソグラフィの焦点深度をＳＯＩ型ＭＩＳＦＥＴの形成領域１００側にあわせることを特徴としている。ＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３表面とバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面の間には段差が存在している為、上記各領域の一方の側に焦点深度を合わせてゲート電極のパターニングを行うと他方の領域のゲート電極は設計どおりの形状に加工できなくなる。しかしながら、一般的にバルク型ＭＩＳＦＥＴの形成領域にはゲート電極の寸法がＳＯＩ型ＭＩＳＦＥＴよりも大きい高耐圧ＭＩＳＦＥＴが形成されるため、出来上がるＭＩＳＦＥＴの特性からすればバルク型ＭＩＳＦＥＴの方がゲート電極の形状変動による影響をより少ないものとすることができる。本実施の形態においてはＮ伝導型ＩＧＦＥＴとＰ導電型ＩＧＦＥＴの何れのゲート電極に対しても低抵抗化のための不純物は導入していない。
【００３４】
続いて図１５より、ＳＯＩ型およびバルク型のＮ伝導型ＭＩＳＦＥＴ領域には、例えばＡｓイオンを、ＳＯＩ型およびバルク型のＰ導電型ＭＩＳＦＥＴ領域にはＢＦ２イオンを、各々１ｋｅＶ、及び６００ｅＶの加速エネルギーにより注入量４×１０１５／ｃｍ２の条件でイオン注入を施し、極浅のＮ導電型高濃度ソース拡散層８、極浅のＮ導電型高濃度ドレイン拡散層９と極浅のＰ導電型高濃度ソース拡散層１０、極浅のＰ導電型高濃度ドレイン拡散層１１を単結晶Ｓｉ膜３の主表面領域に形成した（図１６）。ここで、上述した通り、ＳＯＩ型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域との段差はおよそ３０ｎｍと小さいため、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ領域の極浅の高濃度ソース拡散層およびドレイン拡散層領域形成用のイオン注入条件は共通とすることができ、同一工程にて、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ用の極浅の高濃度ソース拡散層およびドレイン拡散層領を形成することができる。
【００３５】
続いて図１６より、バルク型のＮ伝導型ＭＩＳＦＥＴ領域２００には、例えば、Ｂ（ホウ素）イオンを、１０ｋｅＶの加速エネルギーにより注入量１×１０１３／ｃｍ２の条件でイオン注入を施し、また、Ｐ伝導型ＭＩＳＦＥＴ領域には、例えば、Ｐ（リン）イオンを、１０ｋｅＶの加速エネルギーにより注入量１×１０１３／ｃｍ２の条件でゲート保護絶縁膜５１を注入阻止マスクとするイオン注入を施し、ハロー領域５０および５１とを夫々形成した（図１７）。これは、バルク型ＭＩＳＦＥＴの短チャネル効果を抑制するために行うイオン注入工程である。ここで、より短チャネル効果の抑制効果を高めるため、ハロー形成条件を、例えばチルト角２０度の斜めイオン注入としても、何ら差し支えない。
【００３６】
図１７において、例えば７０ｎｍ膜厚のシリコン酸化膜を全面に堆積してから異方性ドライエッチングを施してゲート電極側壁部に選択残置させてゲート側壁絶縁膜１２とした（図１８）。続いて図１８より、ＳＯＩ型およびバルク型のＮ伝導型ＭＩＳＦＥＴ領域には、例えば、Ａｓイオンを、ＳＯＩ型およびバルク型のＰ導電型ＭＩＳＦＥＴ領域にはＢＦ２イオンを、各々例えば２５ｋｅＶ、及び１５ｅＶの加速エネルギーにより注入量４×１０１５／ｃｍ２の条件でゲート電極およびゲート側壁絶縁膜１２を注入阻止マスクとするイオン注入を施し、上記、極浅の高濃度ソース拡散層およびドレイン拡散層領よりも更に深いＮ型のソース拡散層およびドレイン拡散層領域１３および１４と、Ｐ型のソース拡散層およびドレイン拡散層領域１５および１６とを夫々形成した（図１９）。ここで、この深いソース拡散層およびドレイン拡散層領域は、ＳＯＩ型ＭＩＳＦＥＴの領域には、ソース・ドレイン拡散層領域の容量低減を目的として形成された。これは、従来公知のバルク型ＭＩＳＦＥＴの接合容量を低減するための方法と同様の製造方法にて形成されたものである。すなわち、注入阻止マスクとするイオン注入により先に注入した閾電圧調整用の注入イオンを補償すべき濃度及び加速エネルギーで反対導電型のイオンを注入し真性不純物領域に近づける不純物補償領域を形成することが、その目的である。一方、バルク型ＭＩＳＦＥＴは、低抵抗ソース・ドレイン拡散層領域の形成を目的として、従来公知のバルク型ＭＩＳＦＥＴのソース・ドレイン拡散層領域と同様のプロセスにて形成されたものである。以上のように、本発明によれば、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することができる。これにより、プロセスを簡略化することができる。
【００３７】
次に、図１９より、ＳＯＩ型ＭＩＳＦＥＴにおいて、ゲートとウェルとのコンタクトを形成するための領域を形成するため、レジストマスク３５を塗布し、ＳＯＩ型ＭＩＳＦＥＴの所望領域のレジストマスクのみを除去した（図２０）。その後、所望領域のシリコン窒化膜３７および多結晶シリコン膜３８、薄いシリコン酸化膜３６および埋め込み酸化膜４とを除去した（図２１）。
【００３８】
この状態より、選択エピタキシャル法を用いて露出された単結晶Ｓｉ領域上に例えば６０ｎｍ厚でＳｉ膜５２および５３を選択的に堆積した。本工程により、ソースおよびドレイン拡散層領域上５２および、ＳＯＩ型ＭＩＳＦＥＴにおいて、ゲートとウェルとのコンタクト形成領域上５３に選択的に単結晶Ｓｉが選択エピ成長されたことになる（図２２）。本発明では、ゲート電極とウェルとのコンタクトの形成工程をソース・ドレイン拡散層上の積上げＳｉ膜の形成工程と同時に選択エピ成長により行っている。これにより、コンタクトの形成工程を他と独立した工程として行う必要がなく、プロセスを簡略化することができる。なお、ゲート電極とウェルとを電気的に接続する為には、Ｓｉ膜５３の上面がゲート電極の下面よりも高くなるまで単結晶Ｓｉを選択エピ成長する必要がある。
【００３９】
図２２の状態より、シリコン窒化膜３７を熱燐酸にて選択的に除去し（図２３）、シリコンゲート多結晶Ｓｉ膜３８を露出させてからスパッタ法により３０ｎｍ厚のＮｉ(ニッケル)膜を全面に被着させ、露出されているゲート電極の全領域、及びＮ導電型およびＰ電動型の高濃度積上げ領域の少なくとも上部領域を４５０℃の熱処理により選択的に珪化させて、珪化ゲート電極、珪化金属ソース、ドレイン領域２０とした。上記珪化処理において、不純物未添加のシリコンゲート電極はゲート絶縁膜に接する領域まで全てニッケル珪化膜に変換され、低抵抗化された。ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いＮ伝導型のソース・ドレイン拡散層８、９および、浅いＰ伝導型のソース・ドレイン拡散層１０、１１は保存された。上記珪化処理の後、絶縁膜上の未反応のＮｉ膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で除去した（図２４）。
【００４０】
この状態より、配線層間絶縁膜の堆積と平坦化研磨、及び配線層間絶縁膜３１を含む配線工程等を実施し、更に第二の配線工程を経て半導体装置を製造した(図２５)。
【００４１】
本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００４２】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴとの作製工程を共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００４３】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００４４】
（実施の形態２）
続いて、本発明の実施の形態２による半導体装置について説明する。本実施の形態においては前記実施の形態１に従って半導体装置を製造したが、実施の形態２は、レイアウトを異にし、バルク型ＭＩＳＦＥＴをより安定して形成できることを目的として発明されたものである。本実施の形態においては、図４のバルク型ＭＩＳＦＥＴを形成する領域２００のみレジストマスクを除去する工程のレイアウトが異なる。実施の形態１では、バルク型ＭＩＳＦＥＴを形成する領域２００以外は、シリコン酸化膜３６、単結晶Ｓｉ層３および薄い埋め込み絶縁膜４を除去して、支持基板表面を露出させる。一方、実施の形態２では、図２６の平面図に示した通り、バルク型ＭＩＳＦＥＴを形成する領域２００の周辺に、ダミーパターン６０を設け、バルク型ＭＩＳＦＥＴを形成する領域２００の周辺のシリコン酸化膜３６、単結晶Ｓｉ層３および薄い埋め込み絶縁膜４は残置する。なお、このダミーパターン６０は、実施の形態１の図４の工程にて塗布したレジストマスク３５にて形成する。
【００４５】
本実施の形態で形成したダミーパターン６０は、実施の形態１の図１２の工程における素子分離領域を形成するための、化学的機械的研磨工程にて発生するディッシングを抑制するために設けられたパターンである。通常、化学的機械的研磨では、研磨領域に段差は散在すると、例えば低段差領域が選択的に研磨されてしまうディッシングと言う問題が発生する。本発明の場合、バルク型ＭＩＳＦＥＴは低段差領域に形成することになるため、実施の形態１の図１２の素子分離領域を形成するための化学的機械的研磨工程を行うと、バルク型ＭＩＳＦＥＴ領域２００が選択的に研磨されてしまう可能性がある。これは、ＳＯＩ型ＭＩＳＦＥＴ領域１００に比べ、バルク型ＭＩＳＦＥＴ領域２００の方が大きければ大きいほど、その度合いは強まる。そこで、実施の形態２では、ダミーパターン６０を形成し、バルク型ＭＩＳＦＥＴを形成する領域２００の周辺のシリコン酸化膜３６、単結晶Ｓｉ層３および薄い埋め込み絶縁膜４は残置し、低段差領域は、バルク型ＭＩＳＦＥＴを形成する領域２００のみで、その周辺は高段差領域となるようにする。このようにする事で、素子分離領域を形成するための化学的機械的研磨工程を行う際、バルク型ＭＩＳＦＥＴ領域２００のディッシングが抑制され、より安定してバルク型ＭＩＳＦＥＴを形成することが出来る。
【００４６】
さらに、本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００４７】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００４８】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００４９】
（実施の形態３）
図２７は本発明による実施の形態３を示した半導体装置の断面図である。本実施の形態においては基本的に前記実施の形態に準じて半導体装置を製造したが、実施の形態３では、極浅のＮ導電型高濃度ソース拡散層８、極浅のＮ導電型高濃度ドレイン拡散層９、および、極浅のＰ導電型高濃度ソース拡散層１０、極浅のＰ導電型高濃度ドレイン拡散層１１の形成に先立って、ゲート電極の側壁にオフセットスペーサ１７の形成を実施した。オフセットスペーサ１７は、例えば酸化シリコン膜や窒化シリコン、酸化チタン膜等をＣＶＤ法により１０ｎｍ程度堆積し、この絶縁膜をエッチバックすることでゲート電極の側壁に形成する。極浅の高濃度ソース・ドレイン拡散層は、ゲート電極およびこの薄い絶縁膜層を注入阻止とするイオン注入により形成される。
【００５０】
本実施の形態では、オフセットスペーサ１７をマスクとして極浅のＮ導電型高濃度ソース拡散層８、極浅のＮ導電型高濃度ドレイン拡散層９、および、極浅のＰ導電型高濃度ソース拡散層１０、極浅のＰ導電型高濃度ドレイン拡散層１１を形成するので、拡散層領域のチャネル領域３への横方向広がりを抑制でき、ゲート電極２０と極浅の高濃度ソース・ドレイン拡散層間のオーバーラップ領域が小さく、実効チャネル長を大きく確保することができる。このため、実施の形態１よりもさらにＭＩＳＦＥＴを微細化することが可能となる。さらに、ゲート電極２０と極浅の高濃度ソース・ドレイン拡散層間のオーバーラップ容量も小さく保てるため、寄生容量が減少し、実施の形態１よりもさらなるＭＩＳＦＥＴの高速化が可能となる。
【００５１】
さらに、本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００５２】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００５３】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００５４】
（実施の形態４）
図２８は本発明による実施の形態４を示した半導体装置の断面図である。本実施の形態においては基本的に前記実施の形態に準じて半導体装置を製造したが、実施の形態４では、ハロー領域５０および５１を形成せずにバルク型ＭＩＳＦＥＴを形成した。ハロー領域５０および５１は、ＭＩＳＦＥＴを微細化した際の短チャネル効果を抑制するために形成する。バルク型領域２００には、微細ＭＩＳＦＥＴを形成しない場合には、実施の形態４の通り、ハロー領域５０および５１を形成せずにバルク型ＭＩＳＦＥＴを形成することができる。このようにする事で、よりプロセスを簡略化して、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴを同一基板上に形成することが可能となる。
【００５５】
さらに、本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００５６】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００５７】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００５８】
（実施の形態５）
図２９は本発明による実施の形態５を示した半導体装置の断面図である。本実施の形態においては基本的に前記実施の形態に準じて半導体装置を製造したが、図２９に示した通り、ソース・ドレイン上に積み上げられた拡散層領域２１の方が、ゲート電極２０よりも高く形成されていることを特徴とする。これは、実施の形態１の図１５のゲート電極を形成する工程において、堆積するシリコンゲート多結晶Ｓｉ膜３８およびシリコン窒化膜３７の膜厚比を変えることにより実現される。ここで、本発明に置いては、ゲート電極２０は、全領域を珪化させて、珪化ゲート電極にする必要がある。一方、ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化せず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いＮ伝導型のソース・ドレイン拡散層８、９および、浅いＰ伝導型のソース・ドレイン拡散層１０、１１は保存する必要がある。これは、底面領域まで、全て珪化してしまうと、チャネル領域とソース・ドレイン拡散層との接触面積が減少し、抵抗が増大してしまうためである。本発明によれば、ゲート電極２０は、ソース・ドレイン上に積み上げられた拡散層領域２１よりも、その高さが低く設定されているため、ゲート電極２０の全領域を珪化させても、ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置される事となる。
【００５９】
このように、本実施の形態を適用することで、より良品歩留まりの良い半導体装置の製造方法を提供することが出来る。
【００６０】
さらに、本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００６１】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００６２】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【産業上の利用可能性】
【００６３】
本発明は、半導体／絶縁膜／金属の積層構造を有するＭＩＳＦＥＴに関し、詳しくはＳＯＩ構造を有する基板にＭＩＳＦＥＴを形成した半導体装置及びその製造の製造業に適用できる。
【符号の説明】
【００６４】
１…半導体基板
２…素子間分離絶縁膜
３…単結晶半導体薄膜
４…埋め込み酸化膜
５…ゲート絶縁膜
６…Ｎ型ウエル拡散層
７…Ｎ型ウエル拡散層
８…Ｎ型高濃度極薄ソース拡散層
９…Ｎ型高濃度極薄ドレイン拡散層
１０…Ｐ型高濃度極薄ソース拡散層
１１…Ｐ型高濃度極薄ドレイン拡散層
１２…ゲート側壁絶縁膜
１３…Ｎ型高濃度極薄ソース拡散層
１４…Ｎ型高濃度極薄ドレイン拡散層
１５…Ｐ型高濃度極薄ソース拡散層
１６…Ｐ型高濃度極薄ドレイン拡散層
１７…オフセットスペーサ
２０…金属珪化膜物ゲート電極
２１…ソース、ドレイン積上げ半導体
２５、２６…閾電圧制御拡散層
３０…配線接続孔金属
３１…配線層館絶縁膜
３５…レジストマスク
３６…シリコン酸化膜
３７…シリコン窒化膜
３８…多結晶シリコン膜
３９…厚いシリコン酸化膜
０…ゲート配線接続孔
４１…ウェル配線接続孔
４２…拡散層配線接続孔
５０、５１…ハロー不純物層
５２、５３…積み上げＳｉ層
６０…ダミーパターン
１００…ＳＯＩ型ＭＩＳＦＥＴ領域
２００…バルク型ＭＩＳＦＥＴ領域
【技術分野】
【０００１】
本発明は、半導体／絶縁膜／金属の積層構造を有するＭＩＳＦＥＴに関し、詳しくはＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する基板にＭＩＳＦＥＴを形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化、高性能化に伴い、ＭＩＳＦＥＴ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｓｅｍｉｃｏｎｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の微細化が進み、ゲート長がスケーリングされることで、しきい電圧Ｖｔｈが低下する短チャネル効果の問題が顕著となっている。この短チャネル効果は、ＭＩＳＦＥＴのソースおよびドレイン部分の空乏層の広がりが、チャネル長の微細化に伴い、チャネル部分にまで影響を与えることに起因する。これを抑制するためには、チャネル部分の不純物濃度を高くし、ソースおよびドレイン部分の空乏層の広がりを抑制することが一つの方法であるが、チャネル部分の不純物濃度を高くすると、不純物散乱の増大に伴うキャリアの移動度により、駆動電流の劣化が問題となる。また、不純物濃度を高くすると、基板とソース、ドレイン間の寄生容量が増大し、ＭＩＳＦＥＴの高速動作を阻害する。
【０００３】
また、従来、これらＭＩＳＦＥＴのしきい電圧Ｖｔｈは、チャネル領域の不純物濃度によって制御されている。チャネルの不純物濃度制御は、１００ｎｍノード程度のデザインルールのＬＳＩまでは、イオン注入技術と短時間熱処理技術とを駆使して比較的良好に行われている。
【０００４】
しかし、１００ｎｍノードもしくはそれ以降のデザインルールのＭＩＳＦＥＴにおいては、チャネルの不純物量によりしきい電圧Ｖｔｈを制御する手法では、チャネル長が短くなるにつれて、１個当たりのＭＩＳＦＥＴのしきい電圧Ｖｔｈに寄与する不純物の絶対数が少なくなるため、統計的なゆらぎによるのしきい電圧Ｖｔｈのバラツキが無視できなくなっている（例えば非特許文献１）。そこで、チャネル部の不純物濃度制御およびその他の方法によって、ゲート電極の仕事関数によってもＭＩＳＦＥＴのしきい電圧Ｖｔｈを制御できるようにすることが、微細デバイス対応のプロセスとして切望されるようになっている。
【０００５】
このような問題を解決するため、近年、ＳＯＩ構造が注目されている。この構造では絶縁膜（例えば酸化シリコン膜）によって完全な素子間分離を行うため、ソフトエラーやラッチアップが抑制され、集積度の高いＬＳＩにおいても高い信頼性が得られるだけでなく、拡散層の接合容量が低減されるため、スイッチングにともなう充放電が少なくなり、高速、低消費電力化に対しても有利になる。
【０００６】
このＳＯＩ型ＭＩＳＦＥＴには大別して二つの動作モードがある。一つはゲート電極直下のボディ領域に誘起された空乏層がボディ領域の底面、すなわち埋め込み酸化膜との界面にまで到達する完全空乏型（Ｆｕｌｌ Ｄｅｐｌｅｔｉｏｎ）ＳＯＩ、もう一つは空乏層がボディ領域の底面まで到達せず、中性領域が残る部分空乏型（Ｐａｒｔｉａｌ Ｄｅｐｌｅｔｉｏｎ）ＳＯＩがある。
【０００７】
完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、ゲート直下の空乏層の厚さが埋め込み酸化膜によって制限されるため、空乏電荷量が部分空乏型ＳＯＩ−ＭＩＳＦＥＴよりも大幅に減少し、代わってドレイン電流に寄与する可動電荷が増える。その結果、急峻なサブスレッショルド特性（Ｓ特性）が得られるという利点がある。
【０００８】
すなわち、急峻なＳ特性が得られると、オフリーク電流を抑制しながらしきい値電圧Ｖｔｈを下げることができる。その結果、低い動作電圧でもドレイン電流が確保され、例えば１Ｖ以下で動作する（しきい値電圧Ｖｔｈも０．３Ｖ以下）ような、極めて消費電力の少ないＭＩＳＦＥＴの作製が可能となる。
【０００９】
また、通常基板に作製したＭＩＳＦＥＴの場合、上述した短チャネル効果の問題があるが、完全空乏型ＳＯＩ−ＭＩＳＦＥＴの場合は酸化膜で基板と素子が分離されており、空乏層が広がることがないため、完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、基板濃度を低くすることができる。従って、不純物散乱の増大に伴うキャリアの移動度の低下が抑制されるため、高駆動電流化を図ることができる。さらに、不純物濃度でしきい電圧Ｖｔｈを制御する方法に較べて、１つのＭＩＳＦＥＴに対する不純物の個数の統計的なゆらぎによるしきい電圧Ｖｔｈばらつきを低減させることができる。
【００１０】
一方、ＳＯＩ−ＭＩＳＦＥＴに関する他の従来技術としてダブルゲートＭＩＳＦＥＴ構造が知られ、例えば特許文献１として提案されている。上記ＳＯＩ−ＭＩＳＦＥＴはＳＯＩ層内にソース拡散層、及びドレイン拡散層をダミーゲート電極と自己整合で形成した後、ダミーゲート電極の逆パターン溝の形成、上記溝から支持基板への不純物のイオン注入による埋め込みゲートの形成を順次施し、しかる後、上記溝領域にＷ（タングステン）などの金属膜を選択的に埋め込み、上部ゲート電極とするものである。ＳＯＩ−ＭＩＳＦＥＴ性能向上の手段としてダブルゲート構造の実現も有力な手段であるが、現在公知の手法に基づくダブルゲートＭＩＳＦＥＴ構造では高濃度拡散層等をＳＯＩ層に悪影響を与えることなく支持基板内に埋め込み形成することが極めて難しく、未だに実用化に至っていない。製造困難性を度外視し、ダブルゲートＭＩＳＦＥＴ構造の本質概念を考慮した場合、埋め込みゲートを上部ゲートと正確な位置合わせすることが前提であり、且つ個別素子ごとに配置することが必然的に求められる。埋め込みゲート電極の役割を複数のＭＩＳＦＥＴで共有するごとき概念は基本的に存在しない。超微細ＳＯＩ−ＭＩＳＦＥＴにおいては埋め込みゲートの位置合わせ誤差は致命的であり、寄生容量のばらつき、駆動電流のばらつきに直結する。従って寄生容量をダイナミック動作安定化のために有効利用するにしても容量ばらつきが本質的に抑制されない限り安定化への利用も実現不可能である。更に、ダブルゲート構造ＳＯＩ−ＭＩＳＦＥＴの閾電圧はＳＯＩ層膜厚成分を除くと上部ゲート及び埋め込みゲートの各材料の仕事関数のみにより決定され、実質上所望ＭＩＳＦＥＴごとに閾電圧値を設定することは不可能である。埋め込みゲート電極と上部ゲート電極の接続もＭＩＳＦＥＴ活性領域外、即ち素子分離領域で実施することが前提であり、周辺素子レイアウトに配慮した整合性が必須である。
【００１１】
ここで、埋め込み絶縁膜が５０ｎｍ以下、望ましくは１０ｎｍ以下、薄い単結晶半導体薄膜が２０ｎｍ以下のＳＯＩ基板を用いて作製した上記完全空乏型ＳＯＩ−ＭＩＳＦＥＴでは、ＳＯＩ−ＭＩＳＦＥＴ直下のウエル拡散層にゲート電位を印加することで、薄い埋め込み絶縁膜を介したウエル電位の高電位印加によりＳＯＩ−ＭＩＳＦＥＴの導通状態は更に加速され、駆動電流の大幅な増大、即ち大電流化がもたらされる。ゲート電位が低電位に印加される場合、ウエル電位も追随して低下するため、より速く非道通状態に達することができる。即ち、上記動作モードにおいては同一漏洩電流の条件においてより駆動電流を増加する特性を実現でき、導通・非道通のスイッチングをより高速に実施することが可能となる。ウエル拡散層側面の絶縁分離化は寄生容量の低減、即ち印加信号の遅延時定数の低減に寄与する。また、埋め込み絶縁膜が薄ければ薄いほど上記駆動電流の増加効果向上に有効であり、理想的にはＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜と同等の膜厚条件が望ましい。以上のように、薄い埋め込み絶縁膜をＳＯＩ−ＭＩＳＦＥＴに適用することで、ダブルゲート構造によるＳＯＩ−ＭＩＳＦＥＴの本質的な性能向上特性を活かすことが出来る。さらに、ＳＯＩ−ＭＩＳＦＥＴ直下のウエル拡散層は、ゲート電極下に自己整合的に形成されるため、従来ダブルゲートＭＩＳＦＥＴ構造で問題となる、埋め込みゲート電極の位置合わせ誤差から生じる駆動電流ばらつき、寄生容量ばらつきの問題を本質的に除去することが出来る。
【００１２】
上述のごとく、ＳＯＩ型ＭＩＳＦＥＴは、低消費電力・高速という優れた特徴を有している。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−２０８７７０号公報
【非特許文献】
【００１４】
【非特許文献１】Ｔ．Ｍｉｚｕｎｏ ｅｔ ａｌ． “Ｐｅｒｆｏｒｍａｎｃｅ Ｆｌｕｃｔｕａｔｉｏｎｓ ｏｆ ０．１０μｍＭＯＳＦＥＴｓ −Ｌｉｍｉｔａｔｉｏｎ ｏｆ ０．１０μ ＵＬＳＩｓ”、Ｓｙｍｐ． ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ １９９４
【非特許文献２】Ｔ． Ｙａｍａｄａ ｅｔ ａｌ. “Ａｎ Ｅｍｂｅｄｄｅｄ ＤＲＡＭ Ｔｅｃｈｎｏｌｏｇｙ ｏｎ ＳＯＩ／Ｂｕｌｋ Ｈｙｂｒｉｄ Ｓｕｂｓｔｒａｔｅ Ｆｏｒｍｅｄ ｗｉｔｈ ＳＥＧ Ｐｒｏｃｅｓｓ ｆｏｒ Ｈｉｇｈ−Ｅｎｄ ＳＯＣ Ａｐｐｌｉｃａｔｉｏｎ” Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ２００２
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、前述のＳＯＩ型ＭＩＳＦＥＴには次のような問題がある。一般にＳＯＩ基板上に作製されたＭＩＳＦＥＴは、ソース・ドレイン間耐圧が劣化するため、低電圧領域でしか使用できない。高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護素子などを、ＳＯＩ基板上に形成することは困難であった。したがって、高耐圧で使用する領域には、ＳＯＩ基板ではなく、バルク基板を使用することになる。このように、バルクシリコン基板とＳＯＩ基板とを使用する場合、２枚の基板が必要になることから、基板の占有面積を小さくすることができず、延いては半導体装置全体を小さくすることができない。また、ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴを同一基板上に作製しようとすると、たとえば、非特許文献２に見られるように、選択エピ成長技術が必要になるとともに、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴとを各々別工程にて作製しなければならず、プロセスが複雑化するといった問題があった。
【００１６】
本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、低電圧領域として使用されるＳＯＩ型ＭＩＳＦＥＴと、高電圧領域として使用されるバルク型ＭＩＳＦＥＴとが共存する半導体装置であっても、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる半導体装置および製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の代表的なものの一例では単結晶半導体基板、単結晶半導体基板から薄い埋め込み絶縁膜で分離された薄い単結晶半導体薄膜（ＳＯＩ層）よりなるＳＯＩ基板を用いることを前提とする。ゲート長が１００ｎｍ以下、更には５０ｎｍ以下の超微細完全空乏型ＳＯＩＭＩＳＦＥＴへの適用を前提とし、埋め込み絶縁膜は１０ｎｍ以下、薄い単結晶半導体薄膜は２０ｎｍ以下、望ましくは１０ｎｍ程度の膜厚のＳＯＩ基板を用いる。
【００１８】
具体的には、１枚の基板を有する半導体装置において、基板は、第１の素子形成領域および第２の素子形成領域を有している。また、第１の素子形成領域には、第１の導電型からなる第１の半導体基板部分と、第１の半導体基板部分上方に絶縁体層を介して形成された半導体層と、半導体層中に形成された第２導電型の第１のソース領域および第１のドレイン領域と、第１のソース領域と第１のドレイン領域との間に形成された第１のチャネル領域と、第１のチャネル領域上に形成された第１のゲート絶縁膜と、第１のチャネル領域上方に第１のゲート絶縁膜を介して形成された第１のゲート電極が形成されている。また、第２の素子形成領域には、第１の導電型からなる第２の半導体基板部分と、第２の半導体基板部分中に形成された第２のソース領域および第２のドレイン領域と、第２のソース領域と第２のドレイン領域との間に形成された第２のチャネル領域と、第２のチャネル領域上に形成された第２のゲート絶縁膜と、第２のチャネル領域上方に第２のゲート絶縁膜を介して形成された第２のゲート電極が形成されている。さらに、絶縁体層の厚さは２０ｎｍ以下で、半導体層の厚さは２０ｎｍ以下で形成されている。ここで、絶縁体層は薄い埋め込み絶縁膜に相当し、半導体層は薄い単結晶半導体薄膜相当しており、第１の素子形成領域と第２の素子形成領域との間に発生する段さは３０ｎｍ以下と小さい。そのため、第１および第２のソース領域と、第１および第２のドレイン領域と、第１および第２のゲート絶縁膜と、第１および第２のゲート電極とが、それぞれ同一の工程にて形成することが出来る。すなわち、第１の素子形成領域上のＳＯＩ−ＭＯＳＦＥＴと第２の素子形成領域上のバルク−ＭＯＳＦＥＴの形成工程を、各々別工程にて形成することなく、共通プロセスを用いて同時に形成することが出来るようになる。
【発明の効果】
【００１９】
上記手段による発明に依れば、高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護素子は、同一基板上のバルク−ＭＩＳＦＥＴとして形成することができるので、低消費電力性・高速性に優れるＳＯＩ型ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴを各々別基板に形成して接続するよりも、基板の占有面積を小さくすることが出来る。しかも、ＳＯＩ型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴの作製する工程とを共通化することで、プロセスを複雑化することなく両素子の作製が実現できる。
【図面の簡単な説明】
【００２０】
【図１】本発明による実施の形態１によるＭＩＳＦＥＴの完成断面図である。
【図２】本発明の実施の形態１による半導体装置を示す平面図である。
【図３】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図４】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図５】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図６】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図７】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図８】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図９】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１０】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１１】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１２】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１３】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１４】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１５】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１６】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１７】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１８】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図１９】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２０】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２１】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２２】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２３】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２４】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２５】実施の形態１によるＭＩＳＦＥＴの製造工程を説明する図である。
【図２６】本発明の実施の形態２による半導体装置のレイアウト図である。
【図２７】本発明による実施の形態３によるＭＩＳＦＥＴの完成断面図である。
【図２８】本発明による実施の形態４によるＭＩＳＦＥＴの完成断面図である。
【図２９】本発明による実施の形態５によるＭＩＳＦＥＴの完成断面図である。
【図３０】実施の形態５によるＭＩＳＦＥＴの製造工程を説明する図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２３】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２４】
同様に以下の実施の形態において、構成要素等の形状、位置関係に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。各部の材質、導電型、及び製造条件等は本実施の形態の記載に限定されるものではなく、各々多くの変形が可能であることは言うまでもない。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１に係るＭＩＳＦＥＴの完成断面図である。また、その製造工程を図２以降を用いて説明する。説明の都合上半導体基板、及び半導体膜の導電型を固定して説明するが導電型の組み合わせは任意でよく、本実施の形態記載の導電型に限定されない。面方位（１００）、Ｐ導電型、抵抗率１０ｏｈｍ・ｃｍ、直径２０ｃｍの単結晶Ｓｉよりなり、主表面が鏡面研磨された半導体基板１に１０ｎｍ厚のシリコン熱酸化膜４を形成して第一の半導体基板とした。上記第一の半導体基板に公知の超薄膜ＳＯＩ基板の製造法に基づき水素のイオン注入を実施した。注入量は５×１０１６／ｃｍ２とした。イオン注入の結果、単結晶Ｓｉ基板主表面からおよそ４０ｎｍの深さに結晶欠陥層３が形成された。この状態より表面にシリコン酸化膜を有しない第一の半導体基板と同一仕様の第二の半導体基板の各々に親水化処理を施した後、室温で主表面どうしを密着させた。次に密着させた二枚のＳｉ基板を５００℃に加熱したがこの熱処理により結晶欠陥層に微小空孔の形成とその増大化が生じ、結晶欠陥層部分で単結晶Ｓｉ基板が剥離され、支持基板１上に１０ｎｍ厚のシリコン熱酸化膜２、及びその上に約２０ｎｍ厚の単結晶Ｓｉ薄膜３が密着された。この状態より１１００℃の高温熱処理を施すことによりシリコン熱酸化膜４と支持基板１間の接着強度が格段に向上し、通常の単結晶基板並みの接着強度となった。この状態より単結晶Ｓｉ薄膜３の表面、即ち剥離面、を砥粒を含まない表面研磨法により鏡面研磨し、単結晶Ｓｉ薄膜３下部に薄い埋め込みゲート絶縁膜４、が支持基板１上に順に構成されたＳＯＩ基板を製造した。上記したＳＯＩ基板は上記手法に基づき製造する必要はなく、同様な仕様の市販基板の購入に基づいても何ら問題はない。その際には、ＳＯＩ基板上にシリコン酸化膜を形成した後、シリコン酸化膜を除去することで、所望の単結晶Ｓｉ層になるまで、Ｓｉ層を薄層化して使用する。
【００２８】
上記ＳＯＩ基板上に、１０ｎｍの厚さでシリコン酸化膜３６を形成し、その後レジストマスク３５を塗布し、バルク型ＭＩＳＦＥＴを形成する領域２００のみレジストマスクを除去する（図４）。図４の状態より、シリコン酸化膜３６、単結晶Ｓｉ層３および薄い埋め込み絶縁膜４を除去して、支持基板表面を露出させる。その後、レジストマスク３５を除去する（図５）。以上の工程によって、ＳＯＩ型ＭＩＳＦＥＴおよび、バルク型ＭＩＳＦＥＴとを形成する領域１００および２００が夫々形成されたことになる。本工程以降は、説明をわかり易くするため、ＳＯＩ型ＭＩＳＦＥＴの形成領域１００、バルク型ＭＩＳＦＥＴの形成領域２００とを夫々別々に図示し、説明を行うこととする。
【００２９】
図５の状態より、シリコン酸化膜３６およびシリコン窒化膜３７を形成した（図６）。ここで形成したシリコン窒化膜は、後の浅溝素子分離形成における化学的機械的研磨での研磨ストッパーとして用いられる。なお、本発明による１つのポイントは、かかるシリコン窒化膜の膜厚を、ＳＯＩ型ＭＩＳＦＥＴの形成領域１００における単結晶Ｓｉ薄膜３の膜厚とシリコン熱酸化膜４の膜厚を足した厚さよりも大きくする点にある、言い換えれば、ＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３表面とバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面の間の段差よりも大きなものとする。この特徴点に関する作用効果については後述する。次に、レジストマスク３５を塗布した後に、所望領域のレジストマスクのみ除去した（図７）。その後、所望領域のシリコン窒化膜３７およびとシリコン酸化膜３６、および単結晶Ｓｉ層３とを除去した（図８）。尚、一対の相補型ＭＩＳＦＥＴを構成する素子間に関しては同一のウエル拡散層上に配置される如くパターニング後、レジストマスクを除去した。図８の状態より、レジストマスク３５を塗布した後、所望領域のレジストマスクを除去した（図９）。次に、所望領域の埋め込み酸化膜４および支持基板１のＳｉ層を２００ｎｍ除去して、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）なる素子分離領域と、ＳＯＩ型ＭＩＳＦＥＴ形成領域上に、ゲートとウェルとのコンタクトを形成するための領域を形成する（図１０）。
【００３０】
図１０の状態より、公知の素子分離絶縁膜の形成法に基づいて露出Ｓｉ領域への薄い熱酸化膜の形成とパターニング領域を埋める程度の膜厚で厚いシリコン酸化膜３９の全面堆積を施した（図１１）。続いて、シリコン窒化膜の堆積と先のパターニングで選択残置した領域上、及び該領域から一定間隔までのシリコン窒化膜を選択的に除去することにより露出された厚いシリコン酸化膜を化学的機械的研磨により除去した。研磨の終点は先に堆積したシリコン窒化膜とパターン上に残置されているシリコン窒化膜３７である。続いてシリコン窒化膜３７等を熱燐酸により選択除去した（図１２）。この工程において、シリコン窒化膜３７の膜厚に関する上述のポイントが有効に機能する。すなわち、シリコン窒化膜３７の膜厚をＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３表面とバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面の間の段差分以下とした場合、バルク型ＭＩＳＦＥＴの形成領域２００のシリコン窒化膜３７を研磨の終点として化学的機械的研磨を終了するとＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３の表面までをも化学的機械的研磨により削ってしまうといった不具合が生じてしまい、一方、ＳＯＩ型ＭＩＳＦＥＴの形成領域１００のシリコン窒化膜３７を研磨の終点として化学的機械的研磨を終了するとバルク型ＭＩＳＦＥＴの形成領域２００のシリコン窒化膜３７の表面が露出せずこれを除去できないことからバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面へのバルク型ＭＩＳＦＥＴの形成が行えないと言った不具合を生ずる。本発明では、シリコン窒化膜の膜厚をＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３表面とバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面の間の段差分より大きなものとすることによって、これらの不具合を解消することが出来る。
【００３１】
図１２において、ＳＯＩ型ＭＩＳＦＥＴ形成領域は、薄いシリコン酸化膜３６、酸化膜薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜４を介したイオン注入により、バルク型ＭＩＳＦＥＴ形成領域は薄いシリコン酸化膜３６を介したイオン注入により、支持基板１の所望領域に選択的にＮ導電型のウエル拡散層６を形成した。続いて、同様にＳＯＩ型ＭＩＳＦＥＴ形成領域は、薄いシリコン酸化膜３６、酸化膜薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜４を介したイオン注入により、バルク型ＭＩＳＦＥＴ形成領域は薄いシリコン酸化膜３６を介したイオン注入により、支持基板１の所望領域に選択的にＰ導電型のウエル拡散層７を形成した。ここで、単結晶Ｓｉ膜と埋め込み酸化膜層は各々薄層であり、ＳＯＩ型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域との段差はおよそ３０ｎｍと小さい。一方、Ｎ導電型のウエル拡散層およびＰ導電型のウエル拡散層領を形成するための不純物イオンを注入するための深さ条件は、通常５００ｎｍ以上あり、上記段差に比べて、十分に深い。従って、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ領域のウエル拡散層形成用のイオン注入条件は共通とすることができ、同一工程にて、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ用のウエル拡散層領６および７を形成することができる（図１３）。
【００３２】
続いて、Ｎ型およびＰ型ＳＯＩ型ＭＩＳＦＥＴ形成領域の閾電圧制御拡散層領域２５および２６を、薄いシリコン酸化膜３６、薄い単結晶Ｓｉ膜３および薄い埋め込み絶縁膜４を介したイオン注入により形成した。しかる後に、Ｎ型およびＰ型バルク型ＭＩＳＦＥＴ形成領域は薄いシリコン酸化膜３６を介したイオン注入により、支持基板１の所望領域に選択的にＮ導電型およびＰ導電型の閾電圧制御拡散層領域２７および２８を形成した（図１４）。
【００３３】
続いてシリコン酸化膜３６等をフッ酸洗浄等により選択除去して単結晶Ｓｉ薄膜３表面を露出させてから熱酸化膜１．８ｎｍの形成とその表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、ゲート絶縁膜５とした。続いてゲート絶縁膜５上に例えば１００ｎｍ厚の多結晶Ｓｉ膜３８を化学気相堆積法により堆積した。次に、多結晶Ｓｉ膜３８上に主にシリコン窒化膜３７で構成されるゲート保護膜を全面に堆積してから従来公知のＭＩＳＦＥＴの製造方法によりそのパターニングによるゲート電極とゲート保護膜の形成を実施した（図１５）。本発明では、ゲート材料膜としての多結晶シリコン膜をパターニングしてゲート電極を形成する際のフォトリソグラフィの焦点深度をＳＯＩ型ＭＩＳＦＥＴの形成領域１００側にあわせることを特徴としている。ＳＯＩ型ＭＩＳＦＥＴの形成領域１００の単結晶Ｓｉ薄膜３表面とバルク型ＭＩＳＦＥＴの形成領域２００の半導体基板１表面の間には段差が存在している為、上記各領域の一方の側に焦点深度を合わせてゲート電極のパターニングを行うと他方の領域のゲート電極は設計どおりの形状に加工できなくなる。しかしながら、一般的にバルク型ＭＩＳＦＥＴの形成領域にはゲート電極の寸法がＳＯＩ型ＭＩＳＦＥＴよりも大きい高耐圧ＭＩＳＦＥＴが形成されるため、出来上がるＭＩＳＦＥＴの特性からすればバルク型ＭＩＳＦＥＴの方がゲート電極の形状変動による影響をより少ないものとすることができる。本実施の形態においてはＮ伝導型ＩＧＦＥＴとＰ導電型ＩＧＦＥＴの何れのゲート電極に対しても低抵抗化のための不純物は導入していない。
【００３４】
続いて図１５より、ＳＯＩ型およびバルク型のＮ伝導型ＭＩＳＦＥＴ領域には、例えばＡｓイオンを、ＳＯＩ型およびバルク型のＰ導電型ＭＩＳＦＥＴ領域にはＢＦ２イオンを、各々１ｋｅＶ、及び６００ｅＶの加速エネルギーにより注入量４×１０１５／ｃｍ２の条件でイオン注入を施し、極浅のＮ導電型高濃度ソース拡散層８、極浅のＮ導電型高濃度ドレイン拡散層９と極浅のＰ導電型高濃度ソース拡散層１０、極浅のＰ導電型高濃度ドレイン拡散層１１を単結晶Ｓｉ膜３の主表面領域に形成した（図１６）。ここで、上述した通り、ＳＯＩ型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域との段差はおよそ３０ｎｍと小さいため、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ領域の極浅の高濃度ソース拡散層およびドレイン拡散層領域形成用のイオン注入条件は共通とすることができ、同一工程にて、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴ用の極浅の高濃度ソース拡散層およびドレイン拡散層領を形成することができる。
【００３５】
続いて図１６より、バルク型のＮ伝導型ＭＩＳＦＥＴ領域２００には、例えば、Ｂ（ホウ素）イオンを、１０ｋｅＶの加速エネルギーにより注入量１×１０１３／ｃｍ２の条件でイオン注入を施し、また、Ｐ伝導型ＭＩＳＦＥＴ領域には、例えば、Ｐ（リン）イオンを、１０ｋｅＶの加速エネルギーにより注入量１×１０１３／ｃｍ２の条件でゲート保護絶縁膜５１を注入阻止マスクとするイオン注入を施し、ハロー領域５０および５１とを夫々形成した（図１７）。これは、バルク型ＭＩＳＦＥＴの短チャネル効果を抑制するために行うイオン注入工程である。ここで、より短チャネル効果の抑制効果を高めるため、ハロー形成条件を、例えばチルト角２０度の斜めイオン注入としても、何ら差し支えない。
【００３６】
図１７において、例えば７０ｎｍ膜厚のシリコン酸化膜を全面に堆積してから異方性ドライエッチングを施してゲート電極側壁部に選択残置させてゲート側壁絶縁膜１２とした（図１８）。続いて図１８より、ＳＯＩ型およびバルク型のＮ伝導型ＭＩＳＦＥＴ領域には、例えば、Ａｓイオンを、ＳＯＩ型およびバルク型のＰ導電型ＭＩＳＦＥＴ領域にはＢＦ２イオンを、各々例えば２５ｋｅＶ、及び１５ｅＶの加速エネルギーにより注入量４×１０１５／ｃｍ２の条件でゲート電極およびゲート側壁絶縁膜１２を注入阻止マスクとするイオン注入を施し、上記、極浅の高濃度ソース拡散層およびドレイン拡散層領よりも更に深いＮ型のソース拡散層およびドレイン拡散層領域１３および１４と、Ｐ型のソース拡散層およびドレイン拡散層領域１５および１６とを夫々形成した（図１９）。ここで、この深いソース拡散層およびドレイン拡散層領域は、ＳＯＩ型ＭＩＳＦＥＴの領域には、ソース・ドレイン拡散層領域の容量低減を目的として形成された。これは、従来公知のバルク型ＭＩＳＦＥＴの接合容量を低減するための方法と同様の製造方法にて形成されたものである。すなわち、注入阻止マスクとするイオン注入により先に注入した閾電圧調整用の注入イオンを補償すべき濃度及び加速エネルギーで反対導電型のイオンを注入し真性不純物領域に近づける不純物補償領域を形成することが、その目的である。一方、バルク型ＭＩＳＦＥＴは、低抵抗ソース・ドレイン拡散層領域の形成を目的として、従来公知のバルク型ＭＩＳＦＥＴのソース・ドレイン拡散層領域と同様のプロセスにて形成されたものである。以上のように、本発明によれば、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することができる。これにより、プロセスを簡略化することができる。
【００３７】
次に、図１９より、ＳＯＩ型ＭＩＳＦＥＴにおいて、ゲートとウェルとのコンタクトを形成するための領域を形成するため、レジストマスク３５を塗布し、ＳＯＩ型ＭＩＳＦＥＴの所望領域のレジストマスクのみを除去した（図２０）。その後、所望領域のシリコン窒化膜３７および多結晶シリコン膜３８、薄いシリコン酸化膜３６および埋め込み酸化膜４とを除去した（図２１）。
【００３８】
この状態より、選択エピタキシャル法を用いて露出された単結晶Ｓｉ領域上に例えば６０ｎｍ厚でＳｉ膜５２および５３を選択的に堆積した。本工程により、ソースおよびドレイン拡散層領域上５２および、ＳＯＩ型ＭＩＳＦＥＴにおいて、ゲートとウェルとのコンタクト形成領域上５３に選択的に単結晶Ｓｉが選択エピ成長されたことになる（図２２）。本発明では、ゲート電極とウェルとのコンタクトの形成工程をソース・ドレイン拡散層上の積上げＳｉ膜の形成工程と同時に選択エピ成長により行っている。これにより、コンタクトの形成工程を他と独立した工程として行う必要がなく、プロセスを簡略化することができる。なお、ゲート電極とウェルとを電気的に接続する為には、Ｓｉ膜５３の上面がゲート電極の下面よりも高くなるまで単結晶Ｓｉを選択エピ成長する必要がある。
【００３９】
図２２の状態より、シリコン窒化膜３７を熱燐酸にて選択的に除去し（図２３）、シリコンゲート多結晶Ｓｉ膜３８を露出させてからスパッタ法により３０ｎｍ厚のＮｉ(ニッケル)膜を全面に被着させ、露出されているゲート電極の全領域、及びＮ導電型およびＰ電動型の高濃度積上げ領域の少なくとも上部領域を４５０℃の熱処理により選択的に珪化させて、珪化ゲート電極、珪化金属ソース、ドレイン領域２０とした。上記珪化処理において、不純物未添加のシリコンゲート電極はゲート絶縁膜に接する領域まで全てニッケル珪化膜に変換され、低抵抗化された。ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いＮ伝導型のソース・ドレイン拡散層８、９および、浅いＰ伝導型のソース・ドレイン拡散層１０、１１は保存された。上記珪化処理の後、絶縁膜上の未反応のＮｉ膜のみを塩酸と過酸化水素水の混合水溶液により選択的にエッチング液で除去した（図２４）。
【００４０】
この状態より、配線層間絶縁膜の堆積と平坦化研磨、及び配線層間絶縁膜３１を含む配線工程等を実施し、更に第二の配線工程を経て半導体装置を製造した(図２５)。
【００４１】
本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００４２】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴとの作製工程を共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００４３】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００４４】
（実施の形態２）
続いて、本発明の実施の形態２による半導体装置について説明する。本実施の形態においては前記実施の形態１に従って半導体装置を製造したが、実施の形態２は、レイアウトを異にし、バルク型ＭＩＳＦＥＴをより安定して形成できることを目的として発明されたものである。本実施の形態においては、図４のバルク型ＭＩＳＦＥＴを形成する領域２００のみレジストマスクを除去する工程のレイアウトが異なる。実施の形態１では、バルク型ＭＩＳＦＥＴを形成する領域２００以外は、シリコン酸化膜３６、単結晶Ｓｉ層３および薄い埋め込み絶縁膜４を除去して、支持基板表面を露出させる。一方、実施の形態２では、図２６の平面図に示した通り、バルク型ＭＩＳＦＥＴを形成する領域２００の周辺に、ダミーパターン６０を設け、バルク型ＭＩＳＦＥＴを形成する領域２００の周辺のシリコン酸化膜３６、単結晶Ｓｉ層３および薄い埋め込み絶縁膜４は残置する。なお、このダミーパターン６０は、実施の形態１の図４の工程にて塗布したレジストマスク３５にて形成する。
【００４５】
本実施の形態で形成したダミーパターン６０は、実施の形態１の図１２の工程における素子分離領域を形成するための、化学的機械的研磨工程にて発生するディッシングを抑制するために設けられたパターンである。通常、化学的機械的研磨では、研磨領域に段差は散在すると、例えば低段差領域が選択的に研磨されてしまうディッシングと言う問題が発生する。本発明の場合、バルク型ＭＩＳＦＥＴは低段差領域に形成することになるため、実施の形態１の図１２の素子分離領域を形成するための化学的機械的研磨工程を行うと、バルク型ＭＩＳＦＥＴ領域２００が選択的に研磨されてしまう可能性がある。これは、ＳＯＩ型ＭＩＳＦＥＴ領域１００に比べ、バルク型ＭＩＳＦＥＴ領域２００の方が大きければ大きいほど、その度合いは強まる。そこで、実施の形態２では、ダミーパターン６０を形成し、バルク型ＭＩＳＦＥＴを形成する領域２００の周辺のシリコン酸化膜３６、単結晶Ｓｉ層３および薄い埋め込み絶縁膜４は残置し、低段差領域は、バルク型ＭＩＳＦＥＴを形成する領域２００のみで、その周辺は高段差領域となるようにする。このようにする事で、素子分離領域を形成するための化学的機械的研磨工程を行う際、バルク型ＭＩＳＦＥＴ領域２００のディッシングが抑制され、より安定してバルク型ＭＩＳＦＥＴを形成することが出来る。
【００４６】
さらに、本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００４７】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００４８】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００４９】
（実施の形態３）
図２７は本発明による実施の形態３を示した半導体装置の断面図である。本実施の形態においては基本的に前記実施の形態に準じて半導体装置を製造したが、実施の形態３では、極浅のＮ導電型高濃度ソース拡散層８、極浅のＮ導電型高濃度ドレイン拡散層９、および、極浅のＰ導電型高濃度ソース拡散層１０、極浅のＰ導電型高濃度ドレイン拡散層１１の形成に先立って、ゲート電極の側壁にオフセットスペーサ１７の形成を実施した。オフセットスペーサ１７は、例えば酸化シリコン膜や窒化シリコン、酸化チタン膜等をＣＶＤ法により１０ｎｍ程度堆積し、この絶縁膜をエッチバックすることでゲート電極の側壁に形成する。極浅の高濃度ソース・ドレイン拡散層は、ゲート電極およびこの薄い絶縁膜層を注入阻止とするイオン注入により形成される。
【００５０】
本実施の形態では、オフセットスペーサ１７をマスクとして極浅のＮ導電型高濃度ソース拡散層８、極浅のＮ導電型高濃度ドレイン拡散層９、および、極浅のＰ導電型高濃度ソース拡散層１０、極浅のＰ導電型高濃度ドレイン拡散層１１を形成するので、拡散層領域のチャネル領域３への横方向広がりを抑制でき、ゲート電極２０と極浅の高濃度ソース・ドレイン拡散層間のオーバーラップ領域が小さく、実効チャネル長を大きく確保することができる。このため、実施の形態１よりもさらにＭＩＳＦＥＴを微細化することが可能となる。さらに、ゲート電極２０と極浅の高濃度ソース・ドレイン拡散層間のオーバーラップ容量も小さく保てるため、寄生容量が減少し、実施の形態１よりもさらなるＭＩＳＦＥＴの高速化が可能となる。
【００５１】
さらに、本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００５２】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００５３】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００５４】
（実施の形態４）
図２８は本発明による実施の形態４を示した半導体装置の断面図である。本実施の形態においては基本的に前記実施の形態に準じて半導体装置を製造したが、実施の形態４では、ハロー領域５０および５１を形成せずにバルク型ＭＩＳＦＥＴを形成した。ハロー領域５０および５１は、ＭＩＳＦＥＴを微細化した際の短チャネル効果を抑制するために形成する。バルク型領域２００には、微細ＭＩＳＦＥＴを形成しない場合には、実施の形態４の通り、ハロー領域５０および５１を形成せずにバルク型ＭＩＳＦＥＴを形成することができる。このようにする事で、よりプロセスを簡略化して、ＳＯＩ型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴを同一基板上に形成することが可能となる。
【００５５】
さらに、本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００５６】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００５７】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【００５８】
（実施の形態５）
図２９は本発明による実施の形態５を示した半導体装置の断面図である。本実施の形態においては基本的に前記実施の形態に準じて半導体装置を製造したが、図２９に示した通り、ソース・ドレイン上に積み上げられた拡散層領域２１の方が、ゲート電極２０よりも高く形成されていることを特徴とする。これは、実施の形態１の図１５のゲート電極を形成する工程において、堆積するシリコンゲート多結晶Ｓｉ膜３８およびシリコン窒化膜３７の膜厚比を変えることにより実現される。ここで、本発明に置いては、ゲート電極２０は、全領域を珪化させて、珪化ゲート電極にする必要がある。一方、ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化せず、底面領域には低抵抗の多結晶Ｓｉ膜が残置され、薄い単結晶Ｓｉ内の極めて浅いＮ伝導型のソース・ドレイン拡散層８、９および、浅いＰ伝導型のソース・ドレイン拡散層１０、１１は保存する必要がある。これは、底面領域まで、全て珪化してしまうと、チャネル領域とソース・ドレイン拡散層との接触面積が減少し、抵抗が増大してしまうためである。本発明によれば、ゲート電極２０は、ソース・ドレイン上に積み上げられた拡散層領域２１よりも、その高さが低く設定されているため、ゲート電極２０の全領域を珪化させても、ソース・ドレイン拡散層上の積上げＳｉ膜は全てが珪化されず、底面領域には低抵抗の多結晶Ｓｉ膜が残置される事となる。
【００５９】
このように、本実施の形態を適用することで、より良品歩留まりの良い半導体装置の製造方法を提供することが出来る。
【００６０】
さらに、本実施の形態に基づく半導体装置は、ゲート電極２０は金属珪化膜により構成された。これにより本実施の形態に基づく半導体装置においては完全空乏型ＳＯＩＩＧＦＥＴにも係らず、Ｎ伝導型ＭＩＳＦＥＴとＰ導電型ＭＩＳＦＥＴの何れにおいてもその閾電圧値をほぼ０Ｖに設定することができた。また、チャネルを構成する単結晶Ｓｉ薄膜３が最終的に１０ｎｍと極薄に構成されたにも係らず、ソース、ドレイン領域が積上げ構造で構成され、更にその積上げ構造の大半が金属珪化膜２０で構成できたために半導体と金属珪化膜間の接触抵抗の増大や直列抵抗の増大の問題から解消することができた。更に、本実施の形態に基づく半導体装置においては、ＳＯＩ型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域の寄生容量低減のためのイオン注入工程と、バルク型ＭＩＳＦＥＴ領域のソースおよびドレイン拡散層領域低抵抗化のためのイオン注入工程とを共通工程・同一条件にて形成することにより、ＳＯＩ型ＭＩＳＦＥＴの大駆動電流化が実現できると同時にウエル拡散層６および７の底面寄生容量の低減も同時に実現可能である。これにより、容量低減のイオン注入を行わない場合のウエル構造に比べて、同一ウエル占有面積構成においても寄生容量を約1桁程度低減することができた。更に、本実施の形態に基づく半導体装置においては最下層配線であるゲート電極で直接ウエル拡散層と接続できるので、上部配線と無関係に接続領域を設定できる。これにより従来公知の構造における如く上部配線による接続で下層配線のレイアウトを考慮した余裕領域における接続を必要としないので占有面積の増加なしに半導体装置の大電流化、高駆動能力化が実現できた。占有面積の増加を伴わない特徴は寄生容量の更なる低減にも効果を発揮する。従って、本実施の形態に基づく半導体装置の適用可能回路は多岐にわたり、後述するごときＳＲＡＭのメモリセルやＩ／Ｏバッファ回路、さらには集積回路の動作速度を規定するクリテカルパスの駆動領域等に適用するのが最も有効である。
【００６１】
本実施の形態に基づく半導体装置においては、これら高性能ＳＯＩ型ＭＩＳＦＥＴ１００と高耐圧系の素子や、ＥＳＤ破壊（静電破壊）を防止するためのＥＳＤ保護用のバルク型ＭＩＳＦＥＴ２００とを同一基板上に形成する際でも、ＳＯＩ型ＭＩＳＦＥＴとバルクＭＩＳＦＥＴの作製する工程とを共通化することで、半導体装置全体を縮小でき、さらにプロセスが複雑化することなく作製できる。また、本実施の形態に基づく半導体装置において、薄い埋め込み絶縁膜４としては漏洩電流が無視できる膜厚範囲内で可能な限り薄膜化されることが望ましく、１０ｎｍ以下更に好ましくはゲート絶縁膜５と同程度の２ｎｍ程度の膜厚であることが望ましい。
【００６２】
本実施の形態に基づく半導体装置において、ゲート電極材料はＮｉ珪化膜に限定されることなくＮｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ等の金属、金属珪化膜、又は金属窒化膜のうちその仕事関数が単結晶Ｓｉ薄膜の禁制帯のほぼ中央に位置する材料であればよい。
【産業上の利用可能性】
【００６３】
本発明は、半導体／絶縁膜／金属の積層構造を有するＭＩＳＦＥＴに関し、詳しくはＳＯＩ構造を有する基板にＭＩＳＦＥＴを形成した半導体装置及びその製造の製造業に適用できる。
【符号の説明】
【００６４】
１…半導体基板
２…素子間分離絶縁膜
３…単結晶半導体薄膜
４…埋め込み酸化膜
５…ゲート絶縁膜
６…Ｎ型ウエル拡散層
７…Ｎ型ウエル拡散層
８…Ｎ型高濃度極薄ソース拡散層
９…Ｎ型高濃度極薄ドレイン拡散層
１０…Ｐ型高濃度極薄ソース拡散層
１１…Ｐ型高濃度極薄ドレイン拡散層
１２…ゲート側壁絶縁膜
１３…Ｎ型高濃度極薄ソース拡散層
１４…Ｎ型高濃度極薄ドレイン拡散層
１５…Ｐ型高濃度極薄ソース拡散層
１６…Ｐ型高濃度極薄ドレイン拡散層
１７…オフセットスペーサ
２０…金属珪化膜物ゲート電極
２１…ソース、ドレイン積上げ半導体
２５、２６…閾電圧制御拡散層
３０…配線接続孔金属
３１…配線層館絶縁膜
３５…レジストマスク
３６…シリコン酸化膜
３７…シリコン窒化膜
３８…多結晶シリコン膜
３９…厚いシリコン酸化膜
０…ゲート配線接続孔
４１…ウェル配線接続孔
４２…拡散層配線接続孔
５０、５１…ハロー不純物層
５２、５３…積み上げＳｉ層
６０…ダミーパターン
１００…ＳＯＩ型ＭＩＳＦＥＴ領域
２００…バルク型ＭＩＳＦＥＴ領域
【特許請求の範囲】
【請求項１】
基板が第１素子形成領域および第２素子形成領域を有し、
前記第１素子形成領域に、
前記基板の一部である第１半導体基板部分と、
前記第１半導体基板部分に形成され、且つ、第１導電型からなる第１ウェル領域と、
前記第１半導体基板部分上方に絶縁体層を介して形成された半導体層と、
前記半導体層中に形成され、且つ、前記第１導電型と逆導電型である第２導電型からなる一対の第１拡散層と、
前記一対の第１拡散層の間に形成された第１チャネル領域と、
前記第１チャネル領域上に形成された第１ゲート絶縁膜と、
前記第１チャネル領域上方に前記第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側壁に形成された第1側壁絶縁膜と、
前記第１ウェル領域中に形成され、且つ、前記第２導電型からなる一対の第３拡散層とが形成され、
前記第２素子形成領域に、
前記基板の一部である第２半導体基板部分と、
前記第２半導体基板部分に形成され、且つ、前記第１導電型からなる第２ウェル領域と、
前記第２ウェル領域中に形成され、且つ、前記第２導電型からなる一対の第２拡散層と、
前記一対の第２拡散層の間に形成された第２チャネル領域と、
前記第２チャネル領域上に形成された第２ゲート絶縁膜と、
前記第２チャネル領域上方に前記第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の側壁に形成された第２側壁絶縁膜と、
前記第２ウェル領域中に形成され、且つ、前記第２導電型からなる一対の第４拡散層とが形成された半導体装置の製造方法において、
前記第２素子形成領域においては、前記第１半導体基板部分上および前記第２半導体基板部分上に形成された前記絶縁体層および前記半導体層のうち、前記第２半導体基板部分上に形成された前記絶縁体層および前記半導体層を除去することで、前記第２半導体基板部分を露出する工程が施されており、
前記第１拡散層と前記第２拡散層とを同一の工程で形成し、
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とを同一の工程で形成し、
前記第１ゲート電極と前記第２ゲート電極とを同一の工程で形成し、
前記第1ウェル領域と前記第２ウェル領域とを同一の工程で形成し、
前記第１側壁絶縁膜と前記第２側壁絶縁膜とを同一の工程で形成し、
前記第３拡散層と前記第４拡散層とを同一の工程で形成することを特徴とする半導体装置の製造方法。
【請求項２】
第１素子形成領域に第１ＭＩＳＦＥＴを有し、第2素子形成領域に第２ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）前記第１素子形成領域に第1半導体基板部分を有し、且つ、前記第２素子形成領域に第２半導体基板部分を有する基板と、前記基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを準備する工程、
（ｂ）前記第１素子形成領域において前記第１半導体基板部分上に前記絶縁層および前記半導体層を残しつつ、前記第２素子形成領域において前記第２半導体基板部分上の前記絶縁層および前記半導体層を除去する工程、
（ｃ）前記第１素子形成領域において、前記第１半導体基板部分に第１導電型からなる第１ウェルを形成する工程であって、前記第２素子形成領域において、前記第２半導体基板部分に前記第１導電型からなる第２ウェルを形成する工程、
（ｄ）前記第1素子形成領域において、前記半導体層上に前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程、
（ｅ）前記第２素子形成領域において、前記第２半導体基板部分上に前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程、
（ｆ）前記第１素子形成領域において、前記第１ゲート絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
（ｇ）前記第２素子形成領域において、前記第２ゲート絶縁膜上に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
（ｈ）前記（ｆ）及び（ｇ）工程後に、前記第１素子形成領域において、前記半導体層中に前記第１導電型と反対の導電型である第２導電型からなる一対の第１拡散層を形成する工程であって、前記第２素子形成領域において、前記第２半導体基板部分中に前記第２導電型からなる一対の第２拡散層を形成する工程、
（ｉ）前記（ｈ）工程後に、前記第１素子形成領域において、前記第１ゲート電極の側壁に第１側壁絶縁膜を形成する工程であって、前記第２素子形成領域において、前記第２ゲート電極の側壁に第２側壁絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後に、前記第１素子形成領域において、前記第１ウェル領域に前記第２導電型からなる一対の第３拡散層を形成する工程であって、前記第２素子形成領域において、前記第２ウェル領域に前記第２導電型からなる一対の第４拡散層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２の何れか１項に記載の半導体装置の製造方法において、前記第１ゲート電極及び前記第２ゲート電極を、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ、又はこれらの珪化膜、或いは窒化膜で形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３の何れか１項に記載の半導体装置の製造方法は、更に、
エピタキシャル法によって、前記第１拡散層上および第４拡散層上に選択的にシリコン膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法は、更に、
前記シリコン膜を金属と反応させて金属珪化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項４または５の何れか１項に記載の半導体装置の製造方法において、
前記シリコン膜の厚さは、前記ゲート電極の厚さよりも厚いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置の製造方法において、
前記第１導電型がＮ型の場合には前記第２導電型はＰ型であり、
前記第１導電型がＰ型の場合には前記第２導電型はＮ型であることを特徴とする半導体装置の製造方法。
【請求項１】
基板が第１素子形成領域および第２素子形成領域を有し、
前記第１素子形成領域に、
前記基板の一部である第１半導体基板部分と、
前記第１半導体基板部分に形成され、且つ、第１導電型からなる第１ウェル領域と、
前記第１半導体基板部分上方に絶縁体層を介して形成された半導体層と、
前記半導体層中に形成され、且つ、前記第１導電型と逆導電型である第２導電型からなる一対の第１拡散層と、
前記一対の第１拡散層の間に形成された第１チャネル領域と、
前記第１チャネル領域上に形成された第１ゲート絶縁膜と、
前記第１チャネル領域上方に前記第１ゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側壁に形成された第1側壁絶縁膜と、
前記第１ウェル領域中に形成され、且つ、前記第２導電型からなる一対の第３拡散層とが形成され、
前記第２素子形成領域に、
前記基板の一部である第２半導体基板部分と、
前記第２半導体基板部分に形成され、且つ、前記第１導電型からなる第２ウェル領域と、
前記第２ウェル領域中に形成され、且つ、前記第２導電型からなる一対の第２拡散層と、
前記一対の第２拡散層の間に形成された第２チャネル領域と、
前記第２チャネル領域上に形成された第２ゲート絶縁膜と、
前記第２チャネル領域上方に前記第２ゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の側壁に形成された第２側壁絶縁膜と、
前記第２ウェル領域中に形成され、且つ、前記第２導電型からなる一対の第４拡散層とが形成された半導体装置の製造方法において、
前記第２素子形成領域においては、前記第１半導体基板部分上および前記第２半導体基板部分上に形成された前記絶縁体層および前記半導体層のうち、前記第２半導体基板部分上に形成された前記絶縁体層および前記半導体層を除去することで、前記第２半導体基板部分を露出する工程が施されており、
前記第１拡散層と前記第２拡散層とを同一の工程で形成し、
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とを同一の工程で形成し、
前記第１ゲート電極と前記第２ゲート電極とを同一の工程で形成し、
前記第1ウェル領域と前記第２ウェル領域とを同一の工程で形成し、
前記第１側壁絶縁膜と前記第２側壁絶縁膜とを同一の工程で形成し、
前記第３拡散層と前記第４拡散層とを同一の工程で形成することを特徴とする半導体装置の製造方法。
【請求項２】
第１素子形成領域に第１ＭＩＳＦＥＴを有し、第2素子形成領域に第２ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）前記第１素子形成領域に第1半導体基板部分を有し、且つ、前記第２素子形成領域に第２半導体基板部分を有する基板と、前記基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とを準備する工程、
（ｂ）前記第１素子形成領域において前記第１半導体基板部分上に前記絶縁層および前記半導体層を残しつつ、前記第２素子形成領域において前記第２半導体基板部分上の前記絶縁層および前記半導体層を除去する工程、
（ｃ）前記第１素子形成領域において、前記第１半導体基板部分に第１導電型からなる第１ウェルを形成する工程であって、前記第２素子形成領域において、前記第２半導体基板部分に前記第１導電型からなる第２ウェルを形成する工程、
（ｄ）前記第1素子形成領域において、前記半導体層上に前記第１ＭＩＳＦＥＴの第１ゲート絶縁膜を形成する工程、
（ｅ）前記第２素子形成領域において、前記第２半導体基板部分上に前記第２ＭＩＳＦＥＴの第２ゲート絶縁膜を形成する工程、
（ｆ）前記第１素子形成領域において、前記第１ゲート絶縁膜上に前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程、
（ｇ）前記第２素子形成領域において、前記第２ゲート絶縁膜上に前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程、
（ｈ）前記（ｆ）及び（ｇ）工程後に、前記第１素子形成領域において、前記半導体層中に前記第１導電型と反対の導電型である第２導電型からなる一対の第１拡散層を形成する工程であって、前記第２素子形成領域において、前記第２半導体基板部分中に前記第２導電型からなる一対の第２拡散層を形成する工程、
（ｉ）前記（ｈ）工程後に、前記第１素子形成領域において、前記第１ゲート電極の側壁に第１側壁絶縁膜を形成する工程であって、前記第２素子形成領域において、前記第２ゲート電極の側壁に第２側壁絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後に、前記第１素子形成領域において、前記第１ウェル領域に前記第２導電型からなる一対の第３拡散層を形成する工程であって、前記第２素子形成領域において、前記第２ウェル領域に前記第２導電型からなる一対の第４拡散層を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２の何れか１項に記載の半導体装置の製造方法において、前記第１ゲート電極及び前記第２ゲート電極を、Ｎｉ、Ｃｏ、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ、Ｐｔ、Ｐａ、Ｒｕ、又はこれらの珪化膜、或いは窒化膜で形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３の何れか１項に記載の半導体装置の製造方法は、更に、
エピタキシャル法によって、前記第１拡散層上および第４拡散層上に選択的にシリコン膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法は、更に、
前記シリコン膜を金属と反応させて金属珪化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項４または５の何れか１項に記載の半導体装置の製造方法において、
前記シリコン膜の厚さは、前記ゲート電極の厚さよりも厚いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置の製造方法において、
前記第１導電型がＮ型の場合には前記第２導電型はＰ型であり、
前記第１導電型がＰ型の場合には前記第２導電型はＮ型であることを特徴とする半導体装置の製造方法。
【図２】
【図３】
【図４】
【図５】
【図１２】
【図１３】
【図２４】
【図２５】
【図２６】
【図１】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２７】
【図２８】
【図２９】
【図３０】
【図３】
【図４】
【図５】
【図１２】
【図１３】
【図２４】
【図２５】
【図２６】
【図１】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１２−１６９６３９（Ｐ２０１２−１６９６３９Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１２−７７２１１（Ｐ２０１２−７７２１１）
【出願日】平成２４年３月２９日（２０１２．３．２９）
【分割の表示】特願２００７−５２４０１１（Ｐ２００７−５２４０１１）の分割
【原出願日】平成１８年６月３０日（２００６．６．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２４年３月２９日（２０１２．３．２９）
【分割の表示】特願２００７−５２４０１１（Ｐ２００７−５２４０１１）の分割
【原出願日】平成１８年６月３０日（２００６．６．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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