【課題】デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供する。
【解決手段】Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層３とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）

【課題】ＤＡＴ技術を利用した電力増幅器において、能動素子として高耐圧トランジスタを用いた場合に、その特性を十分に活用することができる技術を提供する。
【解決手段】３個のほぼ等価なプッシュプル増幅器を具備している。プッシュプル増幅器における１対のトランジスタ３Ａ〜３Ｆのドレインは、金属配線１Ａ〜１Ｈから成る電流経路により相互に接続され、電流経路の中間点が正電源Ｖｄｄに接続されている。金属配線１Ａ〜１Ｈのうちトランジスタのドレインからその正電源Ｖｄｄに至る部分が１本の１次コイルを構成する。１次コイルが、それらと近接して配置された金属配線２から成る２次コイルと磁気的に結合することにより、１次コイルからの出力を合成し２次コイルの出力端子から出力する。１本の１次コイルに相当する金属配線の長さに対する、２次コイル全体に相当する金属配線の長さの比が、およそ３である。 （もっと読む）

【課題】実施例は、フォトアラインキー形成のために別途のマスクを形成する必要がないので、工程を単純化して、製造費用を節減することができる高電圧シーモス素子及びその製造方法を提供する。
【解決手段】高電圧シーモス素子の製造方法は、半導体基板の所定領域が露出した第１酸化膜パターンを形成して、露出した半導体基板上に第２酸化膜パターンを形成して、第１酸化膜パターンをマスクにしてイオン注入及びアニーリングを遂行して高電圧ディープウェル領域を形成する。このような場合、アニーリングによって第２酸化膜パターンが拡散して高電圧ディープウェル領域の表面に段差が発生する。このような段差はフォトアラインすることに使用することができる。 （もっと読む）

【課題】 半導体措置で発生した熱を放熱しやすくすることによってＥＳＤ耐圧に優れた半導体装置およびその製造方法を提供する。
【解決手段】 拡散層領域３に形成されたチャネル１１の上には、ゲート絶縁膜７を介してゲート電極８が設けられている。また、ゲート電極８の側壁部には、サイドウォール９が形成されている。そして、ゲート電極８上とソース・ドレイン領域５上の一部とに、ゲート電極８およびサイドウォール９を被覆するようにしてシリサイドプロテクション膜１０が形成されている。シリサイドプロテクション膜１０が設けられていないソース・ドレイン領域の上には、シリサイドプロテクション膜１０に隣接して金属シリサイド膜６が形成されている。ここで、シリサイドプロテクション膜１０は、ＳｉＣ膜およびＳｉＯＣ膜の少なくとも一方からなるものとする。 （もっと読む）

【課題】 半導体装置の高集積化、高速度化が進んでも、保護回路を構成するトランジスタがその機能を十分果たすことが可能な構造を提供する。
【解決手段】 保護回路が形成された第１導電型ウエル領域５ａと、この第１導電型ウエル領域５ａに上部は素子分離領域２に隔てられ、素子分離領域２の底面より下では、接合されている高不純物濃度の第２導電型ウエル領域４とを備えている。第１導電型ウエル領域は、素子分離領域を越えて第２導電型ウエル領域に入り込んでいるか素子分離領域の幅の半分より第２導電型領域側に入り込んでいる。過電流は保護回路のトランジスタのソース／ドレイン領域間を流れずに、ドレイン領域から空乏層が延びて第１導電型ウエル領域の第２導電型ウエル領域に入り込んだ部分に接触して、ドレイン領域と第２導電型ウエル領域に入り込んだ部分との間を流れるようになる。 （もっと読む）