半導体装置
【課題】デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供する。
【解決手段】Ｐ−型シリコンからなる支持基板２を設け、この支持基板２上にＰ＋型シリコン層３を設け、その上にＮ＋型シリコン層４及びＰ＋型シリコン層１２を相互に同層に設ける。Ｐ＋型シリコン層３及びＮ＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ＋型シリコン層４及びＰ＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ＋型シリコン層３とＮ＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。
【解決手段】Ｐ−型シリコンからなる支持基板２を設け、この支持基板２上にＰ＋型シリコン層３を設け、その上にＮ＋型シリコン層４及びＰ＋型シリコン層１２を相互に同層に設ける。Ｐ＋型シリコン層３及びＮ＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ＋型シリコン層４及びＰ＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ＋型シリコン層３とＮ＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズの低減を図ったＳＯＩ（Silicon On Insulator）基板を含む半導体集積回路装置に関し、特に、素子の高集積化を可能とするＳＯＩ基板を含むＳＯＩ集積回路装置に関する。
【背景技術】
【０００２】
従来より、シリコン基板上にＢＯＸ（Buried Oxide：埋込酸化膜）層を形成し、このＢＯＸ層上にＳＯＩ層を形成し、このＳＯＩ層にＭＯＳトランジスタ等からなる集積回路を形成するＳＯＩ技術が開発されている。これにより、例えば、ＭＯＳトランジスタの高速化を図ることができる（例えば、特許文献１参照。）。
【０００３】
しかしながら、近時、半導体集積回路装置の動作周波数が極めて高くなってきており、電源配線及びグラウンド配線に割り当てられる配線面積が益々増加する傾向にある。半導体集積回路装置を高周波で動作させると、一時的な電流スパイク等の電源電圧変動が発生しやすくなる。また、複数の回路からなる集積回路内において、回路間でノイズが伝搬し、回路の誤動作が生じることがある。
【０００４】
従来、電源電圧変動を抑制するために、電源に並列にデカップリング容量を接続する技術が知られている。これにより電源ノイズを低減し、電源電圧の変動を抑制することができ、電源ノイズ及び電源電圧変動に起因する半導体集積回路の誤作動を防止することができる。この目的を達成するためには、電源に接続するデカップリング容量の大きさを、１個のチップ又はパッケージに対して数十ｎＦ程度の大きさとする必要がある。従来の半導体集積回路装置においては、素子形成領域であるコア部及びＩ／Ｏ部の間の各辺に、デカップリング容量を配置する専用配置領域が設けられており、ＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）によりデカップリング容量が形成されている。
【０００５】
しかしながら、この従来の半導体集積回路装置においては、デカップリング容量の専用配置領域を設ける必要があるため、装置面積が増大し、その分、素子の集積度が低下するという問題点がある。
【０００６】
このため、従来より、素子形成領域において、半導体基板上における素子の側方に多結晶シリコン層を形成し、この多結晶シリコン層と半導体基板の表面に形成された拡散層との間にデカップリング容量を形成する技術が開示されている（例えば、特許文献２参照。）。特許文献２には、これにより、デカップリング容量を設ける専用配置領域が不要になると記載されている。
【０００７】
しかしながら、この従来の技術においては、素子形成領域における素子の側方にデカップリング容量を形成しているため、素子形成領域の面積が増大してしまうという問題点がある。
【０００８】
また、半導体素子上に多層配線構造体を設け、その上に電極、誘電体膜及び電極をこの順に形成し、デカップリング容量を形成する技術も開示されている（例えば、特許文献３参照。）。特許文献３には、これにより、半導体装置内に大容量のデカップリング容量を設けることができると記載されている。
【０００９】
一方、回路間のノイズ伝搬を抑制するために、ノイズの影響を受けやすい回路を囲むようにガードリングを設ける技術が知られている（例えば、特許文献４参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−３３９０７１号公報
【特許文献２】特開平１０−１２８２５号公報（第３頁、第１図、第２図）
【特許文献３】特開２００２−１２４６３６号公報（第３−５頁、第７図）
【特許文献４】特開２００１−０４４２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献３に記載された技術においては、多層配線構造体の上にデカップリング容量を設けているため、多層配線構造体上におけるデカップリング容量を設けた領域にはパッド電極等を設けることができない。このため、半導体集積回路装置のレイアウトが制約され、結果的に装置が大型化する。また、多層配線構造体上にデカップリング容量を設けるためには、少なくとも、下層の電極を形成する工程と、誘電体層を形成する工程と、上層の電極を形成する工程が必要となり、半導体集積回路装置の製造工程が煩雑化し、製造コストが増加する。また、ガードリングを設ける技術においても、回路を囲むようにガードリングを設けると、素子形成領域の面積が増大してしまうという問題点がある。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体集積回路装置は、支持基板と、この支持基板の一部に形成され前記支持基板よりも抵抗率が低く第１の電位が印加された半導体領域と、前記支持基板上に設けられた絶縁膜と、この絶縁膜上に設けられた半導体層と、この半導体層に形成された集積回路と、を有し、前記支持基板が第１導電型半導体からなると共に第２の電位が印加されており、前記半導体領域が第２導電型半導体からなり、前記支持基板と前記半導体領域との間にデカップリング容量が形成されることを特徴とする。
【００１４】
本発明に係る他の半導体集積回路装置は、支持基板と、この支持基板の一部に形成され前記支持基板よりも抵抗率が低く第１の電位が印加された半導体領域と、前記支持基板上に設けられた絶縁膜と、この絶縁膜上に設けられた半導体層と、この半導体層に形成された集積回路と、を有し、前記支持基板中に形成され前記半導体領域とは異なる導電型であり第２の電位が印加された他の半導体領域を有し、前記半導体領域と前記他の半導体領域との間にデカップリング容量が形成されることを特徴とする。
【００１５】
本発明においては、ＳＯＩ基板を使用して半導体集積回路装置を作製する際に、半導体領域を外部の電源に接続して、電源電位を印加することにより、この半導体領域にノイズを吸収させることができる。この結果、半導体層に形成される集積回路をノイズから守ると共に、この集積回路から発生するノイズが他の集積回路に伝搬することを防止できる。また、半導体領域を設けるための専用配置領域を必要としないため、装置の小型化を図ることができる。
【００１６】
また、本発明においては、半導体領域がノイズを吸収し、集積回路の誤動作を防止すると共に、この集積回路から発生するノイズが他の集積回路に影響を及ぼすことを防止できる。また、半導体領域を設けるための専用配置領域を必要としないため、装置の小型化を図ることができる。
【００１７】
また、前記支持基板が第１導電型半導体からなり、前記半導体領域が前記支持基板よりも不純物濃度が高い第１導電型半導体からなっていてもよい。また、このとき、導電体からなり前記半導体層中に前記集積回路を囲むように形成され前記半導体領域に接続されたガードリングを有していてもよい。これにより、ノイズをより効果的に吸収できる。
【００１８】
なお、デカップリング容量は、支持基板と半導体領域との界面におけるＰＮ接合により形成される。これにより、電源ノイズを吸収し、集積回路の動作を安定化することができる。
【００１９】
このとき、前記半導体層及び前記絶縁膜を貫通し前記半導体領域に接続された第１のビアが形成されており、前記半導体領域は前記第１のビアを介して前記第１の電位が印加されていてもよい。また、前記半導体領域と同層で第１導電型のコンタクト領域が形成されており、前記半導体層及び前記絶縁膜を貫通し前記コンタクト領域に接続された第２のビアが形成されており、前記支持基板は前記コンタクト領域及び前記第２のビアを介して前記第２の電位が印加されていてもよく、前記支持基板はその裏面から前記第２の電位が印加されていてもよい。
【００２０】
このとき、前記半導体領域が前記支持基板の表面に形成されており、前記他の半導体領域が前記半導体領域下に形成されていてもよく、前記半導体領域及び前記他の半導体領域が前記支持基板の表面に相互に同層に形成されていてもよい。同層に形成されている場合は、前記支持基板の表面から見て、前記半導体領域及び前記他の半導体領域の形状は夫々相互に平行に配置された複数本の枝部が根元部に連結されてなる櫛型形状であり、前記半導体領域の枝部間に前記他の半導体領域の枝部が入り込んでおり前記半導体領域と前記他の半導体領域が相互に接していることが好ましい。これにより、半導体領域と他の半導体領域との界面の面積が増加し、デカップリング容量の容量値を増大させることができる。
【００２１】
また、前記半導体領域及び前記他の半導体領域がエピタキシャル成長により形成された層であってもよい。これにより、結晶の均一性が高く、欠陥が少ない半導体領域を得ることができ、リーク電流を低減することができる。
【００２２】
又は、前記半導体領域及び前記他の半導体領域が前記支持基板に不純物を注入することにより形成された領域であってもよい。これにより、これらの領域を任意の形状及び面積に形成することができる。
【発明の効果】
【００２３】
以上詳述したように、本発明によれば、ＳＯＩ基板において、支持基板の一部にこの支持基板よりも抵抗率が低い半導体領域を設けることにより、このＳＯＩ基板を使用して半導体集積回路装置を作製する際に、装置の小型化を図りつつ、ノイズを吸収することができる。これにより、半導体集積回路装置の動作を安定化することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係るＳＯＩ基板を示す断面図である。
【図２】（ａ）は本実施形態に係る半導体集積回路装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図である。
【図３】本実施形態の変形例に係る半導体集積回路装置を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体集積回路装置を示す断面図である。
【図５】本発明の第３の実施形態に係るＳＯＩ基板を示す断面図である。
【図６】（ａ）は本実施形態に係る半導体集積回路装置を示す断面図であり、（ｂ）は平面図である。
【図７】本発明の第４の実施形態に係る半導体集積回路装置を示す断面図である。
【図８】本発明の第５の実施形態に係る半導体集積回路装置を示す断面図である。
【図９】本発明の第６の実施形態に係るＳＯＩ基板を示す断面図である。
【図１０】本実施形態に係る半導体集積回路装置を示す断面図である。
【図１１】本発明の第７実施形態に係るＳＯＩ基板を示す断面図である。
【図１２】本実施形態に係る半導体集積回路装置を示す断面図である。
【図１３】本発明の第８の実施形態に係る半導体集積回路装置を示す断面図である。
【図１４】本発明の第９の実施形態に係る半導体集積回路装置を示す断面図である。
【図１５】（ａ）乃至（ｄ）は、ＳＯＩ基板の第１の製造方法を工程順に示す断面図である。
【図１６】（ａ）及び（ｂ）は、ＳＯＩ基板の第２の製造方法を工程順に示す断面図である。
【図１７】（ａ）乃至（ｃ）はＳＯＩ基板の第３の製造方法を工程順に示す断面図である。
【図１８】この第３の製造方法の変形例を示す断面図である。
【図１９】（ａ）乃至（ｃ）はＳＯＩ基板の第４の製造方法を工程順に示す断面図である。
【図２０】（ａ）及び（ｂ）は、半導体集積回路装置の第１の製造方法を工程順に示す断面図である。
【図２１】（ａ）及び（ｂ）は、半導体集積回路装置の第２の製造方法を工程順に示す断面図である。
【図２２】（ａ）及び（ｂ）は、半導体集積回路装置の第３の製造方法を工程順に示す断面図である。
【図２３】（ａ）及び（ｂ）は、半導体集積回路装置の第４の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係るＳＯＩ基板を示す断面図であり、図２（ａ）は本実施形態に係る半導体集積回路装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図である。なお、図２（ａ）においては、後述する側壁２１及び２５、ビア２９及び３０、配線３１及び３２、電源電位配線ＶＤＤ及び接地電位配線ＧＮＤは図示を省略されている。
【００２６】
図１に示すように、本実施形態に係るＳＯＩ基板１においては、Ｐ−型シリコンからなる支持基板２が設けられており、この支持基板２上の全面にＰ＋型シリコン層３が設けられており、このＰ＋型シリコン層３上の全面にＮ＋型シリコン層４が設けられている。そして、このＮ＋型シリコン層４上の全面に、埋込酸化膜（ＢＯＸ層）５が設けられており、この埋込酸化膜５上の全面に、ＳＯＩ層６が設けられている。
【００２７】
ＳＯＩ基板１全体の厚さは例えば３００乃至８００μｍであり、そのうち、Ｐ＋型シリコン層３の厚さは例えば５０乃至３００ｎｍであり、Ｎ＋型シリコン層４の厚さは例えば５０乃至３００ｎｍであり、埋込酸化膜５の厚さは例えば１５０ｎｍであり、ＳＯＩ層６の厚さは例えば２５０ｎｍである。また、支持基板２及びＰ＋型シリコン層３にはＰ型不純物として例えばＢ（ボロン）が注入されている。支持基板２の不純物濃度は例えば１×１０１５ｃｍ−３であり、Ｐ＋型シリコン層３の不純物濃度は例えば１×１０１７ｃｍ−３であり、Ｐ＋型シリコン層３の不純物濃度は支持基板２の不純物濃度よりも高くなっている。更に、Ｎ＋型シリコン層４には、Ｎ型不純物としてＰ（リン）が注入されており、その不純物濃度は１×１０１７ｃｍ−３である。
【００２８】
図２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体集積回路装置１１は、例えば、図１に示すＳＯＩ基板１を加工して作製されたものである。半導体集積回路装置１１においては、支持基板２が設けられており、この支持基板２上の全面にＰ＋型シリコン層３が設けられており、このＰ＋型シリコン層３上にＮ＋型シリコン層４及びＰ＋型シリコン層１２が相互に同層に設けられている。即ち、Ｐ＋型シリコン層３上における一部の領域にはＮ＋型シリコン層４が設けられており、Ｎ＋型シリコン層４が設けられていない領域にはＰ＋型シリコン層１２が設けられている。そして、Ｎ＋型シリコン層４及びＰ＋型シリコン層１２上の全面には、埋込酸化膜５及びＳＯＩ層６が設けられている。
【００２９】
また、ＳＯＩ層６には、Ｎウエル１３及びＰウエル１４が形成されており、Ｎウエル１３とＰウエル１４との間には素子分離膜１５が形成されている。素子分離膜１５の下端は埋込酸化膜５の上面に接している。この結果、Ｎウエル１３及びＰウエル１４は素子分離膜１５により相互に絶縁されている。そして、Ｎウエル１３にはＰＭＯＳトランジスタ１６及びｎ型拡散領域３３が形成されており、Ｐウエル１４にはＮＭＯＳトランジスタ１７及びｐ型拡散領域３４が形成されている。
【００３０】
即ち、Ｎウエル１３の表面には、ソース・ドレインとなる２ヶ所のｐ型拡散領域１８が形成されており、Ｎウエル１３におけるｐ型拡散領域１８間の領域がチャネル領域となっている。そして、このチャネル領域上にゲート絶縁膜１９が設けられており、このゲート絶縁膜１９上に、例えばポリシリコンからなるゲート電極２０が設けられている。また、ゲート絶縁膜１９及びゲート電極２０の側部には、例えばシリコン酸化膜からなる側壁２１が設けられている。Ｎウエル１３、ｐ型拡散領域１８、ゲート絶縁膜１９、ゲート電極２０、側壁２１により、ＰＭＯＳトランジスタ１６が形成されている。
【００３１】
同様に、Ｐウエル１４の表面には、ソース・ドレインとなる２ヶ所のｎ型拡散領域２２が形成されており、Ｐウエル１４におけるｎ型拡散領域２２間の領域がチャネル領域となっている。そして、このチャネル領域上にゲート絶縁膜２３及びゲート電極２４が設けられており、ゲート絶縁膜２３及びゲート電極２４の側部には、側壁２５が設けられている。Ｐウエル１４、ｎ型拡散領域２２、ゲート絶縁膜２３、ゲート電極２４、側壁２５によりＮＭＯＳトランジスタ１７が形成されている。ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７は、半導体集積回路装置１１の集積回路の一部である。
【００３２】
更に、Ｎウエル１３の表面におけるＰＭＯＳトランジスタ１６が形成されている領域からＳＴＩ領域２８により離隔された領域には、ｎ型拡散領域３３が形成されており、ｎ型拡散領域３３、Ｎウエル１３及び埋込酸化膜５を貫通するようにビア２６が設けられている。ビア２６の下端はＮ＋型シリコン層４に接続されており、上端は電源電位配線ＶＤＤに接続されており、上端と下端との間の部分はｎ型拡散領域３３を介してＮウエル１３に接続されている。また、Ｐウエル１４の表面におけるＮＭＯＳトランジスタ１７が形成されている領域からＳＴＩ領域２８により離隔された領域には、ｐ型拡散領域３４が形成されており、ｐ型拡散領域３４、Ｐウエル１４及び埋込酸化膜５を貫通するようにビア２７が設けられている。ビア２７の下端はＰ＋型シリコン層１２に接続されており、上端は接地電位配線ＧＮＤに接続されており、上端と下端との間の部分はｐ型拡散領域３４を介してＰウエル１４に接続されている。なお、ＳＯＩ層６の表面における素子分離膜１５、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ビア２６及び２７、ｎ型拡散領域３３、ｐ型拡散領域３４が設けられていない領域には、ＳＴＩ領域２８が形成されている。ＳＴＩ領域２８は、その下端が埋込酸化膜５に接していない部分分離膜である。また、ゲート電極２０及び２４は、夫々ビア２９及び３０を介して、配線３１及び３２に接続されている。ビア２６、２７、２９、３０内には例えばＷ（タングステン）又はドープドポリシリコンが埋設されている。
【００３３】
これにより、Ｎ＋型シリコン層４には、電源電位配線ＶＤＤ及びビア２６を介して電源電位が印加され、Ｐ＋型シリコン層３及び１２には、接地電位配線ＧＮＤ及びビア２７を介して接地電位が印加されている。この結果、Ｎ＋型シリコン層４とＰ＋型シリコン層３及び１２との間に、デカップリング容量Ｃ１が形成される。
【００３４】
次に、本実施形態に係る半導体集積回路装置１１の動作について説明する。ＰＭＯＳトランジスタ１６が駆動すると、Ｎウエル１３におけるソース・ドレイン領域であるｐ型拡散領域１８の直下に相当する領域に空乏層が生じ、この空乏層が埋込酸化膜５に到達する。この結果、ＰＭＯＳトランジスタ１６の寄生容量が低減すると共に、Ｎウエル１３におけるチャネル領域の直下域に、電気的にフローティング状態となる中性領域（ボディ）が形成される。このとき、電源電位配線ＶＤＤに電源電位を印加することにより、ビア２６を介して、中性領域に電源電位が印加され、中性領域の電位が弱く固定される。これにより、ＰＭＯＳトランジスタ１６を高速で駆動させることができるようになる。同様に、ＮＭＯＳトランジスタ１７も高速で駆動させることができる。
【００３５】
また、電源電位配線ＶＤＤに電源電位を印加することにより、ビア２６を介して、Ｎ＋型シリコン層４に電源電位が印加される。一方、接地電位配線ＧＮＤに接地電位を印加することにより、ビア２７を介して、Ｐ＋型シリコン層１２及び３に接地電位が印加される。この結果、Ｎ＋型シリコン層４とＰ＋型シリコン層１２及び３との間に、逆バイアスのＰＮ接合が形成される。これにより、半導体集積回路装置１１において、電源に並列に接続されたデカップリング容量Ｃ１が形成される。
【００３６】
このように、本実施形態においては、埋込酸化膜５の下方に、電源に並列に接続されたデカップリング容量Ｃ１が形成されるため、デカップリング容量を設けるための専用配置領域を設けることなく、電源ノイズを低減することができる。これにより、電源ノイズに起因する集積回路の誤動作を防止できると共に、半導体集積回路装置１１を小型化することができる。
【００３７】
また、本実施形態においては、集積回路の上方にデカップリング容量を設けていないため、集積回路のレイアウトが制約を受けることがない。これにより、半導体集積回路装置１１をより小型化することができる。
【００３８】
更に、本実施形態においては、電源電位配線ＶＤＤに印加する電源電位と、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を駆動させる電源電位とを相互に異ならせることができる。これにより、例えば、前記トランジスタの駆動電圧を１Ｖとし、電源電位配線ＶＤＤに印加して接地電位との間でデカップリング容量Ｃ１を形成する電源電位を２Ｖとすることにより、トランジスタを高速で駆動させると共に、デカップリング容量Ｃ１の容量を増大させることができる。
【００３９】
更にまた、本実施形態においては、ＳＯＩ基板上に集積回路を形成しているため、この集積回路を高速で駆動することができる。
【００４０】
なお、本実施形態においては、支持基板２をＰ型シリコンにより形成する例を示したが、本発明はこれに限定されず、例えば、支持基板２をガラス等の絶縁材料又は真性半導体等により形成してもよい。これにより、支持基板２中をノイズが伝搬することを抑制できる。
【００４１】
また、本実施形態においては、ＳＯＩ基板１及び半導体集積回路装置１１において、Ｐ＋型シリコン層３上にＮ＋型シリコン層４を設ける例を示したが、Ｎ＋型シリコン層上にＰ＋型シリコン層を設けてもよい。この場合は、上層のＰ＋型シリコン層内に局部的にＮ＋型シリコン層を形成し、この局部的に形成されたＮ＋型シリコン層を介して、下層のＮ＋型シリコン層に電源電位を印加するようにする。また、Ｐ＋型シリコン層には接地電位を印加する。
【００４２】
更に、本実施形態においては、Ｎウエル１３を貫通するようにビア２６を設け、Ｐウエル１４を貫通するようにビア２７を設けているが、本発明はこれに限定されず、例えば、素子分離膜１５を貫通するように、ビアを設けてもよい。このように、本実施形態は、特許文献１に示されているような集積回路、即ち、ＭＯＳトランジスタの中性領域の電位を固定するコンタクトを備えた集積回路以外の集積回路にも適用することができる。
【００４３】
更にまた、Ｎ＋型シリコン層４とＰ＋型シリコン層３及び１２との界面の面積を増加させるために、Ｎ＋型シリコン層４及びＰ＋型シリコン層１２を種々の形状に加工してもよい。例えば、支持基板２の表面に垂直な方向から見て、Ｎ＋型シリコン層４の形状を格子状とし、Ｐ＋型シリコン層１２の形状をマトリクス状に配列された島状としてもよい。なお、Ｐ＋型シリコン層３は全面に均一に設ける。これにより、ＰＮ接合界面の面積を増加させ、デカップリング容量の容量を増加させることができる。
【００４４】
更にまた、本実施形態においては、Ｐ型不純物としてＢ（ボロン）を使用する例を示したが、本発明はこれに限定されず、例えばＩｎ（インジウム）を使用してもよい。また、本実施形態においては、Ｎ型不純物としてＰ（リン）を使用する例を示したが、本発明はこれに限定されず、例えば、Ａｓ（ヒ素）又はＳｂ（アンチモン）を使用してもよい。後述する他の実施形態においても同様である。
【００４５】
次に、本実施形態の変形例について説明する。図３は本変形例に係る半導体集積回路装置を示す断面図である。図３に示すように、本変形例に係る半導体集積回路装置３９においては、ビア２６が素子分離膜１５及び埋込酸化膜５を貫通してＮ＋型シリコン層４に接続されている。また、ビア２７が素子分離膜１５及び埋込酸化膜５を貫通してＰ＋型シリコン層１２に接続されている。このため、ビア２６及び２７は夫々Ｎウエル１３及びＰウエル１４には接続されていない。
【００４６】
一方、ｎ型拡散領域３３を介してＮウエル１３に接続されるように、ビア３７が形成されている。ビア３７の上端は配線３５に接続され、下端はｎ型拡散領域３３に接している。また、ｐ型拡散領域３４を介してＰウエル１４に接続されるように、ビア３８が形成されている。ビア３８の上端は配線３６に接続され、下端はｐ型拡散領域３４に接している。半導体集積回路装置３９における上記以外の構成は、前述の第１の実施形態に係る半導体集積回路装置１１と同様である。
【００４７】
本変形例においては、配線３５に所定の電位を印加することにより、ビア３７を介して、ＰＭＯＳトランジスタ１６の中性領域（ボディ）の電位を固定することができる。また、配線３６に所定の電位を印加することにより、ビア３８を介して、ＮＭＯＳトランジスタ１７の中性領域の電位を固定できる。一方、デカップリング容量Ｃ１の容量値は、電源電位配線ＶＤＤ及び接地電位配線ＧＮＤに印加する電圧によって制御される。このため、デカップリング容量Ｃ１を形成するための電位を、各トランジスタの中性領域を固定する電位と異ならせることができ、トランジスタの駆動条件から独立して、デカップリング容量Ｃ１の容量値を決定することができる。
【００４８】
次に、本発明の第２の実施形態について説明する。図４は本実施形態に係る半導体集積回路装置を示す断面図である。図４に示すように、本実施形態に係る半導体集積回路装置４１は、前述の第１の実施形態におけるＳＯＩ基板１（図１参照）を加工して作製されたものである。半導体集積回路装置４１は、前述の第１の実施形態に係る半導体集積回路装置１１（図２（ａ）及び（ｂ）参照）と比較して、Ｐ＋型シリコン層３が支持基板２を介して、支持基板２の裏面、即ち、Ｐ＋型シリコン層３が配置されていない面から、接地電位配線ＧＮＤに接続されている点が異なっている。このため、半導体集積回路装置４１には、図２（ｂ）に示すようなビア２７及びＰ＋型シリコン層１２が設けられておらず、Ｎ＋型シリコン層４はＰ＋型シリコン層３上の全面に設けられている。また、支持基板２はＰ−型シリコンにより形成されている。更に、ｐ型拡散領域３４を介してＰウエル１４に接続されるように、ビア３８が形成されている。ビア３８の上端は配線３６に接続され、下端はｐ型拡散領域３４に接している。これにより、Ｐ＋型シリコン層３とＮ＋型シリコン層４との界面に逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ２が形成されている。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００４９】
本実施形態においては、Ｐ＋型シリコン層３とＮ＋型シリコン層４との界面に電源に並列に接続されたデカップリング容量Ｃ２を形成することができるため、半導体集積回路装置４１を小型化しつつ、電源ノイズを抑制することができる。また、Ｐ＋型シリコン層１２を設ける必要がないため、第１の実施形態と比較して、製造工程を簡略化することができる。更に、ビア２７を設ける必要がないため、半導体集積回路装置４１をより小型化することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５０】
次に、本発明の第３の実施形態について説明する。図５は本実施形態に係るＳＯＩ基板を示す断面図であり、図６（ａ）は本実施形態に係る半導体集積回路装置を示す断面図であり、（ｂ）は平面図である。図５に示すように、本実施形態に係るＳＯＩ基板７においては、Ｐ−型シリコンからなる支持基板２が設けられており、この支持基板２上の全面にＮ＋型シリコン層４が設けられており、このＮ＋型シリコン層４上の全面に埋込酸化膜（ＢＯＸ層）５が設けられており、この埋込酸化膜５上の全面に、ＳＯＩ層６が設けられている。ＳＯＩ基板７における上記以外の構成は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）と同様である。
【００５１】
図６（ａ）に示すように、本実施形態に係る半導体集積回路装置４２は、例えば、ＳＯＩ基板７を加工して作製されたものである。半導体集積回路装置４２においては、例えばＰ−型シリコンからなる支持基板２が設けられており、支持基板２上に、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４が相互に同層に設けられている。図６（ｂ）に示すように、支持基板２の表面に垂直な方向から見て、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４の形状は櫛型になっている。即ち、Ｎ＋型シリコン層４３は、根元部４３ａ及び複数の枝部４３ｂからなり、枝部４３ｂは相互に平行に配置され、その一端部が根元部４３ａに連結されている。同様に、Ｐ＋型シリコン層４４は、根元部４４ａ及び複数の枝部４４ｂからなり、枝部４４ｂは相互に平行に配置され、その一端部が根元部４４ａに連結されている。そして、Ｎ＋型シリコン層４３の枝部４３ｂ間にＰ＋型シリコン層４４の枝部４４ｂが入り込んでおり、Ｎ＋型シリコン層４３とＰ＋型シリコン層４４とは相互に接している。そして、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４は、支持基板２の上面全域を覆っている。即ち、支持基板２上におけるＮ＋型シリコン層４３が形成されていない領域には、Ｐ＋型シリコン層４４が形成されている。なお、図６（ｂ）は、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４のみを図示している。そして、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４上には埋込酸化膜５が設けられており、埋込酸化膜５上の全面にはＳＯＩ層６が設けられている。ＳＯＩ層６にはＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７が形成されている。
【００５２】
また、ＳＯＩ層６及び埋込酸化膜５を貫通するように、電源電位配線ＶＤＤ及びＮ＋型シリコン層４３に接続されたビア２６、及び接地電位配線ＧＮＤ及びＰ＋型シリコン層４４に接続されたビア２７が設けられている。これにより、Ｎ＋型シリコン層４３にはビア２６を介して電源電位が印加され、Ｐ＋型シリコン層４４にはビア２７を介して接地電位が印加される。この結果、Ｎ＋型シリコン層４３とＰ＋型シリコン層４４との界面に逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ３が形成される。本実施形態の半導体集積回路装置４２における上記以外の構成及び動作は、前述の第１の実施形態に係る半導体集積回路装置１１の構成と同様である。
【００５３】
本実施形態に係るＳＯＩ基板７は、前述のＳＯＩ基板１と比較して、Ｐ＋型シリコン層３（図１参照）が設けられていないため、製造コストを低減することができる。また、本実施形態に係る半導体集積回路装置４２は、このＳＯＩ基板７を使用して作製することができる。このため、製造コストを低減することができる。なお、半導体集積回路装置４２の製造方法は後述する。更に、半導体集積回路装置４２においては、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４の形状を櫛状とすることにより、両者間の接触面積を増大させ、デカップリング容量Ｃ３の容量値を増加させることができる。これにより、より効果的に電源ノイズを抑制することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５４】
なお、本実施形態においては、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４の形状を櫛状とする例を示したが、本実施形態はこれに限定されず、Ｎ＋型シリコン層４３とＰ＋型シリコン層４４との間にＰＮ接合が形成されれば、どのような形状であってもよい。
【００５５】
また、ビア２７を省略し、Ｐ−型シリコンからなる支持基板２を介して、Ｐ＋型シリコン層４４に接地電位を印加してもよい。又は、支持基板２をＮ−型シリコンにより形成し、この支持基板２を介して、Ｎ＋型シリコン層４３に電源電位を印加してもよい。この場合は、ビア２６を省略することができる。
【００５６】
次に、本発明の第４の実施形態について説明する。図７は本実施形態に係る半導体集積回路装置を示す断面図である。図７に示すように、本実施形態に係る半導体集積回路装置４５は、前述の第３の実施形態におけるＳＯＩ基板７を加工して作製されたものである。半導体集積回路装置４５においては、前述の第１の実施形態に係る半導体集積回路装置１１（図１参照）と比較して、Ｐ＋型シリコン層３が設けられておらず、Ｐ−型シリコンからなる支持基板２上にＮ＋型シリコン層４及びＰ＋型シリコン層４６が相互に同層に設けられている。また、ビア２６は電源電位配線ＶＤＤとＮ＋型シリコン層４との間に接続されており、ビア２７は接地電位配線ＧＮＤとＰ＋型シリコン層４６との間に接続されている。これにより、Ｎ＋型シリコン層４には電源電位配線ＶＤＤ及びビア２６を介して電源電位が印加され、支持基板２には接地電位配線ＧＮＤ、ビア２７及びＰ＋型シリコン層４６を介して接地電位が印加される。この結果、Ｎ＋型シリコン層４と支持基板２との間において、逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ４が形成される。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００５７】
本実施形態においては、Ｎ＋型シリコン層４と支持基板２との間に、電源に並列に接続されたデカップリング容量Ｃ４を形成することができるため、半導体集積回路装置４５を小型化しつつ、電源ノイズを抑制することができる。また、本実施形態においては、前述の第１の実施形態と比較して、Ｐ＋型シリコン層３（図４参照）を省略することができるため、製造コストを低減することができる。これに対して、前述の第１の実施形態においては、不純物濃度が支持基板２よりも高いＰ＋型シリコン層３とＮ＋型シリコン層４との間にデカップリング容量Ｃ１を形成することができるため、本第４実施形態よりも、デカップリング容量を大きくすることが容易である。本実施形態に係る上記以外の効果は、第１の実施形態と同様である。
【００５８】
次に、本発明の第５の実施形態について説明する。図８は本実施形態に係る半導体集積回路装置を示す断面図である。図８に示すように、本実施形態に係る半導体集積回路装置４７は、前述の第３の実施形態におけるＳＯＩ基板７を加工して作製されたものである。本実施形態に係る半導体集積回路装置４７においては、前述の第２の実施形態に係る半導体集積回路装置４１（図４参照）と比較して、Ｐ＋型シリコン層３が設けられておらず、Ｐ−型シリコンからなる支持基板２上の全面にＮ＋型シリコン層４が設けられている。また、支持基板２は、例えばその裏面から、接地電位配線ＧＮＤに接続されている。これにより、Ｎ＋型シリコン層４には電源電位配線ＶＤＤ及びビア２６を介して電源電位が印加され、支持基板２には接地電位が印加される。この結果、Ｎ＋型シリコン層４と支持基板２との間において、逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ５が形成される。本実施形態における上記以外の構成及び動作は、前述の第２の実施形態と同様である。
【００５９】
本実施形態においては、Ｎ＋型シリコン層４と支持基板２との間に電源に並列に接続されたデカップリング容量Ｃ５を形成することができるため、電源ノイズを低減することができる。また、本実施形態は、前述の第２の実施形態と比較して、Ｐ＋型シリコン層３（図４参照）を省略することができるため、製造コストを低減することができる。これに対して、前述の第２の実施形態においては、不純物濃度が支持基板２よりも高いＰ＋型シリコン層３とＮ＋型シリコン層４との間にデカップリング容量Ｃ２を形成することができるため、本第５実施形態よりも、デカップリング容量を大きくすることが容易である。本実施形態に係る上記以外の効果は、第２の実施形態と同様である。
【００６０】
次に、本発明の第６の実施形態について説明する。図９は本実施形態に係るＳＯＩ基板を示す断面図であり、図１０は本実施形態に係る半導体集積回路装置を示す断面図である。図９に示すように、本実施形態に係るＳＯＩ基板８においては、前述の第３の実施形態に係るＳＯＩ基板７（図５参照）と比較して、支持基板２の表面において、Ｎ＋型シリコン層４が局所的に設けられている点が異なっている。ＳＯＩ基板８における上記以外の構成は、ＳＯＩ基板７と同様である。
【００６１】
図１０に示すように、本実施形態に係る半導体集積回路装置４８は、ＳＯＩ基板８を加工して作製されたものである。半導体集積回路装置４８においては、素子形成領域４９と、この素子形成領域４９を区画する素子分離領域５０が設定されている。また、半導体集積回路装置４８においては、Ｐ−型シリコンからなる支持基板２が設けられており、支持基板２の表面における素子分離領域５０の一部には、Ｎ＋型シリコン層４が局所的に設けられている。また、支持基板２及びＮ＋型シリコン層４上の全面には、埋込酸化膜５が設けられており、この埋込酸化膜５上には、ＳＯＩ層６が設けられている。更に、ＳＯＩ層６における素子形成領域４９には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ等の能動素子（図示せず）が形成されている。一方、ＳＯＩ層６における素子分離領域５０には、素子分離膜５１が設けられている。なお、支持基板２の表面に垂直な方向から見て、Ｎ＋型シリコン層４は素子分離領域５０の内側にあり、Ｎ＋型シリコン層４の外縁は素子分離領域５０の外縁から５μｍ以上内側に位置している。即ち、素子分離領域５０の外縁とＮ＋型シリコン層４の外縁との間の距離Ｌは、５μｍ以上である。
【００６２】
更にまた、素子分離膜５１及び埋込酸化膜５を貫通するように、ビア５２が設けられており、ビア５２の上端は電源電位配線ＶＤＤに接続されており、ビア５２の下端はＮ＋型シリコン層４に接続されている。また、支持基板２はその裏面を介して、接地電位配線ＧＮＤに接続されている。
【００６３】
これにより、Ｎ＋型シリコン層４には電源電位配線ＶＤＤ及びビア５２を介して、電源電位が印加され、支持基板２には接地電位配線ＧＮＤを介して、接地電位が印加される。この結果、Ｎ＋型シリコン層４と支持基板２との間に逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ６が形成される。
【００６４】
本実施形態に係る半導体集積回路装置４８においては、電源電位配線ＶＤＤに電源電位を印加し、接地電位配線ＧＮＤに接地電位を印加することにより、Ｎ＋型シリコン層４と支持基板２との間に、電源に並列に接続されたデカップリング容量Ｃ６が形成される。これにより、半導体集積回路装置４８の小型化と、電源ノイズの低減を両立させることができる。
【００６５】
また、素子形成領域４９の直下域にはＮ＋型シリコン層４が設けられていないため、素子間において、ノイズがＮ＋型シリコン層４を介して伝搬することを防止できる。本実施形態における上記以外の効果は、前述の第５の実施形態と同様である。
【００６６】
なお、本実施形態においては、支持基板２をその裏面から接地電位配線ＧＮＤに接続する例を示したが、埋込酸化膜５を貫通するビアを設け、このビアを介して支持基板２を、支持基板２の上方にある接地電位配線ＧＮＤに接続してもよい。また、本実施形態においては、支持基板２の表面にＮ＋型シリコン層４のみを設ける例を示したが、支持基板２とＮ＋型シリコン層４との間にＰ＋型シリコン層を設け、このＰ＋型シリコン層とＮ＋型シリコン層４との間にデカップリング容量を形成してもよい。更に、支持基板２の表面の一部に、Ｎ＋型シリコン層及びＰ＋型シリコン層を同層で設け、両層の間にデカップリング容量を形成してもよい。このとき、前述の第３の実施形態のように、Ｎ＋型シリコン層及びＰ＋型シリコン層の形状を櫛型とし、相互に接するように配置してもよい。Ｎ＋型シリコン層及びＰ＋型シリコン層の双方を設ける場合は、Ｐ＋型シリコン層には支持基板２を介して接地電位が印加されてもよく、ビアを介して接地電位が印加されてもよい。
【００６７】
次に、本発明の第７の実施形態について説明する。図１１は本実施形態に係るＳＯＩ基板を示す断面図であり、図１２は本実施形態に係る半導体集積回路装置を示す断面図である。図１１に示すように、本実施形態に係るＳＯＩ基板９においては、Ｐ−型シリコンからなる支持基板２が設けられており、この支持基板２上の全面にＰ＋型シリコン層３が設けられており、このＰ＋型シリコン層３上の全面に埋込酸化膜（ＢＯＸ層）５が設けられており、この埋込酸化膜５上の全面に、ＳＯＩ層６が設けられている。ＳＯＩ基板９における上記以外の構成は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）と同様である。
【００６８】
図１２に示すように、本実施形態に係る半導体集積回路装置５３は、ＳＯＩ基板９を加工して作製されたものである。半導体集積回路装置５３においては、Ｐ−型シリコンからなる支持基板２が設けられており、この支持基板２上の全面にＰ＋型シリコン層３が設けられており、このＰ＋型シリコン層３上の全面に埋込酸化膜５が設けられており、埋込酸化膜５上の全面にＳＯＩ層６が設けられている。
【００６９】
ＳＯＩ層６には、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路が形成されている。ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７の構成は、前述の第１の実施形態と同様であり、ＳＯＩ層６におけるＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７との間の領域には素子分離膜１５が形成されている。また、ＳＯＩ層６の表面におけるＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７及び素子分離膜１５が形成されていない領域には、ＳＴＩ領域２８が形成されている。
【００７０】
更に、ＳＯＩ層６におけるｐ型拡散領域３４及びＰウエル１４並びに埋込酸化膜５を貫通するように、ビア２７が設けられており、ビア２７の上端は接地電位配線ＧＮＤに接続されており、ビア２７の下端はＰ＋型シリコン層３に接続されている。
【００７１】
本実施形態に係る半導体集積回路装置５３においては、接地電位配線ＧＮＤに接地電位を印加すると、ビア２７を介して、Ｐ＋型シリコン層３に接地電位が印加される。これにより、Ｐ＋型シリコン層３の電位が接地電位に固定される。
【００７２】
このように、本実施形態においては、Ｐ＋型シリコン層３の電位を接地電位に固定することができるため、Ｐ＋型シリコン層３がノイズを吸収することができる。この結果、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路を、この集積回路の外部から印加されるノイズから守ることができる。また、この集積回路から生じるノイズが、他の集積回路の動作に悪影響を及ぼすことを防止できる。
【００７３】
また、Ｐ＋型シリコン層３は埋込酸化膜５の下方に設けられているため、Ｐ＋型シリコン層３を配置するための専用配置領域を設ける必要がない。この結果、半導体集積回路装置５３の小型化を図ることができる。
【００７４】
更に、本実施形態においては、ＳＯＩ基板上に集積回路を形成しているため、この集積回路を高速で駆動することができる。
【００７５】
なお、本実施形態においては、支持基板２をＰ−型シリコンにより形成する例を示したが、本実施形態はこれに限定されず、例えば、支持基板２をガラス等の絶縁材料又は真性半導体等により形成してもよい。これにより、支持基板２中をノイズが伝搬することを抑制できる。また、支持基板２をＮ−型シリコンにより形成してもよく、Ｐ＋型シリコン層３の替わりに、Ｎ＋型シリコン層を設けてもよい。
【００７６】
次に、本発明の第８の実施形態について説明する。図１３は本実施形態に係る半導体集積回路装置を示す断面図である。図１３に示すように、本実施形態に係る半導体集積回路装置５４は、ＳＯＩ基板９（図１１参照）を加工して作製されたものである。本実施形態に係る半導体集積回路装置５４においては、前述の第７の実施形態に係る半導体集積回路装置５３（図１２参照）と比較して、ビア２７が設けられておらず、Ｐ−型シリコンからなる支持基板２が、その裏面、即ち、Ｐ＋型シリコン層３の反対側の面から接地電位配線ＧＮＤに接続されている。半導体集積回路装置５４における上記以外の構成及び動作は、前述の第７の実施形態に係る半導体集積回路装置５３と同様である。
【００７７】
本実施形態に係る半導体集積回路装置５４においては、接地電位配線ＧＮＤに接地電位を印加すると、支持基板２を介して、Ｐ＋型シリコン層３に接地電位が印加される。これにより、Ｐ＋型シリコン層３の電位が接地電位に固定される。
【００７８】
本実施形態においては、前述の第７の実施形態と比較して、ビア２７（図１２参照）を省略できるため、半導体集積回路装置５４をより一層小型化することができる。本実施形態における上記以外の効果は、前述の第７の実施形態と同様である。但し、支持基板２は、Ｐ＋型シリコン層３と接地電位配線ＧＮＤとを相互に接続する必要があるため、Ｐ型シリコン又は導電体により形成されていることが必要である。
【００７９】
次に、本発明の第９の実施形態について説明する。図１４は本実施形態に係る半導体集積回路装置を示す断面図である。図１４に示すように、本実施形態に係る半導体集積回路装置５５は、ＳＯＩ基板９（図１１参照）を加工して作製されたものである。本実施形態に係る半導体集積回路装置５５においては、前述の第７の実施形態に係る半導体集積回路装置５３（図１２参照）と比較して、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路を囲むように、ガードリング５６が設けられている。ガードリング５６は、埋込酸化膜５及びＳＯＩ層６を貫通するように設けられており、その下端はＰ＋型シリコン層３に接続されており、その上端はＳＯＩ層６の表面において露出している。ガードリング５６は、例えばＷ（タングステン）又はドープドポリシリコンにより形成されている。これにより、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路は、ガードリング５６及びＰ＋型シリコン層３により、３次元的に囲まれている。また、ビア５７が、ガードリング５６と、ＳＯＩ層６の上方に配置された接地電位配線ＧＮＤとを相互に接続するように設けられている。半導体集積回路装置５５における上記以外の構成は、前述の第７の実施形態に係る半導体集積回路装置５３と同様である。
【００８０】
本実施形態に係る半導体集積回路装置５５においては、接地電位配線ＧＮＤに接地電位を印加すると、ビア５７を介して、ガードリング５６及びＰ＋型シリコン層３に接地電位が印加される。これにより、ガードリング５６及びＰ＋型シリコン層３の電位が接地電位に固定される。
【００８１】
本実施形態においては、ガードリング５６及びＰ＋型シリコン層３により、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路に対して、この集積回路の外部から流入するノイズを吸収することができる。この結果、この外部からのノイズにより、前記集積回路が誤動作することを防止できる。また、前記集積回路において発生するノイズが、他の集積回路に伝搬することを防止できる。本実施形態は、前述の第７の実施形態と比較して、ガードリング５６及びＰ＋型シリコン層３が、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路を３次元的に囲むように配置されているため、装置はやや大型化するものの、この集積回路の外部から流入するノイズ及びこの集積回路が発生するノイズを、より効果的に吸収することができる。本実施形態における上記以外の効果は、前述の第７の実施形態と同様である。
【００８２】
なお、本実施形態においても、前述の第８の実施形態と同様に、支持基板２を介して、ガードリング５６及びＰ＋型シリコン層３に接地電位を印加することができる。これにより、ビア５７を省略することが可能となる。
【００８３】
次に、上述の各実施形態に係るＳＯＩ基板の製造方法について説明する。先ず、ＳＯＩ基板の第１の製造方法について説明する。図１５（ａ）乃至（ｄ）は、本製造方法を工程順に示す断面図である。この第１の製造方法は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）の製造方法である。
【００８４】
先ず、図１５（ａ）に示すように、Ｐ−型シリコンからなる支持基板２を用意する。次に、図１５（ｂ）に示すように、例えばＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）法により、支持基板２上の全面にＰ＋型シリコンからなる層をエピタキシャル成長させ、Ｐ＋型シリコン層３を形成する。次に、図１５（ｃ）に示すように、例えばＣＶＤ法により、Ｐ＋型シリコン層３上の全面にＮ＋型シリコンからなる層をエピタキシャル成長させ、Ｎ＋型シリコン層４を形成する。その後、図１５（ｄ）に示すように、前述の如く作製した支持基板２上にＰ＋型シリコン層３及びＮ＋型シリコン層４を形成した基板上に、埋込酸化膜５とＳＯＩ層６とを貼り合わせた層を重ね合わせ、加熱処理を行って両者を貼り合わせる。これにより、図１に示すＳＯＩ基板１が作製される。
【００８５】
このＳＯＩ基板の第１の製造方法によれば、Ｐ＋型シリコン層３及びＮ＋型シリコン層４をエピタキシャル成長により形成するため、結晶の均一性が高く、欠陥が少ない層を得ることができる。この結果、Ｐ＋型シリコン層３及びＮ＋型シリコン層４におけるリーク電流を低減することができる。
【００８６】
なお、この第１の製造方法において、支持基板２上にＮ＋型シリコン層４のみを形成し、Ｐ＋型シリコン層３を形成しなければ、前述の第３の実施形態に係るＳＯＩ基板７（図５参照）を製造することができる。また、支持基板２上にＰ＋型シリコン層３のみを形成し、Ｎ＋型シリコン層４を形成しなければ、前述の第７の実施形態に係るＳＯＩ基板９（図１１参照）を製造することができる。
【００８７】
ＳＯＩ基板の第２の製造方法について説明する。図１６（ａ）及び（ｂ）は本製造方法を工程順に示す断面図である。この第２の製造方法は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）の製造方法である。先ず、図１５（ａ）乃至（ｃ）に示す方法により、支持基板２上に、Ｐ＋型シリコン層３及びＮ＋型シリコン層４をエピタキシャル成長により形成する。次に、図１６（ａ）に示すように、Ｎ＋型シリコン層４上にシリコン酸化膜５ａを形成する。次に、図１６（ｂ）に示すように、この支持基板２上にＰ＋型シリコン層３、Ｎ＋型シリコン層４及びシリコン酸化膜５ａを形成した基板上に、シリコン酸化膜５ｂとＳＯＩ層６とを貼り合わせた層を重ね合わせ、両者を貼り合わせる。このとき、シリコン酸化膜５ａとシリコン酸化膜５ｂとが接合して一体化し、埋込酸化膜５となる。これにより、図１に示すＳＯＩ基板１を作製することができる。
【００８８】
このＳＯＩ基板の第２の製造方法によれば、シリコン酸化膜同士を貼り合わせているため、貼り合わせ面における界面準位の欠陥が発生しない。本第２の製造方法における上記以外の効果は、前述の第１の製造方法と同様である。
【００８９】
ＳＯＩ基板の第３の製造方法について説明する。図１７（ａ）乃至（ｃ）は本製造方法を工程順に示す断面図である。この第３の製造方法は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）の製造方法である。先ず、図１７（ａ）に示すように、Ｐ−型シリコンからなる支持基板２を用意する。次に、図１７（ｂ）に示すように、支持基板２に対してＰ型不純物、例えばボロン（Ｂ）イオンを注入する。このとき、注入エネルギーは例えば２０乃至１００ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、支持基板２の表層付近に、深さが例えば１００乃至５００ｎｍのＰ＋型シリコン層５８が形成される。但し、支持基板２の最表面にはボロンがドープされないようにする。
【００９０】
次に、図１７（ｃ）に示すように、Ｐ＋型シリコン層５８に対して、Ｎ型不純物、例えばリン（Ｐ）イオンを注入する。このとき、注入エネルギーは例えば３０乃至１５０ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、Ｐ＋型シリコン層５８の表層に、深さが例えば５０乃至２００ｎｍのＮ＋型シリコン層４が形成される。また、Ｐ＋型シリコン層５８においてＮ＋型シリコン層４にならない下層部分が、Ｐ＋型シリコン層３となる。
【００９１】
その後、図１５（ｄ）に示すように、支持基板２、Ｐ＋型シリコン層３及びＮ＋型シリコン層４からなる基板上に、埋込酸化膜５とＳＯＩ層６とを貼り合わせた層を重ね合わせ、加熱処理を行って両者を貼り合わせる。これにより、図１に示すＳＯＩ基板１が作製される。
【００９２】
なお、図１７（ｂ）に示すＰ型不純物の注入工程において、ボロンイオンの替わりにインジウムイオンを注入してもよい。また、図１７（ｃ）に示すＮ型不純物の注入工程において、リンイオンの替わりにヒ素イオン又はアンチモンイオンを注入してもよい。更に、図１５（ｄ）に示す貼合工程において、前述のＳＯＩ基板の第２の製造方法のように、シリコン酸化膜同士を貼り合わせてもよい。
【００９３】
更にまた、本製造方法において、支持基板２にＮ型不純物のみを注入してＮ＋型シリコン層４のみを形成し、Ｐ型不純物を注入しなければ、前述の第３の実施形態に係るＳＯＩ基板７（図５参照）を製造することができる。また、支持基板２にＰ型不純物を注入してＰ＋型シリコン層３のみを形成し、Ｎ型不純物を注入しなければ、前述の第７の実施形態に係るＳＯＩ基板９（図１１参照）を製造することができる。
【００９４】
更にまた、Ｎ型不純物を支持基板２の表面における一部の領域に制限注入すれば、支持基板２の表面に局所的にＮ＋型シリコン層４を形成することができ、前述の第６の実施形態に係るＳＯＩ基板８（図９参照）を製造することができる。このように、イオン注入によりＮ＋型シリコン層４を形成すれば、Ｎ＋型シリコン層４を任意の領域に選択的に形成することができる。
【００９５】
次に、この第３の製造方法の変形例について説明する。図１８は本変形例の製造方法を示す断面図である。先ず、図１７（ａ）及び（ｂ）に示すように、支持基板２に対してＰ型不純物、例えばボロンイオンをイオン注入し、支持基板２の表面からの深さが例えば５０乃至２００ｎｍ以上且つ２５０乃至４００ｎｍ以下の領域に、厚さが例えば２００ｎｍのＰ＋型シリコン層５８を形成する。次に、図１８に示すように、支持基板２の表面に対して、Ｎ型不純物、例えばリンイオンを注入する。このとき、注入エネルギーは例えば３０乃至１５０ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、支持基板２の表面に、深さが例えば５０乃至２００ｎｍのＮ＋型シリコン層４ａが形成されると共に、このＮ＋型シリコン層４ａの下方にこのＮ＋型シリコン層４ａに接して、不純物濃度が支持基板２とほぼ同じであるシリコン層５９が形成される。シリコン層５９の厚さは例えば１００ｎｍとなる。また、Ｐ＋型シリコン層５８においてシリコン層５９にならない下層部分が、Ｐ＋型シリコン層３ａとなる。従って、Ｐ＋型シリコン層３ａの厚さは例えば１００ｎｍとなる。これにより、支持基板２上に、Ｐ＋型シリコン層３ａ、シリコン層５９、Ｎ＋型シリコン層４ａがこの順に形成される。
【００９６】
その後、支持基板２、Ｐ＋型シリコン層３ａ、不純物濃度が支持基板２とほぼ同じであるシリコン層５９及びＮ＋型シリコン層４ａからなる基板上に、埋込酸化膜５とＳＯＩ層６とを貼り合わせた層を重ね合わせ、例えば、１０００乃至１１００℃の温度に３０分間乃至２時間保持する加熱処理を行って両者を貼り合わせる。このとき、この加熱処理により、Ｐ＋型シリコン層３ａ及びＮ＋型シリコン層４ａの不純物が、不純物濃度が支持基板２とほぼ同じであるシリコン層５９内に拡散することにより、Ｐ＋型シリコン層３ａ及びシリコン層５９の下層部分がＰ＋型シリコン層３となり、Ｎ＋型シリコン層４ａ及びシリコン層５９の上層部分がＮ＋型シリコン層４となる。そして、Ｐ＋型シリコン層３とＮ＋型シリコン層４との界面に、ＰＮ接合が形成される。これにより、図１に示すＳＯＩ基板１が作製される。本変形例における上記以外の製造方法は、前述の第３の製造方法と同一である。
【００９７】
ＳＯＩ基板の第４の製造方法について説明する。図１９（ａ）乃至（ｃ）は本製造方法を工程順に示す断面図である。この第４の製造方法は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）の製造方法である。先ず、図１９（ａ）に示すように、Ｐ−型シリコンからなる支持基板２上の全面に埋込酸化膜５が設けられ、その上にＳＯＩ層６が設けられたＳＯＩ基板１０を、通常の方法により作製する。次に、図１９（ｂ）に示すように、ＳＯＩ基板１０に対してＰ型不純物、例えばボロン（Ｂ）イオンを注入する。このとき、注入エネルギーは例えば５０乃至２００ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、ボロンイオンがＳＯＩ層６及び埋込酸化膜５を透過して支持基板２の表層に到達し、支持基板２の表層に厚さが例えば１００乃至４００ｎｍのＰ＋型シリコン層６０が形成される。
【００９８】
次に、図１９（ｃ）に示すように、ＳＯＩ基板１０に対して、Ｎ型不純物、例えばリン（Ｐ）イオンを注入する。このとき、注入エネルギーは例えば１００乃至３００ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、Ｐ＋型シリコン層６０の表層に、厚さが例えば５０乃至２００ｎｍのＮ＋型シリコン層４が形成される。また、Ｐ＋型シリコン層６０においてＮ＋型シリコン層４にならない下層部分が、Ｐ＋型シリコン層３となる。これにより、ＳＯＩ基板１が作製される。
【００９９】
なお、本製造方法において、支持基板２にＮ型不純物のみを注入してＮ＋型シリコン層４のみを形成し、Ｐ型不純物を注入しなければ、前述の第３の実施形態に係るＳＯＩ基板７（図５参照）を製造することができる。また、支持基板２にＰ型不純物を注入してＰ＋型シリコン層３のみを形成し、Ｎ型不純物を注入しなければ、前述の第７の実施形態に係るＳＯＩ基板９（図１１参照）を製造することができる。更に、Ｎ型不純物を支持基板２の表面における一部の領域に制限注入すれば、支持基板２の表面に局所的にＮ＋型シリコン層４を形成することができ、前述の第６の実施形態に係るＳＯＩ基板８（図９参照）を製造することができる。更にまた、イオン注入により、ＳＯＩ層６の一部において、不純物濃度が変化し、Ｎ／Ｐ型又はＮ型になったとしても、その後の工程において、ウエル等を形成する際に適宜調節すれば、本来の不純物濃度に戻すことができる。
【０１００】
次に、上述の各実施形態に係る半導体集積回路装置の製造方法について説明する。先ず、半導体集積回路装置の第１の製造方法について説明する。図２０（ａ）及び（ｂ）は本製造方法を工程順に示す断面図である。本製造方法は、前述の第１の実施形態に係る半導体集積回路装置１１（図２（ａ）及び（ｂ）参照）の製造方法である。
【０１０１】
先ず、図１に示すように、前述のいずれかの方法により、ＳＯＩ基板１を作製する。次に、図２０（ａ）に示すように、ＳＯＩ基板１上の全面に酸化膜６１を形成する。この酸化膜６１はＳＯＩ基板１の表面を保護するものであり、膜厚は例えば数十ｎｍである。次に、この酸化膜６１上にフォトレジスト６２を形成し、露光及び現像を行ってパターニングする。このとき、フォトレジスト６２において、後の工程でＰ＋型シリコン層１２が形成される予定の領域に、開口部６３を形成する。
【０１０２】
次に、図２０（ｂ）に示すように、フォトレジスト６２をマスクとして、Ｐ型不純物、例えばボロンイオンを、ＳＯＩ基板１に対して注入する。これにより、Ｎ＋型シリコン層４の一部がＰ＋型に変化し、Ｐ＋型シリコン層１２が形成される。その後、フォトレジスト６２を除去する。なお、フォトレジスト６２をマスクとして、酸化膜６１、ＳＯＩ層６及び埋込酸化膜５をエッチングして選択的に除去し、Ｎ＋型シリコン層４に到達する開口部を形成し、この開口部を介してＰ型不純物を注入し、Ｐ型シリコン層１２を形成してもよい。
【０１０３】
次に、図２（ｂ）に示すように、酸化膜６１を除去してＳＯＩ層６の表面にＳＴＩ領域２８を選択的に形成し、その後、埋込酸化膜５に到達するように素子分離膜１５を選択的に形成する。次に、ＳＯＩ層６に対してイオン注入を行い、Ｎウエル１３及びＰウエル１４を形成する。そして、このＮウエル１３及びＰウエル１４に夫々ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を形成し、これらを絶縁膜（図示せず）により埋め込む。その後、絶縁膜、ＳＯＩ層６及び埋込酸化膜５を貫通するようにビア２６及び２７を形成し、このビア２６及び２７の上端に夫々接続されるように、電源電位配線ＶＤＤ及び接地電位配線ＧＮＤを形成する。これにより、半導体集積回路装置１１が作製される。
【０１０４】
次に、半導体集積回路装置の第２の製造方法について説明する。図２１（ａ）及び（ｂ）は本製造方法を工程順に示す断面図である。本製造方法は、前述の第１の実施形態に係る半導体集積回路装置１１（図２（ａ）及び（ｂ）参照）の製造方法である。
【０１０５】
先ず、図１１に示すように、前述のいずれかの方法により、ＳＯＩ基板９を作製する。次に、図２１（ａ）に示すように、ＳＯＩ基板９上の全面に酸化膜６１を形成し、その上にフォトレジスト６４を形成する。その後、フォトレジスト６４に対して露光及び現像を施し、フォトレジスト６４を、後の工程でＰ＋型シリコン層１２が形成される予定の領域を覆うようにパターニングする。
【０１０６】
次に、図２１（ｂ）に示すように、フォトレジスト６４をマスクとして、Ｎ型不純物、例えばリンイオンを、ＳＯＩ基板９に対して注入する。なお、このとき、リンイオンの替わりに、ヒ素イオン又はアンチモンイオンを注入してもよい。これにより、Ｐ＋型シリコン層３の表層の一部がＮ＋型に変化し、Ｎ＋型シリコン層４が形成される。なお、このとき、Ｐ＋型シリコン層３において、Ｎ＋型シリコン層４と同層の部分であって、Ｎ＋型シリコン層４が形成されずにＰ＋型のまま残留した領域がＰ＋型シリコン層１２となる。その後、フォトレジスト６４を除去する。
【０１０７】
次に、前述の半導体集積回路装置の第１の製造方法と同様な方法により、素子分離膜１５、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ＳＴＩ領域２８、ビア２６、ビア２７、電源電位配線ＶＤＤ、接地電位配線ＧＮＤ等を形成し、半導体集積回路装置１１を製造する。
【０１０８】
なお、本製造方法において、図２１（ｂ）に示すＰ型不純物の注入工程において、ＳＯＩ層６の一部がＮ型になる場合が考えられる。この場合は、Ｎウエル１３及びＰウエル１４を形成する工程において、不純物の注入条件を調整することにより、最終的な不純物濃度を調節する。
【０１０９】
また、上述の半導体集積回路装置の第１及び第２の製造方法において、ビア２７を形成せずに、支持基板２の裏面を接地電位配線ＧＮＤに接続すれば、前述の第２の実施形態に係る半導体集積回路装置４１を製造することができる。
【０１１０】
次に、半導体集積回路装置の第３の製造方法について説明する。図２２（ａ）及び（ｂ）は、この製造方法を示す断面図である。本製造方法は、前述の第３の実施形態に係る半導体集積回路装置４２（図６（ａ）及び（ｂ）参照）の製造方法である。
【０１１１】
先ず、図５に示すように、前述のいずれかの方法により、ＳＯＩ基板７を作製する。次に、図２２（ａ）に示すように、ＳＯＩ基板７上の全面に酸化膜６１を形成し、その上にフォトレジスト６５を形成する。その後、フォトレジスト６５に対して露光及び現像を施し、フォトレジスト６５をパターニングする。このとき、フォトレジスト６５は、後の工程でＮ＋型シリコン層４３（図２２（ｂ）参照）が形成される予定の領域を覆うようにパターニングする。なお、図６（ｂ）に示すように、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４の形状は、支持基板２の表面に垂直な方向から見て櫛型とし、相互に接するようにする。
【０１１２】
次に、図２２（ｂ）に示すように、フォトレジスト６５をマスクとして、Ｐ型不純物、例えばボロンイオンを、ＳＯＩ基板７に対して注入する。これにより、Ｎ＋型シリコン層４の一部の領域がＰ＋型に変化し、Ｐ＋型シリコン層４４が形成される。なお、このとき、Ｎ＋型シリコン層４において、Ｐ＋型シリコン層４４が形成されずにＮ＋型のまま残留した領域がＮ＋型シリコン層４３となる。その後、フォトレジスト６５を除去する。
【０１１３】
次に、前述の半導体集積回路装置の第１の製造方法と同様な方法により、素子分離膜１５、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ＳＴＩ領域２８、ビア２６、ビア２７、電源電位配線ＶＤＤ、接地電位配線ＧＮＤ等を形成し、前述の第３の実施形態に係る半導体集積回路装置４２（図６（ａ）及び（ｂ）参照）を製造する。
【０１１４】
なお、第３の実施形態に係る半導体集積回路装置４２を製造するためには、ＳＯＩ基板９（図１１参照）を使用し、フォトレジストによりＰ＋型シリコン層４４（図６（ａ）参照）が形成される予定の領域を覆い、このフォトレジストをマスクとして、Ｎ型不純物を注入してＮ＋型シリコン層４３を形成してもよい。この方法によっても、半導体集積回路装置４２を製造することができる。
【０１１５】
また、この第３の製造方法において、支持基板２をＰ−型シリコンにより形成し、Ｎ＋型シリコン層４の一部をＰ型不純物を注入することによりＰ＋型シリコン層４６（図７参照）とし、支持基板２に接地電位配線ＧＮＤ、ビア２７及びＰ＋型シリコン層４６を介して接地電位を印加するようにすれば、前述の第４の実施形態に係る半導体集積回路装置４５（図７参照）を製造することができる。
【０１１６】
次に、半導体集積回路装置の第４の製造方法について説明する。図２３（ａ）及び（ｂ）は本製造方法を工程順に示す断面図である。本製造方法は、前述の第１の実施形態に係る半導体集積回路装置１１（図２（ａ）及び（ｂ）参照）の製造方法である。
【０１１７】
先ず、図１に示すように、前述のいずれかの方法により、ＳＯＩ基板１を作製する。次に、図２３（ａ）に示すように、通常の方法により、ＳＯＩ層６にＮウエル１３、Ｐウエル１４及び素子分離膜１５を形成する。次に、ＳＯＩ層６上の全面に、酸化膜６１を形成する。次に、酸化膜６１上にフォトレジスト６６を形成し、パターニングする。その後、このフォトレジスト６６をマスクとしてエッチングを施し、酸化膜６１、Ｐウエル１４及び埋込酸化膜５を貫通するように、ビアホール２７ａを形成する。
【０１１８】
次に、図２３（ｂ）に示すように、フォトレジスト６６をマスクとして、Ｐ型不純物、例えばボロンイオンを注入する。このとき、ボロンイオンの注入エネルギーは例えば１０乃至５０ｋｅＶ、ドーズ量は例えば１×１０１５ｃｍ−２とする。このＰ型不純物はビアホール２７ａを介してＮ＋型シリコン層４に到達し、Ｎ＋型シリコン層４の一部の領域をＰ＋型に変え、Ｐ＋型シリコン層１２を形成する。その後、フォトレジスト６６を除去する。
【０１１９】
その後、前述の第１の製造方法と同様な方法により、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ＳＴＩ領域２８、ビア２６、ビア２７、電源電位配線ＶＤＤ、接地電位配線ＧＮＤ等を形成し、半導体集積回路装置１１を製造する。
【０１２０】
次に、半導体集積回路装置の第５の製造方法について説明する。本製造方法は、前述の第５の実施形態に係る半導体集積回路装置４７（図８参照）の製造方法である。先ず、図５に示すように、前述のいずれかの方法により、ＳＯＩ基板７を作製する。次に、図８に示すように、前述の第１の製造方法と同様な方法により、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ビア２６等を形成し、Ｎ＋型シリコン層４がビア２６を介して、電源電位配線ＶＤＤに接続されるようにする。また、支持基板２を接地電位配線ＧＮＤに接続する。これにより、半導体集積回路装置４７を製造することができる。
【０１２１】
なお、この第５の製造方法において、ＳＯＩ基板７の替わりにＳＯＩ基板８（図９参照）を使用すれば、前述の第６の実施形態に係る半導体集積回路装置４８（図１０参照）を製造することができる。また、ＳＯＩ基板９（図１１参照）を使用し、接地電位ＧＮＤに接続されるビア２７を形成すれば、前述の第７の実施形態に係る半導体集積回路装置５３（図１２参照）を形成することができる。なお、この場合は、支持基板２を接地電位配線に接続する必要はない。更に、ＳＯＩ基板９を使用し、ビア２７の形成を省略して、支持基板２を接地電位配線ＧＮＤに接続すれば、前述の第８の実施形態に係る半導体集積回路装置５４（図１３参照）を形成することができる。更にまた、ＳＯＩ基板９を使用し、埋込酸化膜５及びＳＯＩ層６中にガードリング５６（図１４参照）を形成し、このガードリング５６を接地電位配線ＧＮＤに接続すれば、前述の第９の実施形態に係る半導体集積回路装置５５（図１４参照）を形成することができる。
【符号の説明】
【０１２２】
１、７、８、９、１０；ＳＯＩ基板
２；支持基板
３、３ａ；Ｐ＋型シリコン層
４、４ａ；Ｎ＋型シリコン層
５；埋込酸化膜（ＢＯＸ層）
５ａ、５ｂ；シリコン酸化膜
６；ＳＯＩ層
１１；半導体集積回路装置
１２；Ｐ＋型シリコン層
１３；Ｎウエル
１４；Ｐウエル
１５；素子分離膜
１６；ＰＭＯＳトランジスタ
１７；ＮＭＯＳトランジスタ
１８；ｐ型拡散領域
１９；ゲート絶縁膜
２０；ゲート電極
２１；側壁
２２；ｎ型拡散領域
２３；ゲート絶縁膜
２４；ゲート電極
２５；側壁
２６、２７、２９、３０；ビア
２６ａ、２７ａ；ビアホール
２８；ＳＴＩ領域
３１、３２；配線
３３；ｎ型拡散領域
３４；ｐ型拡散領域
３５、３６；配線
３７、３８；ビア
３９、４１、４２、４５、４７、４８、５３、５４、５５；半導体集積回路装置
４３；Ｎ＋型シリコン層
４３ａ；根元部
４３ｂ；枝部
４４；Ｐ＋型シリコン層
４４ａ；根元部
４４ｂ；枝部
４６；Ｐ＋型シリコン層
４９；素子形成領域
５０；素子分離領域
５１；素子分離膜
５２、５７；ビア
５６；ガードリング
５８、６０；Ｐ＋型シリコン層
５９：不純物濃度が支持基板２とほぼ同じであるシリコン層
６１；酸化膜
６２、６４、６５、６６；フォトレジスト
６３；開口部
Ｃ１〜Ｃ６；デカップリング容量
Ｌ；距離
ＧＮＤ；接地電位配線
ＶＤＤ；電源電位配線
【技術分野】
【０００１】
本発明は、ノイズの低減を図ったＳＯＩ（Silicon On Insulator）基板を含む半導体集積回路装置に関し、特に、素子の高集積化を可能とするＳＯＩ基板を含むＳＯＩ集積回路装置に関する。
【背景技術】
【０００２】
従来より、シリコン基板上にＢＯＸ（Buried Oxide：埋込酸化膜）層を形成し、このＢＯＸ層上にＳＯＩ層を形成し、このＳＯＩ層にＭＯＳトランジスタ等からなる集積回路を形成するＳＯＩ技術が開発されている。これにより、例えば、ＭＯＳトランジスタの高速化を図ることができる（例えば、特許文献１参照。）。
【０００３】
しかしながら、近時、半導体集積回路装置の動作周波数が極めて高くなってきており、電源配線及びグラウンド配線に割り当てられる配線面積が益々増加する傾向にある。半導体集積回路装置を高周波で動作させると、一時的な電流スパイク等の電源電圧変動が発生しやすくなる。また、複数の回路からなる集積回路内において、回路間でノイズが伝搬し、回路の誤動作が生じることがある。
【０００４】
従来、電源電圧変動を抑制するために、電源に並列にデカップリング容量を接続する技術が知られている。これにより電源ノイズを低減し、電源電圧の変動を抑制することができ、電源ノイズ及び電源電圧変動に起因する半導体集積回路の誤作動を防止することができる。この目的を達成するためには、電源に接続するデカップリング容量の大きさを、１個のチップ又はパッケージに対して数十ｎＦ程度の大きさとする必要がある。従来の半導体集積回路装置においては、素子形成領域であるコア部及びＩ／Ｏ部の間の各辺に、デカップリング容量を配置する専用配置領域が設けられており、ＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）によりデカップリング容量が形成されている。
【０００５】
しかしながら、この従来の半導体集積回路装置においては、デカップリング容量の専用配置領域を設ける必要があるため、装置面積が増大し、その分、素子の集積度が低下するという問題点がある。
【０００６】
このため、従来より、素子形成領域において、半導体基板上における素子の側方に多結晶シリコン層を形成し、この多結晶シリコン層と半導体基板の表面に形成された拡散層との間にデカップリング容量を形成する技術が開示されている（例えば、特許文献２参照。）。特許文献２には、これにより、デカップリング容量を設ける専用配置領域が不要になると記載されている。
【０００７】
しかしながら、この従来の技術においては、素子形成領域における素子の側方にデカップリング容量を形成しているため、素子形成領域の面積が増大してしまうという問題点がある。
【０００８】
また、半導体素子上に多層配線構造体を設け、その上に電極、誘電体膜及び電極をこの順に形成し、デカップリング容量を形成する技術も開示されている（例えば、特許文献３参照。）。特許文献３には、これにより、半導体装置内に大容量のデカップリング容量を設けることができると記載されている。
【０００９】
一方、回路間のノイズ伝搬を抑制するために、ノイズの影響を受けやすい回路を囲むようにガードリングを設ける技術が知られている（例えば、特許文献４参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−３３９０７１号公報
【特許文献２】特開平１０−１２８２５号公報（第３頁、第１図、第２図）
【特許文献３】特開２００２−１２４６３６号公報（第３−５頁、第７図）
【特許文献４】特開２００１−０４４２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の従来の技術には以下に示すような問題点がある。特許文献３に記載された技術においては、多層配線構造体の上にデカップリング容量を設けているため、多層配線構造体上におけるデカップリング容量を設けた領域にはパッド電極等を設けることができない。このため、半導体集積回路装置のレイアウトが制約され、結果的に装置が大型化する。また、多層配線構造体上にデカップリング容量を設けるためには、少なくとも、下層の電極を形成する工程と、誘電体層を形成する工程と、上層の電極を形成する工程が必要となり、半導体集積回路装置の製造工程が煩雑化し、製造コストが増加する。また、ガードリングを設ける技術においても、回路を囲むようにガードリングを設けると、素子形成領域の面積が増大してしまうという問題点がある。
【００１２】
本発明はかかる問題点に鑑みてなされたものであって、デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る半導体集積回路装置は、支持基板と、この支持基板の一部に形成され前記支持基板よりも抵抗率が低く第１の電位が印加された半導体領域と、前記支持基板上に設けられた絶縁膜と、この絶縁膜上に設けられた半導体層と、この半導体層に形成された集積回路と、を有し、前記支持基板が第１導電型半導体からなると共に第２の電位が印加されており、前記半導体領域が第２導電型半導体からなり、前記支持基板と前記半導体領域との間にデカップリング容量が形成されることを特徴とする。
【００１４】
本発明に係る他の半導体集積回路装置は、支持基板と、この支持基板の一部に形成され前記支持基板よりも抵抗率が低く第１の電位が印加された半導体領域と、前記支持基板上に設けられた絶縁膜と、この絶縁膜上に設けられた半導体層と、この半導体層に形成された集積回路と、を有し、前記支持基板中に形成され前記半導体領域とは異なる導電型であり第２の電位が印加された他の半導体領域を有し、前記半導体領域と前記他の半導体領域との間にデカップリング容量が形成されることを特徴とする。
【００１５】
本発明においては、ＳＯＩ基板を使用して半導体集積回路装置を作製する際に、半導体領域を外部の電源に接続して、電源電位を印加することにより、この半導体領域にノイズを吸収させることができる。この結果、半導体層に形成される集積回路をノイズから守ると共に、この集積回路から発生するノイズが他の集積回路に伝搬することを防止できる。また、半導体領域を設けるための専用配置領域を必要としないため、装置の小型化を図ることができる。
【００１６】
また、本発明においては、半導体領域がノイズを吸収し、集積回路の誤動作を防止すると共に、この集積回路から発生するノイズが他の集積回路に影響を及ぼすことを防止できる。また、半導体領域を設けるための専用配置領域を必要としないため、装置の小型化を図ることができる。
【００１７】
また、前記支持基板が第１導電型半導体からなり、前記半導体領域が前記支持基板よりも不純物濃度が高い第１導電型半導体からなっていてもよい。また、このとき、導電体からなり前記半導体層中に前記集積回路を囲むように形成され前記半導体領域に接続されたガードリングを有していてもよい。これにより、ノイズをより効果的に吸収できる。
【００１８】
なお、デカップリング容量は、支持基板と半導体領域との界面におけるＰＮ接合により形成される。これにより、電源ノイズを吸収し、集積回路の動作を安定化することができる。
【００１９】
このとき、前記半導体層及び前記絶縁膜を貫通し前記半導体領域に接続された第１のビアが形成されており、前記半導体領域は前記第１のビアを介して前記第１の電位が印加されていてもよい。また、前記半導体領域と同層で第１導電型のコンタクト領域が形成されており、前記半導体層及び前記絶縁膜を貫通し前記コンタクト領域に接続された第２のビアが形成されており、前記支持基板は前記コンタクト領域及び前記第２のビアを介して前記第２の電位が印加されていてもよく、前記支持基板はその裏面から前記第２の電位が印加されていてもよい。
【００２０】
このとき、前記半導体領域が前記支持基板の表面に形成されており、前記他の半導体領域が前記半導体領域下に形成されていてもよく、前記半導体領域及び前記他の半導体領域が前記支持基板の表面に相互に同層に形成されていてもよい。同層に形成されている場合は、前記支持基板の表面から見て、前記半導体領域及び前記他の半導体領域の形状は夫々相互に平行に配置された複数本の枝部が根元部に連結されてなる櫛型形状であり、前記半導体領域の枝部間に前記他の半導体領域の枝部が入り込んでおり前記半導体領域と前記他の半導体領域が相互に接していることが好ましい。これにより、半導体領域と他の半導体領域との界面の面積が増加し、デカップリング容量の容量値を増大させることができる。
【００２１】
また、前記半導体領域及び前記他の半導体領域がエピタキシャル成長により形成された層であってもよい。これにより、結晶の均一性が高く、欠陥が少ない半導体領域を得ることができ、リーク電流を低減することができる。
【００２２】
又は、前記半導体領域及び前記他の半導体領域が前記支持基板に不純物を注入することにより形成された領域であってもよい。これにより、これらの領域を任意の形状及び面積に形成することができる。
【発明の効果】
【００２３】
以上詳述したように、本発明によれば、ＳＯＩ基板において、支持基板の一部にこの支持基板よりも抵抗率が低い半導体領域を設けることにより、このＳＯＩ基板を使用して半導体集積回路装置を作製する際に、装置の小型化を図りつつ、ノイズを吸収することができる。これにより、半導体集積回路装置の動作を安定化することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係るＳＯＩ基板を示す断面図である。
【図２】（ａ）は本実施形態に係る半導体集積回路装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図である。
【図３】本実施形態の変形例に係る半導体集積回路装置を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体集積回路装置を示す断面図である。
【図５】本発明の第３の実施形態に係るＳＯＩ基板を示す断面図である。
【図６】（ａ）は本実施形態に係る半導体集積回路装置を示す断面図であり、（ｂ）は平面図である。
【図７】本発明の第４の実施形態に係る半導体集積回路装置を示す断面図である。
【図８】本発明の第５の実施形態に係る半導体集積回路装置を示す断面図である。
【図９】本発明の第６の実施形態に係るＳＯＩ基板を示す断面図である。
【図１０】本実施形態に係る半導体集積回路装置を示す断面図である。
【図１１】本発明の第７実施形態に係るＳＯＩ基板を示す断面図である。
【図１２】本実施形態に係る半導体集積回路装置を示す断面図である。
【図１３】本発明の第８の実施形態に係る半導体集積回路装置を示す断面図である。
【図１４】本発明の第９の実施形態に係る半導体集積回路装置を示す断面図である。
【図１５】（ａ）乃至（ｄ）は、ＳＯＩ基板の第１の製造方法を工程順に示す断面図である。
【図１６】（ａ）及び（ｂ）は、ＳＯＩ基板の第２の製造方法を工程順に示す断面図である。
【図１７】（ａ）乃至（ｃ）はＳＯＩ基板の第３の製造方法を工程順に示す断面図である。
【図１８】この第３の製造方法の変形例を示す断面図である。
【図１９】（ａ）乃至（ｃ）はＳＯＩ基板の第４の製造方法を工程順に示す断面図である。
【図２０】（ａ）及び（ｂ）は、半導体集積回路装置の第１の製造方法を工程順に示す断面図である。
【図２１】（ａ）及び（ｂ）は、半導体集積回路装置の第２の製造方法を工程順に示す断面図である。
【図２２】（ａ）及び（ｂ）は、半導体集積回路装置の第３の製造方法を工程順に示す断面図である。
【図２３】（ａ）及び（ｂ）は、半導体集積回路装置の第４の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係るＳＯＩ基板を示す断面図であり、図２（ａ）は本実施形態に係る半導体集積回路装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ線による断面図である。なお、図２（ａ）においては、後述する側壁２１及び２５、ビア２９及び３０、配線３１及び３２、電源電位配線ＶＤＤ及び接地電位配線ＧＮＤは図示を省略されている。
【００２６】
図１に示すように、本実施形態に係るＳＯＩ基板１においては、Ｐ−型シリコンからなる支持基板２が設けられており、この支持基板２上の全面にＰ＋型シリコン層３が設けられており、このＰ＋型シリコン層３上の全面にＮ＋型シリコン層４が設けられている。そして、このＮ＋型シリコン層４上の全面に、埋込酸化膜（ＢＯＸ層）５が設けられており、この埋込酸化膜５上の全面に、ＳＯＩ層６が設けられている。
【００２７】
ＳＯＩ基板１全体の厚さは例えば３００乃至８００μｍであり、そのうち、Ｐ＋型シリコン層３の厚さは例えば５０乃至３００ｎｍであり、Ｎ＋型シリコン層４の厚さは例えば５０乃至３００ｎｍであり、埋込酸化膜５の厚さは例えば１５０ｎｍであり、ＳＯＩ層６の厚さは例えば２５０ｎｍである。また、支持基板２及びＰ＋型シリコン層３にはＰ型不純物として例えばＢ（ボロン）が注入されている。支持基板２の不純物濃度は例えば１×１０１５ｃｍ−３であり、Ｐ＋型シリコン層３の不純物濃度は例えば１×１０１７ｃｍ−３であり、Ｐ＋型シリコン層３の不純物濃度は支持基板２の不純物濃度よりも高くなっている。更に、Ｎ＋型シリコン層４には、Ｎ型不純物としてＰ（リン）が注入されており、その不純物濃度は１×１０１７ｃｍ−３である。
【００２８】
図２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体集積回路装置１１は、例えば、図１に示すＳＯＩ基板１を加工して作製されたものである。半導体集積回路装置１１においては、支持基板２が設けられており、この支持基板２上の全面にＰ＋型シリコン層３が設けられており、このＰ＋型シリコン層３上にＮ＋型シリコン層４及びＰ＋型シリコン層１２が相互に同層に設けられている。即ち、Ｐ＋型シリコン層３上における一部の領域にはＮ＋型シリコン層４が設けられており、Ｎ＋型シリコン層４が設けられていない領域にはＰ＋型シリコン層１２が設けられている。そして、Ｎ＋型シリコン層４及びＰ＋型シリコン層１２上の全面には、埋込酸化膜５及びＳＯＩ層６が設けられている。
【００２９】
また、ＳＯＩ層６には、Ｎウエル１３及びＰウエル１４が形成されており、Ｎウエル１３とＰウエル１４との間には素子分離膜１５が形成されている。素子分離膜１５の下端は埋込酸化膜５の上面に接している。この結果、Ｎウエル１３及びＰウエル１４は素子分離膜１５により相互に絶縁されている。そして、Ｎウエル１３にはＰＭＯＳトランジスタ１６及びｎ型拡散領域３３が形成されており、Ｐウエル１４にはＮＭＯＳトランジスタ１７及びｐ型拡散領域３４が形成されている。
【００３０】
即ち、Ｎウエル１３の表面には、ソース・ドレインとなる２ヶ所のｐ型拡散領域１８が形成されており、Ｎウエル１３におけるｐ型拡散領域１８間の領域がチャネル領域となっている。そして、このチャネル領域上にゲート絶縁膜１９が設けられており、このゲート絶縁膜１９上に、例えばポリシリコンからなるゲート電極２０が設けられている。また、ゲート絶縁膜１９及びゲート電極２０の側部には、例えばシリコン酸化膜からなる側壁２１が設けられている。Ｎウエル１３、ｐ型拡散領域１８、ゲート絶縁膜１９、ゲート電極２０、側壁２１により、ＰＭＯＳトランジスタ１６が形成されている。
【００３１】
同様に、Ｐウエル１４の表面には、ソース・ドレインとなる２ヶ所のｎ型拡散領域２２が形成されており、Ｐウエル１４におけるｎ型拡散領域２２間の領域がチャネル領域となっている。そして、このチャネル領域上にゲート絶縁膜２３及びゲート電極２４が設けられており、ゲート絶縁膜２３及びゲート電極２４の側部には、側壁２５が設けられている。Ｐウエル１４、ｎ型拡散領域２２、ゲート絶縁膜２３、ゲート電極２４、側壁２５によりＮＭＯＳトランジスタ１７が形成されている。ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７は、半導体集積回路装置１１の集積回路の一部である。
【００３２】
更に、Ｎウエル１３の表面におけるＰＭＯＳトランジスタ１６が形成されている領域からＳＴＩ領域２８により離隔された領域には、ｎ型拡散領域３３が形成されており、ｎ型拡散領域３３、Ｎウエル１３及び埋込酸化膜５を貫通するようにビア２６が設けられている。ビア２６の下端はＮ＋型シリコン層４に接続されており、上端は電源電位配線ＶＤＤに接続されており、上端と下端との間の部分はｎ型拡散領域３３を介してＮウエル１３に接続されている。また、Ｐウエル１４の表面におけるＮＭＯＳトランジスタ１７が形成されている領域からＳＴＩ領域２８により離隔された領域には、ｐ型拡散領域３４が形成されており、ｐ型拡散領域３４、Ｐウエル１４及び埋込酸化膜５を貫通するようにビア２７が設けられている。ビア２７の下端はＰ＋型シリコン層１２に接続されており、上端は接地電位配線ＧＮＤに接続されており、上端と下端との間の部分はｐ型拡散領域３４を介してＰウエル１４に接続されている。なお、ＳＯＩ層６の表面における素子分離膜１５、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ビア２６及び２７、ｎ型拡散領域３３、ｐ型拡散領域３４が設けられていない領域には、ＳＴＩ領域２８が形成されている。ＳＴＩ領域２８は、その下端が埋込酸化膜５に接していない部分分離膜である。また、ゲート電極２０及び２４は、夫々ビア２９及び３０を介して、配線３１及び３２に接続されている。ビア２６、２７、２９、３０内には例えばＷ（タングステン）又はドープドポリシリコンが埋設されている。
【００３３】
これにより、Ｎ＋型シリコン層４には、電源電位配線ＶＤＤ及びビア２６を介して電源電位が印加され、Ｐ＋型シリコン層３及び１２には、接地電位配線ＧＮＤ及びビア２７を介して接地電位が印加されている。この結果、Ｎ＋型シリコン層４とＰ＋型シリコン層３及び１２との間に、デカップリング容量Ｃ１が形成される。
【００３４】
次に、本実施形態に係る半導体集積回路装置１１の動作について説明する。ＰＭＯＳトランジスタ１６が駆動すると、Ｎウエル１３におけるソース・ドレイン領域であるｐ型拡散領域１８の直下に相当する領域に空乏層が生じ、この空乏層が埋込酸化膜５に到達する。この結果、ＰＭＯＳトランジスタ１６の寄生容量が低減すると共に、Ｎウエル１３におけるチャネル領域の直下域に、電気的にフローティング状態となる中性領域（ボディ）が形成される。このとき、電源電位配線ＶＤＤに電源電位を印加することにより、ビア２６を介して、中性領域に電源電位が印加され、中性領域の電位が弱く固定される。これにより、ＰＭＯＳトランジスタ１６を高速で駆動させることができるようになる。同様に、ＮＭＯＳトランジスタ１７も高速で駆動させることができる。
【００３５】
また、電源電位配線ＶＤＤに電源電位を印加することにより、ビア２６を介して、Ｎ＋型シリコン層４に電源電位が印加される。一方、接地電位配線ＧＮＤに接地電位を印加することにより、ビア２７を介して、Ｐ＋型シリコン層１２及び３に接地電位が印加される。この結果、Ｎ＋型シリコン層４とＰ＋型シリコン層１２及び３との間に、逆バイアスのＰＮ接合が形成される。これにより、半導体集積回路装置１１において、電源に並列に接続されたデカップリング容量Ｃ１が形成される。
【００３６】
このように、本実施形態においては、埋込酸化膜５の下方に、電源に並列に接続されたデカップリング容量Ｃ１が形成されるため、デカップリング容量を設けるための専用配置領域を設けることなく、電源ノイズを低減することができる。これにより、電源ノイズに起因する集積回路の誤動作を防止できると共に、半導体集積回路装置１１を小型化することができる。
【００３７】
また、本実施形態においては、集積回路の上方にデカップリング容量を設けていないため、集積回路のレイアウトが制約を受けることがない。これにより、半導体集積回路装置１１をより小型化することができる。
【００３８】
更に、本実施形態においては、電源電位配線ＶＤＤに印加する電源電位と、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を駆動させる電源電位とを相互に異ならせることができる。これにより、例えば、前記トランジスタの駆動電圧を１Ｖとし、電源電位配線ＶＤＤに印加して接地電位との間でデカップリング容量Ｃ１を形成する電源電位を２Ｖとすることにより、トランジスタを高速で駆動させると共に、デカップリング容量Ｃ１の容量を増大させることができる。
【００３９】
更にまた、本実施形態においては、ＳＯＩ基板上に集積回路を形成しているため、この集積回路を高速で駆動することができる。
【００４０】
なお、本実施形態においては、支持基板２をＰ型シリコンにより形成する例を示したが、本発明はこれに限定されず、例えば、支持基板２をガラス等の絶縁材料又は真性半導体等により形成してもよい。これにより、支持基板２中をノイズが伝搬することを抑制できる。
【００４１】
また、本実施形態においては、ＳＯＩ基板１及び半導体集積回路装置１１において、Ｐ＋型シリコン層３上にＮ＋型シリコン層４を設ける例を示したが、Ｎ＋型シリコン層上にＰ＋型シリコン層を設けてもよい。この場合は、上層のＰ＋型シリコン層内に局部的にＮ＋型シリコン層を形成し、この局部的に形成されたＮ＋型シリコン層を介して、下層のＮ＋型シリコン層に電源電位を印加するようにする。また、Ｐ＋型シリコン層には接地電位を印加する。
【００４２】
更に、本実施形態においては、Ｎウエル１３を貫通するようにビア２６を設け、Ｐウエル１４を貫通するようにビア２７を設けているが、本発明はこれに限定されず、例えば、素子分離膜１５を貫通するように、ビアを設けてもよい。このように、本実施形態は、特許文献１に示されているような集積回路、即ち、ＭＯＳトランジスタの中性領域の電位を固定するコンタクトを備えた集積回路以外の集積回路にも適用することができる。
【００４３】
更にまた、Ｎ＋型シリコン層４とＰ＋型シリコン層３及び１２との界面の面積を増加させるために、Ｎ＋型シリコン層４及びＰ＋型シリコン層１２を種々の形状に加工してもよい。例えば、支持基板２の表面に垂直な方向から見て、Ｎ＋型シリコン層４の形状を格子状とし、Ｐ＋型シリコン層１２の形状をマトリクス状に配列された島状としてもよい。なお、Ｐ＋型シリコン層３は全面に均一に設ける。これにより、ＰＮ接合界面の面積を増加させ、デカップリング容量の容量を増加させることができる。
【００４４】
更にまた、本実施形態においては、Ｐ型不純物としてＢ（ボロン）を使用する例を示したが、本発明はこれに限定されず、例えばＩｎ（インジウム）を使用してもよい。また、本実施形態においては、Ｎ型不純物としてＰ（リン）を使用する例を示したが、本発明はこれに限定されず、例えば、Ａｓ（ヒ素）又はＳｂ（アンチモン）を使用してもよい。後述する他の実施形態においても同様である。
【００４５】
次に、本実施形態の変形例について説明する。図３は本変形例に係る半導体集積回路装置を示す断面図である。図３に示すように、本変形例に係る半導体集積回路装置３９においては、ビア２６が素子分離膜１５及び埋込酸化膜５を貫通してＮ＋型シリコン層４に接続されている。また、ビア２７が素子分離膜１５及び埋込酸化膜５を貫通してＰ＋型シリコン層１２に接続されている。このため、ビア２６及び２７は夫々Ｎウエル１３及びＰウエル１４には接続されていない。
【００４６】
一方、ｎ型拡散領域３３を介してＮウエル１３に接続されるように、ビア３７が形成されている。ビア３７の上端は配線３５に接続され、下端はｎ型拡散領域３３に接している。また、ｐ型拡散領域３４を介してＰウエル１４に接続されるように、ビア３８が形成されている。ビア３８の上端は配線３６に接続され、下端はｐ型拡散領域３４に接している。半導体集積回路装置３９における上記以外の構成は、前述の第１の実施形態に係る半導体集積回路装置１１と同様である。
【００４７】
本変形例においては、配線３５に所定の電位を印加することにより、ビア３７を介して、ＰＭＯＳトランジスタ１６の中性領域（ボディ）の電位を固定することができる。また、配線３６に所定の電位を印加することにより、ビア３８を介して、ＮＭＯＳトランジスタ１７の中性領域の電位を固定できる。一方、デカップリング容量Ｃ１の容量値は、電源電位配線ＶＤＤ及び接地電位配線ＧＮＤに印加する電圧によって制御される。このため、デカップリング容量Ｃ１を形成するための電位を、各トランジスタの中性領域を固定する電位と異ならせることができ、トランジスタの駆動条件から独立して、デカップリング容量Ｃ１の容量値を決定することができる。
【００４８】
次に、本発明の第２の実施形態について説明する。図４は本実施形態に係る半導体集積回路装置を示す断面図である。図４に示すように、本実施形態に係る半導体集積回路装置４１は、前述の第１の実施形態におけるＳＯＩ基板１（図１参照）を加工して作製されたものである。半導体集積回路装置４１は、前述の第１の実施形態に係る半導体集積回路装置１１（図２（ａ）及び（ｂ）参照）と比較して、Ｐ＋型シリコン層３が支持基板２を介して、支持基板２の裏面、即ち、Ｐ＋型シリコン層３が配置されていない面から、接地電位配線ＧＮＤに接続されている点が異なっている。このため、半導体集積回路装置４１には、図２（ｂ）に示すようなビア２７及びＰ＋型シリコン層１２が設けられておらず、Ｎ＋型シリコン層４はＰ＋型シリコン層３上の全面に設けられている。また、支持基板２はＰ−型シリコンにより形成されている。更に、ｐ型拡散領域３４を介してＰウエル１４に接続されるように、ビア３８が形成されている。ビア３８の上端は配線３６に接続され、下端はｐ型拡散領域３４に接している。これにより、Ｐ＋型シリコン層３とＮ＋型シリコン層４との界面に逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ２が形成されている。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００４９】
本実施形態においては、Ｐ＋型シリコン層３とＮ＋型シリコン層４との界面に電源に並列に接続されたデカップリング容量Ｃ２を形成することができるため、半導体集積回路装置４１を小型化しつつ、電源ノイズを抑制することができる。また、Ｐ＋型シリコン層１２を設ける必要がないため、第１の実施形態と比較して、製造工程を簡略化することができる。更に、ビア２７を設ける必要がないため、半導体集積回路装置４１をより小型化することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５０】
次に、本発明の第３の実施形態について説明する。図５は本実施形態に係るＳＯＩ基板を示す断面図であり、図６（ａ）は本実施形態に係る半導体集積回路装置を示す断面図であり、（ｂ）は平面図である。図５に示すように、本実施形態に係るＳＯＩ基板７においては、Ｐ−型シリコンからなる支持基板２が設けられており、この支持基板２上の全面にＮ＋型シリコン層４が設けられており、このＮ＋型シリコン層４上の全面に埋込酸化膜（ＢＯＸ層）５が設けられており、この埋込酸化膜５上の全面に、ＳＯＩ層６が設けられている。ＳＯＩ基板７における上記以外の構成は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）と同様である。
【００５１】
図６（ａ）に示すように、本実施形態に係る半導体集積回路装置４２は、例えば、ＳＯＩ基板７を加工して作製されたものである。半導体集積回路装置４２においては、例えばＰ−型シリコンからなる支持基板２が設けられており、支持基板２上に、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４が相互に同層に設けられている。図６（ｂ）に示すように、支持基板２の表面に垂直な方向から見て、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４の形状は櫛型になっている。即ち、Ｎ＋型シリコン層４３は、根元部４３ａ及び複数の枝部４３ｂからなり、枝部４３ｂは相互に平行に配置され、その一端部が根元部４３ａに連結されている。同様に、Ｐ＋型シリコン層４４は、根元部４４ａ及び複数の枝部４４ｂからなり、枝部４４ｂは相互に平行に配置され、その一端部が根元部４４ａに連結されている。そして、Ｎ＋型シリコン層４３の枝部４３ｂ間にＰ＋型シリコン層４４の枝部４４ｂが入り込んでおり、Ｎ＋型シリコン層４３とＰ＋型シリコン層４４とは相互に接している。そして、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４は、支持基板２の上面全域を覆っている。即ち、支持基板２上におけるＮ＋型シリコン層４３が形成されていない領域には、Ｐ＋型シリコン層４４が形成されている。なお、図６（ｂ）は、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４のみを図示している。そして、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４上には埋込酸化膜５が設けられており、埋込酸化膜５上の全面にはＳＯＩ層６が設けられている。ＳＯＩ層６にはＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７が形成されている。
【００５２】
また、ＳＯＩ層６及び埋込酸化膜５を貫通するように、電源電位配線ＶＤＤ及びＮ＋型シリコン層４３に接続されたビア２６、及び接地電位配線ＧＮＤ及びＰ＋型シリコン層４４に接続されたビア２７が設けられている。これにより、Ｎ＋型シリコン層４３にはビア２６を介して電源電位が印加され、Ｐ＋型シリコン層４４にはビア２７を介して接地電位が印加される。この結果、Ｎ＋型シリコン層４３とＰ＋型シリコン層４４との界面に逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ３が形成される。本実施形態の半導体集積回路装置４２における上記以外の構成及び動作は、前述の第１の実施形態に係る半導体集積回路装置１１の構成と同様である。
【００５３】
本実施形態に係るＳＯＩ基板７は、前述のＳＯＩ基板１と比較して、Ｐ＋型シリコン層３（図１参照）が設けられていないため、製造コストを低減することができる。また、本実施形態に係る半導体集積回路装置４２は、このＳＯＩ基板７を使用して作製することができる。このため、製造コストを低減することができる。なお、半導体集積回路装置４２の製造方法は後述する。更に、半導体集積回路装置４２においては、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４の形状を櫛状とすることにより、両者間の接触面積を増大させ、デカップリング容量Ｃ３の容量値を増加させることができる。これにより、より効果的に電源ノイズを抑制することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５４】
なお、本実施形態においては、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４の形状を櫛状とする例を示したが、本実施形態はこれに限定されず、Ｎ＋型シリコン層４３とＰ＋型シリコン層４４との間にＰＮ接合が形成されれば、どのような形状であってもよい。
【００５５】
また、ビア２７を省略し、Ｐ−型シリコンからなる支持基板２を介して、Ｐ＋型シリコン層４４に接地電位を印加してもよい。又は、支持基板２をＮ−型シリコンにより形成し、この支持基板２を介して、Ｎ＋型シリコン層４３に電源電位を印加してもよい。この場合は、ビア２６を省略することができる。
【００５６】
次に、本発明の第４の実施形態について説明する。図７は本実施形態に係る半導体集積回路装置を示す断面図である。図７に示すように、本実施形態に係る半導体集積回路装置４５は、前述の第３の実施形態におけるＳＯＩ基板７を加工して作製されたものである。半導体集積回路装置４５においては、前述の第１の実施形態に係る半導体集積回路装置１１（図１参照）と比較して、Ｐ＋型シリコン層３が設けられておらず、Ｐ−型シリコンからなる支持基板２上にＮ＋型シリコン層４及びＰ＋型シリコン層４６が相互に同層に設けられている。また、ビア２６は電源電位配線ＶＤＤとＮ＋型シリコン層４との間に接続されており、ビア２７は接地電位配線ＧＮＤとＰ＋型シリコン層４６との間に接続されている。これにより、Ｎ＋型シリコン層４には電源電位配線ＶＤＤ及びビア２６を介して電源電位が印加され、支持基板２には接地電位配線ＧＮＤ、ビア２７及びＰ＋型シリコン層４６を介して接地電位が印加される。この結果、Ｎ＋型シリコン層４と支持基板２との間において、逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ４が形成される。本実施形態における上記以外の構成及び動作は、前述の第１の実施形態と同様である。
【００５７】
本実施形態においては、Ｎ＋型シリコン層４と支持基板２との間に、電源に並列に接続されたデカップリング容量Ｃ４を形成することができるため、半導体集積回路装置４５を小型化しつつ、電源ノイズを抑制することができる。また、本実施形態においては、前述の第１の実施形態と比較して、Ｐ＋型シリコン層３（図４参照）を省略することができるため、製造コストを低減することができる。これに対して、前述の第１の実施形態においては、不純物濃度が支持基板２よりも高いＰ＋型シリコン層３とＮ＋型シリコン層４との間にデカップリング容量Ｃ１を形成することができるため、本第４実施形態よりも、デカップリング容量を大きくすることが容易である。本実施形態に係る上記以外の効果は、第１の実施形態と同様である。
【００５８】
次に、本発明の第５の実施形態について説明する。図８は本実施形態に係る半導体集積回路装置を示す断面図である。図８に示すように、本実施形態に係る半導体集積回路装置４７は、前述の第３の実施形態におけるＳＯＩ基板７を加工して作製されたものである。本実施形態に係る半導体集積回路装置４７においては、前述の第２の実施形態に係る半導体集積回路装置４１（図４参照）と比較して、Ｐ＋型シリコン層３が設けられておらず、Ｐ−型シリコンからなる支持基板２上の全面にＮ＋型シリコン層４が設けられている。また、支持基板２は、例えばその裏面から、接地電位配線ＧＮＤに接続されている。これにより、Ｎ＋型シリコン層４には電源電位配線ＶＤＤ及びビア２６を介して電源電位が印加され、支持基板２には接地電位が印加される。この結果、Ｎ＋型シリコン層４と支持基板２との間において、逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ５が形成される。本実施形態における上記以外の構成及び動作は、前述の第２の実施形態と同様である。
【００５９】
本実施形態においては、Ｎ＋型シリコン層４と支持基板２との間に電源に並列に接続されたデカップリング容量Ｃ５を形成することができるため、電源ノイズを低減することができる。また、本実施形態は、前述の第２の実施形態と比較して、Ｐ＋型シリコン層３（図４参照）を省略することができるため、製造コストを低減することができる。これに対して、前述の第２の実施形態においては、不純物濃度が支持基板２よりも高いＰ＋型シリコン層３とＮ＋型シリコン層４との間にデカップリング容量Ｃ２を形成することができるため、本第５実施形態よりも、デカップリング容量を大きくすることが容易である。本実施形態に係る上記以外の効果は、第２の実施形態と同様である。
【００６０】
次に、本発明の第６の実施形態について説明する。図９は本実施形態に係るＳＯＩ基板を示す断面図であり、図１０は本実施形態に係る半導体集積回路装置を示す断面図である。図９に示すように、本実施形態に係るＳＯＩ基板８においては、前述の第３の実施形態に係るＳＯＩ基板７（図５参照）と比較して、支持基板２の表面において、Ｎ＋型シリコン層４が局所的に設けられている点が異なっている。ＳＯＩ基板８における上記以外の構成は、ＳＯＩ基板７と同様である。
【００６１】
図１０に示すように、本実施形態に係る半導体集積回路装置４８は、ＳＯＩ基板８を加工して作製されたものである。半導体集積回路装置４８においては、素子形成領域４９と、この素子形成領域４９を区画する素子分離領域５０が設定されている。また、半導体集積回路装置４８においては、Ｐ−型シリコンからなる支持基板２が設けられており、支持基板２の表面における素子分離領域５０の一部には、Ｎ＋型シリコン層４が局所的に設けられている。また、支持基板２及びＮ＋型シリコン層４上の全面には、埋込酸化膜５が設けられており、この埋込酸化膜５上には、ＳＯＩ層６が設けられている。更に、ＳＯＩ層６における素子形成領域４９には、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ等の能動素子（図示せず）が形成されている。一方、ＳＯＩ層６における素子分離領域５０には、素子分離膜５１が設けられている。なお、支持基板２の表面に垂直な方向から見て、Ｎ＋型シリコン層４は素子分離領域５０の内側にあり、Ｎ＋型シリコン層４の外縁は素子分離領域５０の外縁から５μｍ以上内側に位置している。即ち、素子分離領域５０の外縁とＮ＋型シリコン層４の外縁との間の距離Ｌは、５μｍ以上である。
【００６２】
更にまた、素子分離膜５１及び埋込酸化膜５を貫通するように、ビア５２が設けられており、ビア５２の上端は電源電位配線ＶＤＤに接続されており、ビア５２の下端はＮ＋型シリコン層４に接続されている。また、支持基板２はその裏面を介して、接地電位配線ＧＮＤに接続されている。
【００６３】
これにより、Ｎ＋型シリコン層４には電源電位配線ＶＤＤ及びビア５２を介して、電源電位が印加され、支持基板２には接地電位配線ＧＮＤを介して、接地電位が印加される。この結果、Ｎ＋型シリコン層４と支持基板２との間に逆バイアスのＰＮ接合が形成され、電源に並列に接続されたデカップリング容量Ｃ６が形成される。
【００６４】
本実施形態に係る半導体集積回路装置４８においては、電源電位配線ＶＤＤに電源電位を印加し、接地電位配線ＧＮＤに接地電位を印加することにより、Ｎ＋型シリコン層４と支持基板２との間に、電源に並列に接続されたデカップリング容量Ｃ６が形成される。これにより、半導体集積回路装置４８の小型化と、電源ノイズの低減を両立させることができる。
【００６５】
また、素子形成領域４９の直下域にはＮ＋型シリコン層４が設けられていないため、素子間において、ノイズがＮ＋型シリコン層４を介して伝搬することを防止できる。本実施形態における上記以外の効果は、前述の第５の実施形態と同様である。
【００６６】
なお、本実施形態においては、支持基板２をその裏面から接地電位配線ＧＮＤに接続する例を示したが、埋込酸化膜５を貫通するビアを設け、このビアを介して支持基板２を、支持基板２の上方にある接地電位配線ＧＮＤに接続してもよい。また、本実施形態においては、支持基板２の表面にＮ＋型シリコン層４のみを設ける例を示したが、支持基板２とＮ＋型シリコン層４との間にＰ＋型シリコン層を設け、このＰ＋型シリコン層とＮ＋型シリコン層４との間にデカップリング容量を形成してもよい。更に、支持基板２の表面の一部に、Ｎ＋型シリコン層及びＰ＋型シリコン層を同層で設け、両層の間にデカップリング容量を形成してもよい。このとき、前述の第３の実施形態のように、Ｎ＋型シリコン層及びＰ＋型シリコン層の形状を櫛型とし、相互に接するように配置してもよい。Ｎ＋型シリコン層及びＰ＋型シリコン層の双方を設ける場合は、Ｐ＋型シリコン層には支持基板２を介して接地電位が印加されてもよく、ビアを介して接地電位が印加されてもよい。
【００６７】
次に、本発明の第７の実施形態について説明する。図１１は本実施形態に係るＳＯＩ基板を示す断面図であり、図１２は本実施形態に係る半導体集積回路装置を示す断面図である。図１１に示すように、本実施形態に係るＳＯＩ基板９においては、Ｐ−型シリコンからなる支持基板２が設けられており、この支持基板２上の全面にＰ＋型シリコン層３が設けられており、このＰ＋型シリコン層３上の全面に埋込酸化膜（ＢＯＸ層）５が設けられており、この埋込酸化膜５上の全面に、ＳＯＩ層６が設けられている。ＳＯＩ基板９における上記以外の構成は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）と同様である。
【００６８】
図１２に示すように、本実施形態に係る半導体集積回路装置５３は、ＳＯＩ基板９を加工して作製されたものである。半導体集積回路装置５３においては、Ｐ−型シリコンからなる支持基板２が設けられており、この支持基板２上の全面にＰ＋型シリコン層３が設けられており、このＰ＋型シリコン層３上の全面に埋込酸化膜５が設けられており、埋込酸化膜５上の全面にＳＯＩ層６が設けられている。
【００６９】
ＳＯＩ層６には、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路が形成されている。ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７の構成は、前述の第１の実施形態と同様であり、ＳＯＩ層６におけるＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１７との間の領域には素子分離膜１５が形成されている。また、ＳＯＩ層６の表面におけるＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７及び素子分離膜１５が形成されていない領域には、ＳＴＩ領域２８が形成されている。
【００７０】
更に、ＳＯＩ層６におけるｐ型拡散領域３４及びＰウエル１４並びに埋込酸化膜５を貫通するように、ビア２７が設けられており、ビア２７の上端は接地電位配線ＧＮＤに接続されており、ビア２７の下端はＰ＋型シリコン層３に接続されている。
【００７１】
本実施形態に係る半導体集積回路装置５３においては、接地電位配線ＧＮＤに接地電位を印加すると、ビア２７を介して、Ｐ＋型シリコン層３に接地電位が印加される。これにより、Ｐ＋型シリコン層３の電位が接地電位に固定される。
【００７２】
このように、本実施形態においては、Ｐ＋型シリコン層３の電位を接地電位に固定することができるため、Ｐ＋型シリコン層３がノイズを吸収することができる。この結果、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路を、この集積回路の外部から印加されるノイズから守ることができる。また、この集積回路から生じるノイズが、他の集積回路の動作に悪影響を及ぼすことを防止できる。
【００７３】
また、Ｐ＋型シリコン層３は埋込酸化膜５の下方に設けられているため、Ｐ＋型シリコン層３を配置するための専用配置領域を設ける必要がない。この結果、半導体集積回路装置５３の小型化を図ることができる。
【００７４】
更に、本実施形態においては、ＳＯＩ基板上に集積回路を形成しているため、この集積回路を高速で駆動することができる。
【００７５】
なお、本実施形態においては、支持基板２をＰ−型シリコンにより形成する例を示したが、本実施形態はこれに限定されず、例えば、支持基板２をガラス等の絶縁材料又は真性半導体等により形成してもよい。これにより、支持基板２中をノイズが伝搬することを抑制できる。また、支持基板２をＮ−型シリコンにより形成してもよく、Ｐ＋型シリコン層３の替わりに、Ｎ＋型シリコン層を設けてもよい。
【００７６】
次に、本発明の第８の実施形態について説明する。図１３は本実施形態に係る半導体集積回路装置を示す断面図である。図１３に示すように、本実施形態に係る半導体集積回路装置５４は、ＳＯＩ基板９（図１１参照）を加工して作製されたものである。本実施形態に係る半導体集積回路装置５４においては、前述の第７の実施形態に係る半導体集積回路装置５３（図１２参照）と比較して、ビア２７が設けられておらず、Ｐ−型シリコンからなる支持基板２が、その裏面、即ち、Ｐ＋型シリコン層３の反対側の面から接地電位配線ＧＮＤに接続されている。半導体集積回路装置５４における上記以外の構成及び動作は、前述の第７の実施形態に係る半導体集積回路装置５３と同様である。
【００７７】
本実施形態に係る半導体集積回路装置５４においては、接地電位配線ＧＮＤに接地電位を印加すると、支持基板２を介して、Ｐ＋型シリコン層３に接地電位が印加される。これにより、Ｐ＋型シリコン層３の電位が接地電位に固定される。
【００７８】
本実施形態においては、前述の第７の実施形態と比較して、ビア２７（図１２参照）を省略できるため、半導体集積回路装置５４をより一層小型化することができる。本実施形態における上記以外の効果は、前述の第７の実施形態と同様である。但し、支持基板２は、Ｐ＋型シリコン層３と接地電位配線ＧＮＤとを相互に接続する必要があるため、Ｐ型シリコン又は導電体により形成されていることが必要である。
【００７９】
次に、本発明の第９の実施形態について説明する。図１４は本実施形態に係る半導体集積回路装置を示す断面図である。図１４に示すように、本実施形態に係る半導体集積回路装置５５は、ＳＯＩ基板９（図１１参照）を加工して作製されたものである。本実施形態に係る半導体集積回路装置５５においては、前述の第７の実施形態に係る半導体集積回路装置５３（図１２参照）と比較して、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路を囲むように、ガードリング５６が設けられている。ガードリング５６は、埋込酸化膜５及びＳＯＩ層６を貫通するように設けられており、その下端はＰ＋型シリコン層３に接続されており、その上端はＳＯＩ層６の表面において露出している。ガードリング５６は、例えばＷ（タングステン）又はドープドポリシリコンにより形成されている。これにより、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路は、ガードリング５６及びＰ＋型シリコン層３により、３次元的に囲まれている。また、ビア５７が、ガードリング５６と、ＳＯＩ層６の上方に配置された接地電位配線ＧＮＤとを相互に接続するように設けられている。半導体集積回路装置５５における上記以外の構成は、前述の第７の実施形態に係る半導体集積回路装置５３と同様である。
【００８０】
本実施形態に係る半導体集積回路装置５５においては、接地電位配線ＧＮＤに接地電位を印加すると、ビア５７を介して、ガードリング５６及びＰ＋型シリコン層３に接地電位が印加される。これにより、ガードリング５６及びＰ＋型シリコン層３の電位が接地電位に固定される。
【００８１】
本実施形態においては、ガードリング５６及びＰ＋型シリコン層３により、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路に対して、この集積回路の外部から流入するノイズを吸収することができる。この結果、この外部からのノイズにより、前記集積回路が誤動作することを防止できる。また、前記集積回路において発生するノイズが、他の集積回路に伝搬することを防止できる。本実施形態は、前述の第７の実施形態と比較して、ガードリング５６及びＰ＋型シリコン層３が、ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を含む集積回路を３次元的に囲むように配置されているため、装置はやや大型化するものの、この集積回路の外部から流入するノイズ及びこの集積回路が発生するノイズを、より効果的に吸収することができる。本実施形態における上記以外の効果は、前述の第７の実施形態と同様である。
【００８２】
なお、本実施形態においても、前述の第８の実施形態と同様に、支持基板２を介して、ガードリング５６及びＰ＋型シリコン層３に接地電位を印加することができる。これにより、ビア５７を省略することが可能となる。
【００８３】
次に、上述の各実施形態に係るＳＯＩ基板の製造方法について説明する。先ず、ＳＯＩ基板の第１の製造方法について説明する。図１５（ａ）乃至（ｄ）は、本製造方法を工程順に示す断面図である。この第１の製造方法は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）の製造方法である。
【００８４】
先ず、図１５（ａ）に示すように、Ｐ−型シリコンからなる支持基板２を用意する。次に、図１５（ｂ）に示すように、例えばＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）法により、支持基板２上の全面にＰ＋型シリコンからなる層をエピタキシャル成長させ、Ｐ＋型シリコン層３を形成する。次に、図１５（ｃ）に示すように、例えばＣＶＤ法により、Ｐ＋型シリコン層３上の全面にＮ＋型シリコンからなる層をエピタキシャル成長させ、Ｎ＋型シリコン層４を形成する。その後、図１５（ｄ）に示すように、前述の如く作製した支持基板２上にＰ＋型シリコン層３及びＮ＋型シリコン層４を形成した基板上に、埋込酸化膜５とＳＯＩ層６とを貼り合わせた層を重ね合わせ、加熱処理を行って両者を貼り合わせる。これにより、図１に示すＳＯＩ基板１が作製される。
【００８５】
このＳＯＩ基板の第１の製造方法によれば、Ｐ＋型シリコン層３及びＮ＋型シリコン層４をエピタキシャル成長により形成するため、結晶の均一性が高く、欠陥が少ない層を得ることができる。この結果、Ｐ＋型シリコン層３及びＮ＋型シリコン層４におけるリーク電流を低減することができる。
【００８６】
なお、この第１の製造方法において、支持基板２上にＮ＋型シリコン層４のみを形成し、Ｐ＋型シリコン層３を形成しなければ、前述の第３の実施形態に係るＳＯＩ基板７（図５参照）を製造することができる。また、支持基板２上にＰ＋型シリコン層３のみを形成し、Ｎ＋型シリコン層４を形成しなければ、前述の第７の実施形態に係るＳＯＩ基板９（図１１参照）を製造することができる。
【００８７】
ＳＯＩ基板の第２の製造方法について説明する。図１６（ａ）及び（ｂ）は本製造方法を工程順に示す断面図である。この第２の製造方法は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）の製造方法である。先ず、図１５（ａ）乃至（ｃ）に示す方法により、支持基板２上に、Ｐ＋型シリコン層３及びＮ＋型シリコン層４をエピタキシャル成長により形成する。次に、図１６（ａ）に示すように、Ｎ＋型シリコン層４上にシリコン酸化膜５ａを形成する。次に、図１６（ｂ）に示すように、この支持基板２上にＰ＋型シリコン層３、Ｎ＋型シリコン層４及びシリコン酸化膜５ａを形成した基板上に、シリコン酸化膜５ｂとＳＯＩ層６とを貼り合わせた層を重ね合わせ、両者を貼り合わせる。このとき、シリコン酸化膜５ａとシリコン酸化膜５ｂとが接合して一体化し、埋込酸化膜５となる。これにより、図１に示すＳＯＩ基板１を作製することができる。
【００８８】
このＳＯＩ基板の第２の製造方法によれば、シリコン酸化膜同士を貼り合わせているため、貼り合わせ面における界面準位の欠陥が発生しない。本第２の製造方法における上記以外の効果は、前述の第１の製造方法と同様である。
【００８９】
ＳＯＩ基板の第３の製造方法について説明する。図１７（ａ）乃至（ｃ）は本製造方法を工程順に示す断面図である。この第３の製造方法は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）の製造方法である。先ず、図１７（ａ）に示すように、Ｐ−型シリコンからなる支持基板２を用意する。次に、図１７（ｂ）に示すように、支持基板２に対してＰ型不純物、例えばボロン（Ｂ）イオンを注入する。このとき、注入エネルギーは例えば２０乃至１００ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、支持基板２の表層付近に、深さが例えば１００乃至５００ｎｍのＰ＋型シリコン層５８が形成される。但し、支持基板２の最表面にはボロンがドープされないようにする。
【００９０】
次に、図１７（ｃ）に示すように、Ｐ＋型シリコン層５８に対して、Ｎ型不純物、例えばリン（Ｐ）イオンを注入する。このとき、注入エネルギーは例えば３０乃至１５０ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、Ｐ＋型シリコン層５８の表層に、深さが例えば５０乃至２００ｎｍのＮ＋型シリコン層４が形成される。また、Ｐ＋型シリコン層５８においてＮ＋型シリコン層４にならない下層部分が、Ｐ＋型シリコン層３となる。
【００９１】
その後、図１５（ｄ）に示すように、支持基板２、Ｐ＋型シリコン層３及びＮ＋型シリコン層４からなる基板上に、埋込酸化膜５とＳＯＩ層６とを貼り合わせた層を重ね合わせ、加熱処理を行って両者を貼り合わせる。これにより、図１に示すＳＯＩ基板１が作製される。
【００９２】
なお、図１７（ｂ）に示すＰ型不純物の注入工程において、ボロンイオンの替わりにインジウムイオンを注入してもよい。また、図１７（ｃ）に示すＮ型不純物の注入工程において、リンイオンの替わりにヒ素イオン又はアンチモンイオンを注入してもよい。更に、図１５（ｄ）に示す貼合工程において、前述のＳＯＩ基板の第２の製造方法のように、シリコン酸化膜同士を貼り合わせてもよい。
【００９３】
更にまた、本製造方法において、支持基板２にＮ型不純物のみを注入してＮ＋型シリコン層４のみを形成し、Ｐ型不純物を注入しなければ、前述の第３の実施形態に係るＳＯＩ基板７（図５参照）を製造することができる。また、支持基板２にＰ型不純物を注入してＰ＋型シリコン層３のみを形成し、Ｎ型不純物を注入しなければ、前述の第７の実施形態に係るＳＯＩ基板９（図１１参照）を製造することができる。
【００９４】
更にまた、Ｎ型不純物を支持基板２の表面における一部の領域に制限注入すれば、支持基板２の表面に局所的にＮ＋型シリコン層４を形成することができ、前述の第６の実施形態に係るＳＯＩ基板８（図９参照）を製造することができる。このように、イオン注入によりＮ＋型シリコン層４を形成すれば、Ｎ＋型シリコン層４を任意の領域に選択的に形成することができる。
【００９５】
次に、この第３の製造方法の変形例について説明する。図１８は本変形例の製造方法を示す断面図である。先ず、図１７（ａ）及び（ｂ）に示すように、支持基板２に対してＰ型不純物、例えばボロンイオンをイオン注入し、支持基板２の表面からの深さが例えば５０乃至２００ｎｍ以上且つ２５０乃至４００ｎｍ以下の領域に、厚さが例えば２００ｎｍのＰ＋型シリコン層５８を形成する。次に、図１８に示すように、支持基板２の表面に対して、Ｎ型不純物、例えばリンイオンを注入する。このとき、注入エネルギーは例えば３０乃至１５０ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、支持基板２の表面に、深さが例えば５０乃至２００ｎｍのＮ＋型シリコン層４ａが形成されると共に、このＮ＋型シリコン層４ａの下方にこのＮ＋型シリコン層４ａに接して、不純物濃度が支持基板２とほぼ同じであるシリコン層５９が形成される。シリコン層５９の厚さは例えば１００ｎｍとなる。また、Ｐ＋型シリコン層５８においてシリコン層５９にならない下層部分が、Ｐ＋型シリコン層３ａとなる。従って、Ｐ＋型シリコン層３ａの厚さは例えば１００ｎｍとなる。これにより、支持基板２上に、Ｐ＋型シリコン層３ａ、シリコン層５９、Ｎ＋型シリコン層４ａがこの順に形成される。
【００９６】
その後、支持基板２、Ｐ＋型シリコン層３ａ、不純物濃度が支持基板２とほぼ同じであるシリコン層５９及びＮ＋型シリコン層４ａからなる基板上に、埋込酸化膜５とＳＯＩ層６とを貼り合わせた層を重ね合わせ、例えば、１０００乃至１１００℃の温度に３０分間乃至２時間保持する加熱処理を行って両者を貼り合わせる。このとき、この加熱処理により、Ｐ＋型シリコン層３ａ及びＮ＋型シリコン層４ａの不純物が、不純物濃度が支持基板２とほぼ同じであるシリコン層５９内に拡散することにより、Ｐ＋型シリコン層３ａ及びシリコン層５９の下層部分がＰ＋型シリコン層３となり、Ｎ＋型シリコン層４ａ及びシリコン層５９の上層部分がＮ＋型シリコン層４となる。そして、Ｐ＋型シリコン層３とＮ＋型シリコン層４との界面に、ＰＮ接合が形成される。これにより、図１に示すＳＯＩ基板１が作製される。本変形例における上記以外の製造方法は、前述の第３の製造方法と同一である。
【００９７】
ＳＯＩ基板の第４の製造方法について説明する。図１９（ａ）乃至（ｃ）は本製造方法を工程順に示す断面図である。この第４の製造方法は、前述の第１の実施形態に係るＳＯＩ基板１（図１参照）の製造方法である。先ず、図１９（ａ）に示すように、Ｐ−型シリコンからなる支持基板２上の全面に埋込酸化膜５が設けられ、その上にＳＯＩ層６が設けられたＳＯＩ基板１０を、通常の方法により作製する。次に、図１９（ｂ）に示すように、ＳＯＩ基板１０に対してＰ型不純物、例えばボロン（Ｂ）イオンを注入する。このとき、注入エネルギーは例えば５０乃至２００ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、ボロンイオンがＳＯＩ層６及び埋込酸化膜５を透過して支持基板２の表層に到達し、支持基板２の表層に厚さが例えば１００乃至４００ｎｍのＰ＋型シリコン層６０が形成される。
【００９８】
次に、図１９（ｃ）に示すように、ＳＯＩ基板１０に対して、Ｎ型不純物、例えばリン（Ｐ）イオンを注入する。このとき、注入エネルギーは例えば１００乃至３００ｋｅＶとし、ドーズ量は例えば１×１０１３乃至５×１０１３ｃｍ−２とする。これにより、Ｐ＋型シリコン層６０の表層に、厚さが例えば５０乃至２００ｎｍのＮ＋型シリコン層４が形成される。また、Ｐ＋型シリコン層６０においてＮ＋型シリコン層４にならない下層部分が、Ｐ＋型シリコン層３となる。これにより、ＳＯＩ基板１が作製される。
【００９９】
なお、本製造方法において、支持基板２にＮ型不純物のみを注入してＮ＋型シリコン層４のみを形成し、Ｐ型不純物を注入しなければ、前述の第３の実施形態に係るＳＯＩ基板７（図５参照）を製造することができる。また、支持基板２にＰ型不純物を注入してＰ＋型シリコン層３のみを形成し、Ｎ型不純物を注入しなければ、前述の第７の実施形態に係るＳＯＩ基板９（図１１参照）を製造することができる。更に、Ｎ型不純物を支持基板２の表面における一部の領域に制限注入すれば、支持基板２の表面に局所的にＮ＋型シリコン層４を形成することができ、前述の第６の実施形態に係るＳＯＩ基板８（図９参照）を製造することができる。更にまた、イオン注入により、ＳＯＩ層６の一部において、不純物濃度が変化し、Ｎ／Ｐ型又はＮ型になったとしても、その後の工程において、ウエル等を形成する際に適宜調節すれば、本来の不純物濃度に戻すことができる。
【０１００】
次に、上述の各実施形態に係る半導体集積回路装置の製造方法について説明する。先ず、半導体集積回路装置の第１の製造方法について説明する。図２０（ａ）及び（ｂ）は本製造方法を工程順に示す断面図である。本製造方法は、前述の第１の実施形態に係る半導体集積回路装置１１（図２（ａ）及び（ｂ）参照）の製造方法である。
【０１０１】
先ず、図１に示すように、前述のいずれかの方法により、ＳＯＩ基板１を作製する。次に、図２０（ａ）に示すように、ＳＯＩ基板１上の全面に酸化膜６１を形成する。この酸化膜６１はＳＯＩ基板１の表面を保護するものであり、膜厚は例えば数十ｎｍである。次に、この酸化膜６１上にフォトレジスト６２を形成し、露光及び現像を行ってパターニングする。このとき、フォトレジスト６２において、後の工程でＰ＋型シリコン層１２が形成される予定の領域に、開口部６３を形成する。
【０１０２】
次に、図２０（ｂ）に示すように、フォトレジスト６２をマスクとして、Ｐ型不純物、例えばボロンイオンを、ＳＯＩ基板１に対して注入する。これにより、Ｎ＋型シリコン層４の一部がＰ＋型に変化し、Ｐ＋型シリコン層１２が形成される。その後、フォトレジスト６２を除去する。なお、フォトレジスト６２をマスクとして、酸化膜６１、ＳＯＩ層６及び埋込酸化膜５をエッチングして選択的に除去し、Ｎ＋型シリコン層４に到達する開口部を形成し、この開口部を介してＰ型不純物を注入し、Ｐ型シリコン層１２を形成してもよい。
【０１０３】
次に、図２（ｂ）に示すように、酸化膜６１を除去してＳＯＩ層６の表面にＳＴＩ領域２８を選択的に形成し、その後、埋込酸化膜５に到達するように素子分離膜１５を選択的に形成する。次に、ＳＯＩ層６に対してイオン注入を行い、Ｎウエル１３及びＰウエル１４を形成する。そして、このＮウエル１３及びＰウエル１４に夫々ＰＭＯＳトランジスタ１６及びＮＭＯＳトランジスタ１７を形成し、これらを絶縁膜（図示せず）により埋め込む。その後、絶縁膜、ＳＯＩ層６及び埋込酸化膜５を貫通するようにビア２６及び２７を形成し、このビア２６及び２７の上端に夫々接続されるように、電源電位配線ＶＤＤ及び接地電位配線ＧＮＤを形成する。これにより、半導体集積回路装置１１が作製される。
【０１０４】
次に、半導体集積回路装置の第２の製造方法について説明する。図２１（ａ）及び（ｂ）は本製造方法を工程順に示す断面図である。本製造方法は、前述の第１の実施形態に係る半導体集積回路装置１１（図２（ａ）及び（ｂ）参照）の製造方法である。
【０１０５】
先ず、図１１に示すように、前述のいずれかの方法により、ＳＯＩ基板９を作製する。次に、図２１（ａ）に示すように、ＳＯＩ基板９上の全面に酸化膜６１を形成し、その上にフォトレジスト６４を形成する。その後、フォトレジスト６４に対して露光及び現像を施し、フォトレジスト６４を、後の工程でＰ＋型シリコン層１２が形成される予定の領域を覆うようにパターニングする。
【０１０６】
次に、図２１（ｂ）に示すように、フォトレジスト６４をマスクとして、Ｎ型不純物、例えばリンイオンを、ＳＯＩ基板９に対して注入する。なお、このとき、リンイオンの替わりに、ヒ素イオン又はアンチモンイオンを注入してもよい。これにより、Ｐ＋型シリコン層３の表層の一部がＮ＋型に変化し、Ｎ＋型シリコン層４が形成される。なお、このとき、Ｐ＋型シリコン層３において、Ｎ＋型シリコン層４と同層の部分であって、Ｎ＋型シリコン層４が形成されずにＰ＋型のまま残留した領域がＰ＋型シリコン層１２となる。その後、フォトレジスト６４を除去する。
【０１０７】
次に、前述の半導体集積回路装置の第１の製造方法と同様な方法により、素子分離膜１５、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ＳＴＩ領域２８、ビア２６、ビア２７、電源電位配線ＶＤＤ、接地電位配線ＧＮＤ等を形成し、半導体集積回路装置１１を製造する。
【０１０８】
なお、本製造方法において、図２１（ｂ）に示すＰ型不純物の注入工程において、ＳＯＩ層６の一部がＮ型になる場合が考えられる。この場合は、Ｎウエル１３及びＰウエル１４を形成する工程において、不純物の注入条件を調整することにより、最終的な不純物濃度を調節する。
【０１０９】
また、上述の半導体集積回路装置の第１及び第２の製造方法において、ビア２７を形成せずに、支持基板２の裏面を接地電位配線ＧＮＤに接続すれば、前述の第２の実施形態に係る半導体集積回路装置４１を製造することができる。
【０１１０】
次に、半導体集積回路装置の第３の製造方法について説明する。図２２（ａ）及び（ｂ）は、この製造方法を示す断面図である。本製造方法は、前述の第３の実施形態に係る半導体集積回路装置４２（図６（ａ）及び（ｂ）参照）の製造方法である。
【０１１１】
先ず、図５に示すように、前述のいずれかの方法により、ＳＯＩ基板７を作製する。次に、図２２（ａ）に示すように、ＳＯＩ基板７上の全面に酸化膜６１を形成し、その上にフォトレジスト６５を形成する。その後、フォトレジスト６５に対して露光及び現像を施し、フォトレジスト６５をパターニングする。このとき、フォトレジスト６５は、後の工程でＮ＋型シリコン層４３（図２２（ｂ）参照）が形成される予定の領域を覆うようにパターニングする。なお、図６（ｂ）に示すように、Ｎ＋型シリコン層４３及びＰ＋型シリコン層４４の形状は、支持基板２の表面に垂直な方向から見て櫛型とし、相互に接するようにする。
【０１１２】
次に、図２２（ｂ）に示すように、フォトレジスト６５をマスクとして、Ｐ型不純物、例えばボロンイオンを、ＳＯＩ基板７に対して注入する。これにより、Ｎ＋型シリコン層４の一部の領域がＰ＋型に変化し、Ｐ＋型シリコン層４４が形成される。なお、このとき、Ｎ＋型シリコン層４において、Ｐ＋型シリコン層４４が形成されずにＮ＋型のまま残留した領域がＮ＋型シリコン層４３となる。その後、フォトレジスト６５を除去する。
【０１１３】
次に、前述の半導体集積回路装置の第１の製造方法と同様な方法により、素子分離膜１５、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ＳＴＩ領域２８、ビア２６、ビア２７、電源電位配線ＶＤＤ、接地電位配線ＧＮＤ等を形成し、前述の第３の実施形態に係る半導体集積回路装置４２（図６（ａ）及び（ｂ）参照）を製造する。
【０１１４】
なお、第３の実施形態に係る半導体集積回路装置４２を製造するためには、ＳＯＩ基板９（図１１参照）を使用し、フォトレジストによりＰ＋型シリコン層４４（図６（ａ）参照）が形成される予定の領域を覆い、このフォトレジストをマスクとして、Ｎ型不純物を注入してＮ＋型シリコン層４３を形成してもよい。この方法によっても、半導体集積回路装置４２を製造することができる。
【０１１５】
また、この第３の製造方法において、支持基板２をＰ−型シリコンにより形成し、Ｎ＋型シリコン層４の一部をＰ型不純物を注入することによりＰ＋型シリコン層４６（図７参照）とし、支持基板２に接地電位配線ＧＮＤ、ビア２７及びＰ＋型シリコン層４６を介して接地電位を印加するようにすれば、前述の第４の実施形態に係る半導体集積回路装置４５（図７参照）を製造することができる。
【０１１６】
次に、半導体集積回路装置の第４の製造方法について説明する。図２３（ａ）及び（ｂ）は本製造方法を工程順に示す断面図である。本製造方法は、前述の第１の実施形態に係る半導体集積回路装置１１（図２（ａ）及び（ｂ）参照）の製造方法である。
【０１１７】
先ず、図１に示すように、前述のいずれかの方法により、ＳＯＩ基板１を作製する。次に、図２３（ａ）に示すように、通常の方法により、ＳＯＩ層６にＮウエル１３、Ｐウエル１４及び素子分離膜１５を形成する。次に、ＳＯＩ層６上の全面に、酸化膜６１を形成する。次に、酸化膜６１上にフォトレジスト６６を形成し、パターニングする。その後、このフォトレジスト６６をマスクとしてエッチングを施し、酸化膜６１、Ｐウエル１４及び埋込酸化膜５を貫通するように、ビアホール２７ａを形成する。
【０１１８】
次に、図２３（ｂ）に示すように、フォトレジスト６６をマスクとして、Ｐ型不純物、例えばボロンイオンを注入する。このとき、ボロンイオンの注入エネルギーは例えば１０乃至５０ｋｅＶ、ドーズ量は例えば１×１０１５ｃｍ−２とする。このＰ型不純物はビアホール２７ａを介してＮ＋型シリコン層４に到達し、Ｎ＋型シリコン層４の一部の領域をＰ＋型に変え、Ｐ＋型シリコン層１２を形成する。その後、フォトレジスト６６を除去する。
【０１１９】
その後、前述の第１の製造方法と同様な方法により、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ＳＴＩ領域２８、ビア２６、ビア２７、電源電位配線ＶＤＤ、接地電位配線ＧＮＤ等を形成し、半導体集積回路装置１１を製造する。
【０１２０】
次に、半導体集積回路装置の第５の製造方法について説明する。本製造方法は、前述の第５の実施形態に係る半導体集積回路装置４７（図８参照）の製造方法である。先ず、図５に示すように、前述のいずれかの方法により、ＳＯＩ基板７を作製する。次に、図８に示すように、前述の第１の製造方法と同様な方法により、ＰＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、ビア２６等を形成し、Ｎ＋型シリコン層４がビア２６を介して、電源電位配線ＶＤＤに接続されるようにする。また、支持基板２を接地電位配線ＧＮＤに接続する。これにより、半導体集積回路装置４７を製造することができる。
【０１２１】
なお、この第５の製造方法において、ＳＯＩ基板７の替わりにＳＯＩ基板８（図９参照）を使用すれば、前述の第６の実施形態に係る半導体集積回路装置４８（図１０参照）を製造することができる。また、ＳＯＩ基板９（図１１参照）を使用し、接地電位ＧＮＤに接続されるビア２７を形成すれば、前述の第７の実施形態に係る半導体集積回路装置５３（図１２参照）を形成することができる。なお、この場合は、支持基板２を接地電位配線に接続する必要はない。更に、ＳＯＩ基板９を使用し、ビア２７の形成を省略して、支持基板２を接地電位配線ＧＮＤに接続すれば、前述の第８の実施形態に係る半導体集積回路装置５４（図１３参照）を形成することができる。更にまた、ＳＯＩ基板９を使用し、埋込酸化膜５及びＳＯＩ層６中にガードリング５６（図１４参照）を形成し、このガードリング５６を接地電位配線ＧＮＤに接続すれば、前述の第９の実施形態に係る半導体集積回路装置５５（図１４参照）を形成することができる。
【符号の説明】
【０１２２】
１、７、８、９、１０；ＳＯＩ基板
２；支持基板
３、３ａ；Ｐ＋型シリコン層
４、４ａ；Ｎ＋型シリコン層
５；埋込酸化膜（ＢＯＸ層）
５ａ、５ｂ；シリコン酸化膜
６；ＳＯＩ層
１１；半導体集積回路装置
１２；Ｐ＋型シリコン層
１３；Ｎウエル
１４；Ｐウエル
１５；素子分離膜
１６；ＰＭＯＳトランジスタ
１７；ＮＭＯＳトランジスタ
１８；ｐ型拡散領域
１９；ゲート絶縁膜
２０；ゲート電極
２１；側壁
２２；ｎ型拡散領域
２３；ゲート絶縁膜
２４；ゲート電極
２５；側壁
２６、２７、２９、３０；ビア
２６ａ、２７ａ；ビアホール
２８；ＳＴＩ領域
３１、３２；配線
３３；ｎ型拡散領域
３４；ｐ型拡散領域
３５、３６；配線
３７、３８；ビア
３９、４１、４２、４５、４７、４８、５３、５４、５５；半導体集積回路装置
４３；Ｎ＋型シリコン層
４３ａ；根元部
４３ｂ；枝部
４４；Ｐ＋型シリコン層
４４ａ；根元部
４４ｂ；枝部
４６；Ｐ＋型シリコン層
４９；素子形成領域
５０；素子分離領域
５１；素子分離膜
５２、５７；ビア
５６；ガードリング
５８、６０；Ｐ＋型シリコン層
５９：不純物濃度が支持基板２とほぼ同じであるシリコン層
６１；酸化膜
６２、６４、６５、６６；フォトレジスト
６３；開口部
Ｃ１〜Ｃ６；デカップリング容量
Ｌ；距離
ＧＮＤ；接地電位配線
ＶＤＤ；電源電位配線
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板中に配置されたデカップリング容量領域と、
前記デカップリング容量領域上に配置された絶縁層と、
前記絶縁層上に配置された半導体層と、
断面視で見て、前記絶縁層と前記半導体層を介して、前記デカップリング容量領域に重なるように、前記半導体層上に配置されたトランジスタと、
前記半導体層中に配置された素子分離膜と、
前記素子分離膜の中を貫通し、前記デカップリング容量領域に接続されるように配置された第１ビアと第２ビアと、を有することを特徴とする半導体装置。
【請求項２】
前記デカップリング容量領域は、導電型の異なる第１導電型領域と第２導電型領域からなり、前記第１ビアは第１導電型領域に接続され、前記第２ビアは第２導電型領域に接続される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
支持基板と、
前記支持基板中に配置された第１導電型領域と、
前記支持基板中に、前記第１導電型領域と接するように配置され、前記第１導電型領域とは異なる導電型を持つ第２導電型領域と、
前記第１導電型領域上と前記第２導電型領域上とに配置された絶縁層と、
前記絶縁層上に配置された半導体層と、
断面視で見て、前記絶縁層と前記半導体層を介して、前記第１導電型領域と前記第２導電型領域とに重なるように、前記半導体層上に配置されたトランジスタと、
前記半導体層中に配置された素子分離膜と、
前記素子分離膜の中を貫通し、前記第１導電型領域に接続されるように配置された第１ビアと、
前記素子分離膜の中を貫通し、前記第２導電型領域に接続されるように配置された第２ビアと、を有することを特徴とする半導体装置。
【請求項４】
前記第１ビア及び前記第２ビアは金属であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ビアと前記半導体層とは電気的に絶縁されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体層はソース及びドレインを含み、
前記ソース及び前記ドレインは前記第１ビアと電気的に絶縁されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
支持基板と、
前記支持基板中に配置されたデカップリング容量領域と、
前記デカップリング容量領域上に配置された絶縁層と、
前記絶縁層上に配置された半導体層と、
断面視で見て、前記絶縁層と前記半導体層を介して、前記デカップリング容量領域に重なるように、前記半導体層上に配置されたトランジスタと、
前記半導体層中に配置された素子分離膜と、
前記素子分離膜の中を貫通し、前記デカップリング容量領域に接続されるように配置されたビアと、を有することを特徴とする半導体装置。
【請求項８】
支持基板と、
前記支持基板中に配置された第１導電型領域と、
前記支持基板中に、前記第１導電型領域と接するように配置され、前記第１導電型領域とは異なる導電型を持つ第２導電型領域と、
前記第１導電型領域上と前記第２導電型領域上とに配置された絶縁層と、
前記絶縁層上に配置された半導体層と、
断面視で見て、前記絶縁層と前記半導体層を介して、前記第１導電型領域と前記第２導電型領域とに重なるように、前記半導体層上に配置されたトランジスタと、
前記半導体層中に配置された素子分離膜と、
前記素子分離膜の中を貫通し、前記第１導電型領域に接続されるビアと、を有する、ことを特徴とする半導体装置。
【請求項９】
前記ビアは金属であることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記ビアと前記半導体層は電気的に絶縁されていることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体層はソース及びドレインを含み、
前記ソース及び前記ドレインは前記ビアと電気的に絶縁されていることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１２】
前記素子分離膜は前記トランジスタを囲むように配置されていることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記トランジスタは、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を含むことを特徴とする請求項１乃至１２のいずれか１項に記載された半導体装置。
【請求項１】
支持基板と、
前記支持基板中に配置されたデカップリング容量領域と、
前記デカップリング容量領域上に配置された絶縁層と、
前記絶縁層上に配置された半導体層と、
断面視で見て、前記絶縁層と前記半導体層を介して、前記デカップリング容量領域に重なるように、前記半導体層上に配置されたトランジスタと、
前記半導体層中に配置された素子分離膜と、
前記素子分離膜の中を貫通し、前記デカップリング容量領域に接続されるように配置された第１ビアと第２ビアと、を有することを特徴とする半導体装置。
【請求項２】
前記デカップリング容量領域は、導電型の異なる第１導電型領域と第２導電型領域からなり、前記第１ビアは第１導電型領域に接続され、前記第２ビアは第２導電型領域に接続される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
支持基板と、
前記支持基板中に配置された第１導電型領域と、
前記支持基板中に、前記第１導電型領域と接するように配置され、前記第１導電型領域とは異なる導電型を持つ第２導電型領域と、
前記第１導電型領域上と前記第２導電型領域上とに配置された絶縁層と、
前記絶縁層上に配置された半導体層と、
断面視で見て、前記絶縁層と前記半導体層を介して、前記第１導電型領域と前記第２導電型領域とに重なるように、前記半導体層上に配置されたトランジスタと、
前記半導体層中に配置された素子分離膜と、
前記素子分離膜の中を貫通し、前記第１導電型領域に接続されるように配置された第１ビアと、
前記素子分離膜の中を貫通し、前記第２導電型領域に接続されるように配置された第２ビアと、を有することを特徴とする半導体装置。
【請求項４】
前記第１ビア及び前記第２ビアは金属であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１ビアと前記半導体層とは電気的に絶縁されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記半導体層はソース及びドレインを含み、
前記ソース及び前記ドレインは前記第１ビアと電気的に絶縁されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項７】
支持基板と、
前記支持基板中に配置されたデカップリング容量領域と、
前記デカップリング容量領域上に配置された絶縁層と、
前記絶縁層上に配置された半導体層と、
断面視で見て、前記絶縁層と前記半導体層を介して、前記デカップリング容量領域に重なるように、前記半導体層上に配置されたトランジスタと、
前記半導体層中に配置された素子分離膜と、
前記素子分離膜の中を貫通し、前記デカップリング容量領域に接続されるように配置されたビアと、を有することを特徴とする半導体装置。
【請求項８】
支持基板と、
前記支持基板中に配置された第１導電型領域と、
前記支持基板中に、前記第１導電型領域と接するように配置され、前記第１導電型領域とは異なる導電型を持つ第２導電型領域と、
前記第１導電型領域上と前記第２導電型領域上とに配置された絶縁層と、
前記絶縁層上に配置された半導体層と、
断面視で見て、前記絶縁層と前記半導体層を介して、前記第１導電型領域と前記第２導電型領域とに重なるように、前記半導体層上に配置されたトランジスタと、
前記半導体層中に配置された素子分離膜と、
前記素子分離膜の中を貫通し、前記第１導電型領域に接続されるビアと、を有する、ことを特徴とする半導体装置。
【請求項９】
前記ビアは金属であることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記ビアと前記半導体層は電気的に絶縁されていることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体層はソース及びドレインを含み、
前記ソース及び前記ドレインは前記ビアと電気的に絶縁されていることを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。
【請求項１２】
前記素子分離膜は前記トランジスタを囲むように配置されていることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記トランジスタは、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を含むことを特徴とする請求項１乃至１２のいずれか１項に記載された半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１２−１５５３８（Ｐ２０１２−１５５３８Ａ）
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願番号】特願２０１１−１８６６４５（Ｐ２０１１−１８６６４５）
【出願日】平成２３年８月２９日（２０１１．８．２９）
【分割の表示】特願２００８−１４５２００（Ｐ２００８−１４５２００）の分割
【原出願日】平成１４年１２月２０日（２００２．１２．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１月１９日（２０１２．１．１９）
【国際特許分類】
【出願日】平成２３年８月２９日（２０１１．８．２９）
【分割の表示】特願２００８−１４５２００（Ｐ２００８−１４５２００）の分割
【原出願日】平成１４年１２月２０日（２００２．１２．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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