【課題】エッチングによるマスク窒化膜除去時に、ＳＴＩ構造を構成しているライナー膜に劣化が発生することを防止する。
【解決手段】半導体基板に形成したトレンチ内に素子分離構造を形成する工程を含み、前記素子分離構造を形成する工程は、前記トレンチ内の前記半導体基板上にパッド酸化膜を形成する工程と、前記パッド酸化膜上にＡＬＤ法によりライナー膜を形成する工程と、前記ライナー膜上にＳＯＤ膜を形成する工程と、を含む半導体装置の製造方法。ライナー膜は酸化ハフニウム膜が好ましい。 （もっと読む）

【課題】半導体フィンとフィン型電界効果トランジスタの構造、及び、製造方法を提供する。
【解決手段】集積回路構造の形成方法は、頂面を有する半導体基板を提供するステップと、半導体基板中に、第１絶縁領域と第２絶縁領域を形成するステップと、第１絶縁領域と第２絶縁領域を陥凹するステップと、からなる。第１絶縁領域と第２絶縁領域の残り部分の頂面は平らな表面であるか、或いは、窪み表面である。第１絶縁領域と第２絶縁領域の除去部分間の半導体基板の部分、及び、隣接する部分は、フィンを形成する。 （もっと読む）

【課題】素子分離構造の面積を増大させることなく、素子分離構造の表面の後退量を低減させる。
【解決手段】半導体基板１１の表面よりも低い位置に埋め込み絶縁層１２を埋め込み、埋め込み絶縁層１２と材料の異なるキャップ絶縁層１３を半導体基板１１と埋め込み絶縁層１２と間の段差１２ａの肩の部分にかからないようにして埋め込み絶縁層１２上に形成する。 （もっと読む）

【課題】ｐｎコラム領域を用いて複数の両面電極素子が構成された半導体装置において、装置を小型化しつつ過渡的信号による短絡の発生を抑制する。
【解決手段】絶縁分離トレンチにより、半導体基板において複数の素子形成領域が区分された半導体装置であって、両面電極素子の形成領域として、半導体基板にｐｎコラム領域を設けた。そして、両面電極素子を構成する各素子形成領域がｐｎコラム領域を構成するｐ導電型半導体領域とｎ導電型半導体領域を含むように絶縁分離トレンチを形成した。また、両面電極素子としてｎチャネル型両面電極素子とｐチャネル型両面電極素子を含み、ｎチャネル型両面電極素子の素子形成領域では、ｎ導電型半導体領域が並設方向両端に位置して絶縁分離トレンチに接し、ｐチャネル型両面電極素子の素子形成領域では、ｐ導電型半導体領域が並設方向両端に位置して絶縁分離トレンチに接するようにした。 （もっと読む）

【課題】光電変換部で発生した信号電荷であるホールを電荷蓄積領域に効率良く収集する。
【解決手段】光電変換装置は、半導体基板に配された複数の光電変換部を有し、前記光電変換部は、第１の不純物を含むＰ型の電荷蓄積領域と、前記Ｐ型の電荷蓄積領域とフォトダイオードを構成するＮ型のウエル部とを備える。前記ウエル部は、砒素を第１の濃度で含むＮ型の第１の半導体領域と、前記第１の半導体領域の下に配され、砒素を前記第１の濃度より低い第２の濃度で含むＮ型の第２の半導体領域と、前記第２の半導体領域の下に配され、第２の不純物を前記第１の濃度よりも高い第３の濃度で含むＮ型の第３の半導体領域とを含む。 （もっと読む）

【課題】温度が上昇するほどキャリアの移動度を向上できる半導体装置を提供する。
【解決手段】半導体装置は、電子をキャリアとする第１絶縁ゲート型電界効果トランジスタｎＭＯＳ１と、ホールをキャリアとする第２絶縁ゲート型電界効果トランジスタｐＭＯ Ｓ２と、前記半導体基板における素子分離領域の溝内に埋め込まれ、負の膨張係数を有し、動作熱により前記第１絶縁ゲート型電界効果トランジスタに引張り応力を加える第１素子分離絶縁膜１１−１と、前記半導体基板における素子分離領域の溝内に埋め込まれ、正の膨張係数を有し、動作熱により前記第２絶縁ゲート型電界効果トランジスタに圧縮応力を加える第２素子分離絶縁膜１１−２とを具備する。 （もっと読む）

【課題】 半導体素子の微細パターン製造方法を提供する。
【解決手段】フィーチャー層３１０の第１領域Ａには第１マスク構造物を形成し、第２領域Ｂには第２マスク構造物を形成する。各々デュアルマスク層とエッチングマスク層とを含むように第１マスク構造物及び第２マスク構造物を形成する。第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングし、第１マスク構造物からエッチングマスクパターンを除去する。第１マスク構造物及び第２マスク構造物の両側壁にスペーサ３５０Ａ、３５０Ｂを形成する。第２マスク構造物上にあるエッチングマスクパターンをマスクとして第１領域Ａで間にボイドが形成されるように側壁スペーサ３５０Ａを含む第１マスクパターンと、第２領域Ｂで間に第２マスク構造物が介在するように側壁スペーサ３５０Ｂ、３５０Ｃを含む第２マスクパターンを形成する。 （もっと読む）

トレンチを充填する方法が記述され、その方法は、フッ素を含むエッチング化学作用において、酸化シリコンと誘電体ライナのエッチング速度の比が高い状態で誘電体ライナを堆積させることを含む。酸化シリコンはトレンチの中に堆積され、トレンチの頂部付近のギャップを再び開くまたは広げるようにエッチングされる。誘電体ライナは、エッチングプロセスの間、下にある基板を保護し、したがって、ギャップをより広くすることができるようになる。トレンチの中に再び酸化シリコンを堆積させて、トレンチを実質的に充填する。
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【課題】薄膜ＳＯＩ領域を有する基板において、基板に第１半導体素子１０と異なる第２半導体素子３０、４０を形成した際に、この第２半導体素子３０、４０の特性を従来の半導体装置より向上させることができる半導体装置を提供する。
【解決手段】基板のうち第１半導体素子１０が形成される第１半導体素子形成領域１とは異なる部分を第２半導体素子形成領域２とし、第２半導体素子形成領域２に、基板の表裏を貫通する第１貫通トレンチ３１を形成し、第１貫通トレンチ３１の側壁に絶縁膜３２を形成すると共に第１貫通トレンチ３１の内部に第１埋込材料３３を埋め込む。そして、第１埋込材料３３を有する第２半導体素子３０、４０を形成して半導体装置を構成する。 （もっと読む）

【課題】微細化しても動作特性の劣化が生じないＳＴＩ構造の半導体装置及びその製造方法を得る。
【解決手段】ＮＭＯＳトランジスタのゲート電極部をＮＭＯＳ仕事関数制御メタル層７及びゲート主電極５により構成する。ＮＭＯＳ仕事関数制御メタル層７をスパッタ法により形成され、ディボット部２ｄが設けられるエッジ近傍領域である領域ｂにおける膜厚は、他の領域である領域ａにおける膜厚より薄く形成される。したがって、ＮＭＯＳ仕事関数制御メタル層７に関し、領域ｂにおける実効仕事関数が領域ａにおける実効仕事関数に比べ、ミッドギャップよりに設定される。 （もっと読む）

【課題】キャリアの移動度が高い歪ＳＯＩ構造を、結晶欠陥少なく且つ安価に形成できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上にＳｉＧｅ層とＳｉ層５とを順次形成し、その上にＳｉ₃Ｎ₄膜９、１３を形成する。次に、Ｓｉ₃Ｎ₄膜９、１３と、Ｓｉ層５及びＳｉＧｅ層を貫く支持体穴ｈを形成する。そして、支持体穴ｈを埋め込むようにＳｉＯ₂膜２１を形成する。次に、ＳｉＯ₂膜２１とＳｉ層５とを部分的にエッチングして、ＳｉＧｅ層を露出させる溝Ｈを形成する。そして、この溝Ｈを介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成し、空洞部２５を埋め込むようにＳｉＯ₂膜を形成する。この際、Ｓｉ₃Ｎ₄膜９が有する圧縮応力と、Ｓｉ₃Ｎ₄膜１３が有する引っ張り応力とをＳｉ層５にそれぞれ作用させてＳｉ層５の歪を増大させる。 （もっと読む）

【課題】マトリックス状に配列された露光装備の解像度限界以下の活性領域を定義するためのハードマスクパターンの形成方法を提供する。
【解決手段】半導体基板１０１上に、ハードマスク膜１０３と第１のマスクパターン１０５を形成する。第１のマスクパターンと交差する第１のパターンと、第１のマスクパターン間に位置する第２のパターンを含む第２のマスクパターン１０７を形成する。第１のパターン間に第３のマスクパターンを形成する。第１のパターンと第１のマスクパターンが交差する領域に第１のマスクパターンが残留し、第１のパターンと第２のパターンが交差する領域に第２のパターンが残留するようにエッチングを行う。残留する第１のマスクパターン及び第２のマスクパターンをエッチングマスクとして用い、ハードマスクパターンを形成する。 （もっと読む）

【課題】フローティングボディ素子及びバルクボディ素子を有する半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は、バルクボディ素子領域及びフローティングボディ素子領域を有する基板を準備する工程を含む。バルクボディ素子領域の基板の活性領域を画定するとともに、フローティングボディ素子領域のうち第１素子領域の基板上に順に積層された第１犠牲パターン及び第１活性パターンを画定する素子分離膜を形成する。フォトリソグラフィ及びエッチング工程を用いて素子分離膜に第１犠牲パターンの一部分を露出させる第１リセス領域を形成する。第１犠牲パターンを除去して第１活性パターン下部に第１空間を形成する。第１空間の内壁及び第１リセス領域の内壁に第１埋込誘電膜を形成する。第１埋込誘電膜を有する基板上に少なくとも第１空間を埋め込む第１埋込パターンを形成する。 （もっと読む）

【課題】素子の電気的特性を向上することのできる半導体装置およびトレンチの形成方法を提供する。
【解決手段】トレンチの形成方法は、ＳｉＣよりなるｎ^-ドリフト層２にトレンチ３を形成するトレンチ形成方法であって、ｎ^-ドリフト層２の主表面２ａに溝を形成する溝工程と、この溝をエッチングしてトレンチ３を形成するトレンチ工程とを備えている。溝の幅は深さ方向に向かって単調減少している。トレンチ３の各面３ａ、３ｂおよび３ｃは互いに鋭角をなして接することなく、深さ方向に湾曲している。 （もっと読む）

半導体基板の絶縁領域は誘電体で充填されたトレンチおよびフィールド酸化領域を含む。トレンチおよびフィールド酸化領域の主要部分の誘電体材料とは類似しない誘電体材料の保護キャップが用いられて後のプロセス工程中に構造を侵食から保護する。絶縁構造の上面は基板の表面と同一平面上にある。フィールドドーピング領域はフィールド酸化領域の下に形成されてもよい。異なる素子の要求に応えるために、絶縁構造は異なる幅および深さを有する。
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【課題】垂直トレンチ半導体・酸化物・窒化物・酸化物・半導体（ＳＯＮＯＳ）記憶セルがセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板に作られた半導体メモリ素子を提供すること。
【解決手段】この記憶セルは、埋込み絶縁層で互いに隔てられた上部半導体層と下部半導体層を含むセミコンダクタ・オン・インシュレータ基板と、前記セミコンダクタ・オン・インシュレータ基板の中に位置する少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルと、を備え、前記少なくとも１つの垂直トレンチＳＯＮＯＳ記憶セルは、前記垂直トレンチの下に位置するソース拡散と、前記垂直トレンチの一方の側に位置する選択ゲート・チャネルと、前記選択ゲート・チャネルの上に接触して位置している外方拡散／Ｓｉ含有ブリッジと、前記ブリッジの上部に近接しかつ接触して位置しているシリサイド化ドープ領域とを含み、前記ブリッジは、前記上部半導体層、前記埋込み絶縁層および前記下部半導体層の中に存在している。 （もっと読む）

【課題】素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法を提供する。
【解決手段】本発明にかかる半導体装置は、（ａ）半導体層１０に第１の溝２１０からなる第１認識マークを形成する工程と、（ｂ）第１認識マーク２１０を用いて、半導体層にウェル２０を形成する工程と、（ｃ）半導体層の上に、少なくとも第１認識マークを含み、該第１認識マークの平面形状と比して大きい平面形状の第１の開口４２を有するマスク層Ｍ１を形成する工程と、（ｄ）マスク層Ｍ１を用いて、半導体層をエッチングすることにより第２の溝からなる第２認識マークと、を形成する工程と、（ｅ）半導体層に、素子分離絶縁層２２を形成する工程と、（ｆ）半導体層に、第２認識マークを用いてトランジスタ１００を形成する工程と、を含む。 （もっと読む）

【課題】素子分離領域から発生する結晶欠陥等の発生を低減するための半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、（ａ）半導体層１０に、凹部の第１認識マーク２１０を形成する工程と、（ｂ）第１認識マーク２１０を用いて、半導体層１０にウェル２０を形成する工程と、（ｃ）半導体層１０に素子分離絶縁層２２を形成する工程と、（ｄ）第１認識マーク２１０の凹部２１０の内面を覆う絶縁層２１４を形成する工程と、（ｅ）絶縁層２１４の上に凹部２１０を埋め込む絶縁層２１６を形成し、第２認識マーク２００を形成する工程と、（ｆ）半導体層１０に、第２認識マーク２００を用いてトランジスタ１００を形成する工程と、を含む。 （もっと読む）

【課題】 半導体装置の製造方法に関し、製造工程を大幅に増加することなく、埋込酸化膜に起因する圧縮応力の影響を低減するとともに、ライナーＳｉＮ膜に起因するキャリアのトラップを解消する。
【解決手段】 半導体基板１表面上に研磨のストッパ層２を形成したのち、ストッパ層２を介して半導体基板１に素子分離用トレンチ３を形成し、次いで、少なくともトレンチ３の内表面を覆うようにＳｉＮ膜或いはＳｉＯＮ膜からなる窒化系ライナー膜４を堆積したのち、プラズマ照射によってトレンチ３内に堆積した窒化系ライナー膜４中の窒素を減少させ、次いで、酸化膜７を堆積させてトレンチ３を埋め込んだのち、ストッパ層２上に堆積した前記酸化膜７を研磨により除去する。 （もっと読む）

【課題】半導体装置の放熱特性を改善する。
【解決手段】素子分離絶縁体に絶縁性放熱材料１０を用いることで、活性領域で発生した熱を横方向から放熱することが可能となる。さらに、外部から絶縁性放熱材料に繋がる放熱ビア１１を設けることで、熱を半導体装置外部へと効率よく放熱する。 （もっと読む）