半導体装置及びその製造方法
【課題】微細化しても動作特性の劣化が生じないSTI構造の半導体装置及びその製造方法を得る。
【解決手段】NMOSトランジスタのゲート電極部をNMOS仕事関数制御メタル層7及びゲート主電極5により構成する。NMOS仕事関数制御メタル層7をスパッタ法により形成され、ディボット部2dが設けられるエッジ近傍領域である領域bにおける膜厚は、他の領域である領域aにおける膜厚より薄く形成される。したがって、NMOS仕事関数制御メタル層7に関し、領域bにおける実効仕事関数が領域aにおける実効仕事関数に比べ、ミッドギャップよりに設定される。
【解決手段】NMOSトランジスタのゲート電極部をNMOS仕事関数制御メタル層7及びゲート主電極5により構成する。NMOS仕事関数制御メタル層7をスパッタ法により形成され、ディボット部2dが設けられるエッジ近傍領域である領域bにおける膜厚は、他の領域である領域aにおける膜厚より薄く形成される。したがって、NMOS仕事関数制御メタル層7に関し、領域bにおける実効仕事関数が領域aにおける実効仕事関数に比べ、ミッドギャップよりに設定される。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、STI(SharowTrenchIsolation)構造の半導体装置及びその製造方法に関する。
【背景技術】
【0002】
「MOS」という用語は、古くは金属/酸化物/半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にMOS構造を有する電界効果トランジスタ(以下、単に「MOSトランジスタ」と称す)においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【0003】
例えばMOSトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【0004】
従って「MOS」という用語は必ずしも金属/酸化物/半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「MOS」とはその語源に起因した略語としてのみならず、広く導電体/絶縁体/半導体の積層構造をも含む意義を有する。
【0005】
最近の半導体CMOSデバイスでは、STI技術を用い、トランジスタ素子を電気的に分離するような構造となっている。STI構造の半導体装置として例えば特許文献1に開示された半導体装置がある。しかし、STIエッジの形状やゲート電極の電界集中によっては、狭チャネルトランジスタにおいて閾値電圧が低下するという現象が発生することがある。すなわち、エッジ部分の両側から電界を受けるため、STIエッジ部分で電界集中が起こり、閾値電圧が低下する現象が発生することがある。これを解決するため、従来、STIエッジの形状を最適化していくのが主流であった。
【0006】
【特許文献1】特開2006−135075号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
従来のはSTI構造の半導体装置において、微細化するとSTIエッジ部分の素子形成領域に対する割合が増加するため、上述した電界集中による閾値電圧の低下が顕著になるという問題点があった。
【0008】
STIエッジ近傍領域に生じるディボット形状(窪み形状)を抑制することにより電界集中が起こりにくくする手法が考えられるが、通常のSTI構造を用い洗浄プロセスを繰り返すことにより、必然的にディボット形状ができてしまい、ディボット形状を抑制することは困難であった。
【0009】
この発明は上記問題点を解決するためになされたもので、微細化しても電界集中による動作特性の劣化が生じないSTI構造の半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【0010】
この発明の一実施の形態によれば、例えば、NMOSトランジスタにおいて、NMOSトランジスタのゲート電極部の一部にNMOS仕事関数制御メタル層を用いている。NMOS仕事関数制御メタル層はスパッタ法により形成され、ディボット部が設けられるエッジ近傍領域における膜厚が、他の領域における膜厚より薄く形成される。
【発明の効果】
【0011】
この実施の形態によれば、上記NMOS仕事関数制御メタル層を有するゲート電極部は、エッジ近傍領域における実効仕事関数が、他の領域における実効仕事関数に比べ、ミッドギャップよりに設定される。
【0012】
その結果、上記NMOS仕事関数制御メタル層を有するNMOSトランジスタにおける閾値電圧等の特性変動が効果的に抑制され、微細化しても動作特性の劣化が生じない。
【発明を実施するための最良の形態】
【0013】
<実施の形態1>
図1はこの発明の実施の形態1であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のA−A(ゲート主電極形成方向)断面を示す断面図である。なお、(a)で示す平面図において、ゲート絶縁膜3上に直接形成される構造物を優先して図示している。また、(b) で示す断面図はシリコン基板1の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。上述した(a)及び(b)の関係及び特質は以下で述べる図2〜図24においても同様である。
【0014】
図1に示すように、シリコン基板1の上層部に分離絶縁膜2が選択的に形成されることにより、STI構造を実現している。分離絶縁膜2はエッジ部分にディボット部2dを有している。
【0015】
また、シリコン基板1はNMOS形成領域20N及びPMOS形成領域20Pを有している。分離絶縁膜2を含むシリコン基板1上のシリコン酸化膜等によるゲート絶縁膜3が形成される。したがって、ゲート絶縁膜3はディボット部2d上にも形成される。このように、ゲート絶縁膜3はNMOSトランジスタ用のゲート絶縁膜(第1のゲート絶縁膜)とPMOSトランジスタ用のゲート絶縁膜(第2のゲート絶縁膜)とを兼用する。
【0016】
そして、NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3上にゲート主電極5が形成される。このように、ゲート主電極5はNMOSトランジスタ用のゲート主電極(第1の主電極)とPMOSトランジスタ用のゲート主電極(第2の主電極)とを兼用する。
【0017】
NMOS仕事関数制御メタル層7はNMOSトランジスタの閾値電圧(の絶対値)を下降させる働きを有し、例えば、タンタル系の金属が用いられる。
【0018】
なお、図1(a)に示すように、NMOS形成領域20Nにおいては、シリコン基板1の上層部の活性領域であるN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20Pにおいては、シリコン基板1の上層部の活性領域であるP型拡散領域12を横断してゲート主電極5が形成されている。
【0019】
NMOS仕事関数制御メタル層7はスパッタ法により形成されることにより、ディボット部2d上における領域が他の領域より薄く形成される。スパッタ法は垂直方向に方向性が高いため、ディボット部2dの傾斜部分は必然的に薄く形成されることになるからである。
【0020】
図45は実施の形態1等の効果説明用の説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のB−B(ゲート主電極形成方向)断面を示す断面図である。なお、(a)で示す平面図において、ゲート絶縁膜3上に直接形成される構造物を優先して図示している。また、(b)で示す断面図はシリコン基板1の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。上述した(a)及び(b)の関係及び特質は以下で述べる図46〜図49においても同様である。
【0021】
図45において、活性領域10は図1のN型拡散領域11に相当し、仕事関数制御メタル層4は図1のNMOS仕事関数制御メタル層7に相当する。他は、図1で示したNMOS形成領域20Nにおける構造と同様である。
【0022】
図45において、分離絶縁膜2,2間のシリコン基板1の上層部を含む活性領域10と分離絶縁膜2との界面近傍領域であるエッジ近傍領域を領域bとし、領域b以外の活性領域10の領域を領域aとする。このように、活性領域10と分離絶縁膜2との界面近傍領域が領域bとなる。そして、領域bにおいて活性領域10の中央部の表面より窪んだディボット部2dが形成されている。
【0023】
図46は活性領域10のエッジ近傍領域を拡大して示す断面図である。同図に示すように、実施の形態1では、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0024】
すなわち、領域aにおける実効仕事関数をeWF(a)、領域bにおける実効仕事関数をeWF(b)とすると、以下の式(1)が成立する。なお、式(1)において、eWF(m.g)はミッドギャップの実効仕事関数を意味する。
【0025】
|eWF(b)-eWF(m.g)|<|eWF(a)-eWF(m.g)|…(1)
【0026】
式(1)に示すように、仕事関数制御メタル層4及びゲート主電極5からなるゲート電極部は、エッジ近傍領域(領域b)における実効仕事関数が、他の領域(領域a)における実効仕事関数に比べ、ミッドギャップよりに設定されることになる。
【0027】
その結果、実施の形態1の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及び(第1の)ゲート電極部(ゲート主電極5(第1の主電極)及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0028】
なぜならば、実効仕事関数eWF(b)がミッドギャップよりになる結果、領域aに比べ領域bの閾値電圧が上昇する方向に作用し、領域bにおける電界集中による閾値電圧が下降する特性を相殺することができるからである。
【0029】
(製造方法の概略)
図1に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。
【0030】
この方法により、NMOS形成領域20Nのみエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができる。なお、実施の形態1の製造方法については、図31〜図36を用いて後に詳述する。
【0031】
<実施の形態2>
図2はこの発明の実施の形態2であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0032】
図2に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0033】
そして、PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3上にゲート主電極5が形成される。
【0034】
なお、図2(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してゲート主電極5が形成されている。
【0035】
PMOS仕事関数制御メタル層8はPMOSトランジスタの閾値電圧(の絶対値)を下降させる働きを有し、例えば、チタニウム系の金属が用いられる。なお、本明細書中でいう閾値電圧は絶対値として扱っている。
【0036】
PMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、ディボット部2d上の領域が他の領域より薄く形成される。
【0037】
実施の形態2と図45及び図46との関係において、図45の活性領域10は図2のP型拡散領域12に相当し、仕事関数制御メタル層4は図2のPMOS仕事関数制御メタル層8に相当する。
【0038】
実施の形態2においても、実施の形態1と同様、仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0039】
その結果、実施の形態2の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及び(第2の)ゲート電極部(ゲート主電極5(第2の主電極)及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0040】
(製造方法の概略)
図2に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、PMOS形成領域20Pのみエッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができる。
【0041】
<実施の形態3>
図3はこの発明の実施の形態3であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0042】
図3に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0043】
そして、NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0044】
なお、図3(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル層8)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されている。
【0045】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はそれぞれスパッタ法により形成されることにより、NMOS形成領域20N及びPMOS形成領域20Pにおいてディボット部2d上の領域が他の領域より薄く形成される。
【0046】
図45及び図46と実施の形態3との関係において、図45の活性領域10は図3のN型拡散領域11あるいはP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図3のNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。他は、図3で示したNMOS形成領域20NあるいはPMOS形成領域20Pにおける構造と同様である。
【0047】
実施の形態3においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0048】
その結果、実施の形態3の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0049】
同様に、実施の形態3の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0050】
なお、閾値電圧等の特性は、ゲート絶縁膜3と界面を形成する仕事関数制御メタル層4によって決定するため、NMOS形成領域20NにおけるPMOS仕事関数制御メタル層8がNMOSトランジスタに悪影響を与えることはない。
【0051】
(製造方法の概略)
図3に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。さらに、全面にPMOS仕事関数制御メタル層8をスパッタ法により成膜する。その後、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0052】
この方法により、NMOS形成領域20N及びPMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8をそれぞれ薄く形成することができる。なお、実施の形態3の製造方法については、図37,図38等を用いて後に詳述する。
【0053】
<実施の形態4>
図4はこの発明の実施の形態4であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0054】
図4に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0055】
そして、PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3上にNMOS仕事関数制御メタル層7が形成される。さらに、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0056】
なお、図4(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されている。
【0057】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はそれぞれスパッタ法により形成されることにより、ディボット部2d上の領域が他の領域より薄く形成される。
【0058】
実施の形態4と図45及び図46との関係において、図45の活性領域10は図4のN型拡散領域11あるいはP型拡散領域12に相当し、仕事関数制御メタル層4は図4のNMOS仕事関数制御メタル層7(NMOS形成領域20N)あるいはPMOS仕事関数制御メタル層8に相当する。
【0059】
実施の形態4においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0060】
その結果、実施の形態4の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0061】
同様にして、実施の形態4の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0062】
なお、閾値電圧等の特性は、ゲート絶縁膜3と界面を形成する仕事関数制御メタル層4によって決定するため、PMOS形成領域20PにおけるNMOS仕事関数制御メタル層7がPMOSトランジスタに悪影響を与えることはない。
【0063】
(製造方法の概略)
図4に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。さらに、全面にNMOS仕事関数制御メタル層7をスパッタ法により成膜する。その後、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0064】
この方法により、NMOS形成領域20N及びPMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8をそれぞれ薄く形成することができる。
【0065】
<実施の形態5>
図5はこの発明の実施の形態5であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0066】
図5に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0067】
そして、NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0068】
なお、図5(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されている。
【0069】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はそれぞれスパッタ法により形成されることにより、NMOS形成領域20N及びPMOS形成領域20Pにおいてディボット部2d上の領域が他の領域より薄く形成される。
【0070】
図45及び図46と実施の形態5との関係において、図45の活性領域10は図5のN型拡散領域11あるいはP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図5のNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。他は、図5で示したNMOS形成領域20NあるいはPMOS形成領域20Pにおける構造と同様である。
【0071】
実施の形態5においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0072】
その結果、実施の形態5の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0073】
同様に、実施の形態5の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0074】
また、実施の形態5の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態3の半導体装置に比べ、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8との界面の存在に起因するゲート電極の抵抗値の増大を招くことはないという抵抗値増大抑制効果を有する。
【0075】
(製造方法の概略)
図5に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。さらに、全面にPMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、NMOS形成領域20N及びPMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8をそれぞれ薄く形成することができる。なお、実施の形態5の製造方法については、図39〜図42等を用いて後に詳述する。
【0076】
上記実施の形態5の製造方法と比較的して、実施の形態3の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0077】
<実施の形態6>
図6はこの発明の実施の形態6であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0078】
図6に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0079】
そして、PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0080】
なお、図6(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されている。
【0081】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はそれぞれスパッタ法により形成されることにより、ディボット部2d上の領域が他の領域より薄く形成される。
【0082】
実施の形態6と図45及び図46との関係において、図45の活性領域10は図6のN型拡散領域11あるいはP型拡散領域12に相当し、仕事関数制御メタル層4は図6のNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。
【0083】
実施の形態6においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0084】
その結果、実施の形態6の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0085】
同様にして、実施の形態6の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0086】
また、実施の形態6の半導体装置は、PMOS形成領域20Pおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態4の半導体装置に比べ、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8との界面の存在に起因するゲート電極の抵抗値の増大を招くことはない利点を有する。
【0087】
(製造方法の概略)
図6に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。さらに、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択適時除去する。この方法により、NMOS形成領域20N及びPMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8をそれぞれ薄く形成することができる。
【0088】
上記実施の形態6の製造方法と比較的して、実施の形態4の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0089】
<実施の形態7>
図7はこの発明の実施の形態7であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0090】
図7に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0091】
NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル層7の部分領域であるNMOS仕事関数制御メタル残部7rが形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にゲート主電極5が形成される。
【0092】
なお、図7(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してゲート主電極5(NMOS仕事関数制御メタル残部7r)が形成されている。
【0093】
図45及び図46と実施の形態7との関係において、図45の活性領域10は図7のN型拡散領域11に相当し、図45の仕事関数制御メタル層4は図7のNMOS仕事関数制御メタル層7に相当する。
【0094】
実施の形態7においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0095】
その結果、実施の形態7の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0096】
図47は実施の形態7等の効果説明用の説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のC−C(ゲート主電極形成方向)断面を示す断面図である。なお、(a)で示す平面図において、ゲート絶縁膜3上に直接形成される構造物を優先して図示している。
【0097】
図47において、活性領域10は図7のP型拡散領域12に相当し、エッジ制御用仕事関数制御メタル残部13は図7のNMOS仕事関数制御メタル残部7rに相当し、ゲート絶縁膜3及びエッジ制御用仕事関数制御メタル残部13上に形成される仕事関数制御メタル層4に相当する構成は図7には存在しない。他は、図7で示したPMOS形成領域20Pにおける構造と同様である。
【0098】
図47において、図45と同様に、分離絶縁膜2,2間のシリコン基板1の上層部である活性領域10のエッジ近傍領域を領域bとし、領域b以外の活性領域10の領域を領域aとする。
【0099】
図48は活性領域10のエッジ近傍領域を拡大して示す断面図である。同図に示すように、図47及び図48で示す構造は、領域bのみにおいて、他方の導電型のエッジ制御用仕事関数制御メタル残部13が選択的に形成される。
【0100】
したがって、図47及び図48で示す構造においても、実施の形態1で述べた式(1)が成立する。なぜなら、活性領域10において、エッジ制御用仕事関数制御メタル残部13を領域bに設けることより、eWF(b)をミッドギャップよりに仕向けることができるからである。
【0101】
すなわち、PMOS形成領域20Pにおいて、エッジ近傍領域のみ、NMOS仕事関数制御メタル残部7rを設けることは、式(1)を満足させることになり、同様にして、NMOS形成領域20Nにおいて、エッジ近傍領域のみ、PMOS仕事関数制御メタル層8の部分領域であるPMOS仕事関数制御メタル残部8rを設けることは、式(1)を満足させることになる。
【0102】
その結果、実施の形態7の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル残部7r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0103】
(製造方法の概略)
図7に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。
【0104】
この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができるとともに、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0105】
<実施の形態8>
図8はこの発明の実施の形態8であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0106】
図8に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0107】
PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にゲート主電極5が形成される。
【0108】
なお、図8(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してゲート主電極5(PMOS仕事関数制御メタル残部8r)が形成されている。
【0109】
図45及び図46と実施の形態8との関係において、図45の活性領域10は図8のP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図8のPMOS仕事関数制御メタル層8に相当する。
【0110】
実施の形態8においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0111】
その結果、実施の形態8の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0112】
図47及び図48と実施の形態8との関係において、図47の活性領域10は図8のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図8のPMOS仕事関数制御メタル残部8rに相当し、ゲート絶縁膜3及びエッジ制御用仕事関数制御メタル残部13上に形成される仕事関数制御メタル層4に相当する構成は図8には存在しない。他は、図8で示したNMOS形成領域20Nにおける構造と同様である。
【0113】
実施の形態8においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0114】
その結果、実施の形態8の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0115】
(製造方法の概略)
図8に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができるとともに、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0116】
<実施の形態9>
図9はこの発明の実施の形態9であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0117】
図9に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0118】
NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル残部7rが形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0119】
なお、図9(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(PMOS仕事関数制御メタル層8,ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NMOS仕事関数制御メタル残部7r)が形成されている。
【0120】
図45及び図46と実施の形態9との関係において、図45の活性領域10は図9のN型拡散領域11に相当し、図45の仕事関数制御メタル層4は図9のNMOS仕事関数制御メタル層7に相当する。
【0121】
実施の形態9においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0122】
その結果、実施の形態9の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0123】
図47及び図48と実施の形態9との関係において、図47の活性領域10は図9のP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図9のNMOS仕事関数制御メタル残部7rに相当し、仕事関数制御メタル層4はPMOS仕事関数制御メタル層8に相当する。他は、図9で示したPMOS形成領域20Pにおける構造と同様である。
【0124】
実施の形態9においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NMOS仕事関数制御メタル残部7r)が選択的に形成される。
【0125】
その結果、実施の形態9の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル残部7r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0126】
(製造方法の概略)
図9に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。その後、全面にPMOS仕事関数制御メタル層8を形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0127】
この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができるとともに、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0128】
<実施の形態10>
図10はこの発明の実施の形態10であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0129】
図10に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0130】
PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にNMOS仕事関数制御メタル層7が形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0131】
なお、図10(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル残部8r)が形成されている。
【0132】
図45及び図46と実施の形態10との関係において、図45の活性領域10は図10のP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図10のPMOS仕事関数制御メタル層8に相当する。
【0133】
実施の形態10においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0134】
その結果、実施の形態10の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0135】
図47及び図48と実施の形態10との関係において、図47の活性領域10は図10のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図10のPMOS仕事関数制御メタル残部8rに相当し、図47の仕事関数制御メタル層4は図10のNMOS仕事関数制御メタル層7に相当する。他は、図10で示したNMOS形成領域20Nにおける構造と同様である。
【0136】
実施の形態10においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0137】
その結果、実施の形態10の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0138】
(製造方法の概略)
図10に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。さらに、全面にNMOS仕事関数制御メタル層7を形成する。その後、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0139】
この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができるとともに、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0140】
<実施の形態11>
図11はこの発明の実施の形態11であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0141】
図11に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0142】
NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル残部7rが形成される。さらに、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にPMOS仕事関数制御メタル層8が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0143】
なお、図11(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NMOS仕事関数制御メタル残部7r)が形成されている。
【0144】
図45及び図46と実施の形態11との関係において、図45の活性領域10は図11のN型拡散領域11に相当し、図45の仕事関数制御メタル層4は図11のNMOS仕事関数制御メタル層7に相当する。
【0145】
実施の形態11においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0146】
その結果、実施の形態11の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0147】
図47及び図48と実施の形態11との関係において、図47の活性領域10は図11のP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図11のNMOS仕事関数制御メタル残部7rに相当し、仕事関数制御メタル層4はPMOS仕事関数制御メタル層8に相当する。他は、図11で示したPMOS形成領域20Pにおける構造と同様である。
【0148】
実施の形態11においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NMOS仕事関数制御メタル残部7r)が選択的に形成される。
【0149】
その結果、実施の形態11の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル残部7r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0150】
また、実施の形態11の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態9の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0151】
(製造方法の概略)
図11に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。その後、全面にPMOS仕事関数制御メタル層8を形成した後、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができるとともに、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0152】
上記実施の形態11の製造方法と比較的して、実施の形態9の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0153】
<実施の形態12>
図12はこの発明の実施の形態12であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0154】
図12に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0155】
PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にNMOS仕事関数制御メタル層7が選択的に形成され、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0156】
なお、図12(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル残部8r)が形成されている。
【0157】
図45及び図46と実施の形態12との関係において、図45の活性領域10は図12のP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図12のPMOS仕事関数制御メタル層8に相当する。
【0158】
実施の形態12においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0159】
その結果、実施の形態12の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0160】
図47及び図48と実施の形態12との関係において、図47の活性領域10は図12のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図12のPMOS仕事関数制御メタル残部8rに相当し、図47の仕事関数制御メタル層4は図12のNMOS仕事関数制御メタル層7に相当する。他は、図12で示したNMOS形成領域20Nにおける構造と同様である。
【0161】
実施の形態12においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0162】
その結果、実施の形態12の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0163】
また、実施の形態12の半導体装置は、PMOS形成領域20Pにおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態10の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0164】
(製造方法の概略)
図12に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。さらに、全面にNMOS仕事関数制御メタル層7を形成後、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができるとともに、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0165】
上記実施の形態12の製造方法と比較的して、実施の形態10の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0166】
<実施の形態13>
図13はこの発明の実施の形態13であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0167】
図13に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0168】
NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がCVD法等のスパッタ法以外により形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル残部7rが形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0169】
なお、図13(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(PMOS仕事関数制御メタル層8,ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NMOS仕事関数制御メタル残部7r)が形成されている。
【0170】
図47及び図48と実施の形態13との関係において、図47の活性領域10は図13のP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図13のNMOS仕事関数制御メタル残部7rに相当し、仕事関数制御メタル層4はPMOS仕事関数制御メタル層8に相当する。他は、図13で示したPMOS形成領域20Pにおける構造と同様である。
【0171】
実施の形態13においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NMOS仕事関数制御メタル残部7r)が選択的に形成される。
【0172】
その結果、実施の形態13の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル残部7r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0173】
(製造方法の概略)
図13に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をCVD法等のスパッタ法以外の方法で成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。その後、全面にPMOS仕事関数制御メタル層8を形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0174】
この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0175】
<実施の形態14>
図14はこの発明の実施の形態14であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0176】
図14に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0177】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法以外の方法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にNMOS仕事関数制御メタル層7が形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0178】
なお、図14(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル残部8r)が形成されている。
【0179】
図47及び図48と実施の形態14との関係において、図47の活性領域10は図14のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図14のPMOS仕事関数制御メタル残部8rに相当し、図47の仕事関数制御メタル層4は図14のNMOS仕事関数制御メタル層7に相当する。他は、図14で示したNMOS形成領域20Nにおける構造と同様である。
【0180】
実施の形態14においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0181】
その結果、実施の形態14の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0182】
(製造方法の概略)
図14に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法以外の方法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。さらに、全面にNMOS仕事関数制御メタル層7を形成する。そして、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0183】
この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0184】
<実施の形態15>
図15はこの発明の実施の形態15であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0185】
図15に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0186】
NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法以外の方法によりにより形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル残部7rが形成される。さらに、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にPMOS仕事関数制御メタル層8が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0187】
なお、図15(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NMOS仕事関数制御メタル残部7r)が形成されている。
【0188】
図47及び図48と実施の形態15との関係において、図47の活性領域10は図15のP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図15のNMOS仕事関数制御メタル残部7rに相当し、仕事関数制御メタル層4はPMOS仕事関数制御メタル層8に相当する。他は、図15で示したPMOS形成領域20Pにおける構造と同様である。
【0189】
実施の形態15においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NMOS仕事関数制御メタル残部7r)が選択的に形成される。
【0190】
その結果、実施の形態15の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル残部7r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0191】
また、実施の形態15の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態13の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0192】
(製造方法の概略)
図15に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法以外の方法により成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。その後、全面にPMOS仕事関数制御メタル層8を形成した後、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0193】
上記実施の形態15の製造方法と比較的して、実施の形態13の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0194】
<実施の形態16>
図16はこの発明の実施の形態16であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0195】
図16に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0196】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法以外の方法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にNMOS仕事関数制御メタル層7が選択的に形成され、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0197】
なお、図16(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル残部8r)が形成されている。
【0198】
図47及び図48と実施の形態16との関係において、図47の活性領域10は図16のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図16のPMOS仕事関数制御メタル残部8rに相当し、図47の仕事関数制御メタル層4は図16のNMOS仕事関数制御メタル層7に相当する。他は、図16で示したNMOS形成領域20Nにおける構造と同様である。
【0199】
実施の形態16においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0200】
その結果、実施の形態16の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0201】
また、実施の形態16の半導体装置は、PMOS形成領域20Pにおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態14の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0202】
(製造方法の概略)
図16に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法以外の方法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。さらに、全面にNMOS仕事関数制御メタル層7を形成後、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0203】
上記実施の形態16の製造方法と比較的して、実施の形態14の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0204】
<実施の形態17>
図17はこの発明の実施の形態17であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0205】
図17に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0206】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内に、NP共通仕事関数制御メタル層の部分領域であるNP共通仕事関数制御メタル残存部9rが形成される。
【0207】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0208】
なお、図17(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(PMOS仕事関数制御メタル層8,NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0209】
図47及び図48と実施の形態17との関係において、図47の活性領域10は図17のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図17のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7,PMOS仕事関数制御メタル層8に相当する。
【0210】
NP共通仕事関数制御メタル残存部9rは、NMOSトランジスタに関し、NMOS仕事関数制御メタル層7よりも実効仕事関数がミッドギャップよりであり、PMOSトランジスタに関し、PMOS仕事関数制御メタル層8よりも実効仕事関数がミッドギャップよりである性質を有する。NP共通仕事関数制御メタル残存部9rは例えばタングステンにより形成される。すなわち、NP共通仕事関数制御メタル残存部9rは、NMOSトランジスタ及びPMOSトランジスタそれぞれの閾値電圧(の絶対値)を上昇させる性質を有する。
【0211】
実施の形態17においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0212】
その結果、実施の形態17の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7、PMOS仕事関数制御メタル層8及びNP共通仕事関数制御メタル残存部9r(第1の共通仕事関数金属部分領域))からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0213】
同様にして、実施の形態17の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r(第2の共通仕事関数金属部分領域)及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0214】
(製造方法の概略)
図17に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、エッチバックによりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20P双方のディボット部2dに残存するエッチバック条件を用いる。
【0215】
その後、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、全面にPMOS仕事関数制御メタル層8を形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0216】
この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。なお、実施の形態17の製造方法については、図43,図44等を用いて後に詳述する。
【0217】
<実施の形態18>
図18はこの発明の実施の形態18であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0218】
図18に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0219】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。
【0220】
そして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0221】
なお、図18(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0222】
図47及び図48と実施の形態18との関係において、図47の活性領域10は図18のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図18のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7,PMOS仕事関数制御メタル層8に相当する。
【0223】
実施の形態18においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0224】
その結果、実施の形態18の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、PMOS仕事関数制御メタル層8、NMOS仕事関数制御メタル層7及びNP共通仕事関数制御メタル残存部9r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0225】
同様にして、実施の形態18の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0226】
(製造方法の概略)
図18に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、エッチバックによりNMOS形成領域20N及びNMOS形成領域20Nに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてPMOS形成領域20P及びNMOS形成領域20Nのディボット部2dに残存するエッチバック条件を用いる。
【0227】
その後、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成し、全面にNMOS仕事関数制御メタル層7を形成する。そして、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0228】
この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0229】
<実施の形態19>
図19はこの発明の実施の形態19であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0230】
図19に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0231】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。
【0232】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。同様にして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0233】
なお、図19(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0234】
図47及び図48と実施の形態19との関係において、図47の活性領域10は図19のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図19のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7(NMOS形成領域20N),あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。
【0235】
実施の形態19においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13が選択的に形成される。
【0236】
その結果、実施の形態19の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7、及びNP共通仕事関数制御メタル残存部9r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0237】
同様にして、実施の形態19の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0238】
また、実施の形態19の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態17の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0239】
(製造方法の概略)
図19に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、エッチバックによりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20Pのディボット部2dに残存するエッチバック条件を用いる。
【0240】
その後、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成する。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0241】
上記実施の形態19の製造方法と比較的して、実施の形態17の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0242】
<実施の形態20>
図20はこの発明の実施の形態20であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0243】
図20に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0244】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。
【0245】
そして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。同様にして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0246】
なお、図20(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0247】
図47及び図48と実施の形態20との関係において、図47の活性領域10は図20のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図20のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。
【0248】
実施の形態20においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0249】
その結果、実施の形態20の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、PMOS仕事関数制御メタル層8及びNP共通仕事関数制御メタル残存部9r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0250】
同様にして、実施の形態20の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0251】
また、実施の形態20の半導体装置は、PMOS形成領域20Pにおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態18の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0252】
(製造方法の概略)
図20に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、エッチバックによりNMOS形成領域20N及びNMOS形成領域20Nに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてPMOS形成領域20P及びNMOS形成領域20Nのディボット部2dに残存するエッチバック条件を用いる。
【0253】
その後、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成し、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成する。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0254】
上記実施の形態20の製造方法と比較的して、実施の形態18の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0255】
<実施の形態21>
図21はこの発明の実施の形態21であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0256】
図21に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0257】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。NP共通仕事関数制御メタル残存部9rは表面が比較的平坦に形成される。
【0258】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0259】
なお、図21(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(PMOS仕事関数制御メタル層8,NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0260】
図47及び図48と実施の形態21との関係において、図47の活性領域10は図21のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図21のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7,PMOS仕事関数制御メタル層8に相当する。
【0261】
実施の形態21においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0262】
その結果、実施の形態21の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7、PMOS仕事関数制御メタル層8及びNP共通仕事関数制御メタル残存部9)rからなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0263】
同様にして、実施の形態21の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0264】
(製造方法の概略)
図21に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、CMP処理によりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9をCMP法を用いて選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20Pのディボット部2dに残存するCMP条件を用いる。
【0265】
その後、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、全面にPMOS仕事関数制御メタル層8を形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0266】
<実施の形態22>
図22はこの発明の実施の形態22であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0267】
図22に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0268】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。NP共通仕事関数制御メタル残存部9rは表面が比較的平坦に形成される。
【0269】
そして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0270】
なお、図22(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0271】
図47及び図48と実施の形態22との関係において、図47の活性領域10は図22のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図22のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7,PMOS仕事関数制御メタル層8に相当する。
【0272】
実施の形態22においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0273】
その結果、実施の形態22の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8、NMOS仕事関数制御メタル層7及びNP共通仕事関数制御メタル残存部9r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0274】
同様にして、実施の形態22の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0275】
(製造方法の概略)
図22に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、CMP処理によりNMOS形成領域20N及びNMOS形成領域20Nに形成されたNP共通仕事関数制御メタル層9をCMP処理を用いて選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてPMOS形成領域20P及びNMOS形成領域20Nのディボット部2dに残存するCMP条件を用いる。
【0276】
その後、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成し、全面にNMOS仕事関数制御メタル層7を形成する。そして、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0277】
<実施の形態23>
図23はこの発明の実施の形態23であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0278】
図23に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0279】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。
【0280】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。同様にして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0281】
なお、図23(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0282】
図47及び図48と実施の形態23との関係において、図47の活性領域10は図23のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図23のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7(NMOS形成領域20N),あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。
【0283】
実施の形態23においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0284】
その結果、実施の形態23の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7、及びNP共通仕事関数制御メタル残存部9r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0285】
同様にして、実施の形態23の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0286】
また、実施の形態23の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態21の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0287】
(製造方法の概略)
図23に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、CMP処理によりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9をCMP処理により選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20Pのディボット部2dに残存するCMP条件を用いる。
【0288】
その後、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成する。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0289】
上記実施の形態23の製造方法と比較的して、実施の形態21の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0290】
<実施の形態24>
図24はこの発明の実施の形態24であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0291】
図24に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0292】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。NP共通仕事関数制御メタル残存部9rは表面が比較的平坦に形成される。
【0293】
そして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。同様にして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0294】
なお、図24(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0295】
図47及び図48と実施の形態24との関係において、図47の活性領域10は図24のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図24のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。
【0296】
実施の形態24においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0297】
その結果、実施の形態24の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、PMOS仕事関数制御メタル層8及びNP共通仕事関数制御メタル残存部9r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0298】
同様にして、実施の形態24の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0299】
また、実施の形態24の半導体装置は、PMOS形成領域20Pにおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態22の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0300】
(製造方法の概略)
図22に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、CMP処理によりNMOS形成領域20N及びNMOS形成領域20Nに形成されたNP共通仕事関数制御メタル層9をCMP処理を用いて選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてPMOS形成領域20P及びNMOS形成領域20Nのディボット部2dに残存するCMP条件を用いる。
【0301】
その後、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成し、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成する。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0302】
上記実施の形態24の製造方法と比較的して、実施の形態22の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0303】
<実施の形態25>
実施の形態25では、実施の形態1〜実施の形態6で述べた構造を、フィン型構造のMOSトランジスタに適用した半導体装置である。
【0304】
(第1の態様)
図25はこの発明の実施の形態25の第1の態様であるSTI構造の半導体装置を示す断面図である。第1の態様は実施の形態1の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0305】
図25は、シリコン基板1の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。上述した特質は以下で述べる図26〜図30においても同様である。
【0306】
図25に示すように、シリコン基板1の上層部に分離絶縁膜2が選択的に形成されることにより、STI構造を実現している。フィン型構造のMOSトランジスタは、分離絶縁膜2の表面から突出した、断面形状が略矩形状のシリコン凸部1a(活性領域凸部)を有している。このシリコン凸部1aに図25を突き抜ける方向に沿ってMOSトランジスタのドレイン、ソース及びチャネル領域(図示せず)が形成される。
【0307】
したがって、フィン型構造のMOSトランジスタは、シリコン凸部1aの上面及び両側面にチャネルを有する機能を有している。
【0308】
また、シリコン基板1はNMOS形成領域20N及びPMOS形成領域20Pを有している。シリコン凸部1aの側面及び上面並びに分離絶縁膜2上を含むシリコン基板1上にゲート絶縁膜3が形成される。
【0309】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3上にゲート主電極5が形成される。
【0310】
NMOS仕事関数制御メタル層7はスパッタ法により形成されることにより、シリコン凸部1aの上部エッジ部分が他の部分より薄く形成される。スパッタ法は垂直方向に方向性が高いため、上部エッジ部分は必然的に薄く形成されることになるからである。
【0311】
図49は実施の形態25の効果説明用の断面図である。同図にはシリコン凸部付近を着目領域としている。
【0312】
図49において、仕事関数制御メタル層4は図25のNMOS仕事関数制御メタル層7に相当する。他は、図25で示したNMOS形成領域20Nにおける構造と同様である。
【0313】
図49において、シリコン凸部1aの上面の端部近傍領域であるエッジ近傍領域を領域bとし、領域b以外のシリコン凸部1aの上面領域を領域a、領域b以外のシリコン凸部1aの側面領域を領域cとする。
【0314】
図49に示すように、実施の形態25では、仕事関数制御メタル層4の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xc(Xa=Xc)より薄く形成される。
【0315】
すなわち、領域aにおける実効仕事関数をeWF(a)、領域bにおける実効仕事関数をeWF(b)、領域cにおける実効仕事関数をeWF(c)とすると、以下の式(2)が成立する。なお、式(2)において、eWF(m.g)はミッドギャップの実効仕事関数を意味する。
【0316】
|eWF(b)-eWF(m.g)|<|eWF(a)-eWF(m.g)|=|eWF(c)-eWF(m.g)|…(2)
【0317】
その結果、実施の形態25の半導体装置の第1の態様は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0318】
なぜならば、実効仕事関数eWF(b)がミッドギャップよりになる結果、領域bの閾値電圧が上昇する方向に作用し、領域bにおける電界集中による閾値電圧が下降する特性を相殺することができるからである。
【0319】
(製造方法の概略)
図25に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この方法により、NMOS形成領域20Nのみシリコン凸部1aの上面の端部近傍領域であるエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができる。
【0320】
(第2の態様)
図26はこの発明の実施の形態25の第2の態様であるSTI構造の半導体装置を示す断面図である。第2の態様は実施の形態2の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0321】
図26に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0322】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3上にゲート主電極5が形成される。
【0323】
PMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、シリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0324】
第2の態様と図49との関係において、図49の仕事関数制御メタル層4は図26のPMOS仕事関数制御メタル層8に相当する。
【0325】
第2の態様においても、第1の態様と同様、仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0326】
その結果、第2の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0327】
(製造方法の概略)
図26に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、PMOS形成領域20Pのみシリコン凸部1aの上部エッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができる。
【0328】
(第3の態様)
図27はこの発明の実施の形態25の第3の態様であるSTI構造の半導体装置を示す断面図である。第3の態様は実施の形態3の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0329】
図27に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0330】
NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3上にPMOS仕事関数制御メタル層8がスパッタ法により形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0331】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、それぞれシリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0332】
第3の態様と図49との関係において、図49の仕事関数制御メタル層4は図27のNMOS仕事関数制御メタル層7(NMOS形成領域20N)あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。
【0333】
第3の態様においても、第1の態様と同様、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0334】
その結果、第3の態様の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0335】
同様にして、第3の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0336】
(製造方法の概略)
図27に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。その後、全面にPMOS仕事関数制御メタル層8をスパッタ法により形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0337】
この方法により、NMOS形成領域20N及びPMOS形成領域20Pのシリコン凸部1aの上部エッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8を薄く形成することができる。
【0338】
(第4の態様)
図28はこの発明の実施の形態25の第4の態様であるSTI構造の半導体装置を示す断面図である。第4の態様は実施の形態4の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0339】
図28に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0340】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3上にNMOS仕事関数制御メタル層7がスパッタ法により形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0341】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、それぞれシリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0342】
第4の態様と図49との関係において、図49の仕事関数制御メタル層4は図28のNMOS仕事関数制御メタル層7(NMOS形成領域20N)あるいはPMOS仕事関数制御メタル層8に相当する。
【0343】
第4の態様においても、第1の態様と同様、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びNP共通仕事関数制御メタル層9)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0344】
その結果、第4の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0345】
同様にして、第4の態様の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0346】
(製造方法の概略)
図28に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。その後、全面にNMOS仕事関数制御メタル層7をスパッタ法により成膜する。そして、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0347】
この方法により、PMOS形成領域20P及びNMOS形成領域20Nのシリコン凸部1aの上部エッジ近傍領域(領域b)にPMOS仕事関数制御メタル層8及びNMOS仕事関数制御メタル層7を薄く形成することができる。
【0348】
(第5の態様)
図29はこの発明の実施の形態25の第5の態様であるSTI構造の半導体装置を示す断面図である。第5の態様は実施の形態5の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0349】
図29に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0350】
NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0351】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、それぞれシリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0352】
第5の態様と図49との関係において、図49の仕事関数制御メタル層4は図29のNMOS仕事関数制御メタル層7(NMOS形成領域20N)あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。
【0353】
第5の態様においても、第1の態様と同様、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0354】
その結果、第5の態様の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0355】
同様にして、第5の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0356】
(製造方法の概略)
図29に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。その後、全面にPMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、NMOS形成領域20N及びPMOS形成領域20Pのシリコン凸部1aの上部エッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8を薄く形成することができる。
【0357】
(第6の態様)
図30はこの発明の実施の形態25の第6の態様であるSTI構造の半導体装置を示す断面図である。第6の態様は実施の形態6の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0358】
図30に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0359】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0360】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、それぞれシリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0361】
第6の態様と図49との関係において、図49の仕事関数制御メタル層4は図30のNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。
【0362】
第6の態様においても、第1の態様と同様、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0363】
その結果、第6の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0364】
同様にして、第6の態様の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0365】
(製造方法の概略)
図30に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。その後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この方法により、PMOS形成領域20P及びNMOS形成領域20Nのシリコン凸部1aの上部エッジ近傍領域(領域b)にPMOS仕事関数制御メタル層8及びNMOS仕事関数制御メタル層7を薄く形成することができる。
【0366】
<製造方法の詳細>
(実施の形態1対応)
図31〜図36はこの発明の実施の形態1の半導体装置の製造方法の詳細を示す断面図である。なお、図31〜図36で示す断面図はシリコン基板1の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。以降の図37〜図44についても同様である。以下、これらの図を参照して、実施の形態1の製造方法の詳細を説明する。
【0367】
まず、図31に示すように、シリコン基板1の上層部に選択的に分離絶縁膜2を形成する。この際、分離絶縁膜2のエッジ近傍領域においてシリコン基板1の上層部である活性領域の表面より窪んだディボット部2dが形成される。例えば、ゲート絶縁膜3の形成前に行われるチャネル注入時に行われる洗浄処理等により必然的にディボット部2dが形成される。
【0368】
次に、図32に示すように、シリコン基板1及びディボット部2d上を含む領域上にゲート絶縁膜3を形成する。
【0369】
その後、図33に示すように、全面にスパッタ法によりNMOS仕事関数制御メタル層7を形成する。図34に示すように、NMOS形成領域20NにおけるNMOS仕事関数制御メタル層7上に選択的にパターニングされたレジスト14を得る。
【0370】
そして、図35に示すように、レジスト14をマスクとしてNMOS仕事関数制御メタル層7をパターニングして、NMOS形成領域20Nにおけるゲート絶縁膜3上に選択的にNMOS仕事関数制御メタル層7を残存させる。
【0371】
そして、図36に示すように、全面にゲート主電極5を形成し、NMOS仕事関数制御メタル層7を含むNMOS形成領域20N及びPMOS形成領域20P上にゲート主電極5が残存するようにパターニングすることにより、実施の形態3の半導体装置の主要構造は完成する。
【0372】
(実施の形態3対応)
図37,図38はこの発明の実施の形態3の半導体装置の製造方法の詳細を示す断面図である。以下、これらの図を参照して、実施の形態3の製造方法の詳細を説明する。
【0373】
まず、実施の形態1の製造方法と同様にして、図35で示す構造を得る。その後、図37に示すように、全面にスパッタ法によりPMOS仕事関数制御メタル層8を成膜する。
【0374】
そして、図38に示すように、全面にゲート主電極5を成膜し、NMOS形成領域20NからPMOS形成領域20Pにかけて残存するようにゲート主電極5をパターニングする。この際、PMOS仕事関数制御メタル層8も同時にパターニングされる。その結果、実施の形態3の半導体装置の主要構造は完成する。
【0375】
(実施の形態5対応)
図39〜図42はこの発明の実施の形態5の半導体装置の製造方法の詳細を示す断面図である。以下、これらの図を参照して、実施の形態5の製造方法の詳細を説明する。
【0376】
まず、実施の形態1の製造方法と同様にして、図35で示す構造を得る。その後、図39に示すように、全面にスパッタ法によりPMOS仕事関数制御メタル層8を成膜する。
【0377】
その後、図40に示すように、PMOS形成領域20PにおけるPMOS仕事関数制御メタル層8上に選択的にパターニングされたレジスト15を得る。
【0378】
そして、図41に示すように、レジスト15をマスクとしてPMOS仕事関数制御メタル層8をパターニングして、PMOS形成領域20Pにおけるゲート絶縁膜3上に選択的にPMOS仕事関数制御メタル層8を残存させる。
【0379】
そして、図42に示すように、NMOS仕事関数制御メタル層7を含むNMOS形成領域20N及びPMOS仕事関数制御メタル層8を含むPMOS形成領域20P上にゲート主電極5を選択的に形成することにより、実施の形態5の半導体装置の主要構造は完成する。
【0380】
(実施の形態17(〜実施の形態20)対応)
図43,図44はこの発明の実施の形態17(〜実施の形態20)の半導体装置製造方法の詳細を示す断面図である。以下、これらの図を参照して、実施の形態17の製造方法の詳細を説明する。
【0381】
まず、実施の形態1の製造方法と同様にして、図32で示す構造を得る。その後、図43に示すように、全面にNP共通仕事関数制御メタル層9を成膜する。
【0382】
そして、図44に示すように、エッチバックによりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20Pそれぞれのディボット部2dに残存するエッチバック条件を用いる。
【0383】
その後、図示しないが、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、NMOS形成領域20N及びPMOS形成領域20PにかけてPMOS仕事関数制御メタル層8を形成することにより、実施の形態17の主要部が完成する。
【0384】
なお、図44以降、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8の形成方法を適宜変更することにより、実施の形態18〜実施の形態20の半導体装置を製造することができる。
【産業上の利用可能性】
【0385】
本発明は、MOSトランジスタを有するLSI等、MOSトランジスタを用いる半導体デバイス全般に適用することができる。
【図面の簡単な説明】
【0386】
【図1】この発明の実施の形態1である半導体装置を示す説明図である。
【図2】この発明の実施の形態2である半導体装置を示す説明図である。
【図3】この発明の実施の形態3である半導体装置を示す説明図である。
【図4】この発明の実施の形態4である半導体装置を示す説明図である。
【図5】この発明の実施の形態5である半導体装置を示す説明図である。
【図6】この発明の実施の形態6である半導体装置を示す説明図である。
【図7】この発明の実施の形態7である半導体装置を示す説明図である。
【図8】この発明の実施の形態8である半導体装置を示す説明図である。
【図9】この発明の実施の形態9である半導体装置を示す説明図である。
【図10】この発明の実施の形態10である半導体装置を示す説明図である。
【図11】この発明の実施の形態11である半導体装置を示す説明図である。
【図12】この発明の実施の形態12である半導体装置を示す説明図である。
【図13】この発明の実施の形態13である半導体装置を示す説明図である。
【図14】この発明の実施の形態14である半導体装置を示す説明図である。
【図15】この発明の実施の形態15である半導体装置を示す説明図である。
【図16】この発明の実施の形態16である半導体装置を示す説明図である。
【図17】この発明の実施の形態17である半導体装置を示す説明図である。
【図18】この発明の実施の形態18である半導体装置を示す説明図である。
【図19】この発明の実施の形態19である半導体装置を示す説明図である。
【図20】この発明の実施の形態20である半導体装置を示す説明図である。
【図21】この発明の実施の形態21である半導体装置を示す説明図である。
【図22】この発明の実施の形態22である半導体装置を示す説明図である。
【図23】この発明の実施の形態23である半導体装置を示す説明図である。
【図24】この発明の実施の形態24である半導体装置を示す説明図である。
【図25】この発明の実施の形態25である半導体装置の第1の態様を示す説明図である。
【図26】この発明の実施の形態25である半導体装置の第2の態様を示す説明図である。
【図27】この発明の実施の形態25である半導体装置の第3の態様を示す説明図である。
【図28】この発明の実施の形態25である半導体装置の第4の態様を示す説明図である。
【図29】この発明の実施の形態25である半導体装置の第5の態様を示す説明図である。
【図30】この発明の実施の形態25である半導体装置の第6の態様を示す説明図である。
【図31】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図32】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図33】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図34】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図35】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図36】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図37】この発明の実施の形態3の半導体装置の製造方法を示す断面図である。
【図38】この発明の実施の形態3の半導体装置の製造方法を示す断面図である。
【図39】この発明の実施の形態5の半導体装置の製造方法を示す断面図である。
【図40】この発明の実施の形態5の半導体装置の製造方法を示す断面図である。
【図41】この発明の実施の形態5の半導体装置の製造方法を示す断面図である。
【図42】この発明の実施の形態5の半導体装置の製造方法を示す断面図である。
【図43】この発明の実施の形態17の半導体装置の製造方法を示す断面図である。
【図44】この発明の実施の形態17の半導体装置の製造方法を示す断面図である。
【図45】実施の形態1等の効果説明用の説明図である。
【図46】図45の活性領域のエッジ近傍領域を拡大して示す断面図である。
【図47】実施の形態7等の効果説明用の説明図である。
【図48】図47の活性領域のエッジ近傍領域を拡大して示す断面図である。
【図49】実施の形態25の効果説明用の断面図である。
【符号の説明】
【0387】
1 シリコン基板、1a シリコン凸部、2 分離絶縁膜、2d ディボット部、3 ゲート絶縁膜、4 仕事関数制御メタル層、5 ゲート主電極、7 NMOS仕事関数制御メタル層、7r NMOS仕事関数制御メタル残部、8 PMOS仕事関数制御メタル層、8r PMOS仕事関数制御メタル残部、9 NP共通仕事関数制御メタル層、9r NP共通仕事関数制御メタル残存部、11 N型拡散領域、12 P型拡散領域、20N NMOS形成領域、20P PMOS形成領域。
【技術分野】
【0001】
この発明は、STI(SharowTrenchIsolation)構造の半導体装置及びその製造方法に関する。
【背景技術】
【0002】
「MOS」という用語は、古くは金属/酸化物/半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にMOS構造を有する電界効果トランジスタ(以下、単に「MOSトランジスタ」と称す)においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【0003】
例えばMOSトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【0004】
従って「MOS」という用語は必ずしも金属/酸化物/半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「MOS」とはその語源に起因した略語としてのみならず、広く導電体/絶縁体/半導体の積層構造をも含む意義を有する。
【0005】
最近の半導体CMOSデバイスでは、STI技術を用い、トランジスタ素子を電気的に分離するような構造となっている。STI構造の半導体装置として例えば特許文献1に開示された半導体装置がある。しかし、STIエッジの形状やゲート電極の電界集中によっては、狭チャネルトランジスタにおいて閾値電圧が低下するという現象が発生することがある。すなわち、エッジ部分の両側から電界を受けるため、STIエッジ部分で電界集中が起こり、閾値電圧が低下する現象が発生することがある。これを解決するため、従来、STIエッジの形状を最適化していくのが主流であった。
【0006】
【特許文献1】特開2006−135075号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
従来のはSTI構造の半導体装置において、微細化するとSTIエッジ部分の素子形成領域に対する割合が増加するため、上述した電界集中による閾値電圧の低下が顕著になるという問題点があった。
【0008】
STIエッジ近傍領域に生じるディボット形状(窪み形状)を抑制することにより電界集中が起こりにくくする手法が考えられるが、通常のSTI構造を用い洗浄プロセスを繰り返すことにより、必然的にディボット形状ができてしまい、ディボット形状を抑制することは困難であった。
【0009】
この発明は上記問題点を解決するためになされたもので、微細化しても電界集中による動作特性の劣化が生じないSTI構造の半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【0010】
この発明の一実施の形態によれば、例えば、NMOSトランジスタにおいて、NMOSトランジスタのゲート電極部の一部にNMOS仕事関数制御メタル層を用いている。NMOS仕事関数制御メタル層はスパッタ法により形成され、ディボット部が設けられるエッジ近傍領域における膜厚が、他の領域における膜厚より薄く形成される。
【発明の効果】
【0011】
この実施の形態によれば、上記NMOS仕事関数制御メタル層を有するゲート電極部は、エッジ近傍領域における実効仕事関数が、他の領域における実効仕事関数に比べ、ミッドギャップよりに設定される。
【0012】
その結果、上記NMOS仕事関数制御メタル層を有するNMOSトランジスタにおける閾値電圧等の特性変動が効果的に抑制され、微細化しても動作特性の劣化が生じない。
【発明を実施するための最良の形態】
【0013】
<実施の形態1>
図1はこの発明の実施の形態1であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のA−A(ゲート主電極形成方向)断面を示す断面図である。なお、(a)で示す平面図において、ゲート絶縁膜3上に直接形成される構造物を優先して図示している。また、(b) で示す断面図はシリコン基板1の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。上述した(a)及び(b)の関係及び特質は以下で述べる図2〜図24においても同様である。
【0014】
図1に示すように、シリコン基板1の上層部に分離絶縁膜2が選択的に形成されることにより、STI構造を実現している。分離絶縁膜2はエッジ部分にディボット部2dを有している。
【0015】
また、シリコン基板1はNMOS形成領域20N及びPMOS形成領域20Pを有している。分離絶縁膜2を含むシリコン基板1上のシリコン酸化膜等によるゲート絶縁膜3が形成される。したがって、ゲート絶縁膜3はディボット部2d上にも形成される。このように、ゲート絶縁膜3はNMOSトランジスタ用のゲート絶縁膜(第1のゲート絶縁膜)とPMOSトランジスタ用のゲート絶縁膜(第2のゲート絶縁膜)とを兼用する。
【0016】
そして、NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3上にゲート主電極5が形成される。このように、ゲート主電極5はNMOSトランジスタ用のゲート主電極(第1の主電極)とPMOSトランジスタ用のゲート主電極(第2の主電極)とを兼用する。
【0017】
NMOS仕事関数制御メタル層7はNMOSトランジスタの閾値電圧(の絶対値)を下降させる働きを有し、例えば、タンタル系の金属が用いられる。
【0018】
なお、図1(a)に示すように、NMOS形成領域20Nにおいては、シリコン基板1の上層部の活性領域であるN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20Pにおいては、シリコン基板1の上層部の活性領域であるP型拡散領域12を横断してゲート主電極5が形成されている。
【0019】
NMOS仕事関数制御メタル層7はスパッタ法により形成されることにより、ディボット部2d上における領域が他の領域より薄く形成される。スパッタ法は垂直方向に方向性が高いため、ディボット部2dの傾斜部分は必然的に薄く形成されることになるからである。
【0020】
図45は実施の形態1等の効果説明用の説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のB−B(ゲート主電極形成方向)断面を示す断面図である。なお、(a)で示す平面図において、ゲート絶縁膜3上に直接形成される構造物を優先して図示している。また、(b)で示す断面図はシリコン基板1の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。上述した(a)及び(b)の関係及び特質は以下で述べる図46〜図49においても同様である。
【0021】
図45において、活性領域10は図1のN型拡散領域11に相当し、仕事関数制御メタル層4は図1のNMOS仕事関数制御メタル層7に相当する。他は、図1で示したNMOS形成領域20Nにおける構造と同様である。
【0022】
図45において、分離絶縁膜2,2間のシリコン基板1の上層部を含む活性領域10と分離絶縁膜2との界面近傍領域であるエッジ近傍領域を領域bとし、領域b以外の活性領域10の領域を領域aとする。このように、活性領域10と分離絶縁膜2との界面近傍領域が領域bとなる。そして、領域bにおいて活性領域10の中央部の表面より窪んだディボット部2dが形成されている。
【0023】
図46は活性領域10のエッジ近傍領域を拡大して示す断面図である。同図に示すように、実施の形態1では、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0024】
すなわち、領域aにおける実効仕事関数をeWF(a)、領域bにおける実効仕事関数をeWF(b)とすると、以下の式(1)が成立する。なお、式(1)において、eWF(m.g)はミッドギャップの実効仕事関数を意味する。
【0025】
|eWF(b)-eWF(m.g)|<|eWF(a)-eWF(m.g)|…(1)
【0026】
式(1)に示すように、仕事関数制御メタル層4及びゲート主電極5からなるゲート電極部は、エッジ近傍領域(領域b)における実効仕事関数が、他の領域(領域a)における実効仕事関数に比べ、ミッドギャップよりに設定されることになる。
【0027】
その結果、実施の形態1の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及び(第1の)ゲート電極部(ゲート主電極5(第1の主電極)及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0028】
なぜならば、実効仕事関数eWF(b)がミッドギャップよりになる結果、領域aに比べ領域bの閾値電圧が上昇する方向に作用し、領域bにおける電界集中による閾値電圧が下降する特性を相殺することができるからである。
【0029】
(製造方法の概略)
図1に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。
【0030】
この方法により、NMOS形成領域20Nのみエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができる。なお、実施の形態1の製造方法については、図31〜図36を用いて後に詳述する。
【0031】
<実施の形態2>
図2はこの発明の実施の形態2であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0032】
図2に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0033】
そして、PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3上にゲート主電極5が形成される。
【0034】
なお、図2(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してゲート主電極5が形成されている。
【0035】
PMOS仕事関数制御メタル層8はPMOSトランジスタの閾値電圧(の絶対値)を下降させる働きを有し、例えば、チタニウム系の金属が用いられる。なお、本明細書中でいう閾値電圧は絶対値として扱っている。
【0036】
PMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、ディボット部2d上の領域が他の領域より薄く形成される。
【0037】
実施の形態2と図45及び図46との関係において、図45の活性領域10は図2のP型拡散領域12に相当し、仕事関数制御メタル層4は図2のPMOS仕事関数制御メタル層8に相当する。
【0038】
実施の形態2においても、実施の形態1と同様、仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0039】
その結果、実施の形態2の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及び(第2の)ゲート電極部(ゲート主電極5(第2の主電極)及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0040】
(製造方法の概略)
図2に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、PMOS形成領域20Pのみエッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができる。
【0041】
<実施の形態3>
図3はこの発明の実施の形態3であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0042】
図3に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0043】
そして、NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0044】
なお、図3(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル層8)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されている。
【0045】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はそれぞれスパッタ法により形成されることにより、NMOS形成領域20N及びPMOS形成領域20Pにおいてディボット部2d上の領域が他の領域より薄く形成される。
【0046】
図45及び図46と実施の形態3との関係において、図45の活性領域10は図3のN型拡散領域11あるいはP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図3のNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。他は、図3で示したNMOS形成領域20NあるいはPMOS形成領域20Pにおける構造と同様である。
【0047】
実施の形態3においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0048】
その結果、実施の形態3の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0049】
同様に、実施の形態3の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0050】
なお、閾値電圧等の特性は、ゲート絶縁膜3と界面を形成する仕事関数制御メタル層4によって決定するため、NMOS形成領域20NにおけるPMOS仕事関数制御メタル層8がNMOSトランジスタに悪影響を与えることはない。
【0051】
(製造方法の概略)
図3に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。さらに、全面にPMOS仕事関数制御メタル層8をスパッタ法により成膜する。その後、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0052】
この方法により、NMOS形成領域20N及びPMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8をそれぞれ薄く形成することができる。なお、実施の形態3の製造方法については、図37,図38等を用いて後に詳述する。
【0053】
<実施の形態4>
図4はこの発明の実施の形態4であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0054】
図4に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0055】
そして、PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3上にNMOS仕事関数制御メタル層7が形成される。さらに、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0056】
なお、図4(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されている。
【0057】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はそれぞれスパッタ法により形成されることにより、ディボット部2d上の領域が他の領域より薄く形成される。
【0058】
実施の形態4と図45及び図46との関係において、図45の活性領域10は図4のN型拡散領域11あるいはP型拡散領域12に相当し、仕事関数制御メタル層4は図4のNMOS仕事関数制御メタル層7(NMOS形成領域20N)あるいはPMOS仕事関数制御メタル層8に相当する。
【0059】
実施の形態4においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0060】
その結果、実施の形態4の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0061】
同様にして、実施の形態4の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0062】
なお、閾値電圧等の特性は、ゲート絶縁膜3と界面を形成する仕事関数制御メタル層4によって決定するため、PMOS形成領域20PにおけるNMOS仕事関数制御メタル層7がPMOSトランジスタに悪影響を与えることはない。
【0063】
(製造方法の概略)
図4に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。さらに、全面にNMOS仕事関数制御メタル層7をスパッタ法により成膜する。その後、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0064】
この方法により、NMOS形成領域20N及びPMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8をそれぞれ薄く形成することができる。
【0065】
<実施の形態5>
図5はこの発明の実施の形態5であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0066】
図5に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0067】
そして、NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0068】
なお、図5(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されている。
【0069】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はそれぞれスパッタ法により形成されることにより、NMOS形成領域20N及びPMOS形成領域20Pにおいてディボット部2d上の領域が他の領域より薄く形成される。
【0070】
図45及び図46と実施の形態5との関係において、図45の活性領域10は図5のN型拡散領域11あるいはP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図5のNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。他は、図5で示したNMOS形成領域20NあるいはPMOS形成領域20Pにおける構造と同様である。
【0071】
実施の形態5においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0072】
その結果、実施の形態5の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0073】
同様に、実施の形態5の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0074】
また、実施の形態5の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態3の半導体装置に比べ、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8との界面の存在に起因するゲート電極の抵抗値の増大を招くことはないという抵抗値増大抑制効果を有する。
【0075】
(製造方法の概略)
図5に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。さらに、全面にPMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、NMOS形成領域20N及びPMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8をそれぞれ薄く形成することができる。なお、実施の形態5の製造方法については、図39〜図42等を用いて後に詳述する。
【0076】
上記実施の形態5の製造方法と比較的して、実施の形態3の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0077】
<実施の形態6>
図6はこの発明の実施の形態6であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0078】
図6に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0079】
そして、PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0080】
なお、図6(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されている。
【0081】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はそれぞれスパッタ法により形成されることにより、ディボット部2d上の領域が他の領域より薄く形成される。
【0082】
実施の形態6と図45及び図46との関係において、図45の活性領域10は図6のN型拡散領域11あるいはP型拡散領域12に相当し、仕事関数制御メタル層4は図6のNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。
【0083】
実施の形態6においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0084】
その結果、実施の形態6の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0085】
同様にして、実施の形態6の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0086】
また、実施の形態6の半導体装置は、PMOS形成領域20Pおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態4の半導体装置に比べ、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8との界面の存在に起因するゲート電極の抵抗値の増大を招くことはない利点を有する。
【0087】
(製造方法の概略)
図6に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。さらに、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択適時除去する。この方法により、NMOS形成領域20N及びPMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8をそれぞれ薄く形成することができる。
【0088】
上記実施の形態6の製造方法と比較的して、実施の形態4の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0089】
<実施の形態7>
図7はこの発明の実施の形態7であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0090】
図7に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0091】
NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル層7の部分領域であるNMOS仕事関数制御メタル残部7rが形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にゲート主電極5が形成される。
【0092】
なお、図7(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してゲート主電極5(NMOS仕事関数制御メタル残部7r)が形成されている。
【0093】
図45及び図46と実施の形態7との関係において、図45の活性領域10は図7のN型拡散領域11に相当し、図45の仕事関数制御メタル層4は図7のNMOS仕事関数制御メタル層7に相当する。
【0094】
実施の形態7においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0095】
その結果、実施の形態7の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0096】
図47は実施の形態7等の効果説明用の説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のC−C(ゲート主電極形成方向)断面を示す断面図である。なお、(a)で示す平面図において、ゲート絶縁膜3上に直接形成される構造物を優先して図示している。
【0097】
図47において、活性領域10は図7のP型拡散領域12に相当し、エッジ制御用仕事関数制御メタル残部13は図7のNMOS仕事関数制御メタル残部7rに相当し、ゲート絶縁膜3及びエッジ制御用仕事関数制御メタル残部13上に形成される仕事関数制御メタル層4に相当する構成は図7には存在しない。他は、図7で示したPMOS形成領域20Pにおける構造と同様である。
【0098】
図47において、図45と同様に、分離絶縁膜2,2間のシリコン基板1の上層部である活性領域10のエッジ近傍領域を領域bとし、領域b以外の活性領域10の領域を領域aとする。
【0099】
図48は活性領域10のエッジ近傍領域を拡大して示す断面図である。同図に示すように、図47及び図48で示す構造は、領域bのみにおいて、他方の導電型のエッジ制御用仕事関数制御メタル残部13が選択的に形成される。
【0100】
したがって、図47及び図48で示す構造においても、実施の形態1で述べた式(1)が成立する。なぜなら、活性領域10において、エッジ制御用仕事関数制御メタル残部13を領域bに設けることより、eWF(b)をミッドギャップよりに仕向けることができるからである。
【0101】
すなわち、PMOS形成領域20Pにおいて、エッジ近傍領域のみ、NMOS仕事関数制御メタル残部7rを設けることは、式(1)を満足させることになり、同様にして、NMOS形成領域20Nにおいて、エッジ近傍領域のみ、PMOS仕事関数制御メタル層8の部分領域であるPMOS仕事関数制御メタル残部8rを設けることは、式(1)を満足させることになる。
【0102】
その結果、実施の形態7の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル残部7r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0103】
(製造方法の概略)
図7に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。
【0104】
この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができるとともに、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0105】
<実施の形態8>
図8はこの発明の実施の形態8であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0106】
図8に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0107】
PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にゲート主電極5が形成される。
【0108】
なお、図8(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してゲート主電極5(PMOS仕事関数制御メタル残部8r)が形成されている。
【0109】
図45及び図46と実施の形態8との関係において、図45の活性領域10は図8のP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図8のPMOS仕事関数制御メタル層8に相当する。
【0110】
実施の形態8においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0111】
その結果、実施の形態8の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0112】
図47及び図48と実施の形態8との関係において、図47の活性領域10は図8のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図8のPMOS仕事関数制御メタル残部8rに相当し、ゲート絶縁膜3及びエッジ制御用仕事関数制御メタル残部13上に形成される仕事関数制御メタル層4に相当する構成は図8には存在しない。他は、図8で示したNMOS形成領域20Nにおける構造と同様である。
【0113】
実施の形態8においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0114】
その結果、実施の形態8の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0115】
(製造方法の概略)
図8に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができるとともに、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0116】
<実施の形態9>
図9はこの発明の実施の形態9であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0117】
図9に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0118】
NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル残部7rが形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0119】
なお、図9(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(PMOS仕事関数制御メタル層8,ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NMOS仕事関数制御メタル残部7r)が形成されている。
【0120】
図45及び図46と実施の形態9との関係において、図45の活性領域10は図9のN型拡散領域11に相当し、図45の仕事関数制御メタル層4は図9のNMOS仕事関数制御メタル層7に相当する。
【0121】
実施の形態9においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0122】
その結果、実施の形態9の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0123】
図47及び図48と実施の形態9との関係において、図47の活性領域10は図9のP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図9のNMOS仕事関数制御メタル残部7rに相当し、仕事関数制御メタル層4はPMOS仕事関数制御メタル層8に相当する。他は、図9で示したPMOS形成領域20Pにおける構造と同様である。
【0124】
実施の形態9においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NMOS仕事関数制御メタル残部7r)が選択的に形成される。
【0125】
その結果、実施の形態9の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル残部7r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0126】
(製造方法の概略)
図9に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。その後、全面にPMOS仕事関数制御メタル層8を形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0127】
この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができるとともに、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0128】
<実施の形態10>
図10はこの発明の実施の形態10であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0129】
図10に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0130】
PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にNMOS仕事関数制御メタル層7が形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0131】
なお、図10(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル残部8r)が形成されている。
【0132】
図45及び図46と実施の形態10との関係において、図45の活性領域10は図10のP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図10のPMOS仕事関数制御メタル層8に相当する。
【0133】
実施の形態10においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0134】
その結果、実施の形態10の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0135】
図47及び図48と実施の形態10との関係において、図47の活性領域10は図10のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図10のPMOS仕事関数制御メタル残部8rに相当し、図47の仕事関数制御メタル層4は図10のNMOS仕事関数制御メタル層7に相当する。他は、図10で示したNMOS形成領域20Nにおける構造と同様である。
【0136】
実施の形態10においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0137】
その結果、実施の形態10の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0138】
(製造方法の概略)
図10に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。さらに、全面にNMOS仕事関数制御メタル層7を形成する。その後、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0139】
この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができるとともに、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0140】
<実施の形態11>
図11はこの発明の実施の形態11であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0141】
図11に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0142】
NMOS形成領域20Nのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル残部7rが形成される。さらに、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にPMOS仕事関数制御メタル層8が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0143】
なお、図11(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NMOS仕事関数制御メタル残部7r)が形成されている。
【0144】
図45及び図46と実施の形態11との関係において、図45の活性領域10は図11のN型拡散領域11に相当し、図45の仕事関数制御メタル層4は図11のNMOS仕事関数制御メタル層7に相当する。
【0145】
実施の形態11においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(NMOS仕事関数制御メタル層7)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0146】
その結果、実施の形態11の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0147】
図47及び図48と実施の形態11との関係において、図47の活性領域10は図11のP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図11のNMOS仕事関数制御メタル残部7rに相当し、仕事関数制御メタル層4はPMOS仕事関数制御メタル層8に相当する。他は、図11で示したPMOS形成領域20Pにおける構造と同様である。
【0148】
実施の形態11においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NMOS仕事関数制御メタル残部7r)が選択的に形成される。
【0149】
その結果、実施の形態11の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル残部7r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0150】
また、実施の形態11の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態9の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0151】
(製造方法の概略)
図11に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。その後、全面にPMOS仕事関数制御メタル層8を形成した後、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができるとともに、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0152】
上記実施の形態11の製造方法と比較的して、実施の形態9の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0153】
<実施の形態12>
図12はこの発明の実施の形態12であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0154】
図12に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0155】
PMOS形成領域20Pのみ選択的に、ディボット部2d上の領域を含むゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にNMOS仕事関数制御メタル層7が選択的に形成され、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0156】
なお、図12(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル残部8r)が形成されている。
【0157】
図45及び図46と実施の形態12との関係において、図45の活性領域10は図12のP型拡散領域12に相当し、図45の仕事関数制御メタル層4は図12のPMOS仕事関数制御メタル層8に相当する。
【0158】
実施の形態12においても、実施の形態1と同様、図45で示す仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域aにおける膜厚Xaより薄く形成される。
【0159】
その結果、実施の形態12の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0160】
図47及び図48と実施の形態12との関係において、図47の活性領域10は図12のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図12のPMOS仕事関数制御メタル残部8rに相当し、図47の仕事関数制御メタル層4は図12のNMOS仕事関数制御メタル層7に相当する。他は、図12で示したNMOS形成領域20Nにおける構造と同様である。
【0161】
実施の形態12においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0162】
その結果、実施の形態12の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0163】
また、実施の形態12の半導体装置は、PMOS形成領域20Pにおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態10の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0164】
(製造方法の概略)
図12に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。さらに、全面にNMOS仕事関数制御メタル層7を形成後、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができるとともに、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0165】
上記実施の形態12の製造方法と比較的して、実施の形態10の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0166】
<実施の形態13>
図13はこの発明の実施の形態13であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0167】
図13に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0168】
NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がCVD法等のスパッタ法以外により形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル残部7rが形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0169】
なお、図13(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(PMOS仕事関数制御メタル層8,ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NMOS仕事関数制御メタル残部7r)が形成されている。
【0170】
図47及び図48と実施の形態13との関係において、図47の活性領域10は図13のP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図13のNMOS仕事関数制御メタル残部7rに相当し、仕事関数制御メタル層4はPMOS仕事関数制御メタル層8に相当する。他は、図13で示したPMOS形成領域20Pにおける構造と同様である。
【0171】
実施の形態13においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NMOS仕事関数制御メタル残部7r)が選択的に形成される。
【0172】
その結果、実施の形態13の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル残部7r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0173】
(製造方法の概略)
図13に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をCVD法等のスパッタ法以外の方法で成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。その後、全面にPMOS仕事関数制御メタル層8を形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0174】
この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0175】
<実施の形態14>
図14はこの発明の実施の形態14であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0176】
図14に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0177】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法以外の方法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にNMOS仕事関数制御メタル層7が形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0178】
なお、図14(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル残部8r)が形成されている。
【0179】
図47及び図48と実施の形態14との関係において、図47の活性領域10は図14のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図14のPMOS仕事関数制御メタル残部8rに相当し、図47の仕事関数制御メタル層4は図14のNMOS仕事関数制御メタル層7に相当する。他は、図14で示したNMOS形成領域20Nにおける構造と同様である。
【0180】
実施の形態14においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0181】
その結果、実施の形態14の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0182】
(製造方法の概略)
図14に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法以外の方法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。さらに、全面にNMOS仕事関数制御メタル層7を形成する。そして、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0183】
この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0184】
<実施の形態15>
図15はこの発明の実施の形態15であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0185】
図15に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0186】
NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法以外の方法によりにより形成される。一方、PMOS形成領域20Pのみ選択的にディボット部2d内にNMOS仕事関数制御メタル残部7rが形成される。さらに、PMOS形成領域20Pにおいてゲート絶縁膜3及びNMOS仕事関数制御メタル残部7r上にPMOS仕事関数制御メタル層8が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0187】
なお、図15(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NMOS仕事関数制御メタル残部7r)が形成されている。
【0188】
図47及び図48と実施の形態15との関係において、図47の活性領域10は図15のP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図15のNMOS仕事関数制御メタル残部7rに相当し、仕事関数制御メタル層4はPMOS仕事関数制御メタル層8に相当する。他は、図15で示したPMOS形成領域20Pにおける構造と同様である。
【0189】
実施の形態15においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NMOS仕事関数制御メタル残部7r)が選択的に形成される。
【0190】
その結果、実施の形態15の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル残部7r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0191】
また、実施の形態15の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態13の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0192】
(製造方法の概略)
図15に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法以外の方法により成膜し、エッチバックによりPMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この際、NMOS仕事関数制御メタル残部7rとしてPMOS形成領域20Pのディボット部2dのみに残存するエッチバック条件を用いる。その後、全面にPMOS仕事関数制御メタル層8を形成した後、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、PMOS形成領域20Pのエッジ近傍領域(領域b)でNMOS仕事関数制御メタル残部7rを残存させることができる。
【0193】
上記実施の形態15の製造方法と比較的して、実施の形態13の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0194】
<実施の形態16>
図16はこの発明の実施の形態16であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0195】
図16に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0196】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法以外の方法により形成される。一方、NMOS形成領域20Nのみ選択的にディボット部2d内にPMOS仕事関数制御メタル残部8rが形成される。さらに、NMOS形成領域20Nにおいてゲート絶縁膜3及びPMOS仕事関数制御メタル残部8r上にNMOS仕事関数制御メタル層7が選択的に形成され、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0197】
なお、図16(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,PMOS仕事関数制御メタル残部8r)が形成されている。
【0198】
図47及び図48と実施の形態16との関係において、図47の活性領域10は図16のN型拡散領域11に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図16のPMOS仕事関数制御メタル残部8rに相当し、図47の仕事関数制御メタル層4は図16のNMOS仕事関数制御メタル層7に相当する。他は、図16で示したNMOS形成領域20Nにおける構造と同様である。
【0199】
実施の形態16においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(PMOS仕事関数制御メタル残部8r)が選択的に形成される。
【0200】
その結果、実施の形態16の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル残部8r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0201】
また、実施の形態16の半導体装置は、PMOS形成領域20Pにおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態14の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0202】
(製造方法の概略)
図16に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法以外の方法により成膜し、エッチバックによりNMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この際、PMOS仕事関数制御メタル残部8rとしてNMOS形成領域20Nのディボット部2dのみに残存するエッチバック条件を用いる。さらに、全面にNMOS仕事関数制御メタル層7を形成後、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この方法により、NMOS形成領域20Nのエッジ近傍領域(領域b)でPMOS仕事関数制御メタル残部8rを残存させることができる。
【0203】
上記実施の形態16の製造方法と比較的して、実施の形態14の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0204】
<実施の形態17>
図17はこの発明の実施の形態17であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0205】
図17に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0206】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内に、NP共通仕事関数制御メタル層の部分領域であるNP共通仕事関数制御メタル残存部9rが形成される。
【0207】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0208】
なお、図17(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(PMOS仕事関数制御メタル層8,NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0209】
図47及び図48と実施の形態17との関係において、図47の活性領域10は図17のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図17のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7,PMOS仕事関数制御メタル層8に相当する。
【0210】
NP共通仕事関数制御メタル残存部9rは、NMOSトランジスタに関し、NMOS仕事関数制御メタル層7よりも実効仕事関数がミッドギャップよりであり、PMOSトランジスタに関し、PMOS仕事関数制御メタル層8よりも実効仕事関数がミッドギャップよりである性質を有する。NP共通仕事関数制御メタル残存部9rは例えばタングステンにより形成される。すなわち、NP共通仕事関数制御メタル残存部9rは、NMOSトランジスタ及びPMOSトランジスタそれぞれの閾値電圧(の絶対値)を上昇させる性質を有する。
【0211】
実施の形態17においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0212】
その結果、実施の形態17の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7、PMOS仕事関数制御メタル層8及びNP共通仕事関数制御メタル残存部9r(第1の共通仕事関数金属部分領域))からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0213】
同様にして、実施の形態17の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r(第2の共通仕事関数金属部分領域)及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0214】
(製造方法の概略)
図17に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、エッチバックによりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20P双方のディボット部2dに残存するエッチバック条件を用いる。
【0215】
その後、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、全面にPMOS仕事関数制御メタル層8を形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0216】
この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。なお、実施の形態17の製造方法については、図43,図44等を用いて後に詳述する。
【0217】
<実施の形態18>
図18はこの発明の実施の形態18であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0218】
図18に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0219】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。
【0220】
そして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0221】
なお、図18(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0222】
図47及び図48と実施の形態18との関係において、図47の活性領域10は図18のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図18のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7,PMOS仕事関数制御メタル層8に相当する。
【0223】
実施の形態18においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0224】
その結果、実施の形態18の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、PMOS仕事関数制御メタル層8、NMOS仕事関数制御メタル層7及びNP共通仕事関数制御メタル残存部9r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0225】
同様にして、実施の形態18の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0226】
(製造方法の概略)
図18に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、エッチバックによりNMOS形成領域20N及びNMOS形成領域20Nに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてPMOS形成領域20P及びNMOS形成領域20Nのディボット部2dに残存するエッチバック条件を用いる。
【0227】
その後、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成し、全面にNMOS仕事関数制御メタル層7を形成する。そして、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0228】
この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0229】
<実施の形態19>
図19はこの発明の実施の形態19であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0230】
図19に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0231】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。
【0232】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。同様にして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0233】
なお、図19(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0234】
図47及び図48と実施の形態19との関係において、図47の活性領域10は図19のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図19のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7(NMOS形成領域20N),あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。
【0235】
実施の形態19においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13が選択的に形成される。
【0236】
その結果、実施の形態19の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7、及びNP共通仕事関数制御メタル残存部9r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0237】
同様にして、実施の形態19の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0238】
また、実施の形態19の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態17の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0239】
(製造方法の概略)
図19に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、エッチバックによりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20Pのディボット部2dに残存するエッチバック条件を用いる。
【0240】
その後、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成する。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0241】
上記実施の形態19の製造方法と比較的して、実施の形態17の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0242】
<実施の形態20>
図20はこの発明の実施の形態20であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0243】
図20に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0244】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。
【0245】
そして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。同様にして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0246】
なお、図20(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0247】
図47及び図48と実施の形態20との関係において、図47の活性領域10は図20のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図20のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。
【0248】
実施の形態20においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0249】
その結果、実施の形態20の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、PMOS仕事関数制御メタル層8及びNP共通仕事関数制御メタル残存部9r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0250】
同様にして、実施の形態20の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0251】
また、実施の形態20の半導体装置は、PMOS形成領域20Pにおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態18の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0252】
(製造方法の概略)
図20に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、エッチバックによりNMOS形成領域20N及びNMOS形成領域20Nに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてPMOS形成領域20P及びNMOS形成領域20Nのディボット部2dに残存するエッチバック条件を用いる。
【0253】
その後、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成し、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成する。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0254】
上記実施の形態20の製造方法と比較的して、実施の形態18の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0255】
<実施の形態21>
図21はこの発明の実施の形態21であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0256】
図21に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0257】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。NP共通仕事関数制御メタル残存部9rは表面が比較的平坦に形成される。
【0258】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0259】
なお、図21(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(PMOS仕事関数制御メタル層8,NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0260】
図47及び図48と実施の形態21との関係において、図47の活性領域10は図21のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図21のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7,PMOS仕事関数制御メタル層8に相当する。
【0261】
実施の形態21においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0262】
その結果、実施の形態21の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7、PMOS仕事関数制御メタル層8及びNP共通仕事関数制御メタル残存部9)rからなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0263】
同様にして、実施の形態21の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0264】
(製造方法の概略)
図21に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、CMP処理によりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9をCMP法を用いて選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20Pのディボット部2dに残存するCMP条件を用いる。
【0265】
その後、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、全面にPMOS仕事関数制御メタル層8を形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0266】
<実施の形態22>
図22はこの発明の実施の形態22であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0267】
図22に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0268】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。NP共通仕事関数制御メタル残存部9rは表面が比較的平坦に形成される。
【0269】
そして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0270】
なお、図22(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NMOS仕事関数制御メタル層7,NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0271】
図47及び図48と実施の形態22との関係において、図47の活性領域10は図22のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図22のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7,PMOS仕事関数制御メタル層8に相当する。
【0272】
実施の形態22においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0273】
その結果、実施の形態22の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8、NMOS仕事関数制御メタル層7及びNP共通仕事関数制御メタル残存部9r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0274】
同様にして、実施の形態22の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0275】
(製造方法の概略)
図22に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、CMP処理によりNMOS形成領域20N及びNMOS形成領域20Nに形成されたNP共通仕事関数制御メタル層9をCMP処理を用いて選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてPMOS形成領域20P及びNMOS形成領域20Nのディボット部2dに残存するCMP条件を用いる。
【0276】
その後、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成し、全面にNMOS仕事関数制御メタル層7を形成する。そして、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0277】
<実施の形態23>
図23はこの発明の実施の形態23であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0278】
図23に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0279】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。
【0280】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。同様にして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0281】
なお、図23(a)に示すように、NMOS形成領域20Nにおいては、N型拡散領域11を横断してNMOS仕事関数制御メタル層7(NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、PMOS形成領域20PにおいてはP型拡散領域12を横断してPMOS仕事関数制御メタル層8(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0282】
図47及び図48と実施の形態23との関係において、図47の活性領域10は図23のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図23のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7(NMOS形成領域20N),あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。
【0283】
実施の形態23においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0284】
その結果、実施の形態23の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7、及びNP共通仕事関数制御メタル残存部9r)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0285】
同様にして、実施の形態23の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0286】
また、実施の形態23の半導体装置は、NMOS形成領域20Nおいて、PMOS仕事関数制御メタル層8を形成していないため、実施の形態21の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0287】
(製造方法の概略)
図23に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、CMP処理によりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9をCMP処理により選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20Pのディボット部2dに残存するCMP条件を用いる。
【0288】
その後、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成する。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0289】
上記実施の形態23の製造方法と比較的して、実施の形態21の半導体装置の製造方法は、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0290】
<実施の形態24>
図24はこの発明の実施の形態24であるSTI構造の半導体装置を示す説明図である。同図において、(a)は平面図であり、(b)は(a)で示す平面図のゲート主電極形成方向断面を示す断面図である。
【0291】
図24に示すように、シリコン基板1、分離絶縁膜2(ディボット部2d)及びゲート絶縁膜3の構造は、図1で示した実施の形態1と同様である。
【0292】
NMOS形成領域20N及びPMOS形成領域20Pそれぞれにおけるディボット部2d内にNP共通仕事関数制御メタル残存部9rが形成される。NP共通仕事関数制御メタル残存部9rは表面が比較的平坦に形成される。
【0293】
そして、PMOS形成領域20Pのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にPMOS仕事関数制御メタル層8が形成される。同様にして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3及びNP共通仕事関数制御メタル残存部9r上にNMOS仕事関数制御メタル層7が形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0294】
なお、図24(a)に示すように、PMOS形成領域20Pにおいては、P型拡散領域12を横断してPMOS仕事関数制御メタル層8(NP共通仕事関数制御メタル残存部9r、ゲート主電極5)が形成されており、NMOS形成領域20NにおいてはN型拡散領域11を横断してNMOS仕事関数制御メタル層7(ゲート主電極5,NP共通仕事関数制御メタル残存部9r)が形成されている。
【0295】
図47及び図48と実施の形態24との関係において、図47の活性領域10は図24のN型拡散領域11あるいはP型拡散領域12に相当し、図47のエッジ制御用仕事関数制御メタル残部13は図24のNP共通仕事関数制御メタル残存部9rに相当し、仕事関数制御メタル層4はNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。
【0296】
実施の形態24においても、実施の形態7と同様、図47で示す領域bにおいてエッジ制御用仕事関数制御メタル残部13(NP共通仕事関数制御メタル残存部9r)が選択的に形成される。
【0297】
その結果、実施の形態24の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、P型拡散領域12、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、PMOS仕事関数制御メタル層8及びNP共通仕事関数制御メタル残存部9r)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0298】
同様にして、実施の形態24の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、N型拡散領域11、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NP共通仕事関数制御メタル残存部9r及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0299】
また、実施の形態24の半導体装置は、PMOS形成領域20Pにおいて、NMOS仕事関数制御メタル層7を形成していないため、実施の形態22の半導体装置に比べ、実施の形態5で述べた抵抗値増大抑制効果を有する。
【0300】
(製造方法の概略)
図22に示すように、ゲート絶縁膜3の成膜後、NP共通仕事関数制御メタル層9を成膜し、CMP処理によりNMOS形成領域20N及びNMOS形成領域20Nに形成されたNP共通仕事関数制御メタル層9をCMP処理を用いて選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてPMOS形成領域20P及びNMOS形成領域20Nのディボット部2dに残存するCMP条件を用いる。
【0301】
その後、PMOS形成領域20P上に選択的にPMOS仕事関数制御メタル層8を形成し、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成する。この方法により、NMOS形成領域20N及びPMOS形成領域20P双方のエッジ近傍領域(領域b)でNP共通仕事関数制御メタル残存部9rを残存させることができる。
【0302】
上記実施の形態24の製造方法と比較的して、実施の形態22の半導体装置の製造方法は、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する工程を含まない分、製造工程の簡略化を図れている。
【0303】
<実施の形態25>
実施の形態25では、実施の形態1〜実施の形態6で述べた構造を、フィン型構造のMOSトランジスタに適用した半導体装置である。
【0304】
(第1の態様)
図25はこの発明の実施の形態25の第1の態様であるSTI構造の半導体装置を示す断面図である。第1の態様は実施の形態1の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0305】
図25は、シリコン基板1の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。上述した特質は以下で述べる図26〜図30においても同様である。
【0306】
図25に示すように、シリコン基板1の上層部に分離絶縁膜2が選択的に形成されることにより、STI構造を実現している。フィン型構造のMOSトランジスタは、分離絶縁膜2の表面から突出した、断面形状が略矩形状のシリコン凸部1a(活性領域凸部)を有している。このシリコン凸部1aに図25を突き抜ける方向に沿ってMOSトランジスタのドレイン、ソース及びチャネル領域(図示せず)が形成される。
【0307】
したがって、フィン型構造のMOSトランジスタは、シリコン凸部1aの上面及び両側面にチャネルを有する機能を有している。
【0308】
また、シリコン基板1はNMOS形成領域20N及びPMOS形成領域20Pを有している。シリコン凸部1aの側面及び上面並びに分離絶縁膜2上を含むシリコン基板1上にゲート絶縁膜3が形成される。
【0309】
そして、NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3上にゲート主電極5が形成される。
【0310】
NMOS仕事関数制御メタル層7はスパッタ法により形成されることにより、シリコン凸部1aの上部エッジ部分が他の部分より薄く形成される。スパッタ法は垂直方向に方向性が高いため、上部エッジ部分は必然的に薄く形成されることになるからである。
【0311】
図49は実施の形態25の効果説明用の断面図である。同図にはシリコン凸部付近を着目領域としている。
【0312】
図49において、仕事関数制御メタル層4は図25のNMOS仕事関数制御メタル層7に相当する。他は、図25で示したNMOS形成領域20Nにおける構造と同様である。
【0313】
図49において、シリコン凸部1aの上面の端部近傍領域であるエッジ近傍領域を領域bとし、領域b以外のシリコン凸部1aの上面領域を領域a、領域b以外のシリコン凸部1aの側面領域を領域cとする。
【0314】
図49に示すように、実施の形態25では、仕事関数制御メタル層4の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xc(Xa=Xc)より薄く形成される。
【0315】
すなわち、領域aにおける実効仕事関数をeWF(a)、領域bにおける実効仕事関数をeWF(b)、領域cにおける実効仕事関数をeWF(c)とすると、以下の式(2)が成立する。なお、式(2)において、eWF(m.g)はミッドギャップの実効仕事関数を意味する。
【0316】
|eWF(b)-eWF(m.g)|<|eWF(a)-eWF(m.g)|=|eWF(c)-eWF(m.g)|…(2)
【0317】
その結果、実施の形態25の半導体装置の第1の態様は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0318】
なぜならば、実効仕事関数eWF(b)がミッドギャップよりになる結果、領域bの閾値電圧が上昇する方向に作用し、領域bにおける電界集中による閾値電圧が下降する特性を相殺することができるからである。
【0319】
(製造方法の概略)
図25に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この方法により、NMOS形成領域20Nのみシリコン凸部1aの上面の端部近傍領域であるエッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7を薄く形成することができる。
【0320】
(第2の態様)
図26はこの発明の実施の形態25の第2の態様であるSTI構造の半導体装置を示す断面図である。第2の態様は実施の形態2の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0321】
図26に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0322】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3上にゲート主電極5が形成される。
【0323】
PMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、シリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0324】
第2の態様と図49との関係において、図49の仕事関数制御メタル層4は図26のPMOS仕事関数制御メタル層8に相当する。
【0325】
第2の態様においても、第1の態様と同様、仕事関数制御メタル層4(PMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0326】
その結果、第2の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0327】
(製造方法の概略)
図26に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、PMOS形成領域20Pのみシリコン凸部1aの上部エッジ近傍領域(領域b)でPMOS仕事関数制御メタル層8を薄く形成することができる。
【0328】
(第3の態様)
図27はこの発明の実施の形態25の第3の態様であるSTI構造の半導体装置を示す断面図である。第3の態様は実施の形態3の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0329】
図27に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0330】
NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、NMOS形成領域20NにおいてNMOS仕事関数制御メタル層7上に、PMOS形成領域20Pにおいてゲート絶縁膜3上にPMOS仕事関数制御メタル層8がスパッタ法により形成され、PMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0331】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、それぞれシリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0332】
第3の態様と図49との関係において、図49の仕事関数制御メタル層4は図27のNMOS仕事関数制御メタル層7(NMOS形成領域20N)あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。
【0333】
第3の態様においても、第1の態様と同様、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0334】
その結果、第3の態様の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0335】
同様にして、第3の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0336】
(製造方法の概略)
図27に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。その後、全面にPMOS仕事関数制御メタル層8をスパッタ法により形成する。そして、全面にゲート主電極5を形成後、PMOS仕事関数制御メタル層8はゲート主電極5と共にパターニングされる。
【0337】
この方法により、NMOS形成領域20N及びPMOS形成領域20Pのシリコン凸部1aの上部エッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8を薄く形成することができる。
【0338】
(第4の態様)
図28はこの発明の実施の形態25の第4の態様であるSTI構造の半導体装置を示す断面図である。第4の態様は実施の形態4の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0339】
図28に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0340】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、PMOS形成領域20PにおいてPMOS仕事関数制御メタル層8上に、NMOS形成領域20Nにおいてゲート絶縁膜3上にNMOS仕事関数制御メタル層7がスパッタ法により形成され、NMOS仕事関数制御メタル層7上にゲート主電極5が形成される。
【0341】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、それぞれシリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0342】
第4の態様と図49との関係において、図49の仕事関数制御メタル層4は図28のNMOS仕事関数制御メタル層7(NMOS形成領域20N)あるいはPMOS仕事関数制御メタル層8に相当する。
【0343】
第4の態様においても、第1の態様と同様、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びNP共通仕事関数制御メタル層9)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0344】
その結果、第4の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、NMOS仕事関数制御メタル層7、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0345】
同様にして、第4の態様の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0346】
(製造方法の概略)
図28に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。その後、全面にNMOS仕事関数制御メタル層7をスパッタ法により成膜する。そして、全面にゲート主電極5を形成後、NMOS仕事関数制御メタル層7はゲート主電極5と共にパターニングされる。
【0347】
この方法により、PMOS形成領域20P及びNMOS形成領域20Nのシリコン凸部1aの上部エッジ近傍領域(領域b)にPMOS仕事関数制御メタル層8及びNMOS仕事関数制御メタル層7を薄く形成することができる。
【0348】
(第5の態様)
図29はこの発明の実施の形態25の第5の態様であるSTI構造の半導体装置を示す断面図である。第5の態様は実施の形態5の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0349】
図29に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0350】
NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。さらに、PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0351】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、それぞれシリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0352】
第5の態様と図49との関係において、図49の仕事関数制御メタル層4は図29のNMOS仕事関数制御メタル層7(NMOS形成領域20N)あるいはPMOS仕事関数制御メタル層8(PMOS形成領域20P)に相当する。
【0353】
第5の態様においても、第1の態様と同様、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0354】
その結果、第5の態様の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0355】
同様にして、第5の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0356】
(製造方法の概略)
図29に示すように、ゲート絶縁膜3の成膜後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。その後、全面にPMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。この方法により、NMOS形成領域20N及びPMOS形成領域20Pのシリコン凸部1aの上部エッジ近傍領域(領域b)でNMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8を薄く形成することができる。
【0357】
(第6の態様)
図30はこの発明の実施の形態25の第6の態様であるSTI構造の半導体装置を示す断面図である。第6の態様は実施の形態6の半導体装置に対応するフィン型構造のMOSトランジスタを有している。
【0358】
図30に示すように、シリコン基板1(シリコン凸部1a)、分離絶縁膜2及びゲート絶縁膜3の構造は、図25で示した第1の態様と同様である。
【0359】
PMOS形成領域20Pのみ選択的にゲート絶縁膜3上に直接、PMOS仕事関数制御メタル層8がスパッタ法により形成される。さらに、NMOS形成領域20Nのみ選択的にゲート絶縁膜3上に直接、NMOS仕事関数制御メタル層7がスパッタ法により形成される。そして、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8上にゲート主電極5が形成される。
【0360】
NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8はスパッタ法により形成されることにより、それぞれシリコン凸部1aの上部エッジ近傍領域が他の領域より薄く形成される。
【0361】
第6の態様と図49との関係において、図49の仕事関数制御メタル層4は図30のNMOS仕事関数制御メタル層7あるいはPMOS仕事関数制御メタル層8に相当する。
【0362】
第6の態様においても、第1の態様と同様、仕事関数制御メタル層4(NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8)の領域bにおける膜厚Xbは領域a及び領域cにおける膜厚Xa及び膜厚Xcより薄く形成される。
【0363】
その結果、第6の態様の半導体装置は、微細化しても、PMOS形成領域20Pに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びPMOS仕事関数制御メタル層8)からなるPMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0364】
同様にして、第6の態様の半導体装置は、微細化しても、NMOS形成領域20Nに形成され、シリコン凸部1a、ゲート絶縁膜3及びゲート電極部(ゲート主電極5、及びNMOS仕事関数制御メタル層7)からなるNMOSトランジスタにおける閾値電圧等の特性変動を効果的に抑制することができる。
【0365】
(製造方法の概略)
図30に示すように、ゲート絶縁膜3の成膜後、PMOS仕事関数制御メタル層8をスパッタ法により成膜し、NMOS形成領域20Nに形成されたPMOS仕事関数制御メタル層8を選択的に除去する。その後、NMOS仕事関数制御メタル層7をスパッタ法により成膜し、PMOS形成領域20Pに形成されたNMOS仕事関数制御メタル層7を選択的に除去する。この方法により、PMOS形成領域20P及びNMOS形成領域20Nのシリコン凸部1aの上部エッジ近傍領域(領域b)にPMOS仕事関数制御メタル層8及びNMOS仕事関数制御メタル層7を薄く形成することができる。
【0366】
<製造方法の詳細>
(実施の形態1対応)
図31〜図36はこの発明の実施の形態1の半導体装置の製造方法の詳細を示す断面図である。なお、図31〜図36で示す断面図はシリコン基板1の上層部から上方の部分の断面を示しているが、実際にはシリコン基板は下方にも延在している。以降の図37〜図44についても同様である。以下、これらの図を参照して、実施の形態1の製造方法の詳細を説明する。
【0367】
まず、図31に示すように、シリコン基板1の上層部に選択的に分離絶縁膜2を形成する。この際、分離絶縁膜2のエッジ近傍領域においてシリコン基板1の上層部である活性領域の表面より窪んだディボット部2dが形成される。例えば、ゲート絶縁膜3の形成前に行われるチャネル注入時に行われる洗浄処理等により必然的にディボット部2dが形成される。
【0368】
次に、図32に示すように、シリコン基板1及びディボット部2d上を含む領域上にゲート絶縁膜3を形成する。
【0369】
その後、図33に示すように、全面にスパッタ法によりNMOS仕事関数制御メタル層7を形成する。図34に示すように、NMOS形成領域20NにおけるNMOS仕事関数制御メタル層7上に選択的にパターニングされたレジスト14を得る。
【0370】
そして、図35に示すように、レジスト14をマスクとしてNMOS仕事関数制御メタル層7をパターニングして、NMOS形成領域20Nにおけるゲート絶縁膜3上に選択的にNMOS仕事関数制御メタル層7を残存させる。
【0371】
そして、図36に示すように、全面にゲート主電極5を形成し、NMOS仕事関数制御メタル層7を含むNMOS形成領域20N及びPMOS形成領域20P上にゲート主電極5が残存するようにパターニングすることにより、実施の形態3の半導体装置の主要構造は完成する。
【0372】
(実施の形態3対応)
図37,図38はこの発明の実施の形態3の半導体装置の製造方法の詳細を示す断面図である。以下、これらの図を参照して、実施の形態3の製造方法の詳細を説明する。
【0373】
まず、実施の形態1の製造方法と同様にして、図35で示す構造を得る。その後、図37に示すように、全面にスパッタ法によりPMOS仕事関数制御メタル層8を成膜する。
【0374】
そして、図38に示すように、全面にゲート主電極5を成膜し、NMOS形成領域20NからPMOS形成領域20Pにかけて残存するようにゲート主電極5をパターニングする。この際、PMOS仕事関数制御メタル層8も同時にパターニングされる。その結果、実施の形態3の半導体装置の主要構造は完成する。
【0375】
(実施の形態5対応)
図39〜図42はこの発明の実施の形態5の半導体装置の製造方法の詳細を示す断面図である。以下、これらの図を参照して、実施の形態5の製造方法の詳細を説明する。
【0376】
まず、実施の形態1の製造方法と同様にして、図35で示す構造を得る。その後、図39に示すように、全面にスパッタ法によりPMOS仕事関数制御メタル層8を成膜する。
【0377】
その後、図40に示すように、PMOS形成領域20PにおけるPMOS仕事関数制御メタル層8上に選択的にパターニングされたレジスト15を得る。
【0378】
そして、図41に示すように、レジスト15をマスクとしてPMOS仕事関数制御メタル層8をパターニングして、PMOS形成領域20Pにおけるゲート絶縁膜3上に選択的にPMOS仕事関数制御メタル層8を残存させる。
【0379】
そして、図42に示すように、NMOS仕事関数制御メタル層7を含むNMOS形成領域20N及びPMOS仕事関数制御メタル層8を含むPMOS形成領域20P上にゲート主電極5を選択的に形成することにより、実施の形態5の半導体装置の主要構造は完成する。
【0380】
(実施の形態17(〜実施の形態20)対応)
図43,図44はこの発明の実施の形態17(〜実施の形態20)の半導体装置製造方法の詳細を示す断面図である。以下、これらの図を参照して、実施の形態17の製造方法の詳細を説明する。
【0381】
まず、実施の形態1の製造方法と同様にして、図32で示す構造を得る。その後、図43に示すように、全面にNP共通仕事関数制御メタル層9を成膜する。
【0382】
そして、図44に示すように、エッチバックによりPMOS形成領域20P及びPMOS形成領域20Pに形成されたNP共通仕事関数制御メタル層9を選択的に除去する。この際、NP共通仕事関数制御メタル残存部9rとしてNMOS形成領域20N及びPMOS形成領域20Pそれぞれのディボット部2dに残存するエッチバック条件を用いる。
【0383】
その後、図示しないが、NMOS形成領域20N上に選択的にNMOS仕事関数制御メタル層7を形成し、NMOS形成領域20N及びPMOS形成領域20PにかけてPMOS仕事関数制御メタル層8を形成することにより、実施の形態17の主要部が完成する。
【0384】
なお、図44以降、NMOS仕事関数制御メタル層7及びPMOS仕事関数制御メタル層8の形成方法を適宜変更することにより、実施の形態18〜実施の形態20の半導体装置を製造することができる。
【産業上の利用可能性】
【0385】
本発明は、MOSトランジスタを有するLSI等、MOSトランジスタを用いる半導体デバイス全般に適用することができる。
【図面の簡単な説明】
【0386】
【図1】この発明の実施の形態1である半導体装置を示す説明図である。
【図2】この発明の実施の形態2である半導体装置を示す説明図である。
【図3】この発明の実施の形態3である半導体装置を示す説明図である。
【図4】この発明の実施の形態4である半導体装置を示す説明図である。
【図5】この発明の実施の形態5である半導体装置を示す説明図である。
【図6】この発明の実施の形態6である半導体装置を示す説明図である。
【図7】この発明の実施の形態7である半導体装置を示す説明図である。
【図8】この発明の実施の形態8である半導体装置を示す説明図である。
【図9】この発明の実施の形態9である半導体装置を示す説明図である。
【図10】この発明の実施の形態10である半導体装置を示す説明図である。
【図11】この発明の実施の形態11である半導体装置を示す説明図である。
【図12】この発明の実施の形態12である半導体装置を示す説明図である。
【図13】この発明の実施の形態13である半導体装置を示す説明図である。
【図14】この発明の実施の形態14である半導体装置を示す説明図である。
【図15】この発明の実施の形態15である半導体装置を示す説明図である。
【図16】この発明の実施の形態16である半導体装置を示す説明図である。
【図17】この発明の実施の形態17である半導体装置を示す説明図である。
【図18】この発明の実施の形態18である半導体装置を示す説明図である。
【図19】この発明の実施の形態19である半導体装置を示す説明図である。
【図20】この発明の実施の形態20である半導体装置を示す説明図である。
【図21】この発明の実施の形態21である半導体装置を示す説明図である。
【図22】この発明の実施の形態22である半導体装置を示す説明図である。
【図23】この発明の実施の形態23である半導体装置を示す説明図である。
【図24】この発明の実施の形態24である半導体装置を示す説明図である。
【図25】この発明の実施の形態25である半導体装置の第1の態様を示す説明図である。
【図26】この発明の実施の形態25である半導体装置の第2の態様を示す説明図である。
【図27】この発明の実施の形態25である半導体装置の第3の態様を示す説明図である。
【図28】この発明の実施の形態25である半導体装置の第4の態様を示す説明図である。
【図29】この発明の実施の形態25である半導体装置の第5の態様を示す説明図である。
【図30】この発明の実施の形態25である半導体装置の第6の態様を示す説明図である。
【図31】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図32】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図33】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図34】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図35】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図36】この発明の実施の形態1の半導体装置の製造方法を示す断面図である。
【図37】この発明の実施の形態3の半導体装置の製造方法を示す断面図である。
【図38】この発明の実施の形態3の半導体装置の製造方法を示す断面図である。
【図39】この発明の実施の形態5の半導体装置の製造方法を示す断面図である。
【図40】この発明の実施の形態5の半導体装置の製造方法を示す断面図である。
【図41】この発明の実施の形態5の半導体装置の製造方法を示す断面図である。
【図42】この発明の実施の形態5の半導体装置の製造方法を示す断面図である。
【図43】この発明の実施の形態17の半導体装置の製造方法を示す断面図である。
【図44】この発明の実施の形態17の半導体装置の製造方法を示す断面図である。
【図45】実施の形態1等の効果説明用の説明図である。
【図46】図45の活性領域のエッジ近傍領域を拡大して示す断面図である。
【図47】実施の形態7等の効果説明用の説明図である。
【図48】図47の活性領域のエッジ近傍領域を拡大して示す断面図である。
【図49】実施の形態25の効果説明用の断面図である。
【符号の説明】
【0387】
1 シリコン基板、1a シリコン凸部、2 分離絶縁膜、2d ディボット部、3 ゲート絶縁膜、4 仕事関数制御メタル層、5 ゲート主電極、7 NMOS仕事関数制御メタル層、7r NMOS仕事関数制御メタル残部、8 PMOS仕事関数制御メタル層、8r PMOS仕事関数制御メタル残部、9 NP共通仕事関数制御メタル層、9r NP共通仕事関数制御メタル残存部、11 N型拡散領域、12 P型拡散領域、20N NMOS形成領域、20P PMOS形成領域。
【特許請求の範囲】
【請求項1】
MOSトランジスタを有する半導体装置であって、
半導体基板と、
前記半導体基板の上層部に選択的に形成された分離絶縁膜とを備え、前記分離絶縁膜に挟まれる前記半導体基板の上層部が活性領域として規定され、
前記MOSトランジスタは、
前記活性領域上から前記分離絶縁膜上の一部にかけて形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極部を含み、
前記ゲート電極部は、前記活性領域と前記分離絶縁膜との界面近傍上に位置するエッジ近傍領域における実効仕事関数が、他の領域における実効仕事関数に比べ、ミッドギャップよりに設定されることを特徴とする、
半導体装置。
【請求項2】
請求項1記載の半導体装置であって、
前記MOSトランジスタは第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のゲート絶縁膜上に形成される、前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記第1のゲート電極部は、
前記第1のMOSトランジスタ用の第1の仕事関数制御金属層と、
前記第1の仕事関数制御金属層上に形成される第1のゲート主電極とを有し、
前記第1の仕事関数制御金属層は前記第1のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有し、前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成されることを特徴とする、
半導体装置。
【請求項3】
請求項2記載の半導体装置であって、
前記MOSトランジスタは前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のゲート絶縁膜上に形成される、前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記第2のゲート電極部は、
前記第2のMOSトランジスタ用の第2の仕事関数制御金属層と、
前記第2の仕事関数制御金属層上に形成される第2のゲート主電極とを有し、
前記第2の仕事関数制御金属層は前記第2のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有し、前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成されることを特徴とする、
半導体装置。
【請求項4】
請求項2記載の半導体装置であって、
前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部を有し、
前記MOSトランジスタは前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のゲート絶縁膜上に形成される、前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記第2のゲート電極部は、
前記ディボット部内に前記第2のゲート絶縁膜を介して選択的に形成される前記第1の仕事関数制御金属層である第1の仕事関数制御金属部分領域と、
前記第1の仕事関数制御金属部分領域及び前記第2のゲート絶縁膜上に形成される第2のゲート主電極とを有する、
半導体装置。
【請求項5】
請求項1記載の半導体装置であって、
前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部を有し、
前記MOSトランジスタは第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のゲート絶縁膜上に形成される、前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記第1のゲート電極部は、
前記ディボット部内に前記第1のゲート絶縁膜を介して選択的に形成される、第2の仕事関数制御金属部分領域と、
前記第2の仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に形成される第1のゲート主電極とを有し、
前記第2の仕事関数制御金属部分領域は前記第1の導電型とは異なる第2の導電型の第2のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有する、
半導体装置。
【請求項6】
請求項1記載の半導体装置であって、
前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部を有し、
前記MOSトランジスタは第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のゲート絶縁膜上に形成される、前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記第1のゲート電極部は、
前記ディボット部内に前記第1のゲート絶縁膜を介して選択的に形成される、第1の共通仕事関数制御金属部分領域と、
前記第1の共通仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に形成される第1のゲート主電極とを有し、
前記第1の共通仕事関数制御金属部分領域は前記第1のMOSトランジスタの閾値電圧の絶対値を上昇させる特性を有する、
半導体装置。
【請求項7】
請求項6記載の半導体装置であって、
前記MOSトランジスタは第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のゲート絶縁膜上に形成される、前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記第2のゲート電極部は、
前記ディボット部内に前記第2のゲート絶縁膜を介して選択的に形成され、前記第1の共通仕事関数制御金属部分領域と同一材質の第2の共通仕事関数制御金属部分領域と、
前記第2の共通仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に形成される第1のゲート主電極とを有し、
前記第2の共通仕事関数制御金属部分領域は前記第2のMOSトランジスタの閾値電圧の絶対値を上昇させる特性を有する、
半導体装置。
【請求項8】
請求項1ないし請求項3のうち、いずれか1項に記載の半導体装置であって、
前記活性領域は前記分離絶縁膜の表面から突出して形成され、断面形状が略矩形状の活性領域凸部を含み、
前記ゲート絶縁膜及び前記ゲート電極部は前記活性領域凸部の上面及び側面を覆って形成され、
前記エッジ近傍領域は、前記活性領域凸部の上面の端部近傍領域を含む、
半導体装置。
【請求項9】
ゲート絶縁膜及びゲート電極部を有するMOSトランジスタを含む半導体装置を製造する半導体装置の製造方法であって、
(a) 半導体基板を準備するステップと、
(b) 前記半導体基板の上層部に選択的に分離絶縁膜を形成するステップとを備え、前記分離絶縁膜に挟まれる前記半導体基板の上層部が活性領域として規定され、
(c) 前記活性領域上から前記分離絶縁膜上の一部にかけて前記ゲート絶縁膜を形成するステップと、
(d) 前記ゲート絶縁膜上に前記ゲート電極部を形成するステップとをさらに備え、
前記ゲート電極部は、前記活性領域と前記分離絶縁膜との界面近傍上に位置するエッジ近傍領域における実効仕事関数が、他の領域における実効仕事関数に比べ、ミッドギャップよりに設定されることを特徴とする、
半導体装置の製造方法。
【請求項10】
請求項9記載の半導体装置の製造方法であって、
前記半導体基板は第1のMOS形成領域を有し、
前記MOSトランジスタは前記第1のMOS形成領域に形成される第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記ステップ(b) 実行後に、前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部が形成され、
前記ステップ(d) は、
(d-1) 前記第1のMOS形成領域において、前記エッジ近傍領域を含む前記第1のゲート絶縁膜上に前記第1のMOSトランジスタ用の第1の仕事関数制御金属層をスパッタ法を用いて形成するステップを含み、前記第1の仕事関数制御金属層は前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成され、
(d-2) 前記第1の仕事関数制御金属層上に第1のゲート主電極を形成するステップをさらに含み、前記第1のゲート電極部は前記第1の仕事関数制御金属層及び前記第1のゲート主電極を含み、
前記第1の仕事関数制御金属層は前記第1のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有する、
半導体装置の製造方法。
【請求項11】
請求項10記載の半導体装置の製造方法であって、
前記半導体基板は第2のMOS形成領域を有し、
前記MOSトランジスタは前記第2のMOS形成領域に形成され、前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記ステップ(d)は、
(d-3) 前記第2のMOS形成領域において、前記エッジ近傍領域を含む前記第2のゲート絶縁膜上に前記第2の導電型用の第2の仕事関数制御金属層をスパッタ法を用いて形成するステップをさらに含み、前記第2の仕事関数制御金属層は前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成され、
(d-4) 前記第2の仕事関数制御金属層上に第2のゲート主電極を形成するステップをさらに含み、前記第2のゲート電極部は前記第2の仕事関数制御金属層及び前記第2のゲート主電極を含み、
前記第2の仕事関数制御金属層は前記第2のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有する、
半導体装置の製造方法。
【請求項12】
請求項10記載の半導体装置の製造方法であって、
前記半導体基板は第2のMOS形成領域を有し、
前記MOSトランジスタは前記第2のMOS形成領域に形成され、前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記ステップ(d-1)は、
(d-1-1) 前記第1及び第2のMOS形成領域において、前記エッジ近傍領域を含む前記第1及び第2のゲート絶縁膜上に前記第1の導電型用の第1の仕事関数制御金属層をスパッタ法を用いて形成するステップを含み、前記第1の仕事関数制御金属層は前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成され、
(d-1-2) 前記第2のMOS形成領域において、エッチバック処理により前記第1の仕事関数制御金属層を選択的に除去するステップをさらに含み、前記ステップ(d-1-2)後に、前記ディボット部内に前記第2のゲート絶縁膜を介して、前記第1の仕事関数制御金属層が第1の仕事関数制御金属部分領域として残存し、
前記ステップ(d-2)は、
前記第1の仕事関数制御金属部分領域及び前記第2のゲート絶縁膜上に第2のゲート主電極をさらに形成し、前記第2のゲート電極部は前記第1の仕事関数制御金属部分領域及び前記第2のゲート主電極を含む、
半導体装置の製造方法。
【請求項13】
請求項9記載の半導体装置の製造方法であって、
前記半導体基板は第1のMOS形成領域を有し、
前記MOSトランジスタは前記第1のMOS形成領域に形成される第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記ステップ(b) 実行後に、前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部が形成され、
前記ステップ(d)は、
(d-1) 前記第1のMOS形成領域において、前記エッジ近傍領域を含む前記第1のゲート絶縁膜上に第2の仕事関数制御金属層を形成するステップを含み、前記第2の仕事関数制御金属層は前記第1の導電型とは異なる第2の導電型の第2のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有し、
(d-2) 前記第1のMOS形成領域において、エッチバック処理により前記第2の仕事関数制御金属層を選択的に除去するステップをさらに含み、前記ステップ(d-2)後に、前記ディボット部内に前記第1のゲート絶縁膜を介して、前記第2の仕事関数制御金属層が第2の仕事関数制御金属部分領域として残存し、
(d-3) 前記第2の仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に第1のゲート主電極を形成するステップをさらに含み、前記第1のゲート電極部は前記第2の仕事関数制御金属部分領域及び前記第1のゲート主電極を含む、
半導体装置の製造方法。
【請求項14】
請求項9記載の半導体装置の製造方法であって、
前記半導体基板は第1のMOS形成領域を有し、
前記MOSトランジスタは第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記ステップ(b) 実行後に、前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部が形成され、
前記ステップ(d)は、
(d-1) 前記第1のMOS形成領域において、前記エッジ近傍領域を含む前記第1のゲート絶縁膜上に共通仕事関数制御金属層を形成するステップと、
(d-2) 前記第1のMOS形成領域において、前記共通仕事関数制御金属層を選択的に除去するステップとをさらに含み、前記ステップ(d-2)後に、前記ディボット部内に前記第1のゲート絶縁膜を介して、前記共通仕事関数制御金属層が第1の共通仕事関数制御金属部分領域として残存し、
(d-3) 前記第1の共通仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に第1のゲート主電極を形成するステップをさらに含み、前記第1のゲート電極部は前記第1の仕事関数制御金属部分領域及び前記第1のゲート主電極を含み、
前記共通仕事関数制御金属層は前記第1のMOSトランジスタの閾値電圧の絶対値を上昇させる特性を有する、
半導体装置の製造方法。
【請求項15】
請求項14記載の半導体装置の製造方法であって、
前記半導体基板は第2のMOS形成領域をさらに有し、
前記MOSトランジスタは、前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記ステップ(d-1)は、前記第2のMOS形成領域において、前記エッジ近傍領域を含む前記第2のゲート絶縁膜上に前記共通仕事関数制御金属層を形成するステップを含み、
前記ステップ(d-2)は、前記第2のMOS形成領域において、前記共通仕事関数制御金属層を選択的に除去するステップとをさらに含み、前記ステップ(d-2)後に、前記ディボット部内に前記第2のゲート絶縁膜を介して、前記共通仕事関数制御金属層が第2の共通仕事関数制御金属部分領域として残存し、
(d-3) 前記第2の共通仕事関数制御金属部分領域及び前記第2のゲート絶縁膜上に第2のゲート主電極を形成するステップをさらに含み、前記第2のゲート電極部は前記第2の仕事関数制御金属部分領域及び前記第2のゲート主電極を含み、
前記共通仕事関数制御金属層は前記第2のMOSトランジスタの閾値電圧の絶対値を上昇させる特性をさらに有する、
半導体装置の製造方法。
【請求項16】
請求項14あるいは請求項15記載の半導体装置の製造方法であって、
前記ステップ(d-2)は、エッチバック処理により前記共通仕事関数制御金属層を選択的に除去するステップを含む、
半導体装置の製造方法。
【請求項17】
請求項14あるいは請求項15記載の半導体装置の製造方法であって、
前記ステップ(d-2)は、CMP処理により前記共通仕事関数制御金属層を選択的に除去するステップを含む、
半導体装置の製造方法。
【請求項18】
請求項9記載の半導体装置の製造方法であって、
前記活性領域は前記分離絶縁膜の表面から突出して形成される、断面形状が略矩形状の活性領域凸部を含み、
前記ステップ(c) は、前記活性領域凸部の上面及び側面を覆って前記ゲート絶縁膜を形成するステップを含み、
前記ステップ(d) は、前記ゲート絶縁膜を介して、前記活性領域凸部の上面及び側面を覆って前記ゲート電極部を形成するステップを含み、
前記エッジ近傍領域は、前記活性領域凸部の上面の端部近傍領域を含む、
半導体装置の製造方法。
【請求項1】
MOSトランジスタを有する半導体装置であって、
半導体基板と、
前記半導体基板の上層部に選択的に形成された分離絶縁膜とを備え、前記分離絶縁膜に挟まれる前記半導体基板の上層部が活性領域として規定され、
前記MOSトランジスタは、
前記活性領域上から前記分離絶縁膜上の一部にかけて形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されるゲート電極部を含み、
前記ゲート電極部は、前記活性領域と前記分離絶縁膜との界面近傍上に位置するエッジ近傍領域における実効仕事関数が、他の領域における実効仕事関数に比べ、ミッドギャップよりに設定されることを特徴とする、
半導体装置。
【請求項2】
請求項1記載の半導体装置であって、
前記MOSトランジスタは第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のゲート絶縁膜上に形成される、前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記第1のゲート電極部は、
前記第1のMOSトランジスタ用の第1の仕事関数制御金属層と、
前記第1の仕事関数制御金属層上に形成される第1のゲート主電極とを有し、
前記第1の仕事関数制御金属層は前記第1のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有し、前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成されることを特徴とする、
半導体装置。
【請求項3】
請求項2記載の半導体装置であって、
前記MOSトランジスタは前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のゲート絶縁膜上に形成される、前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記第2のゲート電極部は、
前記第2のMOSトランジスタ用の第2の仕事関数制御金属層と、
前記第2の仕事関数制御金属層上に形成される第2のゲート主電極とを有し、
前記第2の仕事関数制御金属層は前記第2のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有し、前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成されることを特徴とする、
半導体装置。
【請求項4】
請求項2記載の半導体装置であって、
前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部を有し、
前記MOSトランジスタは前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のゲート絶縁膜上に形成される、前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記第2のゲート電極部は、
前記ディボット部内に前記第2のゲート絶縁膜を介して選択的に形成される前記第1の仕事関数制御金属層である第1の仕事関数制御金属部分領域と、
前記第1の仕事関数制御金属部分領域及び前記第2のゲート絶縁膜上に形成される第2のゲート主電極とを有する、
半導体装置。
【請求項5】
請求項1記載の半導体装置であって、
前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部を有し、
前記MOSトランジスタは第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のゲート絶縁膜上に形成される、前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記第1のゲート電極部は、
前記ディボット部内に前記第1のゲート絶縁膜を介して選択的に形成される、第2の仕事関数制御金属部分領域と、
前記第2の仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に形成される第1のゲート主電極とを有し、
前記第2の仕事関数制御金属部分領域は前記第1の導電型とは異なる第2の導電型の第2のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有する、
半導体装置。
【請求項6】
請求項1記載の半導体装置であって、
前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部を有し、
前記MOSトランジスタは第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のゲート絶縁膜上に形成される、前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記第1のゲート電極部は、
前記ディボット部内に前記第1のゲート絶縁膜を介して選択的に形成される、第1の共通仕事関数制御金属部分領域と、
前記第1の共通仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に形成される第1のゲート主電極とを有し、
前記第1の共通仕事関数制御金属部分領域は前記第1のMOSトランジスタの閾値電圧の絶対値を上昇させる特性を有する、
半導体装置。
【請求項7】
請求項6記載の半導体装置であって、
前記MOSトランジスタは第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のゲート絶縁膜上に形成される、前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記第2のゲート電極部は、
前記ディボット部内に前記第2のゲート絶縁膜を介して選択的に形成され、前記第1の共通仕事関数制御金属部分領域と同一材質の第2の共通仕事関数制御金属部分領域と、
前記第2の共通仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に形成される第1のゲート主電極とを有し、
前記第2の共通仕事関数制御金属部分領域は前記第2のMOSトランジスタの閾値電圧の絶対値を上昇させる特性を有する、
半導体装置。
【請求項8】
請求項1ないし請求項3のうち、いずれか1項に記載の半導体装置であって、
前記活性領域は前記分離絶縁膜の表面から突出して形成され、断面形状が略矩形状の活性領域凸部を含み、
前記ゲート絶縁膜及び前記ゲート電極部は前記活性領域凸部の上面及び側面を覆って形成され、
前記エッジ近傍領域は、前記活性領域凸部の上面の端部近傍領域を含む、
半導体装置。
【請求項9】
ゲート絶縁膜及びゲート電極部を有するMOSトランジスタを含む半導体装置を製造する半導体装置の製造方法であって、
(a) 半導体基板を準備するステップと、
(b) 前記半導体基板の上層部に選択的に分離絶縁膜を形成するステップとを備え、前記分離絶縁膜に挟まれる前記半導体基板の上層部が活性領域として規定され、
(c) 前記活性領域上から前記分離絶縁膜上の一部にかけて前記ゲート絶縁膜を形成するステップと、
(d) 前記ゲート絶縁膜上に前記ゲート電極部を形成するステップとをさらに備え、
前記ゲート電極部は、前記活性領域と前記分離絶縁膜との界面近傍上に位置するエッジ近傍領域における実効仕事関数が、他の領域における実効仕事関数に比べ、ミッドギャップよりに設定されることを特徴とする、
半導体装置の製造方法。
【請求項10】
請求項9記載の半導体装置の製造方法であって、
前記半導体基板は第1のMOS形成領域を有し、
前記MOSトランジスタは前記第1のMOS形成領域に形成される第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記ステップ(b) 実行後に、前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部が形成され、
前記ステップ(d) は、
(d-1) 前記第1のMOS形成領域において、前記エッジ近傍領域を含む前記第1のゲート絶縁膜上に前記第1のMOSトランジスタ用の第1の仕事関数制御金属層をスパッタ法を用いて形成するステップを含み、前記第1の仕事関数制御金属層は前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成され、
(d-2) 前記第1の仕事関数制御金属層上に第1のゲート主電極を形成するステップをさらに含み、前記第1のゲート電極部は前記第1の仕事関数制御金属層及び前記第1のゲート主電極を含み、
前記第1の仕事関数制御金属層は前記第1のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有する、
半導体装置の製造方法。
【請求項11】
請求項10記載の半導体装置の製造方法であって、
前記半導体基板は第2のMOS形成領域を有し、
前記MOSトランジスタは前記第2のMOS形成領域に形成され、前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記ステップ(d)は、
(d-3) 前記第2のMOS形成領域において、前記エッジ近傍領域を含む前記第2のゲート絶縁膜上に前記第2の導電型用の第2の仕事関数制御金属層をスパッタ法を用いて形成するステップをさらに含み、前記第2の仕事関数制御金属層は前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成され、
(d-4) 前記第2の仕事関数制御金属層上に第2のゲート主電極を形成するステップをさらに含み、前記第2のゲート電極部は前記第2の仕事関数制御金属層及び前記第2のゲート主電極を含み、
前記第2の仕事関数制御金属層は前記第2のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有する、
半導体装置の製造方法。
【請求項12】
請求項10記載の半導体装置の製造方法であって、
前記半導体基板は第2のMOS形成領域を有し、
前記MOSトランジスタは前記第2のMOS形成領域に形成され、前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタをさらに含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記ステップ(d-1)は、
(d-1-1) 前記第1及び第2のMOS形成領域において、前記エッジ近傍領域を含む前記第1及び第2のゲート絶縁膜上に前記第1の導電型用の第1の仕事関数制御金属層をスパッタ法を用いて形成するステップを含み、前記第1の仕事関数制御金属層は前記エッジ近傍領域の膜厚が他の領域の膜厚より薄く形成され、
(d-1-2) 前記第2のMOS形成領域において、エッチバック処理により前記第1の仕事関数制御金属層を選択的に除去するステップをさらに含み、前記ステップ(d-1-2)後に、前記ディボット部内に前記第2のゲート絶縁膜を介して、前記第1の仕事関数制御金属層が第1の仕事関数制御金属部分領域として残存し、
前記ステップ(d-2)は、
前記第1の仕事関数制御金属部分領域及び前記第2のゲート絶縁膜上に第2のゲート主電極をさらに形成し、前記第2のゲート電極部は前記第1の仕事関数制御金属部分領域及び前記第2のゲート主電極を含む、
半導体装置の製造方法。
【請求項13】
請求項9記載の半導体装置の製造方法であって、
前記半導体基板は第1のMOS形成領域を有し、
前記MOSトランジスタは前記第1のMOS形成領域に形成される第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記ステップ(b) 実行後に、前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部が形成され、
前記ステップ(d)は、
(d-1) 前記第1のMOS形成領域において、前記エッジ近傍領域を含む前記第1のゲート絶縁膜上に第2の仕事関数制御金属層を形成するステップを含み、前記第2の仕事関数制御金属層は前記第1の導電型とは異なる第2の導電型の第2のMOSトランジスタの閾値電圧の絶対値を低下させる特性を有し、
(d-2) 前記第1のMOS形成領域において、エッチバック処理により前記第2の仕事関数制御金属層を選択的に除去するステップをさらに含み、前記ステップ(d-2)後に、前記ディボット部内に前記第1のゲート絶縁膜を介して、前記第2の仕事関数制御金属層が第2の仕事関数制御金属部分領域として残存し、
(d-3) 前記第2の仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に第1のゲート主電極を形成するステップをさらに含み、前記第1のゲート電極部は前記第2の仕事関数制御金属部分領域及び前記第1のゲート主電極を含む、
半導体装置の製造方法。
【請求項14】
請求項9記載の半導体装置の製造方法であって、
前記半導体基板は第1のMOS形成領域を有し、
前記MOSトランジスタは第1の導電型の第1のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第1のMOSトランジスタ用の第1のゲート絶縁膜を含み、
前記ゲート電極部は前記第1のMOSトランジスタ用の第1のゲート電極部を含み、
前記ステップ(b) 実行後に、前記エッジ近傍領域において前記活性領域の中央部の表面より窪んだディボット部が形成され、
前記ステップ(d)は、
(d-1) 前記第1のMOS形成領域において、前記エッジ近傍領域を含む前記第1のゲート絶縁膜上に共通仕事関数制御金属層を形成するステップと、
(d-2) 前記第1のMOS形成領域において、前記共通仕事関数制御金属層を選択的に除去するステップとをさらに含み、前記ステップ(d-2)後に、前記ディボット部内に前記第1のゲート絶縁膜を介して、前記共通仕事関数制御金属層が第1の共通仕事関数制御金属部分領域として残存し、
(d-3) 前記第1の共通仕事関数制御金属部分領域及び前記第1のゲート絶縁膜上に第1のゲート主電極を形成するステップをさらに含み、前記第1のゲート電極部は前記第1の仕事関数制御金属部分領域及び前記第1のゲート主電極を含み、
前記共通仕事関数制御金属層は前記第1のMOSトランジスタの閾値電圧の絶対値を上昇させる特性を有する、
半導体装置の製造方法。
【請求項15】
請求項14記載の半導体装置の製造方法であって、
前記半導体基板は第2のMOS形成領域をさらに有し、
前記MOSトランジスタは、前記第1の導電型と異なる第2の導電型の第2のMOSトランジスタを含み、
前記ゲート絶縁膜は前記第2のMOSトランジスタ用の第2のゲート絶縁膜をさらに含み、
前記ゲート電極部は前記第2のMOSトランジスタ用の第2のゲート電極部をさらに含み、
前記ステップ(d-1)は、前記第2のMOS形成領域において、前記エッジ近傍領域を含む前記第2のゲート絶縁膜上に前記共通仕事関数制御金属層を形成するステップを含み、
前記ステップ(d-2)は、前記第2のMOS形成領域において、前記共通仕事関数制御金属層を選択的に除去するステップとをさらに含み、前記ステップ(d-2)後に、前記ディボット部内に前記第2のゲート絶縁膜を介して、前記共通仕事関数制御金属層が第2の共通仕事関数制御金属部分領域として残存し、
(d-3) 前記第2の共通仕事関数制御金属部分領域及び前記第2のゲート絶縁膜上に第2のゲート主電極を形成するステップをさらに含み、前記第2のゲート電極部は前記第2の仕事関数制御金属部分領域及び前記第2のゲート主電極を含み、
前記共通仕事関数制御金属層は前記第2のMOSトランジスタの閾値電圧の絶対値を上昇させる特性をさらに有する、
半導体装置の製造方法。
【請求項16】
請求項14あるいは請求項15記載の半導体装置の製造方法であって、
前記ステップ(d-2)は、エッチバック処理により前記共通仕事関数制御金属層を選択的に除去するステップを含む、
半導体装置の製造方法。
【請求項17】
請求項14あるいは請求項15記載の半導体装置の製造方法であって、
前記ステップ(d-2)は、CMP処理により前記共通仕事関数制御金属層を選択的に除去するステップを含む、
半導体装置の製造方法。
【請求項18】
請求項9記載の半導体装置の製造方法であって、
前記活性領域は前記分離絶縁膜の表面から突出して形成される、断面形状が略矩形状の活性領域凸部を含み、
前記ステップ(c) は、前記活性領域凸部の上面及び側面を覆って前記ゲート絶縁膜を形成するステップを含み、
前記ステップ(d) は、前記ゲート絶縁膜を介して、前記活性領域凸部の上面及び側面を覆って前記ゲート電極部を形成するステップを含み、
前記エッジ近傍領域は、前記活性領域凸部の上面の端部近傍領域を含む、
半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【公開番号】特開2010−34468(P2010−34468A)
【公開日】平成22年2月12日(2010.2.12)
【国際特許分類】
【出願番号】特願2008−197595(P2008−197595)
【出願日】平成20年7月31日(2008.7.31)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年2月12日(2010.2.12)
【国際特許分類】
【出願日】平成20年7月31日(2008.7.31)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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