【課題】高電子移動度トランジスタ及びその製造方法を提供する。
【解決手段】高電子移動度トランジスタ（ＨＥＭＴ）及びその製造方法に係り、該高電子移動度トランジスタは、基板と、基板から離隔された位置に備わった高電子移動度トランジスタ積層物と、基板と高電子移動度トランジスタ積層物との間に位置した疑似絶縁層と、を含み、該疑似絶縁層は、異なる相の少なくとも２つの物質を含む。前記異なる相の少なくとも２つの物質は、固体物質と非固体物質とを含む。前記固体物質は、半導体物質であり、前記非固体物質は、空気である。 （もっと読む）

【課題】電流コラプスを抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された化合物半導体積層構造７と、化合物半導体積層構造上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、が設けられている。化合物半導体積層構造７には、電子走行層３と、電子走行層３上方に形成された電子供給層５を含む窒化物半導体層と、が設けられている。窒化物半導体層の表面のＩｎ組成は、平面視でゲート電極１１ｇとソース電極１１ｓとの間に位置する領域及びゲート電極１１ｇとドレイン電極１１ｄとの間に位置する領域において、ゲート電極１１ｇの下方よりも低くなっている。 （もっと読む）

【課題】半導体構造の形成方法、より具体的にはトレンチ内における誘電層の形成方法を提供する。
【解決手段】半導体構造を形成する方法は、基板上にシリコン酸化被膜を形成するために、シリコン前駆体と原子酸素前駆体を約１５０℃以下の処理温度において反応させることを含む。シリコン酸化被膜は酸素含有環境内で紫外線（ＵＶ）硬化される。 （もっと読む）

【課題】基板の欠陥に起因した歩留まりの低下を抑制しつつ、容易に製造することができる電力用半導体装置を提供する。
【解決手段】セル電極１５０は、半導体基板１３０上に設けられており、セル構造ＣＬのそれぞれに設けられている。セル電極１５０は、２以上のセル電極１５０を含むグループ１５０ａ〜１５０ｃに分けられている。導電部材１６０ａ〜１６０ｃはグループ１５０ａ〜１５０ｃのそれぞれに電気的に接続されている。導電部材１６０ａ〜１６０ｃは使用部ＵＤおよび非使用部ＮＤを有する。使用部ＵＤは、互いに電気的に接続された２以上の導電部材１６０ａおよび１６０ｂを有する。非使用部ＮＤは、導電部材１６０ａ〜１６０ｃの少なくとも１つを有し、かつ使用部ＵＤと電気的に絶縁されている。 （もっと読む）

【課題】 ＪＦＥＴ等のような低ノイズ特性が要求される半導体装置において、発生するノイズを低減すると共に、半導体装置を小さい寸法で製造する。
【解決手段】 半導体装置は、半導体層（１０１）に形成された素子分離（１０２）、第１導電型の不純物層（１０４）、第１導電型のソース領域（１０６）、第１導電型のドレイン領域（１０７）、第２導電型のゲート領域（１０５）、絶縁膜（１０８）を介して形成された制御電極（１０９）を備える。制御電極（１０９）に電圧を印加すると、半導体装置の動作中に制御電極（１０９）の下の不純物層（１０４）に空乏層を発生させることができ、キャリアは絶縁膜（１０８）と不純物層（１０４）の界面から離れて流れる。 （もっと読む）

【課題】半導体基板を貫通する貫通電極の周囲に形成される環状の絶縁分離部において、絶縁分離部を構成する酸化膜の応力により絶縁分離部周囲の半導体基板が変形する。
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第１の膜４を形成し、第１の膜４上に深さ方向に引張応力を与える第２の膜６膜を形成し、その際、第１及び第２の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置を提供する。
【解決手段】埋込ゲート層１０とゲート配線１２との電気的な接続をトレンチ１３内に形成したｐ⁺型コンタクト埋込層１４によって行うようにする。これにより、ｐ⁺型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層１０とゲート配線１２とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置とすることが可能となる。 （もっと読む）

【課題】高い実装密度を得ることが可能な半導体装置の製造プロセスを提供する。
【解決手段】半導体装置を電気的に分離するための構造は、エピタキシャル層を含まない半導体基板２４０内にドーパントを打込むことにより形成される。この打込みに続き、極めて限られた熱収支に上記構造を晒すことでドーパントが顕著に拡散しないようにする。その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。 （もっと読む）

【課題】基板中に形成されたトレンチ中に、単結晶のゲルマニウムまたはシリコンゲルマニウムを形成する改良された方法を提供する。
【解決手段】誘電体分離３（例えばＳＴＩ）を有する基板１を準備する工程と、基板材料１（例えばＳｉ）のトレンチエッチング４を行う工程と、トレンチ４内への充填層５（例えばＧｅ）の選択成長を行う工程と、略溶融温度での充填層６の加熱により、充填層５（例えばＧｅ）の再結晶化７により達成される。 （もっと読む）

【課題】半導体装置の作製方法において、不純物元素を選択的に偏析させる方法を提供する。また、ディープサブミクロン領域の微細素子を形成することを可能とする。
【解決手段】シリコン基板上に形成された酸化珪素膜と、酸化珪素膜上に形成された単結晶シリコン層を有する半導体装置の作製方法であって、単結晶シリコン層に不純物元素を注入し、単結晶シリコン層に電気的に不活性な元素を注入し、単結晶シリコン層を熱酸化し、不活性な元素を注入した領域に選択的に酸化領域を形成し、酸化領域に不純物元素を偏析させる半導体装置の作製方法により、課題を解決する。 （もっと読む）

【課題】Ｎ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴとを含む半導体装置において、Ｎ型トランジスタ及びＰ型トランジスタに対してそれぞれ最適な応力を印加できるようにする。
【解決手段】素子分離領域である第１絶縁領域１０１に、周囲に引っ張り応力を与える第２絶縁領域１０７と、周囲に圧縮応力を与える第３絶縁領域１０８とが形成されている。第２絶縁領域１０７及び第３絶縁領域１０８は、Ｎ型ＭＩＳ−ＦＥＴ５０に対しては第１の活性領域１０３の周辺に電子の移動方向に対して垂直な方向及び平行な方向にそれぞれ引っ張り応力を与えるように配置される。Ｐ型ＭＩＳ−ＦＥＴ６０に対しては第２の活性領域１０４の周辺に正孔の移動方向に対して平行な方向に圧縮応力を与える一方、正孔の移動方向に対して垂直な方向に引っ張り応力を与えるように配置されている。 （もっと読む）

【課題】III 族窒化物半導体からなるＨＦＥＴの製造方法において、素子分離領域を容易に形成する方法を提供すること。
【解決手段】ｉ−ＡｌＧａＮ層１２表面側からレーザーを照射して、ＨＦＥＴとして動作させる素子領域を囲うようにして溝１５を形成する（図２（ｃ））。溝１５の深さは、ｉ−ＡｌＧａＮ層１２表面からｉ−ＧａＮ層１１に達する深さとする。この溝１５によってｉ−ＡｌＧａＮ層１２が取り除かれたため、この取り除かれた領域において２次元電子ガス層が消滅する。その結果、ＨＦＥＴとして動作させる素子領域は、溝１５による素子分離領域によって電気的に分離される。 （もっと読む）

【課題】線形性に優れた半導体抵抗素子を提供する。
【解決手段】本発明の半導体装置は、ＧａＡｓ基板１０１上に形成され、３−５族化合物半導体から構成されるＨＢＴ１３０と、ＧａＡｓ基板１０１上に形成され、ＨＢＴ１３０を構成する半導体エピタキシャル層の少なくとも１層から構成される半導体抵抗素子１２０とを備え、半導体抵抗素子１２０は、ヘリウム不純物を含む。 （もっと読む）

【課題】基板と当該基板に形成される化合物半導体とを電気的に絶縁しつつ、結晶性に優れた化合物半導体を備えた半導体基板を提供する。
【解決手段】ベース基板と、ベース基板上に設けられたシード結晶と、シード結晶の上方に設けられた化合物半導体と、シード結晶と化合物半導体との間に設けられ、シード結晶よりも大きな抵抗率を有する高抵抗層とを備え、シード結晶と化合物半導体とが格子整合または擬格子整合している半導体基板を提供する。 （もっと読む）

【課題】信頼性が高く、かつ微細化可能な大電力用の半導体装置およびその製造方法を提供する。
【解決手段】基板１０と、基板１０上に配置された窒化物系化合物半導体層１２、窒化物系化合物半導体層１２に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域と、活性領域を互いに素子分離する素子分離領域２４と、素子分離領域２４によって囲まれた活性領域上に配置されたゲート電極２０、ソース電極１８およびドレイン電極２６と、ゲート電極２０下の一部をエッチングした溝部２８ａ，２８ｂとを備える半導体装置およびその製造方法。 （もっと読む）

【課題】ＪＦＥＴが形成されるセル領域とダイオード形成領域との間の絶縁耐圧を向上でき、耐圧の最適設計が行える構造のＳｉＣ半導体装置を提供する。
【解決手段】電界緩和領域Ｒ３に備えたｐ型領域９ｂとｎ型領域８ｂとにより構成されるＰＮ分離部により、セル領域Ｒ１とダイオード形成領域Ｒ２の間の素子分離を行う。これにより、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１とダイオード形成領域Ｒ２との間の絶縁耐圧を向上できる。このため、素子分離に酸化膜を用いる場合と比べて耐圧の最適設計を行うことが可能となる。 （もっと読む）

【目的】低コストで薄い絶縁膜を形成でき、コンタクトホールの開口部を小さくしてチップサイズを縮小化できる半導体装置およびその製造方法を提供する。
【解決手段】隣接する小トレンチ分離抵抗群２２で挟まれた箇所にトレンチ４を形成しない半導体領域２６を形成することで、トレンチ４を埋め込む層間絶縁膜（第２絶縁膜９）の厚さを薄くできる。層間絶縁膜を薄くすることで、コンタクトホール１０の開口部を小さくできてチップサイズを小型化できる。また、コンタクトホール１０を形成するためのエッチング時間が短縮できて製造コストを低減できる。 （もっと読む）

【課題】III 族窒化物半導体からなる半導体素子の製造方法において、素子分離工程を容易とすること。
【解決手段】ＨＦＥＴ１は、ＳＩ−ＳｉＣからなる基板１０上に、ノンドープのＧａＮ層１１、ノンドープのＡｌＧａＮ層１２が積層され、ＡｌＧａＮ層１２上にソース電極１３、ゲート電極１４、ドレイン電極１５が形成され、素子分離領域１６によって他の素子と分離されている構造である。素子分離領域１６は、ＣＦ₄ ガスプラズマに晒して絶縁化させることで形成した。このようにプラズマ曝露によって素子分離領域を形成したとしても素子の動作に影響を与えることはなく、良好な絶縁特性が得られる。 （もっと読む）

【課題】実装するのが簡単で安価である基板または半導体ダイ上の半導体構造のために、分離技法を工夫する。また、多くの追加ステップや、追加材料の使用や、複雑さのない分離を得る。
【解決手段】モノリシックパワーＩＣ上の低電圧機能と高電圧機能を分利するために、III族窒化物材料が高電圧ＩＣの分離構造に使用される。重要な動作パラメータは、III族窒化物材料を利用し、III族窒化物半導体材料において利用できる改善された破壊性能と熱性能により改善される。分離構造は、簡素化された製造工程を提供するために、III族窒化物材料を利用しエピタキシャル成長する誘電体層を含む。この工程は、更なる製造コストを回避するプレーナー製造技術の使用を可能にする。高電圧パワーＩＣは、対応するシリコン構造に比較して、より小さなパッケージにおける性能を改善させた。 （もっと読む）