半導体装置およびその製造方法
【課題】 ＪＦＥＴ等のような低ノイズ特性が要求される半導体装置において、発生するノイズを低減すると共に、半導体装置を小さい寸法で製造する。
【解決手段】 半導体装置は、半導体層（１０１）に形成された素子分離（１０２）、第１導電型の不純物層（１０４）、第１導電型のソース領域（１０６）、第１導電型のドレイン領域（１０７）、第２導電型のゲート領域（１０５）、絶縁膜（１０８）を介して形成された制御電極（１０９）を備える。制御電極（１０９）に電圧を印加すると、半導体装置の動作中に制御電極（１０９）の下の不純物層（１０４）に空乏層を発生させることができ、キャリアは絶縁膜（１０８）と不純物層（１０４）の界面から離れて流れる。
【解決手段】 半導体装置は、半導体層（１０１）に形成された素子分離（１０２）、第１導電型の不純物層（１０４）、第１導電型のソース領域（１０６）、第１導電型のドレイン領域（１０７）、第２導電型のゲート領域（１０５）、絶縁膜（１０８）を介して形成された制御電極（１０９）を備える。制御電極（１０９）に電圧を印加すると、半導体装置の動作中に制御電極（１０９）の下の不純物層（１０４）に空乏層を発生させることができ、キャリアは絶縁膜（１０８）と不純物層（１０４）の界面から離れて流れる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタ、それを含む半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ型トランジスタのような絶縁ゲート型電界効果トランジスタはゲート絶縁膜と半導体基板との界面の近傍に形成されたチャネル領域を流れる電流を制御する素子である。これに対して接合型電界効果トランジスタ（Junction Filed Effect Transistor：以下、ＪＦＥＴと記載する）は、バルク半導体基板中に形成されたチャネル領域を流れる電流を制御する素子である。このためＪＦＥＴは基本的に半導体基板表面や界面の影響を受けずにチャネル領域に電流を流すことができるので、ＭＯＳ型トランジスタ等に比べて良好な低周波ノイズ特性を有するという特徴を備えており、低ノイズを必要とする回路を構成するために広く用いられている。
【０００３】
このようなＪＦＥＴの特性あるいは製造工程等を改善するために様々な提案が現在までになされてきている。特許文献１はノイズ特性を向上できるＪＦＥＴの構造を開示している。図９は特許文献１に記載されたＪＦＥＴの断面構造を示す図である。
【０００４】
図９において、ｐ型シリコン半導体基板１とｐ型半導体層２を積層したｐ型半導体基板１０に島状のｎ型チャネル領域３が設けられている。そしてチャネル領域３の内部にｎ型のソース領域５、ｎ型のドレイン領域６、およびｐ型のゲート領域７が形成されている。さらにゲート領域７にコンタクトするようにｐ型不純物を含んだポリシリコン層からなる導電層８が形成されている。チャネル領域３を含む基板１０上には絶縁膜９が形成されている。
【０００５】
このようなＪＦＥＴにおいては、チャネル領域３が浅く、従ってゲート領域７も浅い。この構造によりソース領域５からゲート領域７の下方を通りドレイン領域６に達する信号経路が短くなり内部抵抗Ｒを低減することができる。これに加えて、ゲート領域７上に導電層８を形成することによってゲート抵抗も低減することができる。特許文献１の技術はこれら２つの効果によりノイズ特性を改善している。
【０００６】
特許文献２は、ＣＭＯＳの標準的な製造工程を用いて、同一のシリコンウエハ上にＣＭＯＳＦＥＴの形成と並行してＪＦＥＴも形成することができる半導体装置の製造方法を開示している。図１０は特許文献２に記載された半導体装置の断面図である。半導体装置３０はＳＯＩ構造をなしていて、支持基板３２上に絶縁層３４が形成され、絶縁層３４の上に単結晶シリコン層からなる複数の素子形成領域３６ａ、３６ｂ、３６ｃが設けられている。素子形成領域３６ａ、３６ｂ、３６ｃはそれぞれｎチャネルＭＯＳ４０、ｐチャネルＭＯＳ４２、ｎチャネルＪＦＥＴ４４が形成された領域である。
【０００７】
この半導体装置において、素子形成領域３６ｂおよび３６ｃは同一工程によりｎ型化される。また、ｎチャネルＭＯＳ４０のソース領域５０とドレイン領域５２、およびｎチャネルＪＦＥＴ４４のソース領域６８とドレイン領域７０が同一工程で形成され、ｐチャネルＭＯＳ４２のソース領域６０とドレイン領域６２、およびｎチャネルＪＦＥＴのゲート領域６６が同一工程で形成される。このようにしてＪＦＥＴを特別な工程を追加することなく、ＣＭＯＳの形成時に並行して形成し、ＣＭＯＳとＪＦＥＴを混載した半導体装置の低コスト化を図っている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−５３５３４号公報
【特許文献２】特開２００１−３３２７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら本願発明者らの検討によれば、特許文献１や特許文献２が開示するような従来の構造を有するＪＦＥＴにはノイズ特性を劣化させる要因が未だに存在している。例えば特許文献１に示されるＪＦＥＴ（図９参照）が動作する場合、ソース領域５とドレイン領域６間をゲート領域７の下部を経由してキャリアが流れる。ソース領域５およびドレイン領域６のチャネル領域３の表面に近い部分から入出するキャリアは、ソース領域５とゲート領域の間およびドレイン領域６とゲート領域７の間でチャネル領域３と絶縁膜９の界面付近を流れる。
【００１０】
一方、シリコン基板等の半導体基板とシリコン酸化膜等の絶縁膜との接触界面には界面準位が存在する。半導体基板と絶縁膜とは互いに異なる原子結合を有することが原因で、両者のそれぞれを構成する原子同士が完全に結合することが困難であり、界面において一部の原子はダングリングボンド状態にある。このような界面における欠陥が界面準位を生成し、界面準位の一部は荷電している。そして界面準位が界面近傍を流れるキャリアの捕獲と捕獲したキャリアの放出を繰り返すことによって流れるキャリア数に変調が生じ、ノイズ（特に１／ｆノイズ）が発生すると考えられる。
【００１１】
図９に示す特許文献１のＪＦＥＴの絶縁膜９は通常ＣＶＤ法を用いて堆積される。しかしＣＶＤ法による絶縁膜の界面に生ずる界面準位密度は他の方法により形成される絶縁膜と比較して非常に大きく、特にノイズ低減に関して課題を有する。特許文献２に記載されたＪＦＥＴ（図１０参照）も特許文献１のものと実質的に同一構造を有するので同じ課題が存在する。
【００１２】
本発明は上記課題を解決するものである。本発明の第１の目的は上に説明したノイズを大幅に低減することのできる構造を有するＪＦＥＴを提供することである。本発明の第２目的は、前記第１の目的を満足するＪＦＥＴを小さい寸法で形成できる構造および製造方法を提供することである。さらに本発明の第３の目的は、前記第１の目的を満足するＪＦＥＴと他の半導体素子とを含む半導体装置を、コストを抑制して製造することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するための本発明に係る半導体装置は、半導体層に形成された第１導電型の不純物層と、前記不純物層の表面部に形成された第１導電型のソース領域と、前記不純物層の表面部に形成された第１導電型のドレイン領域と、前記不純物層の表面部において、前記ソース領域および前記ドレイン領域の間に、前記ソース領域および前記ドレイン領域から離間して形成された第２導電型のゲート領域と、前記ソース領域と前記ゲート領域との間、および前記ドレイン領域と前記ゲート領域との間の、前記不純物層上のそれぞれに、絶縁膜を介して形成された制御電極とを備える。
【００１４】
本発明に係る半導体装置の一形態は、上記の構造に加えて、前記半導体層に絶縁材料からなる素子分離を備え、前記不純物層が前記素子分離から離間して形成されている。
【００１５】
本発明に係る半導体装置は、前記制御電極の下の前記不純物層に空乏層を発生させる電圧を前記制御電極に印加する手段を備えていてもよい。前記制御電極の側壁に絶縁膜からなるサイドウォールが形成されていてもよい。
【００１６】
上記課題を解決するための本発明に係る半導体装置の製造方法は、半導体層に第１導電型の不純物層を形成する工程と、前記不純物層の表面上に絶縁膜を形成する工程と、前記絶縁膜上に導電性膜を形成し、前記導電性膜を選択的にエッチングして少なくとも第１制御電極および第２制御電極を互いに離間して形成する工程と、前記第１制御電極および前記第２制御電極をマスクとして、前記不純物層に第１導電型の不純物を導入し、前記第１制御電極および前記第２制御電極の両方を挟んで互いに離間した第１導電型のソース領域および第１導電型のドレイン領域を形成する工程と、前記第１制御電極および前記第２制御電極をマスクとして、前記不純物層に第２導電型の不純物を導入し、前記第１制御電極および前記第２制御電極の間に第２導電型のゲート領域を形成する工程とを含む。
【００１７】
本発明に係る製造方法の望ましい一形態は、前記半導体層に絶縁材料からなる素子分離を形成する工程をさらに備え、前記不純物層が前記素子分離から離間して形成される。
【００１８】
本発明に係る半導体装置は半導体集積回路の形態に製造される一つの場合において、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、ゲート電極と、ゲート絶縁膜と、第２導電型のソース・ドレイン領域とを有する第２の半導体素子とを有する。本発明に係る半導体装置の製造方法は、このような半導体装置に対して以下に列挙する効率的な製造工程を含み、それらの工程を実施可能にしている。
【００１９】
前記不純物層の表面上の前記絶縁膜と、前記第１の半導体素子のゲート絶縁膜と、前記第２の半導体素子のゲート絶縁膜とを同時に形成する工程と、前記第１制御電極、前記第２制御電極、前記第１の半導体素子のゲート電極および前記第２の半導体素子のゲート電極を同時に形成する工程とを含む。
【００２０】
前記第１制御電極および前記第２制御電極の両方を挟んで互いに離間した前記ソース領域および前記ドレイン領域と、前記第１の半導体素子の前記第１導電型のソース・ドレイン領域とを同時に形成する工程を含む。
【００２１】
前記第１制御電極および前記第２制御電極の間の前記ゲート領域と、前記第２の半導体素子の前記第２導電型のソース・ドレイン領域とを同時に形成する工程を含む。
【００２２】
前記半導体装置の第２の半導体素子が、前記半導体層に形成された第１導電型のウエルを有する場合は、前記不純物層と前記第１導電型のウエルとを同時に形成することができる。
【発明の効果】
【００２３】
本発明に係る半導体装置は、ソース領域とゲート領域との間、およびドレイン領域とゲート領域との間の半導体層上に、絶縁膜を介して設けられた制御電極を有する。半導体装置は制御電極に電圧が印加されることにより、制御電極の下の絶縁膜と半導体層の界面近傍に空乏層を形成することができる。形成した空乏層はソース領域とドレイン領域間を流れるキャリア（電流）が界面に近づくことを阻止するので、キャリアは界面や界面近傍に存在する欠陥、界面準位の影響を受けることなく流れる。この結果として電気信号ノイズの発生を低減することができる。
【００２４】
本発明によると、制御電極をマスクとして半導体層に不純物を導入してソース領域、ドレイン領域およびゲート領域を形成し、半導体装置はそのような方法によって形成された構造を有する。このように制御電極と上記３領域は自己整合的に位置決めができる。従って制御電極が不純物層上に追加されても、面積の増加を抑制して半導体装置を小さい寸法で製造することができる。
【００２５】
本発明に係る半導体装置が上に述べた第１および第２の半導体素子を有する場合、不純物層上の絶縁膜、制御電極、ソース領域、ドレイン領域およびゲート領域等が形成されるデバイス領域は、第１および第２の半導体素子と類似した構造を持っている。このため、第１および第２の半導体素子を製造する工程を利用して上記のデバイス領域を製造することができる。従って本発明に係る製造方法によれば半導体装置を低コストで製造することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態に係る半導体装置の断面図。
【図２】本発明の第１の実施形態に係る半導体装置のパターンレイアウトを示す平面図。
【図３】本発明の第１の実施形態に係る半導体装置の動作を説明するための断面図。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法おける別の工程を示す工程断面図。
【図９】従来のＪＦＥＴの断面図。
【図１０】従来の、ＪＦＥＴを含む半導体装置の断面図。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００２８】
（実施形態１）
図１は、本発明の第１の実施形態に係る半導体装置（ｎチャネルＪＦＥＴ）を示す断面図であり、図２はこの半導体装置のパターンレイアウトの一例を示す平面図である。図２は設計上のパターンレイアウトを示す図である。そして図１は図２のＡ−Ｂを結ぶ線に沿うこの半導体装置の断面である。
【００２９】
図１において、ｐ型の低不純物濃度（４×１０15／ｃｍ3）半導体基板（シリコン単結晶基板）１０１に、素子分離１０２が形成されている。素子分離１０２は本実施形態では、半導体基板１０１に溝を形成し、その内部にシリコン酸化物材料を埋め込んで形成したＳＴＩ（Shallow Trench Isolation）型の素子分離領域である。素子分離１０２の下に半導体基板１０１より高不純物濃度のｐ型チャネルストッパ１０３が形成され、ＪＦＥＴが形成された領域と外部との間のリーク電流流入・流出を防止している。素子分離１０２で挟まれ、区画された半導体基板１０１の結成領域に素子分離１０２より浅いＪＦＥＴのｎ型チャネル層１０４が形成されている。チャネル層１０４の不純物濃度は５×１０16／ｃｍ3程度である。
【００３０】
チャネル層１０４の表面部には、ｐ型の高不純物濃度ゲート領域１０５を挟んで、ｎ型の高不純物濃度ソース領域１０６、およびｎ型の高不純物濃度ドレイン領域１０７が互いに一定距離だけ離間して形成されている。ゲート領域１０５、ソース領域１０６およびドレイン領域１０７の不純物濃度は共に１×１０20／ｃｍ3程度である。そしてソース領域１０６とゲート領域１０５との間、ゲート領域１０５とドレイン領域１０７との間におけるチャネル層１０４上には、薄い絶縁膜１０８を介して制御電極１０９が形成されている。絶縁膜１０８は膜厚１０ｎｍ程度の酸化シリコン系の膜であり、制御電極１０９はｎ型またはｐ型の高不純物濃度多結晶シリコン膜からなり、膜厚は２００ｎｍ程度である。また、制御電極１０９の左右側壁に絶縁材料からなるサイドウォールが設けられている。
【００３１】
制御電極１０９、ゲート領域１０５、ソース領域１０６、およびドレイン領域１０７の表面には高融点金属シリサイド層１１０が貼り付けられている。特にゲート領域１０５、ソース領域１０６、およびドレイン領域１０７上の高融点金属シリサイド層１１０は前記のサイドウォールによって、制御電極１０９、およびゲート領域１０５とチャネル層１０４とのＰＮ接合と接触しないように電気的に絶縁されている。
【００３２】
素子分離１０２、ゲート領域１０５、ソース領域１０６、ドレイン領域１０７および制御電極１０９を覆うように、半導体基板１０１上に、シリコン酸化膜を主体とする層間絶縁膜１１１が形成されている。層間絶縁膜１１１には、ソース領域１０６等のチャネル層１０４に設けられた不純物導入領域に接続するコンタクトホール１１２と制御電極１０９に接続するコンタクトホール１１３が開口されている。これらコンタクトホール１１２、１１３の内部に、図示していないが例えばＴｉ／ＴｉＮからなるバリアメタルを介してタングステンが埋め込まれ、バリアメタルとタングステンからなるコンタクトプラグ１１４が形成されている。
【００３３】
層間絶縁膜１１１上にはシリコン酸化膜を主体とする層間絶縁膜１１６が形成され、複数の配線が埋め込み形成されている。配線１１５ａはコンタクトプラグ１１４、高融点金属シリサイド層１１０を介してソース領域１０６と電気的に接続されている。また配線１１５ｂ、配線１１５ｃ、配線１１５ｄはそれぞれ制御電極１０９、ゲート領域１０５、ドレイン領域１０７と電気的に接続されている。配線１１５ａ〜１１５ｄは層間絶縁膜１１６に形成された配線溝内面に形成された例えばＴａＮ／Ｔａバリアメタルを介して配線溝に埋め込み形成された銅からなる。配線１１５ａ〜１１５ｄにより、ソース領域１０６、制御電極１０９、ゲート領域１０５、ドレイン領域１０７のそれぞれに所定の電圧が供給される。
【００３４】
層間絶縁膜１１６上には保護絶縁膜１１７が形成されている。保護絶縁膜１１７が配線層構造の最上層である場合は、シリコン窒化膜またはそれを含む積層膜からなる。保護絶縁膜１１７の上層にさらに配線層が形成される場合は、保護絶縁膜１１７はシリコン酸化膜系の膜からなる。
【００３５】
次に、本実施形態に係る半導体装置の平面パターンレイアウトの一例を説明する。図２に示すように半導体装置（ＪＦＥＴ）が形成される半導体基板の活性領域は、素子分離１０２で周囲を囲まれ、区画された矩形状を有している。素子分離１０２の下に形成されるチャネルストッパ１０３（図１も参照）も活性領域を取り囲み、ＪＦＥＴから外部へのリーク電流、または外部からのリーク電流を防止している。
【００３６】
ＪＦＥＴの矩形状の活性領域の内部には、活性領域の周辺部から中央部に向かって順に、ソース領域１０６、制御電極１０９、ゲート領域１０５、制御電極１０９が形成され、これらはすべて矩形状のリングパターンを有する。ドレイン領域１０７は活性領域の中央に配置され、矩形状のパターンを有する。配線１１５ａ、１１５ｂおよび１１５ｃはそれぞれ、ソース領域１０６、制御電極１０９、ゲート領域１０５の矩形を形成する４辺のうち帯状に繋がる３辺に沿い、且つその３辺上に配置されている。配線１１５ｄはドレイン領域１０７上に配置されている。また配線１１５ａ〜１１５ｄをソース領域１０６、制御電極１０９、ゲート領域１０５、ドレイン領域１０７に接続するためのコンタクトホール１１２および１１３は、上記各領域上に複数個線状に配列されている。さらに配線１１５ａ〜１１５ｄは、活性領域から一方向に素子分離１０２上に引き出され、延長されている。
【００３７】
本発明に係るＪＦＥＴは、上に述べた構造を有することにより良好な低ノイズ特性を有することができる。図３は本実施形態に係るＪＦＥＴの動作を説明するための断面図であり、図１のＪＦＥＴにおける右半分の主要部分を拡大して示している。ＪＦＥＴはｎチャネルであるから図３において、ｐ型の半導体基板１０１とｎ型のソース領域１０６には同一の電圧（Ｖｓｕｂ、Ｖｓ（＝Ｖｓｕｂ））が印加され、ｎ型のドレイン領域１０７にはＶｓｕｂに対して正電圧（Ｖｄ）が印加されると仮定する。またゲート領域１０５にはＶｓｕｂに対して所定の負電圧Ｖｇを印加する。さらに制御電極１０９にはＶｓｕｂに対して所定の負電圧Ｖｃを印加する。
【００３８】
このようなバイアス条件の下で、Ｖｇによりゲート領域１０５の周囲のチャネル層１０４中に空乏層が広がり、ゲート領域１０５の直下がＪＦＥＴのいわゆるチャネル領域となる。これと共に制御電極１０９のＶｃにより絶縁膜１０８とチャネル層１０４との界面から下方にも空乏層が広がる。このようにしてソース領域１０６からドレイン領域１０７間に空乏層１１８ａが生ずる。これに加えてＶｄ、ＶｇおよびＶｓｕｂの各バイアス電圧により半導体基板１０１とチャネル層１０４間のＰＮ接合からも空乏層１１８ｂが生じ、キャリアは主要電流経路Ｉａに沿って流れる。
【００３９】
一方、ドレイン領域１０７の表面に近い部分から出たキャリアは、絶縁膜１０８の近傍に形成された空乏層１１８ａによるポテンシャル障壁の存在により、空乏層１１８ａより下部の電流経路Ｉｂに沿って流れる。この結果、絶縁膜１０８の界面に存在する界面準位によるキャリアの捕獲／放出がなくなるので、流れるキャリア数の変調（電流の変調）が低減し、ノイズを低減することができる。制御電極１０９に印加する電圧Ｖｃは絶縁膜１０８の界面を含むチャネル層１０４の表面層に空乏層を形成できる電圧であればよく、要求されるノイズレベル、チャネル層１０４に形成される電流経路の幅やＪＦＥＴ動作時におけるチャネル層１０４の実効抵抗等を考慮して適宜決定することができる。
【００４０】
なお、制御電極１０９の負電圧ＶｃはＤＣ電圧であることが望ましいが、必要であれば時間的に変化する電圧であってもよい。Ｖｃを印加する手段として外部電源に限らずＪＦＥＴ自体がＶｃを発生する電源回路を備えていてもよい。
【００４１】
図１に示したＪＦＥＴのチャネル層１０４は、素子分離１０２で囲まれる活性領域全面に形成されている。この場合、チャネル層１０４を流れるキャリアの一部はシリコン酸化物からなる素子分離１０２とチャネル層１０４との界面に接触しながらソース領域１０６に流入する。従ってこの界面における界面準位が原因でノイズが発生する可能性もある。このようなノイズも低減する場合、チャネル層１０４を素子分離１０２から離間して半導体基板１０１の活性領域に設けてもよい。
【００４２】
（実施形態２）
図４〜図７は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態において例示する半導体装置は、第１の実施形態において説明した構造を有するＪＦＥＴと、例えば５．５Ｖ以下の低電圧領域で駆動するＣＭＯＳ回路とが同一半導体基板上に形成された半導体集積回路装置である。従って第１の実施形態に示したＪＦＥＴを形成している部分と同一機能、同一材料を有する部分には同一符号を付与している。図４〜図７に示した断面図において、図中の切断帯より左側が第１の実施形態によるＪＦＥＴが形成される領域であり、右側がＣＭＯＳ回路の２種類の半導体素子（ｎチャネルＭＯＳ型トランジスタおよびｐチャネルＭＯＳ型トランジスタ）が形成される領域である。
【００４３】
最初に図４（ａ）に示すように、ｐ型の低不純物濃度半導体基板（シリコン単結晶基板）１０１の所定領域をエッチングして溝を形成し、溝内部にシリコン酸化膜を埋め込んでＳＴＩ型の素子分離１０２を形成する。続いてｐチャネルＭＯＳ型トランジスタ（以後ｐｃｈＴｒという）を形成すべき半導体基板１０１の領域に、素子分離１０２を通してｎ型不純物をイオン注入し、ｎ型ウエル１２２を形成する。さらにｎチャネルＭＯＳ型トランジスタ（以後ｎｃｈＴｒという）を形成すべき半導体基板１０１の領域に、ｎ型ウエルの場合と同様の方法でｐ型ウエル１２１を形成する。この時、ＪＦＥＴ形成領域の素子分離１０２の下にｐ型ウエル形成工程を利用してｐ型のチャネルストッパ１０３が同時に形成される。
【００４４】
次に図４（ｂ）に示すように、ＪＦＥＴを形成すべき半導体基板１０１の領域に、ｎ型不純物を、異なる条件で２回イオン注してチャネル層１０４を形成する。イオン注入条件は、ドーズ量：１×１０12／ｃｍ2、注入エネルギー：３００ｋｅＶ、およびドーズ量：１×１０12／ｃｍ2、注入エネルギー４０ｋｅＶである。
【００４５】
次に図５（ａ）に示すように、ｎ型ウエル１２２、ｐ型ウエル１２１の表面を熱酸化し、ｎｃｈＴｒ、ｐｃｈＴｒ形成領域にゲート絶縁膜１２３を形成する。この工程でＪＦＥＴのチャネル層１０４の表面上に制御電極に対応して絶縁膜１０８が同時に形成される。ゲート絶縁膜１２３および絶縁膜１０８は熱酸化の後、アンモニアガスや窒素プラズマを用いて窒化酸化膜としてもよい。次に絶縁膜１０８およびゲート絶縁膜１２３上に導電性膜（シリコン膜）をＣＶＤ法で堆積する。そして図示していないが導電性膜上にレジストパターンを形成し、それをマスクとして導電性膜を選択的にエッチングしてパターン化し、ｎｃｈＴｒ、ｐｃｈＴｒのゲート電極１２４およびＪＦＥＴの制御電極１０９を同時に形成する。
【００４６】
次いで図５（ｂ）に示すように、所定の領域に開口を有するレジスト膜１２５を半導体基板１０１上に形成し、レジスト膜１２５、制御電極１０９およびゲート電極１２４をマスク層としてｐ型不純物を高濃度にイオン注入する。この工程により、ｎ型ウエル１２２の表面部にｐｃｈＴｒのソース・ドレイン領域１２６が形成されると同時に、ＪＦＥＴのチャネル層１０４の表面部にゲート領域１０５が形成される。
【００４７】
次に図６（ａ）に示すように、レジスト膜１２５を除去し、所定の領域に開口を有するレジスト膜１２７を再び半導体基板１０１上に形成し、レジスト膜１２７、ゲート電極１２４および制御電極１０９をマスク層としてｎ型不純物を高濃度にイオン注入する。この工程によりｐ型ウエル１２１の表面部にｎｃｈＴｒのソース・ドレイン領域１２８が形成されると同時に、ＪＦＥＴのチャネル層１０４の表面部にソース領域１０６およびドレイン領域１０７が形成される。
【００４８】
図５（ｂ）および図６（ａ）のイオン注入を実施することにより、ｎｃｈＴｒのゲート電極１２４がｎ型、ｐｃｈＴｒのゲート電極１２４がｐ型というデュアルゲートに形成される。またＪＦＥＴの制御電極１０９にも不純物が導入されて導電性を得ることができる。ＣＭＯＳ回路に要求される特性によっては図５（ａ）の工程段階において、半導体基板１０１上に形成されるシリコン膜の全面に亘ってｎ型不純物が高濃度に導入されてもよい。この場合は、図５（ｂ）の工程において制御電極１０９の一部にｐ型不純物が導入されても制御電極１０９の全体は低抵抗のｎ型である。
【００４９】
次に図６（ｂ）に示すように、レジスト膜１２７を除去し、半導体基板１０１上の全面を覆ってシリコン酸化膜あるいはシリコン窒化膜を主体とする絶縁膜を堆積する。この後堆積した当該絶縁膜を異方性ドライエッチングでエッチバックし、ゲート電極１２４および制御電極１０９の側壁にサイドウォール１２９を同時に形成する。さらにエッチバックによって表面が露出したゲート電極１２４、制御電極１０９、ｎｃｈＴｒ、ｐｃｈＴｒのソース・ドレイン領域１２８、１２６およびＪＦＥＴのゲート領域１０５、ソース領域１０６およびドレイン領域１０７の表面に、サリサイド技術を用いて高融点金属シリサイド層１１０を選択的に形成する。高融点金属シリサイド層１１０として、具体的にチタンシリサイド、コバルトシリサイド、ニッケルシリサイドのうちの少なくともいずれか１つを選択することができる。
【００５０】
次に図７（ａ）に示すように、ゲート電極１２４、制御電極１０９等を覆って半導体基板１０１上の全面に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いてシリコン酸化膜を主体とする層間絶縁膜１１１を堆積する。堆積した層間絶縁膜１１１の表面はＣＭＰ法で平坦化する。続いて層間絶縁膜１１１に、ｎｃｈＴｒ、ｐｃｈＴｒのソース・ドレイン領域１２６、１２８やＪＦＥＴのチャネル層１０４に形成されたゲート領域１０５、ソース領域１０６、ドレイン領域１０７に接続するコンタクトホール１１２、および制御電極１０９に接続するコンタクトホール１１３を開口する。
【００５１】
コンタクトホール１１２および１１３の内面に図示しないがＴｉ／ＴｉＮからなるバリアメタルを堆積し、さらにＣＶＤ法によりタングステン膜を堆積する。この後、ＣＭＰ法により層間絶縁膜１１１の上面に堆積したバリアメタルやタングステン膜を除去し、これらの膜をコンタクトホール１１２、１１３内に埋め込んでコンタクトプラグ１１４を形成する。
【００５２】
次に図７（ｂ）に示すように、層間絶縁膜１１１上の全面に、プラズマＣＶＤ法を用いてシリコン酸化膜系の層間絶縁膜１１６を堆積する。次いで層間絶縁膜１１６に配線溝を形成し、配線溝を含む全面に図示しないがＴａＮ／Ｔａからなるバリアメタルを堆積し、さらに例えばめっき法により銅膜を堆積する。そして層間絶縁膜１１６の上面上に堆積されたこれらの膜をＣＭＰ法で除去し、配線溝内のみにこれらの膜を埋め込み、ｎｃｈＴｒ、ｐｃｈＴｒの形成領域には配線１３０を、ＪＦＥＴ形成領域には図１、図２に示した配線１１５ａ〜１１５ｄを形成する。層間絶縁膜１１６上に図１に示す保護絶縁膜１１７をプラズマＣＶＤ法を用いて堆積する。
【００５３】
本実施形態に係る半導体装置の製造方法は、第１の実施形態と同様にＪＦＥＴのノイズを低減するという効果を発揮する。本発明に係るＪＦＥＴの製造においては、ノイズを低減するために従来のＪＦＥＴが持たない制御電極１０９をソース領域１０６とゲート領域１０５との間、およびゲート領域１０５とドレイン領域１０７との間のチャネル層１０４上に形成する必要がある。しかし本実施形態に係る製造方法によれば、図５（ｂ）、図６（ａ）の工程に示すように、制御電極１０９をマスクとしてｎ型またはｐ型の不純物をチャネル層１０４に導入することによってゲート領域１０５、ソース領域１０６およびドレイン領域１０７を形成する。
【００５４】
このためこれらの領域１０５、１０６、１０７が制御電極１０９に対して自己整合的に位置決めされ、しかもこれら３つの領域の端部が制御電極１０９とオーバーラップする。従って公知の製造工程、すなわちフォトリソ技術を用いて上記３つの領域のパターンを制御電極のパターンに対して位置合わせを行うときに生ずる誤差を吸収するマージンが不要である。このような理由で本発明によるＪＦＥＴの構造および本実施形態による半導体装置の製造方法を用いれば、小さい寸法のＪＦＥＴを得ることができる。
【００５５】
さらに本実施形態に係る半導体装置の製造方法は、第１の実施形態に係るＪＦＥＴとＣＭＯＳ回路を同一半導体基板上に有する半導体集積回路を製造する場合以下の利点を有する。図４〜図７を用いて説明したように、ＪＦＥＴのチャネル層１０４を除いて、ｎｃｈＴｒおよびｐｃｈＴｒのゲート電極１２４とＪＦＥＴの制御電極１０９、ｎｃｈＴｒのソース・ドレイン領域１２８とＪＦＥＴのソース領域１０６およびドレイン領域１０７、ｐｃｈＴｒのソース・ドレイン領域１２６とＪＦＥＴのゲート領域１０５のそれぞれのグループは同時に形成される。従ってＪＦＥＴのほとんどの部分はＣＭＯＳ回路の製造工程を利用してＣＭＯＳ回路と同時に形成することができるので、製造コストを低減したり製造コストの上昇を抑制することができる。なおＪＦＥＴの特性仕様から、図４（ｂ）に示した工程のようにチャネル層１０４を独立に形成する代わりに、図４（ａ）の工程でｎ型ウエル１２１と同時にチャネル層を形成することが可能であれば、ＪＦＥＴをＣＭＯＳ回路の製造工程だけで製造できる。従ってさらに製造コストが低減できる。
【００５６】
第２の実施形態に係る半導体装置の製造方法によれば、ｎｃｈＴｒのソース・ドレイン領域とＪＦＥＴのソースおよびドレイン領域、およびｐｃｈＴｒのソース・ドレイン領域とＪＦＥＴのゲート領域が同一形状に形成される。これは公知のＭＯＳ型トランジスタの製造工程から明らかである。例えばＣＭＯＳ回路からの要求により、ｐｃｈＴｒは図５（ｂ）等に示すソース・ドレイン領域１２６でよいが、ｎｃｈＴｒのソース・ドレイン領域としていわゆるＬＤＤ型の構造が必要な場合、ＪＦＥＴのソース・ドレイン領域もＬＤＤ構造で形成される。またｎｃｈＴｒ、ｐｃｈＴｒの両方にＬＤＤ型ソース・ドレインが必要な場合はＪＦＥＴのソース・ドレイン領域およびゲート領域もＬＤＤ構造で形成される。
【００５７】
さらにｐｃｈＴｒに関して次の場合がある。ゲート電極の側壁にサイドウォールを形成した後、ゲート電極とサイドウォールをマスクとしてｐ型不純物をｎ型ウエルに導入する。次に熱拡散によりｎ型ウエルに導入したｐ型不純物を水平拡散させてｐ型ソース・ドレイン領域の端部をゲート電極とオーバーラップさせる。この場合はＪＦＥＴのゲート領域も制御電極１０９とオーバーラップした形状に形成される。
【００５８】
しかしながら、ＪＦＥＴおよびｎｃｈＴｒ，ｐｃｈＴｒの特性をそれぞれ最適化するために、ＪＦＥＴのソース・ドレイン領域およびゲート領域をｐｃｈＴｒ、ｎｃｈＴｒのソース・ドレイン領域と異なる構造に形成することが必要となる可能性がある。この場合、新たな不純物導入用マスク層（レジストパターン等）の形成、不純物導入および不純物導入用マスク層の除去工程を追加しなければならない。図８は第２の実施形態に係る半導体装置の製造方法の別の工程を示す工程断面図である。図８は、ＪＦＥＴのソース・ドレイン領域の構造がｎｃｈＴｒのソース・ドレイン領域（ＬＤＤ型）と同一にならないように形成する場合の一例を示す工程断面図である。
【００５９】
第２の実施形態と同様にして図４（ａ）〜図５（ｂ）までの工程を実施する。次に図８（ａ）に示すように、半導体基板１０１上に、ｎｃｈＴｒを形成すべき領域上に開口が形成され、ＪＦＥＴを形成すべき領域上全体を覆うレジスト膜１４０を形成する。レジスト膜１４０およびゲート電極１２４をマスクとしてｐ型ウエル１２１にｎ型不純物をイオン注入し、低不純物濃度のドレイン領域としてＬＤＤ１４１を形成する。
【００６０】
次に図８（ｂ）に示すようにレジスト膜１４０を除去した後、ゲート電極１２４および制御電極１０９の側壁にサイドウォール１２９を第２の実施形態と同様の方法で形成する。次いで図６（ａ）に示す工程におけるレジスト膜と同一のレジスト膜１２７を半導体基板１０１上に形成し、レジスト膜１２７、ゲート電極１２４、制御電極１０９およびサイドウォール１２９をマスクとしてｎ型不純物をイオン注入する。このようにしてｎｃｈＴｒの高不純物濃度ソース・ドレイン領域１４２、ＪＦＥＴのソース領域１４３およびドレイン領域１４４を同時に形成する。次にレジスト膜１２７を除去し、第２の実施形態と同様に図６（ｂ）、図７（ａ）、（ｂ）に示す工程を実施する。
【００６１】
この製造方法によれば、レジスト膜１４０からなるマスク層、ＬＤＤ１４１を形成するイオン注入、およびレジスト膜１４０の除去工程が追加され、ｎｃｈＴｒのソース・ドレイン領域と異なる構造のＪＦＥＴのソース領域１４３およびドレイン領域１４４を形成することができる。しかしｎｃｈＴｒ、ｐｃｈＴｒのゲート電極とＪＦＥＴの制御電極については共通の工程で形成されるので、これらの部分に関する製造工程数はなお削減される。
【００６２】
第１および第２の実施形態では、ＪＦＥＴのチャネル層を半導体基板に形成した場合を示した。しかし、チャネル層を形成することができる領域は半導体基板に限定されない。半導体基板に形成されたウエル領域、半導体基板上に成長したエピタキシャル層、チャネル層とは反対導電型を有する埋め込み層上の単結晶半導体領域等にもチャネル層を形成することができる。これらの領域と半導体基板とを含めて半導体層と見なすことができ、従って一般にチャネル層は半導体層に形成される、と定義できる。これに基づけばｎｃｈＴｒ、ｐｃｈＴｒのｐ型ウエル、ｎ型ウエルも一般に半導体層に形成される。
【００６３】
本発明に係る実施形態ではｎチャネルＪＦＥＴを例示したが、ｎ型半導体層に形成されたｐ型チャネル層、ｐ型ソース領域、ｐ型ドレイン領域、ｎ型ゲート領域を有するｐチャネルＪＦＥＴにも本発明を適用することができる。その場合も上記実施形態と同様の効果を得ることができる。
【００６４】
本発明に係るＪＦＥＴは低ノイズ特性を有するので、低ノイズの下に電気信号を扱う種々のデバイスに組み込めば非常に有効である。このようなデバイスとしては一般的なアナログ集積回路、ＡＤ変換器、差動増幅器、センサインターフェース回路等を挙げることができる。差動増幅器ではＣＭＯＳトランジスタを差動入力で使用した場合１／ｆノイズレベルが高くアナログ信号を十分処理できない場合がある。しかし本発明によるＪＦＥＴを用いることによって十分目的を達成することができる。またセンサインターフェース回路はセンサからの微小信号を高精度に検知し増幅しなければならないので、回路が低ノイズであることが重要である。このことから本発明によるＪＦＥＴはセンサインターフェース回路に使用して特に有益である。
【産業上の利用可能性】
【００６５】
本発明は寸法の小さい低ノイズＪＦＥＴの製造、およびこのようなＪＦＥＴとＣＭＯＳ回路とを含む半導体集積回路の低コストな製造に有益である。
【符号の説明】
【００６６】
１０１ 半導体基板
１０２ 素子分離
１０３ チャネルストッパ
１０４ チャネル層
１０５ ゲート領域
１０６、１４３ ソース領域
１０７、１４４ ドレイン領域
１０８ 絶縁膜
１０９ 制御電極
１１０ 高融点金属シリサイド層
１１１、１１６ 層間絶縁膜
１１２、１１３ コンタクトホール
１１４ コンタクトプラグ
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１３０ 配線
１１７ 保護絶縁膜
１１８ａ、１１８ｂ 空乏層
１２１ ｐ型ウエル
１２２ ｎ型ウエル
１２３ ゲート絶縁膜
１２４ ゲート電極
１２５、１２７、１４０ レジスト膜
１２６、１２８、１４２ ソース・ドレイン領域
１２９ サイドウォール
１４１ ＬＤＤ
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタ、それを含む半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳ型トランジスタのような絶縁ゲート型電界効果トランジスタはゲート絶縁膜と半導体基板との界面の近傍に形成されたチャネル領域を流れる電流を制御する素子である。これに対して接合型電界効果トランジスタ（Junction Filed Effect Transistor：以下、ＪＦＥＴと記載する）は、バルク半導体基板中に形成されたチャネル領域を流れる電流を制御する素子である。このためＪＦＥＴは基本的に半導体基板表面や界面の影響を受けずにチャネル領域に電流を流すことができるので、ＭＯＳ型トランジスタ等に比べて良好な低周波ノイズ特性を有するという特徴を備えており、低ノイズを必要とする回路を構成するために広く用いられている。
【０００３】
このようなＪＦＥＴの特性あるいは製造工程等を改善するために様々な提案が現在までになされてきている。特許文献１はノイズ特性を向上できるＪＦＥＴの構造を開示している。図９は特許文献１に記載されたＪＦＥＴの断面構造を示す図である。
【０００４】
図９において、ｐ型シリコン半導体基板１とｐ型半導体層２を積層したｐ型半導体基板１０に島状のｎ型チャネル領域３が設けられている。そしてチャネル領域３の内部にｎ型のソース領域５、ｎ型のドレイン領域６、およびｐ型のゲート領域７が形成されている。さらにゲート領域７にコンタクトするようにｐ型不純物を含んだポリシリコン層からなる導電層８が形成されている。チャネル領域３を含む基板１０上には絶縁膜９が形成されている。
【０００５】
このようなＪＦＥＴにおいては、チャネル領域３が浅く、従ってゲート領域７も浅い。この構造によりソース領域５からゲート領域７の下方を通りドレイン領域６に達する信号経路が短くなり内部抵抗Ｒを低減することができる。これに加えて、ゲート領域７上に導電層８を形成することによってゲート抵抗も低減することができる。特許文献１の技術はこれら２つの効果によりノイズ特性を改善している。
【０００６】
特許文献２は、ＣＭＯＳの標準的な製造工程を用いて、同一のシリコンウエハ上にＣＭＯＳＦＥＴの形成と並行してＪＦＥＴも形成することができる半導体装置の製造方法を開示している。図１０は特許文献２に記載された半導体装置の断面図である。半導体装置３０はＳＯＩ構造をなしていて、支持基板３２上に絶縁層３４が形成され、絶縁層３４の上に単結晶シリコン層からなる複数の素子形成領域３６ａ、３６ｂ、３６ｃが設けられている。素子形成領域３６ａ、３６ｂ、３６ｃはそれぞれｎチャネルＭＯＳ４０、ｐチャネルＭＯＳ４２、ｎチャネルＪＦＥＴ４４が形成された領域である。
【０００７】
この半導体装置において、素子形成領域３６ｂおよび３６ｃは同一工程によりｎ型化される。また、ｎチャネルＭＯＳ４０のソース領域５０とドレイン領域５２、およびｎチャネルＪＦＥＴ４４のソース領域６８とドレイン領域７０が同一工程で形成され、ｐチャネルＭＯＳ４２のソース領域６０とドレイン領域６２、およびｎチャネルＪＦＥＴのゲート領域６６が同一工程で形成される。このようにしてＪＦＥＴを特別な工程を追加することなく、ＣＭＯＳの形成時に並行して形成し、ＣＭＯＳとＪＦＥＴを混載した半導体装置の低コスト化を図っている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−５３５３４号公報
【特許文献２】特開２００１−３３２７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら本願発明者らの検討によれば、特許文献１や特許文献２が開示するような従来の構造を有するＪＦＥＴにはノイズ特性を劣化させる要因が未だに存在している。例えば特許文献１に示されるＪＦＥＴ（図９参照）が動作する場合、ソース領域５とドレイン領域６間をゲート領域７の下部を経由してキャリアが流れる。ソース領域５およびドレイン領域６のチャネル領域３の表面に近い部分から入出するキャリアは、ソース領域５とゲート領域の間およびドレイン領域６とゲート領域７の間でチャネル領域３と絶縁膜９の界面付近を流れる。
【００１０】
一方、シリコン基板等の半導体基板とシリコン酸化膜等の絶縁膜との接触界面には界面準位が存在する。半導体基板と絶縁膜とは互いに異なる原子結合を有することが原因で、両者のそれぞれを構成する原子同士が完全に結合することが困難であり、界面において一部の原子はダングリングボンド状態にある。このような界面における欠陥が界面準位を生成し、界面準位の一部は荷電している。そして界面準位が界面近傍を流れるキャリアの捕獲と捕獲したキャリアの放出を繰り返すことによって流れるキャリア数に変調が生じ、ノイズ（特に１／ｆノイズ）が発生すると考えられる。
【００１１】
図９に示す特許文献１のＪＦＥＴの絶縁膜９は通常ＣＶＤ法を用いて堆積される。しかしＣＶＤ法による絶縁膜の界面に生ずる界面準位密度は他の方法により形成される絶縁膜と比較して非常に大きく、特にノイズ低減に関して課題を有する。特許文献２に記載されたＪＦＥＴ（図１０参照）も特許文献１のものと実質的に同一構造を有するので同じ課題が存在する。
【００１２】
本発明は上記課題を解決するものである。本発明の第１の目的は上に説明したノイズを大幅に低減することのできる構造を有するＪＦＥＴを提供することである。本発明の第２目的は、前記第１の目的を満足するＪＦＥＴを小さい寸法で形成できる構造および製造方法を提供することである。さらに本発明の第３の目的は、前記第１の目的を満足するＪＦＥＴと他の半導体素子とを含む半導体装置を、コストを抑制して製造することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するための本発明に係る半導体装置は、半導体層に形成された第１導電型の不純物層と、前記不純物層の表面部に形成された第１導電型のソース領域と、前記不純物層の表面部に形成された第１導電型のドレイン領域と、前記不純物層の表面部において、前記ソース領域および前記ドレイン領域の間に、前記ソース領域および前記ドレイン領域から離間して形成された第２導電型のゲート領域と、前記ソース領域と前記ゲート領域との間、および前記ドレイン領域と前記ゲート領域との間の、前記不純物層上のそれぞれに、絶縁膜を介して形成された制御電極とを備える。
【００１４】
本発明に係る半導体装置の一形態は、上記の構造に加えて、前記半導体層に絶縁材料からなる素子分離を備え、前記不純物層が前記素子分離から離間して形成されている。
【００１５】
本発明に係る半導体装置は、前記制御電極の下の前記不純物層に空乏層を発生させる電圧を前記制御電極に印加する手段を備えていてもよい。前記制御電極の側壁に絶縁膜からなるサイドウォールが形成されていてもよい。
【００１６】
上記課題を解決するための本発明に係る半導体装置の製造方法は、半導体層に第１導電型の不純物層を形成する工程と、前記不純物層の表面上に絶縁膜を形成する工程と、前記絶縁膜上に導電性膜を形成し、前記導電性膜を選択的にエッチングして少なくとも第１制御電極および第２制御電極を互いに離間して形成する工程と、前記第１制御電極および前記第２制御電極をマスクとして、前記不純物層に第１導電型の不純物を導入し、前記第１制御電極および前記第２制御電極の両方を挟んで互いに離間した第１導電型のソース領域および第１導電型のドレイン領域を形成する工程と、前記第１制御電極および前記第２制御電極をマスクとして、前記不純物層に第２導電型の不純物を導入し、前記第１制御電極および前記第２制御電極の間に第２導電型のゲート領域を形成する工程とを含む。
【００１７】
本発明に係る製造方法の望ましい一形態は、前記半導体層に絶縁材料からなる素子分離を形成する工程をさらに備え、前記不純物層が前記素子分離から離間して形成される。
【００１８】
本発明に係る半導体装置は半導体集積回路の形態に製造される一つの場合において、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、ゲート電極と、ゲート絶縁膜と、第２導電型のソース・ドレイン領域とを有する第２の半導体素子とを有する。本発明に係る半導体装置の製造方法は、このような半導体装置に対して以下に列挙する効率的な製造工程を含み、それらの工程を実施可能にしている。
【００１９】
前記不純物層の表面上の前記絶縁膜と、前記第１の半導体素子のゲート絶縁膜と、前記第２の半導体素子のゲート絶縁膜とを同時に形成する工程と、前記第１制御電極、前記第２制御電極、前記第１の半導体素子のゲート電極および前記第２の半導体素子のゲート電極を同時に形成する工程とを含む。
【００２０】
前記第１制御電極および前記第２制御電極の両方を挟んで互いに離間した前記ソース領域および前記ドレイン領域と、前記第１の半導体素子の前記第１導電型のソース・ドレイン領域とを同時に形成する工程を含む。
【００２１】
前記第１制御電極および前記第２制御電極の間の前記ゲート領域と、前記第２の半導体素子の前記第２導電型のソース・ドレイン領域とを同時に形成する工程を含む。
【００２２】
前記半導体装置の第２の半導体素子が、前記半導体層に形成された第１導電型のウエルを有する場合は、前記不純物層と前記第１導電型のウエルとを同時に形成することができる。
【発明の効果】
【００２３】
本発明に係る半導体装置は、ソース領域とゲート領域との間、およびドレイン領域とゲート領域との間の半導体層上に、絶縁膜を介して設けられた制御電極を有する。半導体装置は制御電極に電圧が印加されることにより、制御電極の下の絶縁膜と半導体層の界面近傍に空乏層を形成することができる。形成した空乏層はソース領域とドレイン領域間を流れるキャリア（電流）が界面に近づくことを阻止するので、キャリアは界面や界面近傍に存在する欠陥、界面準位の影響を受けることなく流れる。この結果として電気信号ノイズの発生を低減することができる。
【００２４】
本発明によると、制御電極をマスクとして半導体層に不純物を導入してソース領域、ドレイン領域およびゲート領域を形成し、半導体装置はそのような方法によって形成された構造を有する。このように制御電極と上記３領域は自己整合的に位置決めができる。従って制御電極が不純物層上に追加されても、面積の増加を抑制して半導体装置を小さい寸法で製造することができる。
【００２５】
本発明に係る半導体装置が上に述べた第１および第２の半導体素子を有する場合、不純物層上の絶縁膜、制御電極、ソース領域、ドレイン領域およびゲート領域等が形成されるデバイス領域は、第１および第２の半導体素子と類似した構造を持っている。このため、第１および第２の半導体素子を製造する工程を利用して上記のデバイス領域を製造することができる。従って本発明に係る製造方法によれば半導体装置を低コストで製造することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態に係る半導体装置の断面図。
【図２】本発明の第１の実施形態に係る半導体装置のパターンレイアウトを示す平面図。
【図３】本発明の第１の実施形態に係る半導体装置の動作を説明するための断面図。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法おける別の工程を示す工程断面図。
【図９】従来のＪＦＥＴの断面図。
【図１０】従来の、ＪＦＥＴを含む半導体装置の断面図。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００２８】
（実施形態１）
図１は、本発明の第１の実施形態に係る半導体装置（ｎチャネルＪＦＥＴ）を示す断面図であり、図２はこの半導体装置のパターンレイアウトの一例を示す平面図である。図２は設計上のパターンレイアウトを示す図である。そして図１は図２のＡ−Ｂを結ぶ線に沿うこの半導体装置の断面である。
【００２９】
図１において、ｐ型の低不純物濃度（４×１０15／ｃｍ3）半導体基板（シリコン単結晶基板）１０１に、素子分離１０２が形成されている。素子分離１０２は本実施形態では、半導体基板１０１に溝を形成し、その内部にシリコン酸化物材料を埋め込んで形成したＳＴＩ（Shallow Trench Isolation）型の素子分離領域である。素子分離１０２の下に半導体基板１０１より高不純物濃度のｐ型チャネルストッパ１０３が形成され、ＪＦＥＴが形成された領域と外部との間のリーク電流流入・流出を防止している。素子分離１０２で挟まれ、区画された半導体基板１０１の結成領域に素子分離１０２より浅いＪＦＥＴのｎ型チャネル層１０４が形成されている。チャネル層１０４の不純物濃度は５×１０16／ｃｍ3程度である。
【００３０】
チャネル層１０４の表面部には、ｐ型の高不純物濃度ゲート領域１０５を挟んで、ｎ型の高不純物濃度ソース領域１０６、およびｎ型の高不純物濃度ドレイン領域１０７が互いに一定距離だけ離間して形成されている。ゲート領域１０５、ソース領域１０６およびドレイン領域１０７の不純物濃度は共に１×１０20／ｃｍ3程度である。そしてソース領域１０６とゲート領域１０５との間、ゲート領域１０５とドレイン領域１０７との間におけるチャネル層１０４上には、薄い絶縁膜１０８を介して制御電極１０９が形成されている。絶縁膜１０８は膜厚１０ｎｍ程度の酸化シリコン系の膜であり、制御電極１０９はｎ型またはｐ型の高不純物濃度多結晶シリコン膜からなり、膜厚は２００ｎｍ程度である。また、制御電極１０９の左右側壁に絶縁材料からなるサイドウォールが設けられている。
【００３１】
制御電極１０９、ゲート領域１０５、ソース領域１０６、およびドレイン領域１０７の表面には高融点金属シリサイド層１１０が貼り付けられている。特にゲート領域１０５、ソース領域１０６、およびドレイン領域１０７上の高融点金属シリサイド層１１０は前記のサイドウォールによって、制御電極１０９、およびゲート領域１０５とチャネル層１０４とのＰＮ接合と接触しないように電気的に絶縁されている。
【００３２】
素子分離１０２、ゲート領域１０５、ソース領域１０６、ドレイン領域１０７および制御電極１０９を覆うように、半導体基板１０１上に、シリコン酸化膜を主体とする層間絶縁膜１１１が形成されている。層間絶縁膜１１１には、ソース領域１０６等のチャネル層１０４に設けられた不純物導入領域に接続するコンタクトホール１１２と制御電極１０９に接続するコンタクトホール１１３が開口されている。これらコンタクトホール１１２、１１３の内部に、図示していないが例えばＴｉ／ＴｉＮからなるバリアメタルを介してタングステンが埋め込まれ、バリアメタルとタングステンからなるコンタクトプラグ１１４が形成されている。
【００３３】
層間絶縁膜１１１上にはシリコン酸化膜を主体とする層間絶縁膜１１６が形成され、複数の配線が埋め込み形成されている。配線１１５ａはコンタクトプラグ１１４、高融点金属シリサイド層１１０を介してソース領域１０６と電気的に接続されている。また配線１１５ｂ、配線１１５ｃ、配線１１５ｄはそれぞれ制御電極１０９、ゲート領域１０５、ドレイン領域１０７と電気的に接続されている。配線１１５ａ〜１１５ｄは層間絶縁膜１１６に形成された配線溝内面に形成された例えばＴａＮ／Ｔａバリアメタルを介して配線溝に埋め込み形成された銅からなる。配線１１５ａ〜１１５ｄにより、ソース領域１０６、制御電極１０９、ゲート領域１０５、ドレイン領域１０７のそれぞれに所定の電圧が供給される。
【００３４】
層間絶縁膜１１６上には保護絶縁膜１１７が形成されている。保護絶縁膜１１７が配線層構造の最上層である場合は、シリコン窒化膜またはそれを含む積層膜からなる。保護絶縁膜１１７の上層にさらに配線層が形成される場合は、保護絶縁膜１１７はシリコン酸化膜系の膜からなる。
【００３５】
次に、本実施形態に係る半導体装置の平面パターンレイアウトの一例を説明する。図２に示すように半導体装置（ＪＦＥＴ）が形成される半導体基板の活性領域は、素子分離１０２で周囲を囲まれ、区画された矩形状を有している。素子分離１０２の下に形成されるチャネルストッパ１０３（図１も参照）も活性領域を取り囲み、ＪＦＥＴから外部へのリーク電流、または外部からのリーク電流を防止している。
【００３６】
ＪＦＥＴの矩形状の活性領域の内部には、活性領域の周辺部から中央部に向かって順に、ソース領域１０６、制御電極１０９、ゲート領域１０５、制御電極１０９が形成され、これらはすべて矩形状のリングパターンを有する。ドレイン領域１０７は活性領域の中央に配置され、矩形状のパターンを有する。配線１１５ａ、１１５ｂおよび１１５ｃはそれぞれ、ソース領域１０６、制御電極１０９、ゲート領域１０５の矩形を形成する４辺のうち帯状に繋がる３辺に沿い、且つその３辺上に配置されている。配線１１５ｄはドレイン領域１０７上に配置されている。また配線１１５ａ〜１１５ｄをソース領域１０６、制御電極１０９、ゲート領域１０５、ドレイン領域１０７に接続するためのコンタクトホール１１２および１１３は、上記各領域上に複数個線状に配列されている。さらに配線１１５ａ〜１１５ｄは、活性領域から一方向に素子分離１０２上に引き出され、延長されている。
【００３７】
本発明に係るＪＦＥＴは、上に述べた構造を有することにより良好な低ノイズ特性を有することができる。図３は本実施形態に係るＪＦＥＴの動作を説明するための断面図であり、図１のＪＦＥＴにおける右半分の主要部分を拡大して示している。ＪＦＥＴはｎチャネルであるから図３において、ｐ型の半導体基板１０１とｎ型のソース領域１０６には同一の電圧（Ｖｓｕｂ、Ｖｓ（＝Ｖｓｕｂ））が印加され、ｎ型のドレイン領域１０７にはＶｓｕｂに対して正電圧（Ｖｄ）が印加されると仮定する。またゲート領域１０５にはＶｓｕｂに対して所定の負電圧Ｖｇを印加する。さらに制御電極１０９にはＶｓｕｂに対して所定の負電圧Ｖｃを印加する。
【００３８】
このようなバイアス条件の下で、Ｖｇによりゲート領域１０５の周囲のチャネル層１０４中に空乏層が広がり、ゲート領域１０５の直下がＪＦＥＴのいわゆるチャネル領域となる。これと共に制御電極１０９のＶｃにより絶縁膜１０８とチャネル層１０４との界面から下方にも空乏層が広がる。このようにしてソース領域１０６からドレイン領域１０７間に空乏層１１８ａが生ずる。これに加えてＶｄ、ＶｇおよびＶｓｕｂの各バイアス電圧により半導体基板１０１とチャネル層１０４間のＰＮ接合からも空乏層１１８ｂが生じ、キャリアは主要電流経路Ｉａに沿って流れる。
【００３９】
一方、ドレイン領域１０７の表面に近い部分から出たキャリアは、絶縁膜１０８の近傍に形成された空乏層１１８ａによるポテンシャル障壁の存在により、空乏層１１８ａより下部の電流経路Ｉｂに沿って流れる。この結果、絶縁膜１０８の界面に存在する界面準位によるキャリアの捕獲／放出がなくなるので、流れるキャリア数の変調（電流の変調）が低減し、ノイズを低減することができる。制御電極１０９に印加する電圧Ｖｃは絶縁膜１０８の界面を含むチャネル層１０４の表面層に空乏層を形成できる電圧であればよく、要求されるノイズレベル、チャネル層１０４に形成される電流経路の幅やＪＦＥＴ動作時におけるチャネル層１０４の実効抵抗等を考慮して適宜決定することができる。
【００４０】
なお、制御電極１０９の負電圧ＶｃはＤＣ電圧であることが望ましいが、必要であれば時間的に変化する電圧であってもよい。Ｖｃを印加する手段として外部電源に限らずＪＦＥＴ自体がＶｃを発生する電源回路を備えていてもよい。
【００４１】
図１に示したＪＦＥＴのチャネル層１０４は、素子分離１０２で囲まれる活性領域全面に形成されている。この場合、チャネル層１０４を流れるキャリアの一部はシリコン酸化物からなる素子分離１０２とチャネル層１０４との界面に接触しながらソース領域１０６に流入する。従ってこの界面における界面準位が原因でノイズが発生する可能性もある。このようなノイズも低減する場合、チャネル層１０４を素子分離１０２から離間して半導体基板１０１の活性領域に設けてもよい。
【００４２】
（実施形態２）
図４〜図７は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。本実施形態において例示する半導体装置は、第１の実施形態において説明した構造を有するＪＦＥＴと、例えば５．５Ｖ以下の低電圧領域で駆動するＣＭＯＳ回路とが同一半導体基板上に形成された半導体集積回路装置である。従って第１の実施形態に示したＪＦＥＴを形成している部分と同一機能、同一材料を有する部分には同一符号を付与している。図４〜図７に示した断面図において、図中の切断帯より左側が第１の実施形態によるＪＦＥＴが形成される領域であり、右側がＣＭＯＳ回路の２種類の半導体素子（ｎチャネルＭＯＳ型トランジスタおよびｐチャネルＭＯＳ型トランジスタ）が形成される領域である。
【００４３】
最初に図４（ａ）に示すように、ｐ型の低不純物濃度半導体基板（シリコン単結晶基板）１０１の所定領域をエッチングして溝を形成し、溝内部にシリコン酸化膜を埋め込んでＳＴＩ型の素子分離１０２を形成する。続いてｐチャネルＭＯＳ型トランジスタ（以後ｐｃｈＴｒという）を形成すべき半導体基板１０１の領域に、素子分離１０２を通してｎ型不純物をイオン注入し、ｎ型ウエル１２２を形成する。さらにｎチャネルＭＯＳ型トランジスタ（以後ｎｃｈＴｒという）を形成すべき半導体基板１０１の領域に、ｎ型ウエルの場合と同様の方法でｐ型ウエル１２１を形成する。この時、ＪＦＥＴ形成領域の素子分離１０２の下にｐ型ウエル形成工程を利用してｐ型のチャネルストッパ１０３が同時に形成される。
【００４４】
次に図４（ｂ）に示すように、ＪＦＥＴを形成すべき半導体基板１０１の領域に、ｎ型不純物を、異なる条件で２回イオン注してチャネル層１０４を形成する。イオン注入条件は、ドーズ量：１×１０12／ｃｍ2、注入エネルギー：３００ｋｅＶ、およびドーズ量：１×１０12／ｃｍ2、注入エネルギー４０ｋｅＶである。
【００４５】
次に図５（ａ）に示すように、ｎ型ウエル１２２、ｐ型ウエル１２１の表面を熱酸化し、ｎｃｈＴｒ、ｐｃｈＴｒ形成領域にゲート絶縁膜１２３を形成する。この工程でＪＦＥＴのチャネル層１０４の表面上に制御電極に対応して絶縁膜１０８が同時に形成される。ゲート絶縁膜１２３および絶縁膜１０８は熱酸化の後、アンモニアガスや窒素プラズマを用いて窒化酸化膜としてもよい。次に絶縁膜１０８およびゲート絶縁膜１２３上に導電性膜（シリコン膜）をＣＶＤ法で堆積する。そして図示していないが導電性膜上にレジストパターンを形成し、それをマスクとして導電性膜を選択的にエッチングしてパターン化し、ｎｃｈＴｒ、ｐｃｈＴｒのゲート電極１２４およびＪＦＥＴの制御電極１０９を同時に形成する。
【００４６】
次いで図５（ｂ）に示すように、所定の領域に開口を有するレジスト膜１２５を半導体基板１０１上に形成し、レジスト膜１２５、制御電極１０９およびゲート電極１２４をマスク層としてｐ型不純物を高濃度にイオン注入する。この工程により、ｎ型ウエル１２２の表面部にｐｃｈＴｒのソース・ドレイン領域１２６が形成されると同時に、ＪＦＥＴのチャネル層１０４の表面部にゲート領域１０５が形成される。
【００４７】
次に図６（ａ）に示すように、レジスト膜１２５を除去し、所定の領域に開口を有するレジスト膜１２７を再び半導体基板１０１上に形成し、レジスト膜１２７、ゲート電極１２４および制御電極１０９をマスク層としてｎ型不純物を高濃度にイオン注入する。この工程によりｐ型ウエル１２１の表面部にｎｃｈＴｒのソース・ドレイン領域１２８が形成されると同時に、ＪＦＥＴのチャネル層１０４の表面部にソース領域１０６およびドレイン領域１０７が形成される。
【００４８】
図５（ｂ）および図６（ａ）のイオン注入を実施することにより、ｎｃｈＴｒのゲート電極１２４がｎ型、ｐｃｈＴｒのゲート電極１２４がｐ型というデュアルゲートに形成される。またＪＦＥＴの制御電極１０９にも不純物が導入されて導電性を得ることができる。ＣＭＯＳ回路に要求される特性によっては図５（ａ）の工程段階において、半導体基板１０１上に形成されるシリコン膜の全面に亘ってｎ型不純物が高濃度に導入されてもよい。この場合は、図５（ｂ）の工程において制御電極１０９の一部にｐ型不純物が導入されても制御電極１０９の全体は低抵抗のｎ型である。
【００４９】
次に図６（ｂ）に示すように、レジスト膜１２７を除去し、半導体基板１０１上の全面を覆ってシリコン酸化膜あるいはシリコン窒化膜を主体とする絶縁膜を堆積する。この後堆積した当該絶縁膜を異方性ドライエッチングでエッチバックし、ゲート電極１２４および制御電極１０９の側壁にサイドウォール１２９を同時に形成する。さらにエッチバックによって表面が露出したゲート電極１２４、制御電極１０９、ｎｃｈＴｒ、ｐｃｈＴｒのソース・ドレイン領域１２８、１２６およびＪＦＥＴのゲート領域１０５、ソース領域１０６およびドレイン領域１０７の表面に、サリサイド技術を用いて高融点金属シリサイド層１１０を選択的に形成する。高融点金属シリサイド層１１０として、具体的にチタンシリサイド、コバルトシリサイド、ニッケルシリサイドのうちの少なくともいずれか１つを選択することができる。
【００５０】
次に図７（ａ）に示すように、ゲート電極１２４、制御電極１０９等を覆って半導体基板１０１上の全面に、例えば高密度プラズマ（ＨＤＰ）ＣＶＤ法を用いてシリコン酸化膜を主体とする層間絶縁膜１１１を堆積する。堆積した層間絶縁膜１１１の表面はＣＭＰ法で平坦化する。続いて層間絶縁膜１１１に、ｎｃｈＴｒ、ｐｃｈＴｒのソース・ドレイン領域１２６、１２８やＪＦＥＴのチャネル層１０４に形成されたゲート領域１０５、ソース領域１０６、ドレイン領域１０７に接続するコンタクトホール１１２、および制御電極１０９に接続するコンタクトホール１１３を開口する。
【００５１】
コンタクトホール１１２および１１３の内面に図示しないがＴｉ／ＴｉＮからなるバリアメタルを堆積し、さらにＣＶＤ法によりタングステン膜を堆積する。この後、ＣＭＰ法により層間絶縁膜１１１の上面に堆積したバリアメタルやタングステン膜を除去し、これらの膜をコンタクトホール１１２、１１３内に埋め込んでコンタクトプラグ１１４を形成する。
【００５２】
次に図７（ｂ）に示すように、層間絶縁膜１１１上の全面に、プラズマＣＶＤ法を用いてシリコン酸化膜系の層間絶縁膜１１６を堆積する。次いで層間絶縁膜１１６に配線溝を形成し、配線溝を含む全面に図示しないがＴａＮ／Ｔａからなるバリアメタルを堆積し、さらに例えばめっき法により銅膜を堆積する。そして層間絶縁膜１１６の上面上に堆積されたこれらの膜をＣＭＰ法で除去し、配線溝内のみにこれらの膜を埋め込み、ｎｃｈＴｒ、ｐｃｈＴｒの形成領域には配線１３０を、ＪＦＥＴ形成領域には図１、図２に示した配線１１５ａ〜１１５ｄを形成する。層間絶縁膜１１６上に図１に示す保護絶縁膜１１７をプラズマＣＶＤ法を用いて堆積する。
【００５３】
本実施形態に係る半導体装置の製造方法は、第１の実施形態と同様にＪＦＥＴのノイズを低減するという効果を発揮する。本発明に係るＪＦＥＴの製造においては、ノイズを低減するために従来のＪＦＥＴが持たない制御電極１０９をソース領域１０６とゲート領域１０５との間、およびゲート領域１０５とドレイン領域１０７との間のチャネル層１０４上に形成する必要がある。しかし本実施形態に係る製造方法によれば、図５（ｂ）、図６（ａ）の工程に示すように、制御電極１０９をマスクとしてｎ型またはｐ型の不純物をチャネル層１０４に導入することによってゲート領域１０５、ソース領域１０６およびドレイン領域１０７を形成する。
【００５４】
このためこれらの領域１０５、１０６、１０７が制御電極１０９に対して自己整合的に位置決めされ、しかもこれら３つの領域の端部が制御電極１０９とオーバーラップする。従って公知の製造工程、すなわちフォトリソ技術を用いて上記３つの領域のパターンを制御電極のパターンに対して位置合わせを行うときに生ずる誤差を吸収するマージンが不要である。このような理由で本発明によるＪＦＥＴの構造および本実施形態による半導体装置の製造方法を用いれば、小さい寸法のＪＦＥＴを得ることができる。
【００５５】
さらに本実施形態に係る半導体装置の製造方法は、第１の実施形態に係るＪＦＥＴとＣＭＯＳ回路を同一半導体基板上に有する半導体集積回路を製造する場合以下の利点を有する。図４〜図７を用いて説明したように、ＪＦＥＴのチャネル層１０４を除いて、ｎｃｈＴｒおよびｐｃｈＴｒのゲート電極１２４とＪＦＥＴの制御電極１０９、ｎｃｈＴｒのソース・ドレイン領域１２８とＪＦＥＴのソース領域１０６およびドレイン領域１０７、ｐｃｈＴｒのソース・ドレイン領域１２６とＪＦＥＴのゲート領域１０５のそれぞれのグループは同時に形成される。従ってＪＦＥＴのほとんどの部分はＣＭＯＳ回路の製造工程を利用してＣＭＯＳ回路と同時に形成することができるので、製造コストを低減したり製造コストの上昇を抑制することができる。なおＪＦＥＴの特性仕様から、図４（ｂ）に示した工程のようにチャネル層１０４を独立に形成する代わりに、図４（ａ）の工程でｎ型ウエル１２１と同時にチャネル層を形成することが可能であれば、ＪＦＥＴをＣＭＯＳ回路の製造工程だけで製造できる。従ってさらに製造コストが低減できる。
【００５６】
第２の実施形態に係る半導体装置の製造方法によれば、ｎｃｈＴｒのソース・ドレイン領域とＪＦＥＴのソースおよびドレイン領域、およびｐｃｈＴｒのソース・ドレイン領域とＪＦＥＴのゲート領域が同一形状に形成される。これは公知のＭＯＳ型トランジスタの製造工程から明らかである。例えばＣＭＯＳ回路からの要求により、ｐｃｈＴｒは図５（ｂ）等に示すソース・ドレイン領域１２６でよいが、ｎｃｈＴｒのソース・ドレイン領域としていわゆるＬＤＤ型の構造が必要な場合、ＪＦＥＴのソース・ドレイン領域もＬＤＤ構造で形成される。またｎｃｈＴｒ、ｐｃｈＴｒの両方にＬＤＤ型ソース・ドレインが必要な場合はＪＦＥＴのソース・ドレイン領域およびゲート領域もＬＤＤ構造で形成される。
【００５７】
さらにｐｃｈＴｒに関して次の場合がある。ゲート電極の側壁にサイドウォールを形成した後、ゲート電極とサイドウォールをマスクとしてｐ型不純物をｎ型ウエルに導入する。次に熱拡散によりｎ型ウエルに導入したｐ型不純物を水平拡散させてｐ型ソース・ドレイン領域の端部をゲート電極とオーバーラップさせる。この場合はＪＦＥＴのゲート領域も制御電極１０９とオーバーラップした形状に形成される。
【００５８】
しかしながら、ＪＦＥＴおよびｎｃｈＴｒ，ｐｃｈＴｒの特性をそれぞれ最適化するために、ＪＦＥＴのソース・ドレイン領域およびゲート領域をｐｃｈＴｒ、ｎｃｈＴｒのソース・ドレイン領域と異なる構造に形成することが必要となる可能性がある。この場合、新たな不純物導入用マスク層（レジストパターン等）の形成、不純物導入および不純物導入用マスク層の除去工程を追加しなければならない。図８は第２の実施形態に係る半導体装置の製造方法の別の工程を示す工程断面図である。図８は、ＪＦＥＴのソース・ドレイン領域の構造がｎｃｈＴｒのソース・ドレイン領域（ＬＤＤ型）と同一にならないように形成する場合の一例を示す工程断面図である。
【００５９】
第２の実施形態と同様にして図４（ａ）〜図５（ｂ）までの工程を実施する。次に図８（ａ）に示すように、半導体基板１０１上に、ｎｃｈＴｒを形成すべき領域上に開口が形成され、ＪＦＥＴを形成すべき領域上全体を覆うレジスト膜１４０を形成する。レジスト膜１４０およびゲート電極１２４をマスクとしてｐ型ウエル１２１にｎ型不純物をイオン注入し、低不純物濃度のドレイン領域としてＬＤＤ１４１を形成する。
【００６０】
次に図８（ｂ）に示すようにレジスト膜１４０を除去した後、ゲート電極１２４および制御電極１０９の側壁にサイドウォール１２９を第２の実施形態と同様の方法で形成する。次いで図６（ａ）に示す工程におけるレジスト膜と同一のレジスト膜１２７を半導体基板１０１上に形成し、レジスト膜１２７、ゲート電極１２４、制御電極１０９およびサイドウォール１２９をマスクとしてｎ型不純物をイオン注入する。このようにしてｎｃｈＴｒの高不純物濃度ソース・ドレイン領域１４２、ＪＦＥＴのソース領域１４３およびドレイン領域１４４を同時に形成する。次にレジスト膜１２７を除去し、第２の実施形態と同様に図６（ｂ）、図７（ａ）、（ｂ）に示す工程を実施する。
【００６１】
この製造方法によれば、レジスト膜１４０からなるマスク層、ＬＤＤ１４１を形成するイオン注入、およびレジスト膜１４０の除去工程が追加され、ｎｃｈＴｒのソース・ドレイン領域と異なる構造のＪＦＥＴのソース領域１４３およびドレイン領域１４４を形成することができる。しかしｎｃｈＴｒ、ｐｃｈＴｒのゲート電極とＪＦＥＴの制御電極については共通の工程で形成されるので、これらの部分に関する製造工程数はなお削減される。
【００６２】
第１および第２の実施形態では、ＪＦＥＴのチャネル層を半導体基板に形成した場合を示した。しかし、チャネル層を形成することができる領域は半導体基板に限定されない。半導体基板に形成されたウエル領域、半導体基板上に成長したエピタキシャル層、チャネル層とは反対導電型を有する埋め込み層上の単結晶半導体領域等にもチャネル層を形成することができる。これらの領域と半導体基板とを含めて半導体層と見なすことができ、従って一般にチャネル層は半導体層に形成される、と定義できる。これに基づけばｎｃｈＴｒ、ｐｃｈＴｒのｐ型ウエル、ｎ型ウエルも一般に半導体層に形成される。
【００６３】
本発明に係る実施形態ではｎチャネルＪＦＥＴを例示したが、ｎ型半導体層に形成されたｐ型チャネル層、ｐ型ソース領域、ｐ型ドレイン領域、ｎ型ゲート領域を有するｐチャネルＪＦＥＴにも本発明を適用することができる。その場合も上記実施形態と同様の効果を得ることができる。
【００６４】
本発明に係るＪＦＥＴは低ノイズ特性を有するので、低ノイズの下に電気信号を扱う種々のデバイスに組み込めば非常に有効である。このようなデバイスとしては一般的なアナログ集積回路、ＡＤ変換器、差動増幅器、センサインターフェース回路等を挙げることができる。差動増幅器ではＣＭＯＳトランジスタを差動入力で使用した場合１／ｆノイズレベルが高くアナログ信号を十分処理できない場合がある。しかし本発明によるＪＦＥＴを用いることによって十分目的を達成することができる。またセンサインターフェース回路はセンサからの微小信号を高精度に検知し増幅しなければならないので、回路が低ノイズであることが重要である。このことから本発明によるＪＦＥＴはセンサインターフェース回路に使用して特に有益である。
【産業上の利用可能性】
【００６５】
本発明は寸法の小さい低ノイズＪＦＥＴの製造、およびこのようなＪＦＥＴとＣＭＯＳ回路とを含む半導体集積回路の低コストな製造に有益である。
【符号の説明】
【００６６】
１０１ 半導体基板
１０２ 素子分離
１０３ チャネルストッパ
１０４ チャネル層
１０５ ゲート領域
１０６、１４３ ソース領域
１０７、１４４ ドレイン領域
１０８ 絶縁膜
１０９ 制御電極
１１０ 高融点金属シリサイド層
１１１、１１６ 層間絶縁膜
１１２、１１３ コンタクトホール
１１４ コンタクトプラグ
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１３０ 配線
１１７ 保護絶縁膜
１１８ａ、１１８ｂ 空乏層
１２１ ｐ型ウエル
１２２ ｎ型ウエル
１２３ ゲート絶縁膜
１２４ ゲート電極
１２５、１２７、１４０ レジスト膜
１２６、１２８、１４２ ソース・ドレイン領域
１２９ サイドウォール
１４１ ＬＤＤ
【特許請求の範囲】
【請求項１】
半導体層に形成された第１導電型の不純物層と、
前記不純物層の表面部に形成された第１導電型のソース領域と、
前記不純物層の表面部に形成された第１導電型のドレイン領域と、
前記不純物層の表面部において、前記ソース領域および前記ドレイン領域の間に、前記ソース領域および前記ドレイン領域から離間して形成された第２導電型のゲート領域と、
前記ソース領域と前記ゲート領域との間、および前記ドレイン領域と前記ゲート領域との間の、前記不純物層上のそれぞれに、絶縁膜を介して形成された制御電極と
を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体層に絶縁材料からなる素子分離をさらに備え、前記不純物層は前記素子分離から離間して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御電極の下の前記不純物層に空乏層を発生させる電圧を前記制御電極に印加する手段を備えたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記制御電極の側壁に絶縁膜からなるサイドウォールが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体層に第１導電型の不純物層を形成する工程と、
前記不純物層の表面上に絶縁膜を形成する工程と、
前記絶縁膜上に導電性膜を形成し、前記導電性膜をエッチングして少なくとも第１制御電極および第２制御電極を互いに離間して形成する工程と、
前記第１制御電極および前記第２制御電極をマスクとして、前記不純物層に第１導電型の不純物を導入し、前記第１制御電極および前記第２制御電極の両方を挟んで互いに離間した第１導電型のソース領域および第１導電型のドレイン領域を形成する工程と、
前記第１制御電極および前記第２制御電極をマスクとして、前記不純物層に第２導電型の不純物を導入し、前記第１制御電極および前記第２制御電極の間に第２導電型のゲート領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、ゲート電極と、ゲート絶縁膜と、第２導電型のソース・ドレイン領域とを有する第２の半導体素子とをさらに有し、
前記不純物層の表面上の前記絶縁膜と、前記第１の半導体素子のゲート絶縁膜と、前記第２の半導体素子のゲート絶縁膜とを同時に形成する工程と、
前記第１制御電極、前記第２制御電極、前記第１の半導体素子のゲート電極および前記第２の半導体素子のゲート電極を同時に形成する工程と
を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、ゲート電極と、ゲート絶縁膜と、第２導電型のソース・ドレイン領域とを有する第２の半導体素子とをさらに有し、
前記第１制御電極および前記第２制御電極の両方を挟んで互いに離間した前記ソース領域および前記ドレイン領域と、前記第１の半導体素子の前記第１導電型のソース・ドレイン領域とを同時に形成する工程を含むことを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、ゲート電極と、ゲート絶縁膜と、第２導電型のソース・ドレイン領域とを有する第２の半導体素子とをさらに有し、
前記第１制御電極および前記第２制御電極の間の前記ゲート領域と、前記第２の半導体素子の前記第２導電型のソース・ドレイン領域とを同時に形成する工程を含むことを特徴とする請求項５〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、前記半導体層に形成された第１導電型のウエルと、ゲート電極と、ゲート絶縁膜と、前記第１導電型のウエルに形成された第２導電型のソース・ドレイン領域とを有する第２の半導体素子とをさらに有し、
前記不純物層と前記第１導電型のウエルとを同時に形成する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記半導体層に絶縁材料からなる素子分離を形成する工程をさらに備え、前記不純物層を前記素子分離から離間して形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
半導体層に形成された第１導電型の不純物層と、
前記不純物層の表面部に形成された第１導電型のソース領域と、
前記不純物層の表面部に形成された第１導電型のドレイン領域と、
前記不純物層の表面部において、前記ソース領域および前記ドレイン領域の間に、前記ソース領域および前記ドレイン領域から離間して形成された第２導電型のゲート領域と、
前記ソース領域と前記ゲート領域との間、および前記ドレイン領域と前記ゲート領域との間の、前記不純物層上のそれぞれに、絶縁膜を介して形成された制御電極と
を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体層に絶縁材料からなる素子分離をさらに備え、前記不純物層は前記素子分離から離間して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御電極の下の前記不純物層に空乏層を発生させる電圧を前記制御電極に印加する手段を備えたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記制御電極の側壁に絶縁膜からなるサイドウォールが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体層に第１導電型の不純物層を形成する工程と、
前記不純物層の表面上に絶縁膜を形成する工程と、
前記絶縁膜上に導電性膜を形成し、前記導電性膜をエッチングして少なくとも第１制御電極および第２制御電極を互いに離間して形成する工程と、
前記第１制御電極および前記第２制御電極をマスクとして、前記不純物層に第１導電型の不純物を導入し、前記第１制御電極および前記第２制御電極の両方を挟んで互いに離間した第１導電型のソース領域および第１導電型のドレイン領域を形成する工程と、
前記第１制御電極および前記第２制御電極をマスクとして、前記不純物層に第２導電型の不純物を導入し、前記第１制御電極および前記第２制御電極の間に第２導電型のゲート領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、ゲート電極と、ゲート絶縁膜と、第２導電型のソース・ドレイン領域とを有する第２の半導体素子とをさらに有し、
前記不純物層の表面上の前記絶縁膜と、前記第１の半導体素子のゲート絶縁膜と、前記第２の半導体素子のゲート絶縁膜とを同時に形成する工程と、
前記第１制御電極、前記第２制御電極、前記第１の半導体素子のゲート電極および前記第２の半導体素子のゲート電極を同時に形成する工程と
を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、ゲート電極と、ゲート絶縁膜と、第２導電型のソース・ドレイン領域とを有する第２の半導体素子とをさらに有し、
前記第１制御電極および前記第２制御電極の両方を挟んで互いに離間した前記ソース領域および前記ドレイン領域と、前記第１の半導体素子の前記第１導電型のソース・ドレイン領域とを同時に形成する工程を含むことを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、ゲート電極と、ゲート絶縁膜と、第２導電型のソース・ドレイン領域とを有する第２の半導体素子とをさらに有し、
前記第１制御電極および前記第２制御電極の間の前記ゲート領域と、前記第２の半導体素子の前記第２導電型のソース・ドレイン領域とを同時に形成する工程を含むことを特徴とする請求項５〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記半導体装置は、ゲート電極と、ゲート絶縁膜と、第１導電型のソース・ドレイン領域とを有する第１の半導体素子と、前記半導体層に形成された第１導電型のウエルと、ゲート電極と、ゲート絶縁膜と、前記第１導電型のウエルに形成された第２導電型のソース・ドレイン領域とを有する第２の半導体素子とをさらに有し、
前記不純物層と前記第１導電型のウエルとを同時に形成する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１０】
前記半導体層に絶縁材料からなる素子分離を形成する工程をさらに備え、前記不純物層を前記素子分離から離間して形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２２７４８９（Ｐ２０１２−２２７４８９Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９６３９３（Ｐ２０１１−９６３９３）
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月２２日（２０１１．４．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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