【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】電流コラプスを抑制しながらノーマリオフ動作を実現することができる化合物半導体装置及びその製造方法を提供する。
【解決手段】化合物半導体装置の一態様には、基板１と、基板１上方に形成された化合物半導体積層構造７と、化合物半導体積層構造上方に形成されたゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄと、が設けられている。化合物半導体積層構造７には、電子走行層３と、電子走行層３上方に形成された電子供給層５を含む窒化物半導体層と、が設けられている。窒化物半導体層の表面のＩｎ組成は、平面視でゲート電極１１ｇとソース電極１１ｓとの間に位置する領域及びゲート電極１１ｇとドレイン電極１１ｄとの間に位置する領域において、ゲート電極１１ｇの下方よりも低くなっている。 （もっと読む）

【課題】化学機械的研磨の長い段階に頼らずに半導体基板上に半導体構造物を製造することを提案する。
【解決手段】本発明は、深さｐのパターンを有する表面トポロジーを有する半導体基板上に半導体構造物を製造する方法であって、前記方法は、（ａ）前記表面に第１絶縁材料の第１層（２４）を形成する段階と、（ｂ）前記第１層上に前記第１絶縁材料より密度が低い第２絶縁材料（２８）の第２層を形成する段階と、（ｃ）前記段階（ａ）及び段階（ｂ）によって形成された構造物を薄膜化する段階と、（ｄ）前記段階（ｃ）によって薄膜化された前記構造体の第２層を緻密化する段階と、（ｅ）前記段階（ｄ）によって緻密化された前記第２層を有する構造体を薄膜化する段階と、（ｆ）第２基板を用いた組立段階と、を含む方法である。 （もっと読む）

【課題】素子特性を悪化させず、アクティブ領域を終端領域に対して、簡単な方法により電気的に独立させることができ、さらには素子サイズの小型化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層２３のアクティブ領域１２と終端領域１１との間に、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されたチャネル層２６を、ゲートトレンチ２８の深さＤ_１と同じ深さＤ_２を有するアイソレーショントレンチ３９で分断する。互いに同じ深さのゲートトレンチ２８およびアイソレーショントレンチ３９は、同一のエッチング工程で形成される。 （もっと読む）

【課題】実施形態は、異なる種類の半導体素子のそれぞれに適合した半導体層が１つの絶縁膜上に設けられた半導体基板、その製造方法及び半導体装置を提供する。
【解決手段】実施形態に係る半導体基板は、第１絶縁層と、前記第１絶縁層の上に設けられた第１半導体層と、前記第１半導体層の上に選択的に設けられた第２絶縁層と、前記第２絶縁層を介して前記第１半導体層の上に設けられた第２半導体層と、を備える。さらに、前記第１半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記第１半導体層における前記第１絶縁層と前記第２絶縁層との間の部分と、前記第１半導体層の残りの部分と、を電気的に分離した第３絶縁層を備える。 （もっと読む）

【課題】実施形態は、異なる種類の半導体素子のそれぞれに適合した厚さを有する半導体層が１つの絶縁膜上に設けられた半導体基板およびその製造方法、その半導体基板を用いた半導体装置を提供する。
【解決手段】実施形態に係る半導体基板１０は、第１絶縁層５と、前記第１絶縁層の上に設けられた半導体層７とを有する半導体基板であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層１３と、前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層１５と、を備える。 （もっと読む）

【課題】 ＪＦＥＴ等のような低ノイズ特性が要求される半導体装置において、発生するノイズを低減すると共に、半導体装置を小さい寸法で製造する。
【解決手段】 半導体装置は、半導体層（１０１）に形成された素子分離（１０２）、第１導電型の不純物層（１０４）、第１導電型のソース領域（１０６）、第１導電型のドレイン領域（１０７）、第２導電型のゲート領域（１０５）、絶縁膜（１０８）を介して形成された制御電極（１０９）を備える。制御電極（１０９）に電圧を印加すると、半導体装置の動作中に制御電極（１０９）の下の不純物層（１０４）に空乏層を発生させることができ、キャリアは絶縁膜（１０８）と不純物層（１０４）の界面から離れて流れる。 （もっと読む）

【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得る。
【解決手段】ソース領域１，ドレイン領域２及びゲート電極３で形成されるＭＯＳトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。 （もっと読む）

【課題】異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の表面に第１の酸化膜１１を形成する第１の酸化膜形成ステップと、フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部１２を形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、を有する。 （もっと読む）

【課題】半導体基板上へのＶＦＥＴと他の種類の素子との混載が可能でありながら、半導体基板上に積層される半導体層の表面に大きな段差を有しない半導体装置を提供する。
【解決手段】Ｐ型シリコン基板２上には、酸化シリコンからなるボックス層３、Ｎ^＋型横方向導電層４およびＮ⁻型表面層５が積層されている。ボックス層３上には、Ｎ⁻型表面層５の表面からボックス層３に至る深さを有する、平面視環状のディープトレンチ６が形成されている。ディープトレンチ６およびボックス層３に取り囲まれるトランジスタ形成領域８は、その周囲から分離されている。このトランジスタ形成領域８において、Ｎ⁻型表面層５の表層部には、ソース領域１４およびドレイン領域１６が形成されている。またディープトレンチ６の側面に沿って、ドレイン領域１６とＮ^＋型横方向導電層４とに接続されたＮ^＋型縦方向導電層１７が形成されている。 （もっと読む）

【課題】コンタクトホールの形成領域が素子分離領域と重複しても、素子特性の劣化を抑制できるＳＯＩ基板とこのＳＯＩ基板を用いた半導体装置とを提供する。
【解決手段】半導体装置１は、半導体基材１１と埋め込み絶縁膜１２と半導体層１６とを有するＳＯＩ基板と、このＳＯＩ基板上に形成された半導体素子構造とを備える。埋め込み絶縁膜１２は、半導体基材１１から半導体層１６を電気的に絶縁分離する機能を有し、窒化膜１４を有する。 （もっと読む）

【課題】正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置を提供する。
【解決手段】メインセルとセンスセルとをトレンチ分離構造１ｄによって絶縁分離する。これにより、メインセルのコレクタに対して１００Ｖ以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルのエミッタ電位がセンス抵抗Ｒｓに流れる電流によって上昇しても、メインセルのエミッタと電気的に完全に分離されているため、寄生トランジスタが動作することもない。勿論、抵抗層１４から発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。 （もっと読む）

【課題】電子及び正孔の移動度を向上させたＳＯＩ構造のＣＭＯＳの提供
【解決手段】Ｓｉ基板１上にシリコン窒化膜２及びシリコン酸化膜３を介して貼り合わせられ、島状に絶縁分離されたＧｅ層８（第２の半導体層）が設けられ、このＧｅ層８に高濃度のソースドレイン領域（１４、１５）が形成されたＰチャネルのＭＩＳＦＥＴと、Ｓｉ基板１上にシリコン窒化膜２及び一部に空孔５を有するシリコン酸化膜３を介して、空孔５直上の歪みＳｉ層７を挟み、左右にＳｉＧｅ層６を有する構造からなるエピタキシャル半導体層（第１の半導体層）が島状に絶縁分離されて設けられ、歪みＳｉ層７には概略チャネル領域が形成され、ＳｉＧｅ層６には概略高濃度及び低濃度のソースドレイン領域（１０、１１、１２，１３）が形成されたＮチャネルのＭＩＳＦＥＴとから構成したＣＭＯＳ。 （もっと読む）

【課題】閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成され且つ高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａとを備えている。活性領域１ａにおける素子分離領域３２に接する部分のうち少なくともゲート絶縁膜１３ａの下側に位置する部分に、ｎ型不純物領域２８が形成されている。 （もっと読む）

【課題】基板表面の段差の発生を抑制すると共に、製造工程を簡略化し、結合欠陥等の発生を防止した高品質な半導体基板の製造方法を提供する。
【解決手段】半導体基板の製造方法は、半導体基板のＢＯＸ酸化膜形成予定領域の外周部分に、ＢＯＸ酸化膜形成予定領域よりも深くトレンチ開口部を設ける工程と、ＢＯＸ酸化膜形成予定領域の上部を開口したレジストマスクを形成する工程と、ＢＯＸ酸化膜形成予定領域の上部をエッチングする工程と、ＢＯＸ酸化膜形成予定領域に所望の深さまで酸素イオンを注入する工程と、レジストマスクを除去する工程と、半導体基板を熱処理し、ＢＯＸ酸化膜を形成する工程とを備える。 （もっと読む）

【課題】本発明は、ＳＯＩにおいて適したゲッタリング方法を適用して得られる半導体装置を提供する。
【解決手段】埋め込み酸化膜と、埋め込み酸化膜上に表面シリコン層を有するＳＯＩ構造を有する半導体装置において、埋め込み酸化膜上に、表面シリコン層を活性層として有するトランジスタと、素子分離絶縁膜を有し、素子分離絶縁膜上に容量が形成されており、素子分離絶縁膜に希ガス元素又は金属元素が含まれていることを特徴とする半導体装置とする。 （もっと読む）

【課題】５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入を行っても、目的とする領域に精度良く、不純物拡散領域を形成することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１０の表面に、イオン注入を行うための開口部４２Ａを持つレジストパターン４２を形成する工程であって、開口部４２Ａの縁部４２Ｂがイオン注入予定領域５０の外縁部５０Ａよりも内側に位置するようにして、レジストパターン４２を形成する工程と、レジストパターン４２から露出した半導体基板１０の表面の少なくとも一部に対して、ウエットエッチングを施す工程と、レジストパターン４２をマスクとし、５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入により、半導体基板１０の深部に不純物拡散領域（例えばＮ⁻型不純物拡散領域１２）を形成する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】エッチング装置の経時変化や状態変化等によらずトレンチの深さのばらつきを低減することができる半導体装置の製造方法を得る。
【解決手段】まず、所望の深さよりも浅い深さを持つトレンチ１６をＳｉ基板１０の主面に形成する。次に、トレンチ１６の深さを測定する。トレンチ１６の底面からＳｉ基板１０に酸素イオン１８を注入する。この際に、測定したトレンチ１６の深さと所望の深さの差に基づいて酸素イオン１８の注入エネルギーを調整して、Ｓｉ基板１０の所望の深さに酸素イオン１８が注入されるようにする。次に、熱処理を行って酸素イオン１８を注入した位置にＳｉＯ_２膜２２を形成する。次に、ＳｉＯ_２膜２２をエッチングストッパとして用いて、トレンチ１６の底面からＳｉ基板１０を更にエッチングしてトレンチ２４を形成する。その後、ＳｉＯ_２膜２２を除去する。 （もっと読む）

【課題】支持基板に接地電極を備えることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供する。
【解決手段】支持基板１０を、第１導電型領域１０ａと第２導電型領域１０ｂとを有し、第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域１０ａ、１０ｂで構成されるＰＮＰ接合またはＮＰＮ接合を有するものとする。このような半導体装置では、ＰＮＰ接合またはＮＰＮ接合の間に構成される空乏層により、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。 （もっと読む）

【課題】ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。
【解決手段】Ｐ型半導体基板１上に多層からなるＮ型エピタキシャル層３等を形成する。該Ｎ型エピタキシャル層３等をＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離する。該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。また該Ｎ＋型埋め込みガード層２の端部と接続し前記エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等を形成する。前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。 （もっと読む）