半導体装置
【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、SOI基板上に形成される半導体装置を得る。
【解決手段】ソース領域1,ドレイン領域2及びゲート電極3で形成されるMOSトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域11a及び11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成され、部分分離領域11bに隣接してタップ領域21bが形成される。部分分離領域11a,11b、タップ領域21a,21b及び活性領域1,2の周辺領域は全て完全分離領域10が形成される。
【解決手段】ソース領域1,ドレイン領域2及びゲート電極3で形成されるMOSトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域11a及び11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成され、部分分離領域11bに隣接してタップ領域21bが形成される。部分分離領域11a,11b、タップ領域21a,21b及び活性領域1,2の周辺領域は全て完全分離領域10が形成される。
【発明の詳細な説明】
【技術分野】
【0001】
この発明はSOI(Silicon On Insulator)基板を用いた半導体装置に関し、特に、SOI層に形成される部分分離領域下に残存するシリコン層を介してボディ電位を固定する半導体の構造に関する。
【背景技術】
【0002】
「MOS」という用語は、古くは金属/酸化物/半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にMOS構造を有する電界効果トランジスタ(以下、単に「MOSトランジスタ」と称す)においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【0003】
例えばMOSトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【0004】
従って「MOS」という用語は必ずしも金属/酸化物/半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「MOS」とはその語源に起因した略語としてのみならず、広く導電体/絶縁体/半導体の積層構造をも含む意義を有する。
【0005】
図84は支持基板、埋込絶縁膜及びSOI層からなるSOI基板のSOI層に形成される従来のMOSトランジスタの第1の態様のレイアウト構成を示す平面図である。
【0006】
図84において、ソース領域91,ドレイン領域92間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極93が形成される。そして、これらトランジスタ形成領域91〜93の周囲はSOI層を貫通して形成される完全分離領域100が形成される。
【0007】
図85はSOI基板のSOI層に形成されるMOSトランジスタの第2の態様のレイアウト構成を示す平面図である。
【0008】
図85において、第1の態様と同様、ソース領域91,ドレイン領域92間のボディ領域上にゲート酸化膜介してゲート電極93が形成されこれらトランジスタ形成領域91〜93の周囲は完全分離領域100が形成される。
【0009】
さらに、第2の態様では、ソース領域91の形成領域の上層部の一部からボディ領域の形成領域の上層部の一部にかけてソースタイ領域94が形成される。ソースタイ領域94はソース領域91およびボディ領域双方に隣接して設けられるため、ソースタイ領域94がソース領域91の電位設定用の金属シリサイドを介して電位設定を受けることによりボディ領域の電位固定を可能にしている。
【0010】
また、このようなSOI基板に形成されるMOSトランジスタのボディ領域固定技術として、例えば、特許文献1に開示されたSOI半導体集積回路が挙げられる。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2002−289873号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
上述した第2の態様のソースタイ領域94を用いたボディ固定、特許文献1で開示されたボディ固定は、安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減が図られていると言えない問題点があった。
【0013】
この発明は上記問題点を解決するためになされたもので、安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、SOI基板上に形成される半導体装置を得ることを目的とする。
【課題を解決するための手段】
【0014】
この発明に係る第1の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、前記SOI層に選択的に形成された第2の導電型の一方電極領域及び他方電極領域を備え、前記一方電極領域と前記他方電極領域とに挟まれた領域が第1の導電型のボディ領域として規定され、前記ボディ領域上に形成されるゲート電極と、前記SOI層内において、前記一方電極領域、前記他方電極領域及び前記ボディ領域からなる活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域のみに、前記SOI層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記ボディ領域に隣接形成され、前記活性領域の周辺領域のうち、少なくとも、前記ゲート電極の両端近傍領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域と、前記一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第1の導電型の一方ボディ固定用活性領域とをさらに備える。
【0015】
この発明に係る第2の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、前記SOI層に選択的に形成された第2の導電型の一方電極領域及び他方電極領域を備え、前記一方電極領域と前記他方電極領域とに挟まれた領域が第1の導電型のボディ領域として規定され、前記ボディ領域上に形成されるゲート電極と、前記SOI層内において、前記一方電極領域、前記他方電極領域及び前記ボディ領域からなる活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域のみに、前記SOI層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記ボディ領域に隣接形成され、前記活性領域の周辺領域のうち、少なくとも、前記ゲート電極の両端近傍領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、前記MOSトランジスタは、前記ボディ領域の電位設定用の外部電位供給領域を有さない。
【0016】
この発明に係る第3の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、ゲート電極を共有する第1及び第2のMOSトランジスタを含み、前記第1のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の第1の一方電極領域及び第1の他方電極領域を備え、前記第1の一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、前記第2のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の第2の一方電極領域及び第2の他方電極領域を備え、前記第2の一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、前記第1及び第2のMOSトランジスタは、前記第1及び第2のボディ領域上に形成される共有ゲート電極と、前記SOI層内において、前記第1の一方電極領域、前記第1の他方電極領域及び前記第1のボディ領域からなる第1の活性領域と前記第2の一方電極領域、前記第2の他方電極領域及び前記第2のボディ領域からなる第2の活性領域の周辺領域のうち、前記共有ゲート電極の一端近傍領域に、前記SOI層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記第1のボディ領域に隣接形成され、前記第1及び第2の活性領域間に位置する前記共有ゲート電極の中心部近傍領域に、前記SOI層の下層の一部である中心部半導体領域が残存するように形成される、絶縁性を有する中心部部分分離領域をさらに備え、前記中心部半導体領域は前記第1及び第2のボディ領域に隣接形成され、前記第1及び第2の活性領域の周辺領域のうち、少なくとも、前記共有ゲート電極の中心部及び両端近傍領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域と、前記一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第1の導電型の一方ボディ固定用活性領域とをさらに備える。
【0017】
この発明に係る第4の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、ゲート電極を共有する第1及び第2のMOSトランジスタを含み、前記第1のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の第1の一方電極領域及び第1の他方電極領域を備え、前記第1の一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、前記第2のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の第2の一方電極領域及び第2の他方電極領域を備え、前記第2の一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、前記第1及び第2のMOSトランジスタは、前記第1及び第2のボディ領域上に形成される共有ゲート電極と、前記SOI層内において、前記第1の一方電極領域、前記第1の他方電極領域及び前記第1のボディ領域からなる第1の活性領域と、前記第2の一方電極領域、前記第2の他方電極領域及び前記第2のボディ領域からなる第2の活性領域との間に位置する前記共有ゲート電極の中心部近傍領域に、前記SOI層の下層の一部である中心部半導体領域が残存するように形成される、絶縁性を有する中心部部分分離領域とを備え、前記中心部半導体領域は前記第1及び第2のボディ領域に隣接形成され、前記第1及び第2の活性領域の周辺領域のうち、少なくとも、前記共有ゲート電極の中心及び両端近傍領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、前記第1及び第2のMOSトランジスタは共に前記第1及び第2のボディ領域の電位設定用の外部電位供給領域を有さない。
【0018】
この発明に係る第5の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有する半導体装置であって、前記MOSトランジスタは、一方電極領域を互いに共有する第1及び第2のMOSトランジスタを含み、前記第1のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の共有一方電極領域及び第1の他方電極領域を備え、前記共有一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、前記第1のボディ領域上に形成される第1のゲート電極をさらに備え、前記第2のMOSトランジスタは、前記SOI層に選択的に形成された前記共有一方電極領域及び第2の導電型の第2の他方電極領域を備え、前記共有一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、前記第2のボディ領域上に形成される第2のゲート電極をさらに備え、前記第1及び第2のMOSトランジスタは、前記SOI層内において、前記共有一方電極領域、前記第1の他方電極領域、前記第1のボディ領域、前記第2の他方電極領域及び前記第2のボディ領域からなる共有活性領域の周辺領域のうち、前記第1及び第2のゲート電極の一端近傍領域それぞれのみに、前記SOI層の下層の一部である第1及び第2の一方半導体領域が残存するように形成される、絶縁性を有する第1及び第2の一方部分分離領域を備え、前記第1及び第2の一方半導体領域は前記第1及び第2のボディ領域に隣接形成され、前記共有活性領域の周辺領域のうち、少なくとも、前記第1及び第2のゲート電極それぞれの両端近傍領域及び前記第1及び第2のゲート電極間の領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域と、前記第1及び第2の一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第1の導電型の第1及び第2の一方ボディ固定用活性領域とを備える。
【0019】
この発明に係る第6の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、一方電極領域を互いに共有する第1及び第2のMOSトランジスタを含み、前記第1のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の共有一方電極領域及び第1の他方電極領域を備え、前記共有一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、前記第1のボディ領域上に形成される第1のゲート電極をさらに備え、前記第2のMOSトランジスタは、前記SOI層に選択的に形成された、前記共有一方電極領域及び第2の導電型の第2の他方電極領域を備え、前記共有一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、前記第2のボディ領域上に形成される第2のゲート電極をさらに備え、前記第1及び第2のMOSトランジスタは、前記SOI層内において、前記共有一方電極領域、前記第1の他方電極領域、前記第1のボディ領域、前記第2の他方電極領域及び前記第2のボディ領域からなる共有活性領域の周辺領域のうち、前記第1及び第2のゲート電極の一端近傍領域のみに、前記SOI層の下層の一部である第1及び第2の一方半導体領域が残存するように形成される、絶縁性を有する第1及び第2の一方部分分離領域を備え、前記第1及び第2の一方半導体領域は前記第1及び第2のボディ領域にそれぞれ隣接形成され、前記共有活性領域の周辺領域のうち、少なくとも、前記第1及び第2のゲート電極それぞれの両端近傍領域及び前記第1及び第2のゲート電極間の領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、前記第1及び第2のMOSトランジスタは共に前記第1及び第2のボディ領域の電位設定用の外部電位供給領域を有さない。
【発明の効果】
【0020】
この発明における第1の局面の半導体装置は、外部から固定電位供給可能な一方ボディ固定用活性領域から一方半導体領域を介してボディ領域の電位を安定性良く固定することができる。
【0021】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記ゲート電極の両端近傍領域以外の領域に少なくとも形成することにより、集積度の向上を図ることができる。
【0022】
さらに、ゲート電極の一端近傍領域のみに一方部分分離領域を形成することにより、一方半導体領域に付随する寄生接合容量を必要最小限に抑えることができる。
【0023】
この発明における第2の局面の半導体装置は、一方半導体領域に付随する寄生接合容量によってボディ電位固定を行うことができる。
【0024】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記ゲート電極の両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【0025】
この発明における第3の局面の半導体装置は、外部から固定電位供給可能な一方ボディ固定用活性領域から一方半導体領域を介して第1のボディ領域の電位を安定性良く固定するとともに、さらに中心部半導体領域を介して第2のボディ領域の電位を固定することができる。
【0026】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、共有ゲート電極の中心部及び両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【0027】
さらに、共有ゲート電極の一端近傍領域のみ及び中心部近傍領域のみに一方部分分離領域及び中心部部分分離領域をそれぞれ形成することにより、一方半導体領域及び中心部半導体領域に付随する寄生接合容量を必要最小限に抑えることができる。
【0028】
この発明における第4の局面の半導体装置は、中心部半導体領域に付随する寄生接合容量によってボディ電位固定を行うことができる。
【0029】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、共有ゲート電極の中心部及び両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【0030】
この発明における第5の局面の半導体装置は、外部から固定電位供給可能な第1及び第2の一方ボディ固定用活性領域から第1及び第2の一方半導体領域を介して第1及び第2のボディ領域それぞれの電位を安定性良く固定することができる。
【0031】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記第1及び第2のゲート電極それぞれの両端近傍領域及び前記第1及び第2のゲート電極間の領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【0032】
さらに、第1及び第2のゲート電極の第1及び第2の一端近傍領域のみに第1及び第2の一方部分分離領域を形成することにより、第1及び第2の一方半導体領域に付随する寄生接合容量を必要最小限に抑えることができる。
【0033】
この発明における第6の局面の半導体装置は、第1及び第2の一方半導体領域に付随する寄生接合容量によってボディ電位固定を行うことができる。
【0034】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記第1及び第2のゲート電極の両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【図面の簡単な説明】
【0035】
【図1】実施の形態1のSOI基板上に形成される、第1の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図2】実施の形態1の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図3】実施の形態1の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図4】実施の形態1の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図5】実施の形態1の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図6】図1のA−A断面を示す断面図である。
【図7】実施の形態2のSOI基板上に形成される、第1の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図8】実施の形態2の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図9】実施の形態2の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図10】実施の形態2の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図11】実施の形態2の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図12】実施の形態2の第6の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図13】実施の形態3のSOI基板上に形成される、第1の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図14】実施の形態3の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図15】実施の形態3の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図16】実施の形態3の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図17】実施の形態3の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図18】実施の形態4のSOI基板上に形成される、第1の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図19】実施の形態4の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図20】実施の形態4の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図21】実施の形態4の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図22】実施の形態4の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図23】実施の形態4の第6の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図24】実施の形態4の第7の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図25】実施の形態4の第8の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図26】実施の形態4の第9の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図27】実施の形態4の第10の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図28】実施の形態4の第11の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図29】実施の形態4の第12の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図30】実施の形態4の第13の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図31】実施の形態4の第14の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図32】実施の形態4の第15の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図33】実施の形態4の第16の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図34】実施の形態5のSOI基板上に形成される、第1〜第8の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図35】実施の形態5の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図36】実施の形態5の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図37】実施の形態5の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図38】実施の形態5の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図39】実施の形態5の第6の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図40】実施の形態5の第7の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図41】実施の形態5の第8の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図42】ダメージ領域形成工程の第1の態様を示す断面図である。
【図43】ダメージ領域形成工程の第1の態様を示す断面図である。
【図44】ダメージ領域形成工程の第1の態様を示す断面図である。
【図45】ダメージ領域形成工程の第1の態様を示す断面図である。
【図46】ダメージ領域形成工程の第1の態様を示す断面図である。
【図47】ダメージ領域形成工程の第1の態様を示す断面図である。
【図48】ダメージ領域形成工程の第1の態様を示す断面図である。
【図49】ダメージ領域形成工程の第1の態様を示す断面図である。
【図50】ダメージ領域形成工程の第1の態様を示す断面図である。
【図51】ダメージ領域形成工程の第1の態様を示す断面図である。
【図52】ダメージ領域形成工程の第1の態様を示す断面図である。
【図53】空乏層幅を模式的に示す説明図である。
【図54】ダメージ領域形成工程の第2の態様を示す断面図である。
【図55】ダメージ領域形成工程の第2の態様を示す断面図である。
【図56】ダメージ領域形成工程の第2の態様を示す断面図である。
【図57】ダメージ領域形成工程の第2の態様を示す断面図である。
【図58】ダメージ領域形成工程の第2の態様を示す断面図である。
【図59】ダメージ領域形成工程の第2の態様を示す断面図である。
【図60】ダメージ領域形成工程の第2の態様を示す断面図である。
【図61】ダメージ領域形成工程の第2の態様を示す断面図である。
【図62】ダメージ領域形成工程の第2の態様を示す断面図である。
【図63】ダメージ領域形成工程の第3の態様を示す断面図である。
【図64】ダメージ領域形成工程の第3の態様を示す断面図である。
【図65】ダメージ領域形成工程の第3の態様を示す断面図である。
【図66】ダメージ領域形成工程の第3の態様を示す断面図である。
【図67】ダメージ領域形成工程の第3の態様を示す断面図である。
【図68】ダメージ領域形成工程の第3の態様を示す断面図である。
【図69】実施の形態1の応用例である組合せレイアウトパターンを示す平面図である。
【図70】実施の形態2の応用例である組合せレイアウトパターンを示す平面図である。
【図71】実施の形態2の応用例である半導体集積回路を構成するレイアウトパターンを示す平面図である。
【図72】図71で示した半導体集積回路の概念を示す説明図である。
【図73】実施の形態4の応用例である組合せレイアウトパターンである第1のレイアウト例を示す平面図である。
【図74】実施の形態4の応用例である第2のレイアウト例を示す平面図である。
【図75】実施の形態4の応用例である第3のレイアウト例を示す平面図である。
【図76】実施の形態4の応用例である第4のレイアウト例を示す平面図である。
【図77】実施の形態4の応用例である第5のレイアウト例を示す平面図である。
【図78】実施の形態4の応用例である第6のレイアウト例を示す平面図である。
【図79】実施の形態4の応用例である第7のレイアウト例を示す平面図である。
【図80】実施の形態4の応用例である第8のレイアウト例を示す平面図である。
【図81】実施の形態4の応用例である第9のレイアウト例を示す平面図である。
【図82】実施の形態4の応用例である第10のレイアウト例を示す平面図である。
【図83】実施の形態5の応用例であるレイアウトパターンを示す平面図である。
【図84】SOI基板のSOI層に形成される従来のMOSトランジスタの第1の態様のレイアウト構成を示す平面図である。
【図85】SOI基板のSOI層に形成されるMOSトランジスタの第2の態様のレイアウト構成を示す平面図である。
【発明を実施するための形態】
【0036】
<実施の形態1>
図1〜図5は実施の形態1のSOI基板上に形成される、第1〜第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態1は1単位のMOSトランジスタのレイアウト構成に着目している。
【0037】
(第1の態様)
図1は実施の形態1の第1の態様を示す平面図である。同図において、ソース領域(一方電極領域)1,ドレイン領域(他方電極領域)2間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極3が形成される。このゲート電極3の両端はソース領域1,ドレイン領域2の形成領域(以下、ソース領域1,ドレイン領域2間のボディ領域を含めて単に「活性領域1,2」と略する場合あり)から平面視突出している。以下では、説明の都合上、ゲート電極3の活性領域1.2から図中、平面視上方に突出した領域及びその近傍領域を「ゲート一端領域」、ゲート電極3の活性領域1,2から図中、平面視下方に突出した領域及びその近傍領域を「ゲート他端領域」と称し、ゲート一端領域及びゲート他端領域を併せて「ゲート両端領域」と称する場合がある。また、ゲート電極3の図中上方の延長線上を「ゲート一端延長線上」、ゲート電極3の図中下方の延長線上を「ゲート他端延長線上」と称し、ゲート一端延長線上及びゲート他端延長線上を併せて「ゲート両端延長線上」と称す場合がある。
【0038】
ゲート一端領域(ゲート電極の一端近傍領域)及びゲート他端領域(ゲート電極の他端近傍領域)に部分分離領域11a及び11bが形成され、部分分離領域11aのゲート一端延長線上に隣接してタップ領域(ボディ固定用活性領域)21aが形成され、部分分離領域11bのゲート他端延長線上に隣接してタップ領域21bが形成される。なお、本明細書中で述べる、部分分離領域とタップ領域との隣接配置とは、正確には部分分離領域下に残存するSOI層の一部であるPTI下半導体領域とタップ領域とが隣接して電気的に接続関係を有することを意味する。
【0039】
そして、部分分離領域11a,11b、タップ領域21a,21b及び活性領域1,2の周辺領域は全て完全分離領域10が形成される。すなわち、活性領域1,2の周辺領域において、ゲート他端領域以外の領域すべてに完全分離領域10が形成される。
【0040】
図6は図1のA−A断面を示す断面図である。図6では第1の態様のMOSトランジスタがN型(ボディ領域がP型)の場合を示している。
【0041】
同図に示すように、シリコン支持基板51、埋込絶縁膜52及びSOI層53の積層構造によってSOI基板が構成され、部分分離領域11aはSOI層53を貫通することなく、その下層部にSOI層53の一部であるPTI下半導体領域53aを残存させて形成される。一方、完全分離領域10はSOI層53を貫通して埋込絶縁膜52に到達するように形成される。
【0042】
ゲート電極3直下のSOI層53の領域であるP型のボディ領域53bは、P型のPTI下半導体領域53aを介してP+型のタップ領域21aに電気的に接続されることにより、タップ領域21aに付与するボディ電位により電位固定される。なお、ゲート電極3の側面にはシリコン酸化膜スペーサ71及びサイドウォール73(図1〜図5では図示せず)が形成されている。また、部分分離領域11b,タップ領域21b側の断面構造も左右対称な点を除き図6の構造と同様である。
【0043】
このように、実施の形態1の第1の態様は、ゲート両端領域に部分分離領域11a,11bをそれぞれ形成し、部分分離領域11a,11bに対しゲート両端延長線上に隣接してタップ領域21a,21bをそれぞれ形成することにより、2つのタップ領域21a,21bからの固定電位付与によりボディ電位固定を安定性良く行うことができるという効果(ボディ固定効果)を奏する。
【0044】
さらに、ゲート両端領域以外の活性領域1,2の周辺領域全てに完全分離領域10を形成して素子分離している。一般に完全分離領域に必要な分離幅は部分分離領域に必要な分離幅より狭くすることができるため、活性領域1,2の周辺領域をすべて部分分離領域で形成する場合に比べ、集積度の向上を図ることができる効果(高集積化効果)を奏する。
【0045】
加えて、ゲート両端領域以外の活性領域1,2の周辺領域の全てに完全分離領域10を形成して分離することにより、活性領域1,2の周辺をすべて部分分離領域で形成する場合に比べ、部分分離領域下の半導体領域(図6のPTI下半導体領域53aに相当)と活性領域1,2によるPN接合寄生容量の低減に伴う低容量化効果を図ることができる効果も奏する。
【0046】
(第2の態様)
図2は実施の形態1の第2の態様を示す平面図である。同図に示すように、部分分離領域11bのゲート他端延長線上に隣接してタップ領域を形成していない点が第1の態様と異なる。なお、他の構成は図1で示した第1の態様と同様であるため、説明は省略する。
【0047】
このような構成の第2の態様は、タップ領域21aからの固定電位付与と、部分分離領域11b下のPTI下半導体領域に付随するPN接合容量に充電(MOSトランジスタのオン状態時)とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0048】
このような構成の第2の態様は、第1の態様と比較した場合、タップ領域21bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域21b除去に伴いタップ領域21bと上部に形成される配線との間に生じる配線容量の低減を図ることができる分、低容量化効果は優る。
【0049】
(第3の態様)
図3は実施の形態1の第3の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域11bが形成されず、その代わりに完全分離領域10が形成されている点が第2の態様と異なる。なお、他の構成は図2で示した第2の態様と同様であるため、説明は省略する。
【0050】
このような構成の第3の態様は、タップ領域21aからの固定電位付与のみによってボディ電位固定動作を行う。
【0051】
このような構成の第3の態様は、第2の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11bに付随するPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0052】
(第4の態様)
図4は実施の形態1の第4の態様を示す平面図である。同図に示すように、タップ領域21aを形成していない点が第2の態様と異なる。なお、他の構成は図2で示した第2の態様と同様であるため、説明は省略する。
【0053】
このような構成の第4の態様は、第2の態様の部分分離領域11bと同様、部分分離領域11a,11bそれぞれ下のPTI下半導体領域に付随するPN接合容量によってボディ電位固定動作を行う。
【0054】
このような構成の第4の態様は、第2の態様と比較した場合、タップ領域21aを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域21aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0055】
部分分離領域11a,11b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a,11b下のPTI下半導体領域53aに高濃度な不純物を注入してダメージ領域(結晶欠陥領域)を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a,11b(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0056】
(第5の態様)
図5は実施の形態1の第5の態様を示す平面図である。同図に示すように、部分分離領域11bが形成されず、その代わりに完全分離領域10が形成されている点が第4の態様と異なる。なお、他の構成は図4で示した第4の態様と同様であるため、説明は省略する。
【0057】
このような構成の第5の態様は、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0058】
このような構成の第5の態様は、第4の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、部分分離領域11bの形成予定領域にも完全分離領域10を形成できるため高集積化効果は優る。また、部分分離領域11bに付随するPN接合寄生容量の低減を図ることができる分、低容量化効果は優る。
【0059】
(その他)
上述した実施の形態1の第1の態様〜第5の態様において、タップ領域21a,21bにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域(正確にはその下方のPTI下半導体領域)及びタップ領域の形成サイズを大きくする方が望ましい。また、第4の態様で述べたダメージ領域をタップ領域に形成することも望ましい。
【0060】
<実施の形態2>
図7〜図12は実施の形態2のSOI基板上に形成される、第1〜第6の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態2はゲート電極を共有する2単位のMOSトランジスタのレイアウト構成に着目している。
【0061】
このように、実施の形態2ではゲート電極6を共有する分、実施の形態1に比べ高集積化を図ることができる。
【0062】
(第1の態様)
図7は実施の形態2の第1の態様を示す平面図である。同図において、ソース領域4a,ドレイン領域5a間のボディ領域(その表面がチャネル領域,いずれも図示せず)上及びソース領域4b,ドレイン領域5b間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介して共通のゲート電極6(共有ゲート電極)が形成される。このゲート電極6の両端はソース領域4a,ドレイン領域5aの形成領域(以下、活性領域4a,5a間のボディ領域を含めて単に「活性領域4a,5a」と略する場合あり)から平面視上方に突出するとともに、ソース領域4b,ドレイン領域5bの形成領域(以下、活性領域4b,5b間のボディ領域を含めて単に「活性領域4b,5b」と略する場合あり)から平面視下方に突出している。そして、活性領域4a,5aとゲート電極6により形成されるMOSトランジスタQ1を構成し、活性領域4b,5bとゲート電極6とによりMOSトランジスタQ2を構成し、MOSトランジスタQ1,Q2はゲート電極6を共有している。
【0063】
ゲート電極6のゲート一端領域及びゲート他端領域に部分分離領域12a及び12cが形成され、活性領域4a,5aと活性領域4b,5bとの間のゲート電極6の近傍領域に部分分離領域12bが形成される。また、部分分離領域12aのゲート一端延長線上に隣接してタップ領域(ボディ固定用活性領域)22aが形成され、部分分離領域12cのゲート他端延長線上に隣接してタップ領域22bが形成される。
【0064】
そして、部分分離領域12a〜12c、タップ領域22a,22b、活性領域4a,5a、活性領域4b,5bの周辺領域は全て完全分離領域10が形成される。
【0065】
このように、実施の形態2の第1の態様は、ゲート両端領域に部分分離領域12a,12c、ゲート中心近傍領域に部分分離領域12bをそれぞれ形成し、ゲート両端延長線上にタップ領域22a,22bをそれぞれ形成することにより、タップ領域22a,22bからのMOSトランジスタQ1,Q2のボディ領域への固定電位付与により、ボディ固定効果を奏する。
【0066】
さらに、ゲート両端領域及びゲート中心近傍領域以外の活性領域4a,5a及び活性領域4b,5bの周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1と同様、高集積化効果を奏する。
【0067】
加えて、ゲート両端領域及びゲート中心近傍領域以外の活性領域4a,5a及び活性領域4b,5bの周辺領域の全てに完全分離領域10を形成して分離することにより、部分分離領域下の半導体領域と活性領域4a,5a及び活性領域4b,5bによるPN接合寄生容量の低減に伴う低容量化効果を図ることができる効果も奏する。
【0068】
(第2の態様)
図8は実施の形態2の第2の態様を示す平面図である。同図に示すように、部分分離領域12cに対しゲート他端延長線上に隣接してタップ領域を形成していない点が第1の態様と異なる。なお、他の構成は図7で示した第1の態様と同様であるため、説明は省略する。
【0069】
このような構成の第2の態様は、タップ領域21aからの固定電位付与(MOSトランジスタQ1のボディ領域、及び部分分離領域12b下のPTI下半導体領域を介してMOSトランジスタQ2のボディ領域まで付与可能)と、部分分離領域12c下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0070】
このような構成の第2の態様は、第1の態様と比較した場合、タップ領域22bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域22b除去に伴いタップ領域22bに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0071】
(第3の態様)
図9は実施の形態2の第3の態様を示す平面図である。同図に示すように、部分分離領域12cを形成せず、代わりに完全分離領域10を形成している点が第2の態様と異なる。なお、他の構成は図8で示した第2の態様と同様であるため、説明は省略する。
【0072】
このような構成の第3の態様は、タップ領域21aからの固定電位付与(MOSトランジスタQ1のボディ領域、及び部分分離領域12b下のPTI下半導体領域を介してMOSトランジスタQ2のボディ領域まで付与可能)によってボディ電位固定動作を行うことになる。
【0073】
このような構成の第3の態様は、第2の態様と比較した場合、部分分離領域12cを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域12c除去に伴いPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0074】
(第4の態様)
図10は実施の形態2の第4の態様を示す平面図である。同図に示すように、部分分離領域12aに対しゲート一端延長線上に隣接してタップ領域を形成していない点が第2の態様と異なる。なお、他の構成は図8で示した第2の態様と同様であるため、説明は省略する。
【0075】
このような構成の第4の態様は、部分分離領域12a,12b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってMOSトランジスタQ1のボディ電位固定動作が行われ、部分分離領域12b,12c下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってMOSトランジスタQ2のボディ電位固定動作が行われることになる。
【0076】
このような構成の第4の態様は、第2の態様と比較した場合、タップ領域22aを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域22a除去に伴いタップ領域22aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0077】
また、第4の態様において、実施の形態1の第4の態様と同様、部分分離領域12a〜12c下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域12a〜12c下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域(結晶欠陥領域)を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域12a〜12c(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0078】
(第5の態様)
図11は実施の形態2の第5の態様を示す平面図である。同図に示すように、部分分離領域12cを形成せず、代わりに完全分離領域10を形成する点が第4の態様と異なる。なお、他の構成は図10で示した第4の態様と同様であるため、説明は省略する。
【0079】
このような構成の第5の態様は、部分分離領域12a,12b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによって、MOSトランジスタQ1,Q2のボディ電位固定動作を行うことになる。
【0080】
このような構成の第5の態様は、第4の態様と比較した場合、部分分離領域12cを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域12c除去に伴いPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0081】
また、第5の態様において、第4の態様と同様、部分分離領域12a,12b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域12a,12b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域12a,12b(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0082】
(第6の態様)
図12は実施の形態2の第6の態様を示す平面図である。同図に示すように、部分分離領域12aを形成せず、代わりに完全分離領域10を形成している点が第5の態様と異なる。なお、他の構成は図11で示した第5の態様と同様であるため、説明は省略する。
【0083】
このような構成の第6の態様は、部分分離領域12b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによって、MOSトランジスタQ1,Q2のボディ電位固定動作を行うことになる。
【0084】
このような構成の第6の態様は、第5の態様と比較した場合、部分分離領域12aを有しない分、ボディ固定効果は劣り、部分分離領域12aの形成予定領域にも完全分離領域10を形成できるため、高集積化効果は優る。また、部分分離領域12a除去に伴いPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0085】
また、第6の態様において、第5の態様と同様、部分分離領域12b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域12b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域12b(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0086】
(その他)
上述した実施の形態2の第1の態様〜第6の態様において、タップ領域22a,22bにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域(正確にはその下方のPTI下半導体領域)及びタップ領域の形成面積を大きくする方が望ましい。また、第4〜第6の態様で述べたダメージ領域をタップ領域に形成することも望ましい。
【0087】
<実施の形態3>
図13〜図17は実施の形態3のSOI基板上に形成される、第1〜第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態3は1単位のMOSトランジスタのレイアウト構成に着目している。
【0088】
(第1の態様)
図13は実施の形態3の第1の態様を示す平面図である。同図において、ソース領域7,ドレイン領域8間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極3が形成される。このゲート電極3の両端はN型のソース領域7,ドレイン領域8の形成領域(以下、活性領域7,8間のボディ領域を含めて単に「活性領域7,8」と略する場合あり)から平面視突出している。
【0089】
ゲート電極3のゲート一端領域及びゲート他端領域に部分分離領域11a,11bが形成され、部分分離領域11aのゲート一端延長線上に隣接してタップ領域21aが形成され、部分分離領域11bのゲート他端延長線上に隣接してタップ領域21bが形成される。
【0090】
加えて、ゲート電極3の中心部近傍領域において、ソース領域7の上層部の一部からゲート電極3下のボディ領域の上層部に一部にかかてP型のソースタイ領域(電極領域形成活性領域)9が形成されている。
【0091】
そして、部分分離領域11a,11b、タップ領域21a,21b及び活性領域7,8の周辺領域は全て完全分離領域10が形成される。
【0092】
このような構造の実施の形態3の第1の態様は、2つのタップ領域21a,21bからの固定電位付与に加えて、さらに、ソースタイ領域9からの固定電位付与が加わるため、実施の形態1の第1の態様以上のボディ固定効果を奏する。例えば、ゲート電極3のゲート幅が比較的広い場合、ゲート両端延長線上にあるタップ領域21a,21bからの固定電位付与のみでは、ゲート中心部近傍領域のボディ領域の電位固定が不安定になる懸念があるが、ゲート電極3の中心部近傍に形成されるソースタイ領域9によって固定電位付与されるため、そのような懸念を確実に回避することができる。
【0093】
さらに、ゲート両端領域以外の活性領域7,8の周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1の第1の態様と同様、高集積化効果を奏する。
【0094】
加えて、ゲート両端領域以外の活性領域7,8の周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1の第1の態様と同様、低容量化効果を図ることができる効果も奏する。
【0095】
(第2の態様)
図14は実施の形態3の第2の態様を示す平面図である。同図に示すように、部分分離領域11bに対しゲート他端延長線上に隣接してタップ領域を形成していない点が第1の態様と異なる。なお、他の構成は図13で示した第1の態様と同様であるため、説明は省略する。
【0096】
このような構成の第2の態様は、タップ領域21aからの固定電位付与、ソースタイ領域9からの固定電位付与、及び部分分離領域11b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0097】
このような構成の第2の態様は、第1の態様と比較した場合、タップ領域21bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域21b除去に伴いタップ領域21bと上部に形成される配線との間に生じる配線容量の低減を図ることができる分、低容量化効果は優る。
【0098】
(第3の態様)
図15は実施の形態3の第3の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域11bを形成せず、代わりに完全分離領域10を形成している点が第2の態様と異なる。なお、他の構成は図14で示した第2の態様と同様であるため、説明は省略する。
【0099】
このような構成の第3の態様は、タップ領域21aからの固定電位付与及びソースタイ領域9からの固定電位付与によるボディ電位固定動作を行う。
【0100】
このような構成の第3の態様は、第2の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11bに付随するPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0101】
(第4の態様)
図16は実施の形態3の第4の態様を示す平面図である。同図に示すように、タップ領域21aを形成していない点が第2の態様と異なる。なお、他の構成は図14で示した第2の態様と同様であるため、説明は省略する。
【0102】
このような構成の第4の態様は、ソースタイ領域9からの固定電位付与と、部分分離領域11a,11bそれぞれの下方のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0103】
このような構成の第4の態様は、第2の態様と比較した場合、タップ領域21aを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域21aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0104】
部分分離領域11a,11b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a,11b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a,11b(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0105】
(第5の態様)
図17は実施の形態3の第5の態様を示す平面図である。同図に示すように、部分分離領域11bを形成せず、代わりに完全分離領域10を形成している点が第4の態様と異なる。なお、他の構成は図16で示した第4の態様と同様であるため、説明は省略する。
【0106】
このような構成の第5の態様は、ソースタイ領域9からの固定電位付与と、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0107】
このような構成の第5の態様は、第4の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11aに付随するPN接合寄生容量の低減を図ることができる分、低容量化効果は優る。
【0108】
部分分離領域11a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0109】
(その他)
上述した実施の形態3の第1の態様〜第5の態様において、タップ領域21a,21bにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域(正確にはその下方のPTI下半導体領域)及びタップ領域の形成サイズを大きくする方が望ましい。また、第4,第5の態様で述べたダメージ領域をタップ領域に形成することも望ましい。
【0110】
また、実施の形態1〜実施の形態3における部分分離領域11a,11b(12a〜12c)それぞれの形成幅(ソース・ドレイン形成方向(図中横方向)の長さ)は、ゲート電極3(6)のゲート長に、(露光重ね合わせずれ+プロセスばらつき)を加えて長さに設定することが望ましい。
【0111】
例えば、部分分離領域の形成幅は、「ゲート長+(片側0.05um=0.1um=(露光重ね合わせずれ+プロセスばらつき)) (min=0.2um)」程度を考えられる。
【0112】
また、タップ領域において、その形成幅(ソース・ドレイン形成方向の長さ)は、部分分離領域の形成幅と同程度か大きい方が効果的であるが、コンタクトがとれるサイズであれば小さくてもよい。
【0113】
また、タップ領域のその形成長(ゲート電極形成方向の長さ,図中縦方向の長さ)は、コンタクトホールが形成可能なサイズ以上が望ましい。
【0114】
<実施の形態4>
図18〜図33は実施の形態4のSOI基板上に形成される、第1〜第16の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態4はソース領域を共有する2単位のMOSトランジスタのレイアウト構成に着目している。
【0115】
このように、実施の形態4ではソース領域31を共有する分、実施の形態1に比べ高集積化を図ることができる。
【0116】
(第1の態様)
図18は実施の形態4の第1の態様を示す平面図である。同図において、ソース領域31,ドレイン領域32a間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極33aが形成され、ソース領域31,ドレイン領域32b間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極33bが形成される。ゲート電極33a,33bそれぞれの両端はソース領域31,ドレイン領域32a,32bの形成領域(以下、ソース領域31,ドレイン領域32a間及びソース領域31,ドレイン領域32b間の2つのボディ領域を含めて単に「(共有)活性領域31,32a,32b」と略する場合あり)から平面視両端に突出している。そして、活性領域31,32aとゲート電極33aによりMOSトランジスタQ3を構成し、活性領域31,32bとゲート電極33bとによりMOSトランジスタQ4を構成し、MOSトランジスタQ3,Q4はソース領域31を共有している。
【0117】
ゲート電極33a,33bそれぞれのゲート一端領域及びその間の領域にMOSトランジスタQ3,Q4共有の部分分離領域13aが形成され、ゲート電極33a,33bそれぞれのゲート他端領域及びその間の領域にMOSトランジスタQ3,Q4共有の部分分離領域13bが形成される。また、部分分離領域13aのゲート一端延長線上に隣接してタップ領域23aが形成され、部分分離領域13bのゲート他端延長線上に隣接してタップ領域23bが形成される。
【0118】
そして、部分分離領域13a,13b、タップ領域23a,23b、(共有)活性領域31,32a,32bの周辺領域は全て完全分離領域10が形成される。
【0119】
このように、実施の形態4の第1の態様は、ゲート電極33a,33b共有のゲート両端領域に部分分離領域13a,13bを形成し、ゲート両端延長線上にタップ領域23a,23bをそれぞれ形成することにより、2つのタップ領域23a,23bからのMOSトランジスタQ3,Q4のボディ領域への共通の固定電位付与により、実施の形態1と同様、ボディ固定効果を奏する。
【0120】
加えて、部分分離領域13a,13bをMOSトランジスタQ3,Q4間で共有させ、ゲート一端領域側のゲート電極33a,33b間の領域にも形成することにより一体化して形成している。したがって、部分分離領域13a,13bの下方のPTI下半導体領域もMOSトランジスタQ3,Q4間で共有されることにより、その形成面積も広くできる分、タップ領域23a,23bからの電位設定用の電流経路を広くとることができ、より安定性良く、ボディ電位固定を行うことができる効果を奏する。
【0121】
さらに、タップ領域23a,23bをMOSトランジスタQ3,Q4間で共用させ共有タップ領域として一体形成することにより、ボディ電位固定用のパッドを安定性良く設けることができる効果を奏する。
【0122】
さらに、ゲート両端領域以外の活性領域31,32a,32bの周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1と同様、高集積化効果を奏する。
【0123】
加えて、ゲート両端領域以外の活性領域31,32a,32bの周辺領域の全てに完全分離領域10を形成して分離することにより、部分分離領域下の半導体領域と活性領域31,32a,32bによるPN接合寄生容量の低減に伴う低容量化効果を図ることができる効果も奏する。
【0124】
(第2の態様)
図19は実施の形態4の第2の態様を示す平面図である。同図に示すように、部分分離領域13aに代えて部分分離領域14a,15aを用い、部分分離領域13bに代えて部分分離領域14b,15bを用い、部分分離領域14a,15a間及び部分分離領域14b,15b間に完全分離領域10を形成した点が第1の態様と異なる。
【0125】
すなわち、ゲート電極33aのゲート両端領域に部分分離領域14a,14bが形成され、ゲート電極33bのゲート両端領域に部分分離領域15a,15b形成され、部分分離領域14a,15aは互いに独立して分離形成され、部分分離領域15a,15bは互いに独立して分離形成される。
【0126】
上述したように、部分分離領域14a,15a間及び部分分離領域14b,15b間にそれぞれ完全分離領域10が形成されているため、部分分離領域14a,15a下PTI下半導体領域は完全分離領域10よってって互いに分離され、部分分離領域14b,15b下PTI下半導体領域は完全分離領域10よって互いに分離される。なお、他の構成は図18で示した第1の態様と同様であるため、説明は省略する。
【0127】
このような構成の第2の態様は、第1の態様と同様、タップ領域23a,23bからの固定電位付与によってボディ電位固定動作を行うことになる。
【0128】
このような構成の第2の態様は、第1の態様と比較した場合、部分分離領域14a,15a及び部分分離領域14b,15bをそれぞれ独立に形成した関係で、部分分離領域13a,13bに比べ、形成幅が減少した分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域の形成幅減少分に伴い、下方のPTI下半導体領域の寄生面積も減少し、PN接合容量の低減を図ることができる分、低容量化効果は優る。
【0129】
(第3の態様)
図20は実施の形態4の第3の態様を示す平面図である。同図に示すように、タップ領域23aに代えてタップ領域24a,25aを用い、タップ領域23bに代えてタップ領域24b,25bを用いた点が異なる。
【0130】
すなわち、部分分離領域14a,15aのゲート一端延長線上にタップ領域24a,25aが隣接形成され、部分分離領域14b,15bのゲート他端延長線上にタップ領域24b,25bが隣接形成され、タップ領域24a,25aは互いに独立して形成され、タップ領域24b,25bは互いに独立して形成される。なお、タップ領域24a,25aの独立は電気的に独立を意味する場合もある。また、他の構成は図18で示した第1の態様と同様であるため、説明は省略する。
【0131】
このような構成の第3の態様は、MOSトランジスタQ3においては、タップ領域24a,24bからの固定電位付与によってボディ電位固定動作が行われ、MOSトランジスタQ3においては、タップ領域25a,25bからの固定電位付与によってボディ電位固定動作が行われることになる。
【0132】
このような構成の第3の態様は、第2の態様と比較した場合、タップ領域24a,25a及びタップ領域24b,25bをそれぞれ独立に形成した関係で、コンタクト形成余裕が減少した分、ボディ固定効果は若干劣り、高集積化効果は優る。また、タップ領域の全体面積減少に伴う配線容量の低減を図ることができる分、低容量化効果は優る。
【0133】
一方、タップ領域24a,25a及びタップ領域24b,25bをそれぞれ独立に形成することにより、MOSトランジスタQ3,Q4のボディ電位固定を独立制御できる効果を奏する。
【0134】
(第4の態様)
図21は実施の形態4の第4の態様を示す平面図である。同図に示すように、部分分離領域13aに対しゲート一端延長線上にタップ領域を形成していない点が第1の態様と異なる。なお、他の構成は図18で示した第1の態様と同様であるため、説明は省略する。
【0135】
このような構成の第4の態様は、タップ領域23bからの固定電位付与と、部分分離領域13a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0136】
このような構成の第4の態様は、第1の態様と比較した場合、タップ領域23aを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域23a除去に伴いタップ領域23aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0137】
さらに、第4の態様はタップ領域23aを有しない構造を呈するため、一般に中央にタップ領域が設けにくいCMOS構成のトランジスタ用に適している。
【0138】
また、第4の態様において、部分分離領域13a下のPTI下半導体領域53に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域(結晶欠陥領域)を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0139】
(第5の態様)
図22は実施の形態4の第5の態様を示す平面図である。同図に示すように、部分分離領域13aがMOSトランジスタQ3,Q4用に分離された部分分離領域14a,15aに置き換わっている点が第4の態様と異なる。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0140】
このような構成の第5の態様は、タップ領域23bからの固定電位付与と、部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0141】
このような構成の第5の態様は、第4の態様と比較した場合、ゲート一端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート一端領域の部分分離領域の形成面積の減少に伴う部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0142】
また、第5の態様において、部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域14a,15a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域14a,15aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0143】
(第6の態様)
図23は実施の形態4の第6の態様を示す平面図である。同図に示すように、部分分離領域13aが除去され、代わりに完全分離領域10を形成している点が第4の態様と異なる。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0144】
このような構成の第6の態様は、タップ領域23bからの固定電位付与にのみによってボディ電位固定動作を行うことになる。
【0145】
このような構成の第6の態様は、第4の態様と比較した場合、部分分離領域13aを形成しないする分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域13aの除去に伴い部分分離領域13a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0146】
(第7の態様)
図24は実施の形態4の第7の態様を示す平面図である。同図に示すように、部分分離領域13b及びタップ領域23bがそれぞれMOSトランジスタQ3,Q4用に分離された部分分離領域14b,15b及びタップ領域24b,25bに置き換わっている点が第4の態様と異なる。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0147】
このような構成の第7の態様は、タップ領域24b,25bからの固定電位付与と、部分分離領域13a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0148】
このような構成の第7の態様は、第4の態様と比較した場合、タップ領域24b,25bを独立に形成した関係で、コンタクト形成余裕が減少した分、ボディ固定効果は若干劣り、高集積化効果は優る。また、ゲート他端領域側の部分分離領域及びタップ領域の全体面積減少に伴うPN接合容量及び配線容量の低減を図ることができる分、低容量化効果は優る。
【0149】
また、第7の態様において、部分分離領域13a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0150】
(第8の態様)
図25は実施の形態4の第8の態様を示す平面図である。同図に示すように、部分分離領域13aがMOSトランジスタQ3,Q4用に分離された部分分離領域14a,15aに置き換わっている点が第7の態様と異なる。なお、他の構成は図24で示した第7の態様と同様であるため、説明は省略する。
【0151】
このような構成の第8の態様は、タップ領域24b,25bからの固定電位付与と、部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってMOSトランジスタQ3,Q4それぞれのボディ電位固定動作を行うことになる。
【0152】
このような構成の第8の態様は、第7の態様と比較した場合、ゲート一端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート一端領域の部分分離領域の形成面積の減少に伴う部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0153】
また、第8の態様において、部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域14a,15a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域14a,15aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0154】
(第9の態様)
図26は実施の形態4の第9の態様を示す平面図である。同図に示すように、部分分離領域13bに代えて部分分離領域14b,15bを用いた点が第4の態様と異なる。
【0155】
すなわち、ゲート電極33aのゲート他端領域に部分分離領域14bが形成され、ゲート電極33bのゲート他端領域に部分分離領域15b形成され、部分分離領域15a,15bは互いに独立して分離形成される。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0156】
このような構成の第9の態様は、タップ領域23bからの固定電位付与、及び部分分離領域13a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0157】
このような構成の第9の態様は、第4の態様と比較した場合、部分分離領域14b,15bを独立に形成した関係で、部分分離領域13bに比べ、形成幅が減少した分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域の形成幅減少分に伴うPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0158】
また、第9の態様において、部分分離領域13a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0159】
(第10の態様)
図27は実施の形態4の第10の態様を示す平面図である。同図に示すように、部分分離領域13aが除去され、代わりに完全分離領域10を形成している点が第7の態様と異なる。なお、他の構成は図24で示した第7の態様と同様であるため、説明は省略する。
【0160】
このような構成の第10の態様は、タップ領域24b,25bからの固定電位付与にのみによって、MOSトランジスタQ3,Q4それぞれのボディ電位固定の独立制御動作を行うことになる。
【0161】
このような構成の第10の態様は、第7の態様と比較した場合、部分分離領域13aを形成しないする分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域13aの除去に伴い部分分離領域13a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0162】
(第11の態様)
図28は実施の形態4の第11の態様を示す平面図である。同図に示すように、部分分離領域13bに対しゲート他端延長線上に隣接してタップ領域を形成していない点が第4の態様と異なる。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0163】
このような構成の第11の態様は、部分分離領域13a,13b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0164】
このような構成の第11の態様は、第4の態様と比較した場合、タップ領域23bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域23b除去に伴いタップ領域23bに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0165】
また、第11の態様において、部分分離領域13a,13b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a,13b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13a,13bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0166】
(第12の態様)
図29は実施の形態4の第12の態様を示す平面図である。同図に示すように、部分分離領域13bがMOSトランジスタQ3,Q4用に分離された部分分離領域14b,15bに置き換わっている点が第11の態様と異なる。なお、他の構成は図28で示した第11の態様と同様であるため、説明は省略する。
【0167】
このような構成の第12の態様は、部分分離領域13a及び部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0168】
このような構成の第12の態様は、第11の態様と比較した場合、ゲート他端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート他端領域の部分分離領域の形成面積の減少に伴う部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0169】
また、第12の態様において、部分分離領域13a及び部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a及び部分分離領域14b,15b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13a及び部分分離領域14b,15bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0170】
(第13の態様)
図30は実施の形態4の第13の態様を示す平面図である。同図に示すように、部分分離領域13aがMOSトランジスタQ3,Q4用に分離された部分分離領域14a,15aに置き換わっている点が第12の態様と異なる。なお、他の構成は図29で示した第12の態様と同様であるため、説明は省略する。
【0171】
このような構成の第13の態様は、部分分離領域14a,15a及び部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによって、MOSトランジスタQ3,Q4それぞれのボディ電位固定動作を行うことになる。
【0172】
このような構成の第13の態様は、第12の態様と比較した場合、ゲート一端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート一端領域の部分分離領域の形成面積の減少に伴う部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0173】
また、第13の態様において、部分分離領域14a,15a及び部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域14a,15a及び部分分離領域14b,15b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域14a,15a及び部分分離領域14b,15bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0174】
(第14の態様)
図31は実施の形態4の第14の態様を示す平面図である。同図に示すように、部分分離領域13aが除去され、代わりに完全分離領域10を形成している点が第11の態様と異なる。なお、他の構成は図28で示した第11の態様と同様であるため、説明は省略する。
【0175】
このような構成の第14の態様は、部分分離領域13b下のPTI下半導体領域下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0176】
このような構成の第14の態様は、第11の態様と比較した場合、部分分離領域13aを形成しないする分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域13aの除去に伴い部分分離領域13a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0177】
また、第14の態様において、部分分離領域13b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0178】
(第15の態様)
図32は実施の形態4の第15の態様を示す平面図である。同図に示すように、部分分離領域13bがMOSトランジスタQ3,Q4用に分離された部分分離領域14b,15bに置き換わっている点が第14の態様と異なる。なお、他の構成は図31で示した第14の態様と同様であるため、説明は省略する。
【0179】
このような構成の第15の態様は、部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによって、MOSトランジスタQ3,Q4それぞれのボディ電位固定動作を行うことになる。
【0180】
このような構成の第15の態様は、第14の態様と比較した場合、ゲート他端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート他端領域の部分分離領域の形成面積の減少に伴う部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0181】
また、第15の態様において、部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域14b,15b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域14b,15bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0182】
(第16の態様(実施の形態2との組合せ))
図33は実施の形態4の第16の態様を示す平面図である。同図に示すように、MOSトランジスタQ3及びMOSトランジスタQ4a側の構成は、ゲート電極33a,33bがゲート電極33cによって共通化された点、タップ領域25bがMOSトランジスタQ4bを設ける関係で省略された点を除き、第10の態様と同様である。
【0183】
一方、MOSトランジスタQ4b側の構成は、図2で示した実施の形態1の第2の態様の構成と同様である。
【0184】
このように、他の実施の形態と組み合わせたレイアウト構成も当然のことながら考えられる。
【0185】
(その他)
上述した実施の形態4の第1の態様〜第16の態様において、タップ領域23a,23b(タップ領域24a,24b,タップ領域25a,25b)にコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域及びタップ領域の形成面積を大きくする方が望ましい。また、ダメージ領域をタップ領域に形成することも望ましい。
【0186】
また、実施の形態4における部分分離領域13a,13bそれぞれの形成幅(ソース・ドレイン形成方向(図中横方向)の長さ)は、最も外側のゲート間距離(実施の形態4ではゲート電極は2本示しているのみであるため、{ゲート電極33a,33b間の距離)+最も外側のゲート長×2(実施の形態4ではゲート電極33a,33bそれぞれのゲート長の和)+(露光重ね合わせずれ+プロセスばらつき)を加えて長さに設定することが望ましい。
【0187】
例えば、部分分離領域の形成幅は、「最も外側のゲート間距離+最も外側のゲート長×2+(片側0.05um=0.1um=(露光重ね合わせずれ+プロセスばらつき)) 」となる。
【0188】
また、タップ領域において、その形成幅(ソース・ドレイン形成方向の長さ)は、部分分離領域の形成幅と同程度か大きい方が効果的であるが、コンタクトがとれるサイズであれば小さくてもよい。
【0189】
また、タップ領域のその形成長(ゲート電極形成方向の長さ,図中縦方向の長さ)は、コンタクトホールが形成可能なサイズ以上が望ましい。
【0190】
<実施の形態5>
図34〜図41は実施の形態5のSOI基板上に形成される、第1〜第8の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態5は1単位のMOSトランジスタのレイアウト構成に着目している。
【0191】
(第1の態様)
図34は実施の形態5の第1の態様を示す平面図である。同図において、N型のソース領域7,N型のドレイン領域2間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極3が形成される。このゲート電極3の両端はソース領域7,ドレイン領域8の形成領域(以下、活性領域7,8間のボディ領域を含めて単に「活性領域7,8」と略する場合あり)から平面視突出している。
【0192】
ゲート電極3のゲート一端領域及びゲート他端領域に部分分離領域11a,11bが形成され、部分分離領域11aのゲート一端延長線上に隣接してタップ領域(ボディ固定用活性領域)21aが形成される。
【0193】
さらに、ゲート他端領域近傍のソース領域7の上層部の一部からボディ領域の上層部の一部にかけてP型のソースタイ領域9aが形成されている。
【0194】
そして、部分分離領域11a,11b、タップ領域21a及び活性領域7,8の周辺領域は全て完全分離領域10が形成される。
【0195】
このような構成の実施の形態5の第1の態様は、ゲート両端領域に部分分離領域11a,11bをそれぞれ形成し、ゲート一端延長線上にタップ領域21aを形成し、ゲート他端領域近傍にソースタイ領域9aを形成することにより、タップ領域21aからの固定電位付与と、ソースタイ領域9aとからの固定電位付与と、部分分離領域11b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ固定効果を発揮することができる。
【0196】
このように、実施の形態5の第1の態様は、ゲート他端領域は部分分離領域11b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とに加え、ソースタイ領域9aからの固定電位付与がボディ電位固定に寄与するため、特にゲート他端領域側において、図2で示した実施の形態1の第2の態様以上にボディ電位固定効果を発揮することができる。
【0197】
さらに、ゲート両端領域以外の活性領域7,8の周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1の第2の態様と同様、高集積化効果を発揮することができる。
【0198】
加えて、ゲート両端領域以外の活性領域7,8の周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1の第2の態様と同様、低容量化効果を図ることができる効果も奏する。
【0199】
(第2の態様)
図35は実施の形態5の第2の態様を示す平面図である。同図において、ゲート電極3中心近傍のソース領域7の上層部の一部からゲート電極3下の上層部のボディ領域の一部にかかてP型のソースタイ領域9bがさらに形成されている。なお、他の構成は図34で示した第1の態様と同様であるため、説明を省略する。
【0200】
このような構成の第2の態様は、第1の態様と比較した場合、ソースタイ領域9bを有する分、ボディ固定効果は優り、より安定したデバイス特性が得られる。
【0201】
(第3の態様)
図36は実施の形態5の第3の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域11bを形成せず、代わりに完全分離領域10を形成している点が第1の態様と異なる。なお、他の構成は図34で示した第1の態様と同様であるため、説明は省略する。
【0202】
このような構成の第3の態様は、タップ領域21aからの固定電位付与とソースタイ領域9aからの固定電位付与とによりボディ電位固定動作を行う。
【0203】
このような構成の第3の態様は、第1の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11bに付随するPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0204】
(第4の態様)
図37は実施の形態5の第4の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域11bを形成せず、代わりに完全分離領域10を形成している点が第2の態様と異なる。なお、他の構成は図35で示した第2の態様と同様であるため、説明は省略する。
【0205】
このような構成の第4の態様は、タップ領域21aからの固定電位付与とソースタイ領域9a,9bからの固定電位付与とによりボディ電位固定動作を行う。
【0206】
このような構成の第4の態様は、第2の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11bに付随するPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0207】
(第5の態様)
図38は実施の形態5の第5の態様を示す平面図である。同図に示すように、タップ領域21aを形成していない点、新たにP型のソースタイ領域9cを形成した点が第1の態様と異なる。ソースタイ領域9cはゲート一端領域近傍のソース領域7の上層部の一部からボディ領域の上層部の一部にかけて形成される。なお、他の構成は図34で示した第1の態様と同様であるため、説明は省略する。
【0208】
このような構成の第5の態様は、ソースタイ領域9a,9cからの固定電位付与と、部分分離領域11a,11bそれぞれ下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0209】
このような構成の第5の態様は、第1の態様と比較した場合、タップ領域21aを有しない点においてボディ固定効果は劣り高集積化効果は優る。一方、ソースタイ領域9cを有する点においてボディ固定効果は優る。また、タップ領域21aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0210】
部分分離領域11a,11b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a,11bに高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a,11bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0211】
(第6の態様)
図39は実施の形態5の第6の態様を示す平面図である。同図において、ゲート電極3中心近傍のソース領域7の上層部の一部からゲート電極3下のボディ領域の上層部の一部にかかてP型のソースタイ領域9bがさらに形成されている。なお、他の構成は図38で示した第5の態様と同様であるため、説明を省略する。
【0212】
このような構成の第6の態様は、第5の態様と比較した場合、ソースタイ領域9bを有する分、ボディ固定効果は優り、より安定したデバイス特性が得られる。
【0213】
また、部分分離領域11a,11b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a,11b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a,11bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0214】
(第7の態様)
図40は実施の形態5の第7の態様を示す平面図である。同図に示すように、タップ領域21aを形成していない点が第3の態様と異なる。なお、他の構成は図36で示した第3の態様と同様であるため、説明は省略する。
【0215】
このような構成の第7の態様は、ソースタイ領域9aからの固定電位付与と、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0216】
このような構成の第7の態様は、第3の態様と比較した場合、タップ領域21aを有しない点においてボディ固定効果は劣り高集積化効果は優る。また、タップ領域21aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0217】
また、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0218】
(第8の態様)
図41は実施の形態5の第8の態様を示す平面図である。同図において、ゲート電極3中心近傍のソース領域7の上層部の一部からゲート電極3下のボディ領域の上層部の一部にかかてP型のソースタイ領域9bがさらに形成されている。なお、他の構成は図40で示した第7の態様と同様であるため、説明を省略する。
【0219】
このような構成の第8の態様は、第7の態様と比較した場合、ソースタイ領域9bを有する分、ボディ固定効果は優り、安定したデバイス特性が得られる。
【0220】
また、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0221】
(その他)
上述した実施の形態5の第1〜第8の態様において、タップ領域21a,21bにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域及びタップ領域の形成サイズを大きくする方が望ましい。また、ダメージ領域をタップ領域に形成することも望ましい。
【0222】
実施の形態5ではNMOSトランジスタを例に挙げて説明したが、PMOSトランジスタでは供給電流量が小さくインパクトイオン化がNMOSトランジスタに比べて発生しにくい性質を有しているため、ソースタイ領域を配置する間隔を大きくすることができる。
【0223】
また、実施の形態5における部分分離領域11a,11bそれぞれの形成幅(ソース・ドレイン形成方向(図中横方向)の長さ)は、ゲート電極3のゲート長に、(露光重ね合わせずれ+プロセスばらつき)を加えて長さに設定することが望ましい。
【0224】
例えば、部分分離領域の形成幅は、「ゲート長+(片側0.05um=0.1um=(露光重ね合わせずれ+プロセスばらつき)) 」(min=0.2um)となる。
【0225】
<ダメージ領域形成工程>
(第1の態様)
図42〜図52は実施の形態1の第4及び第5の態様等で示した、PTI下半導体領域へのダメージ領域形成工程の第1の態様を示す断面図である。以下、これらの図を参照しつつ、第1の態様の製造方法を説明する。なお、図41〜図49で示す断面は図5のB−B断面に相当し、図50〜図52で示す断面は図5のC−C断面(2つのMOSトランジスタ分)に相当する。
【0226】
図42に示すように、シリコン支持基板51上に膜厚が10nm〜1000nmの埋込絶縁膜52を形成し、埋込絶縁膜52上に膜厚が30nm〜200nmのSOI層53を形成する。これらシリコン支持基板51、埋込絶縁膜52及びSOI層53によってSOI基板が構成される。そして、SOI層53上に膜厚が1〜100nmのシリコン酸化膜54、膜厚が10nm〜1000nmのシリコン窒化膜55を順次成膜する。
【0227】
次に、図43に示すように、全面にレジスト膜を塗布し、写真製版技術(フォトリソグラフィー)によりパターニングしてトレンチ形成用のレジストパターン56を形成する。
【0228】
そして、図44に示すように、トレンチ形成用のレジストパターン56をマスクとしてシリコン窒化膜55、シリコン酸化膜54、及びSOI層53に対するエッチングを行う。この時、部分分離領域形成すべく、エッチングはSOI層53の一部が残るように行う。さらにトレンチ内壁の酸化(膜厚:5nmから50nm)処理を行い、残存したSOI層53の表面及び側面にシリコン酸化膜57を形成する。なお、このシリコン酸化膜57は必ずしも形成する必要はない。
【0229】
続いて、図45に示すように、写真製版技術により完全分離領域(FTI)形成用のレジストパターン58を形成する。そのあと、レジストパターン58をマスクとしてレンチ開口部のシリコンシリコン酸化膜57及びSOI層53に対するエッチングを行い、FTIトレンチ38(図46参照)を形成する。
【0230】
次に、図46に示すように、シリコン窒化膜55の側面から、部分分離領域形成予定領域(PTI部)方向へ幅d1以上を覆うようにパターニングされたレジストパターン59を形成し、レジストパターン59をマスクとしてダメージ形成用不純物60を打ち込み、SOI層53の一部に結晶欠陥61を形成する。
【0231】
なお、ダメージ形成用不純物60としては同時にNウェル領域を形成する場合は、シリコン(Si),アルゴン(Ar),窒素(N),ヒ素(As)等が考えられ、Pウェル領域を形成する場合は、インジウム(In)が考えられる。その濃度はおよそ1e13/cm2〜1e16/cm2程度である。このとき上記した幅d1は「d1>Xdmax(最大空乏幅)」を満たすものとする。
【0232】
以下、この点を詳述する。図53は空乏層幅Xdを模式的に示す説明図である。図53は図5のB−B断面に相当する。同図に示すように、ドレイン領域2と部分分離領域11a下のPTI下半導体領域53aとが隣接する箇所が存在する。
【0233】
ドレイン領域2は比較的高濃度(1020cm-3オーダー)で形成されるのに対し、PTI下半導体領域53aは比較的低濃度(1018cm-3オーダー)で形成されるため、ドレイン領域2からPTI下半導体領域53a側に空乏層37が延びる。空乏層37の空乏層幅Xdはドレイン領域2の不純物濃度、印加電圧等により決定する。例えば、上記したドレイン領域2の不純物濃度で、1.2V程度のドレイン電圧を印加すると、空乏層幅Xdは約54nm程度となることが導き出される。空乏層幅Xdは導出するための計算式は既知であり、例えば、”S.M.ジィー著、「半導体デバイス」,第14版,産業図書,平成13年3月16日 p.72−79”に開示されている。
【0234】
このように、既知の計算式により最大空乏層幅Xdmaxを予め求めることにより、レジストパターン59の幅d1を予め決定することにより、空乏領域にダメージを与えることによりリークが生じるのを確実に回避することができる。
【0235】
図47に戻って、同図に示すように、シリコン酸化膜62による埋め込みを行い、500℃〜1,300℃のアニール処理を行う。このアニール処理は必ずしも必要でない。その後、シリコン酸化膜62対しCMP処理を行い、シリコン酸化膜62を平坦化する。この際、シリコン窒化膜55を研磨ストッパーに用いることにより高精度な平坦化を実現できる。
【0236】
そして、図48に示すように、分離酸化膜厚を調整するためにシリコン酸化膜62を任意の膜厚までさらにエッチングした後、シリコン窒化膜55およびシリコン酸化膜54を除去する。その結果、残存したシリコン酸化膜62において、埋込絶縁膜52に到達した完全分離領域62fと下層にPTI下半導体領域53aが残存した部分分離領域62pとが完成する。
【0237】
次に、図49に示すように、SOI層53上にシリコン酸化膜63(ゲート絶縁膜)を形成し、ポリシリコン層64を成膜しフォトリソグラフィーによりパターニングすることでゲート電極3(図50参照)を形成する。
【0238】
その後、図50に示すように、ゲート電極3の側面にシリコン酸化膜スペーサ12を形成した後、導電型が異なる不純物イオン72を2回注入し、エクステンション領域及びポケット領域76を形成する。なお、図50では図48,図49で示した完全分離領域62fを完全分離領域10として示している。
【0239】
次に、図51に示すように、シリコン酸化膜スペーサ71の側面にサイドウォール73を形成し、ソース・ドレイン領域形成用の不純物を注入し、ソース領域1及びドレイン領域2を形成する。そして、アニールを行った後、ソース領域1及びドレイン領域2上に金属シリサイド領域75、ゲート電極3上に金属シリサイド領域74を形成する。
【0240】
そして、図52に示すように、全面にシリコン窒化膜79および層間絶縁膜80を形成した後、CMP処理により層間絶縁膜80を平坦化する。フォトリソグラフィーによりエッチング用レジストパターンを形成し、エッチングによるソース領域1,ドレイン領域2上にコンタクトホール形成後、金属による埋め込みを行い金属プラグ81を形成する。そして、アルミ(Al)や銅(Cu)などの金属配線82を金属プラグ81に電気的に接続させて形成する。
【0241】
(第2の態様)
図54〜図62はダメージ領域形成工程の第2の態様を示す断面図である。以下、これらの図を参照しつつ、第2の態様の製造方法を説明する。なお、図54〜図62で示す断面は図5のB−B断面に相当する。
【0242】
図54に示すように、シリコン支持基板51上に膜厚が10nm〜1000nmの埋込絶縁膜52を形成し、埋込絶縁膜52上に膜厚が30nm〜200nmのSOI層53を形成する。これらシリコン支持基板51、埋込絶縁膜52及びSOI層53によってSOI基板が構成される。そして、SOI層53上に膜厚が1〜100nmのシリコン酸化膜54、膜厚が10nm〜1000nmのシリコン窒化膜55を順次成膜する。
【0243】
次に、図55に示すように、全面にレジスト膜を塗布し、写真製版技術によりパターニングしてトレンチ形成用のレジストパターン56を形成する。
【0244】
そして、図56に示すように、トレンチ形成用のレジストパターン56をマスクとしてシリコン窒化膜55、シリコン酸化膜54、及びSOI層53に対するエッチングを行う。この時、部分分離領域形成すべく、エッチングはSOI層53の一部が残るように行う。さらにトレンチ内壁の酸化(膜厚:5nmから50nm)処理を行い、残存したSOI層53の表面及び側面にシリコン酸化膜57を形成する。なお、このシリコン酸化膜57は必ずしも形成する必要はない。
【0245】
続いて、図57に示すように、写真製版技術により完全分離領域(FTI)形成用のレジストパターン58を形成する。そのあと、レジストパターン58をマスクとしてレンチ開口部のシリコンシリコン酸化膜57及びSOI層53に対するエッチングを行い、FTIトレンチ38(図58参照)を形成する。
【0246】
その後、図58に示すように、シリコン酸化膜65を膜厚d1で均一(コンフォーマル)に成膜する。このとき膜厚d1>最大空乏層幅Xdmaxを満たすものとする。
【0247】
次に、図59に示すように、シリコン酸化膜65に対する異方性ドライエッチング(エッチバック)によりシリコン酸化膜スペーサ65sを形成し、このシリコン酸化膜スペーサ65sが活性領域のスペーサとして機能する。その後、ダメージを与えるべきでない領域(タップ領域とボディ領域との電気的接続を図るためのPTI下半導体領域等)にパターニングされたレジストパターン59を得る。Si, Ar, N, As(Nウェル領域形成用)、In(Pウェル領域形成用)等のダメージ形成用不純物60を約1e13/cm2〜1e16/cm2の不純物濃度で注入して、SOI層53の一部に結晶欠陥61を形成する。
【0248】
続いて、図60に示すように、シリコン酸化膜62による埋め込みを行い、500℃〜1,300℃のアニール処理を行う。このアニール処理は必ずしも必要でない。その後、シリコン酸化膜62対しCMP処理を行い、シリコン酸化膜62を平坦化する。この際、シリコン窒化膜55を研磨ストッパーに用いることにより高精度な平坦化を実現できる。
【0249】
そして、図61に示すように、分離酸化膜厚を調整するためにシリコン酸化膜62を任意の膜厚までさらにエッチングした後、シリコン窒化膜55およびシリコン酸化膜54を除去する。その結果、埋込絶縁膜52に到達したシリコン酸化膜62が完全分離領域62fとなり、下層にSOI層53がPTI下半導体領域53aとして残存したシリコン酸化膜62が部分分離領域62pとなる。
【0250】
次に、図62に示すように、SOI層53上にシリコン酸化膜63(ゲート絶縁膜)を形成し、ポリシリコン層64を成膜しフォトリソグラフィーによりパターニングすることでゲート電極を形成する。
【0251】
以下、図49〜図51で示した第1の態様と同様な製造プロセスを経てダメージ領域を形成したMOSトランジスタが完成する。
【0252】
第2の態様では、シリコン酸化膜スペーサ65sの膜厚により幅d1を規定することにより、レジストパターン59によって幅d1を規定する第1の態様に比べ、幅d1を制御性良く設定することができる効果を奏する。
【0253】
(第3の態様)
図63〜図68はダメージ領域形成工程の第3の態様を示す断面図である。以下、これらの図を参照しつつ、第3の態様の製造方法を説明する。なお、図63〜図68で示す断面は図5のB−B断面に相当する。
【0254】
第1の態様の図42〜図45で示した工程を経た後、図63に示すように、シリコン酸化膜62による埋め込みを行い、500℃から1,300℃のアニール処理を行う。このアニール処理は必ずしも必要でない。その後、CMP処理によりシリコン酸化膜62を平坦化する。この際、シリコン窒化膜55を研磨ストッパーに用いることにより高精度に平坦化を実現できる。
【0255】
次に、図64に示すように、分離酸化膜厚を調整するためにシリコン酸化膜62を任意の膜厚までエッチングした後、シリコン窒化膜55およびシリコン酸化膜54を除去する。その結果、残存したシリコン酸化膜62において、埋込絶縁膜52に到達した完全分離領域62fと下層にPTI下半導体領域53aが残存した部分分離領域62pとが完成する。
【0256】
その後、図65に示すように、シリコン酸化膜63g(ゲート絶縁膜)を形成した後ポリシリコン膜を成膜し、フォトリソグラフィーによりパターニングすることでゲート電極64gを形成する。
【0257】
さらに、図66に示すように、ゲート電極64gにシリコン酸化膜スペーサ12を形成し、導電型が異なる不純物イオン72を2回注入し、エクステンション領域及びポケット領域(図示せず)を形成する。
【0258】
そして、図67に示すように、シリコン酸化膜スペーサ71の側面にシリコン酸化膜サイドウォール73o及びシリコン窒化膜サイドウォール73nを形成し、ソース・ドレイン領域形成用の不純物イオン66を注入し、ソース領域及びドレイン領域(図示せず)を形成する。
【0259】
その後、図68に示すように、ゲート電極64g、シリコン酸化膜スペーサ71、シリコン酸化膜サイドウォール73o、シリコン窒化膜サイドウォール73nに加えたボディ領域53bからの距離がd1となるようにパターニングされたレジストパターン67を形成し、レジストパターン67をマスクとして、Si, Ar, N, As(Nウェル領域形成用)、In(Pウェル領域形成用)等のダメージ形成用不純物60を約1e13/cm2〜1e16/cm2の不純物濃度で注入して、SOI層53の一部に結晶欠陥61を形成する。このとき幅d1はd1>Xdmax(最大空乏幅)を満たすものとする。
【0260】
以下、図51で示した第1の態様と同様な製造プロセスを経てダメージ領域を形成したMOSトランジスタが完成する。
【0261】
<応用例>
(実施の形態1の応用例)
図69は実施の形態1の応用例である組合せレイアウトパターンを示す平面図である。同図に示すように、ゲート幅(チャネル幅,活性幅)がゲート幅Wp、ゲート幅2Wp、及びゲート幅1.5WpとなるP型拡散領域83,84及び85が図中上方に、ゲート幅がゲート幅Wp、ゲート幅2Wp、及びゲート幅1.5WpとなるN型拡散領域86,87及び88が図中下方に配置されている。なお、図69において、符号を付していない白地部分は完全分離領域を意味する。
【0262】
P型拡散領域83〜85は図中横方向に配置され、N型拡散領域86〜88は図中横方向に配置され、P型拡散領域83及びN型拡散領域86の中心領域上を縦断してゲート電極96が形成され、P型拡散領域84及びN型拡散領域87の中心領域上を縦断してゲート電極97が形成され、P型拡散領域85及びN型拡散領域88の中心領域上を縦断してゲート電極98が形成される。ゲート電極96〜98は上方に形成されたメタル配線ML10a〜ML10cとビアホール40を介して電気的に接続される。
【0263】
したがって、P型拡散領域83及びゲート電極96によりPMOSトランジスタQ14が構成され、P型拡散領域84及びゲート電極97によりPMOSトランジスタQ15が構成され、P型拡散領域85及びゲート電極98によりPMOSトランジスタQ16が構成され、N型拡散領域86及びゲート電極96によりNMOSトランジスタQ24が構成され、N型拡散領域87及びゲート電極97によりNMOSトランジスタQ25が構成され、N型拡散領域88及びゲート電極98によりNMOSトランジスタQ26が構成される。
【0264】
PMOSトランジスタQ14はゲート一端領域のみに部分分離領域11aが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。したがって、PMOSトランジスタQ14は実施の形態1の第3の態様(図3参照)と等価な構成となる。
【0265】
PMOSトランジスタQ15はゲート両端領域に部分分離領域11a,11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成され、部分分離領域11bに隣接してタップ領域21bが形成される。したがって、PMOSトランジスタQ15は実施の形態1の第1の態様(図1参照)と等価な構成となる。
【0266】
PMOSトランジスタQ16はゲート両端領域に部分分離領域11a,11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。したがって、PMOSトランジスタQ16は実施の形態1の第2の態様(図2参照)と等価な構成となる。
【0267】
タップ領域21aはPMOSトランジスタQ14〜Q16間で共用され、コンタクトホール39を介して上方に形成されたメタル配線ML1と電気的に接続される。また、PMOSトランジスタQ15のタップ領域21bは上方に形成されたメタル配線ML3とコンタクトホール39を介して電気的に接続される。
【0268】
NMOSトランジスタQ24はゲート一端領域(NMOSトランジスタQ24〜Q26においては、図中下方を一端領域として説明する)のみに部分分離領域11aが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。したがって、NMOSトランジスタQ24は実施の形態1の第3の態様と等価な構成となる。
【0269】
NMOSトランジスタQ25はゲート両端領域に部分分離領域11a,11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成され、部分分離領域11bに隣接してタップ領域21bが形成される。したがって、NMOSトランジスタQ25は実施の形態1の第1の態様と等価な構成となる。
【0270】
NMOSトランジスタQ26はゲート両端領域に部分分離領域11a,11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。したがって、NMOSトランジスタQ26は実施の形態1の第2の態様(図2参照)と等価な構成となる。
【0271】
タップ領域21aはNMOSトランジスタQ24〜Q26間で共用され、コンタクトホール39を介して上方のメタル配線ML1と電気的に接続される。また、NMOSトランジスタQ25のタップ領域21bは上方に形成されたメタル配線ML4とコンタクトホール39を介して電気的に接続される。
【0272】
PMOSトランジスタQ14及びNMOSトランジスタQ24はゲート幅Wpが比較的狭いため、第3の態様でも安定良くボディ電位固定することができる。PMOSトランジスタQ15及びNMOSトランジスタQ25はゲート幅2Wpと比較的広いため、第1の態様を採用して安定性良くボディ電位固定している。
【0273】
PMOSトランジスタQ16及びNMOSトランジスタQ26はゲート幅1.5Wpと、PMOSトランジスタQ14より広く、PMOSトランジスタQ15より狭いため、第1,第3の態様との間のボディ電位固定能力の第2の態様を採用している。また、PMOSトランジスタQ16及びNMOSトランジスタQ26の部分分離領域11b下のPTI下半導体領域にダメージ領域を作り、電子・正孔再結合を用いることによりボディ電位固定能力を高めている。
【0274】
なお、図69では便宜上、ゲート他端領域でP型拡散領域83〜85及びN型拡散領域86〜88の形成位置を揃えているが、タップ領域21aはゲート一端領域に形成されているため、ボディ電位固定の安定性を高めるべくゲート一端領域でP型拡散領域83〜85及びN型拡散領域86〜88の形成位置を揃えた方が望ましい。
【0275】
(実施の形態2の応用例)
図70は実施の形態2の応用例である組合せレイアウトパターンを示す平面図である。同図に示すように、図中上方にPMOSトランジスタQ34用のソース領域4a及びドレイン領域5aを形成し、PMOSトランジスタQ35用のソース領域4b及びドレイン領域5bを形成し、図中下方にNMOSトランジスタQ44用のソース領域4a及びドレイン領域5aを形成し、NMOSトランジスタQ45用のソース領域4b及びドレイン領域5bを形成している。なお、図70及び図71において、符号を付していない白地部分は完全分離領域を意味する。
【0276】
そして、PMOSトランジスタQ34,Q35及びPMOSトランジスタQ45,Q46のソース・ドレイン領域間を縦断して共通の(共有)ゲート電極6が形成される。ゲート電極6は上方に形成されたメタル配線ML23とビアホール40を介して電気的に接続される。また、PMOSトランジスタQ35のドレイン領域5bとNMOSトランジスタQ45のドレイン領域5bとが共にコンタクトホール39を介して上方のメタル配線ML22と電気的に接続されることにより、互いに電気的に接続される。
【0277】
PMOSトランジスタQ34はゲート両端領域に部分分離領域12a,12bが形成され、部分分離領域12aに隣接してタップ領域22aが形成される。PMOSトランジスタQ35はゲート一端領域のみに部分分離領域12bが形成される。したがって、PMOSトランジスタQ35及びQ36は実施の形態2の第3の態様(図9参照)のMOSトランジスタQ1及びQ2と等価な構成となる。
【0278】
NMOSトランジスタQ44はゲート両端領域(NMOSトランジスタQ44,Q45においては、図中の下方が一端側として説明する)に部分分離領域12a,12bが形成され、部分分離領域12aに隣接してタップ領域22aが形成される。NMOSトランジスタQ45はゲート一端領域のみに部分分離領域12bが形成される。したがって、NMOSトランジスタQ45及びQ46は実施の形態2の第3の態様のMOSトランジスタQ1及びQ2と等価な構成となる。
【0279】
PMOSトランジスタQ34,35側のタップ領域22aは、コンタクトホール39を介して上方に形成されたメタル配線ML1と電気的に接続される。また、PMOSトランジスタQ45,Q46側のタップ領域22bは上方に形成されたメタル配線ML2とコンタクトホール39を介して電気的に接続される。
【0280】
また。メタル配線ML1から分岐してPMOSトランジスタQ34,Q35のソース領域4a,4b上に延びるメタル配線ML1aはコンタクトホール39を介してソース領域4a,4bと電気的に接続される。メタル配線ML2から分岐してNMOSトランジスタQ44,Q45のソース領域4a,4b上に延びるメタル配線ML2aはコンタクトホール39を介してソース領域4a,4bと電気的に接続される。
【0281】
図70で示すレイアウト構成では、メタル配線ML1に電源電圧Vccが付与され、メタル配線ML2にグランド電位Vssが付与される。したがって、PMOSトランジスタQ35はPMOSトランジスタQ34のボディ領域を介して電源電圧Vccに固定され、PMOSトランジスタQ45はPMOSトランジスタQ44のボディ領域を介してグランド電位Vssに固定される。
【0282】
図71は実施の形態2の応用例である半導体集積回路50を構成するレイアウトパターンを示す平面図である。同図に示すように、図中上方にPMOSトランジスタQ34用のソース領域4a及びドレイン領域5aを形成し、PMOSトランジスタQ35用のソース領域4b及びドレイン領域5bを形成し、図中下方にNMOSトランジスタQ44用のソース領域4a及びドレイン領域5aを形成し、NMOSトランジスタQ45用のソース領域4b及びドレイン領域5bを形成している。
【0283】
そして、PMOSトランジスタQ34,Q35及びNMOSトランジスタQ45,Q46のソース・ドレイン領域間を縦断して共通のゲート電極6が形成される。ゲート電極6は上方に形成されたメタル配線ML23とビアホール40を介して電気的に接続される。
【0284】
PMOSトランジスタQ34のソース領域4aがコンタクトホール39を介して上方に形成されたメタル配線ML11と電気的に接続され、PMOSトランジスタQ35のソース領域4bがコンタクトホール39を介して上方に形成されたメタル配線ML12に電気的に接続され、NMOSトランジスタQ45のドレイン領域5bがコンタクトホール39を介して上方に形成されたメタル配線ML13と電気的に接続され、NMOSトランジスタQ44のドレイン領域5aがコンタクトホール39を介して上方に形成されたメタル配線ML14と電気的に接続される。そして、メタル配線ML11〜ML14に付与される信号が入力信号I1〜I4となる。
【0285】
また、PMOSトランジスタQ34のドレイン領域5aとNMOSトランジスタQ45のソース領域4bとが共にコンタクトホール39を介して上方のメタル配線ML15に接続され、メタル配線ML15より得られる信号が出力信号O1となる。
【0286】
また、PMOSトランジスタQ35のドレイン領域5bとNMOSトランジスタQ44のソース領域4aとが共にコンタクトホール39を介して上方のメタル配線ML16に接続され、メタル配線ML16より得られる信号が出力信号O2となる。
【0287】
PMOSトランジスタQ34はゲート両端領域に部分分離領域12a,12bが形成され、部分分離領域12aに隣接してタップ領域22aが形成される。PMOSトランジスタQ35はゲート一端領域のみに部分分離領域12bが形成される。したがって、PMOSトランジスタQ35及びQ36は実施の形態2の第3の態様(図9参照)のMOSトランジスタQ1及びQ2と等価な構成となる。
【0288】
NMOSトランジスタQ44はゲート両端領域(図中の下方が一端側)に部分分離領域12a,12bが形成され、部分分離領域12aに隣接してタップ領域22aが形成される。NMOSトランジスタQ45はゲート一端領域のみに部分分離領域12bが形成される。したがって、NMOSトランジスタQ45及びQ46は実施の形態2の第3の態様のMOSトランジスタQ1及びQ2と等価な構成となる。
【0289】
PMOSトランジスタQ34,Q35側のタップ領域22aは、コンタクトホール39を介して上方に形成されたメタル配線ML1と電気的に接続される。また、NMOSトランジスタQ45,Q46側のタップ領域22aは上方に形成されたメタル配線ML2とコンタクトホール39を介して電気的に接続される。
【0290】
図71で示すレイアウト構成では、メタル配線ML1に電源電圧Vccが付与され、メタル配線ML2にグランド電位Vssが付与される。したがって、PMOSトランジスタQ35はPMOSトランジスタQ34のボディ領域を介して電源電圧Vccに固定され、PMOSトランジスタQ45はPMOSトランジスタQ44のボディ領域を介してグランド電位Vssに固定される。
【0291】
図72は図71で示した半導体集積回路50の概念を示す説明図である。同図に示すように、入力信号I1〜I4を受け、ゲート電極6に印加する電圧に基づき、入力信号I1,I3のうちの一方を出力信号O1として出力し、入力信号I2,I4のうちの一方を出力信号O2として出力する回路が半導体集積回路50となる。
【0292】
(実施の形態4の応用例)
(第1のレイアウト例)
図73は実施の形態4の応用例である組合せレイアウトパターンである第1のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。なお、図73〜図82において、符号を付していない白地部分は完全分離領域を意味する。
【0293】
P型活性領域41の上方を3箇所縦断してゲート電極43のN型第1ゲート部43a〜43cが形成され、N型活性領域42の上方を3箇所縦断してゲート電極43のP型第1ゲート部43d〜43fが形成される。ゲート電極43は上方に形成されたメタル配線ML5とビアホール40を介して電気的に接続される。
【0294】
したがって、P型活性領域41及びN型第1ゲート部43aによりPMOSトランジスタQ11が構成され、P型活性領域41及びN型第1ゲート部43bによりPMOSトランジスタQ12が構成され、P型活性領域41及びN型第1ゲート部43cによりPMOSトランジスタQ13が構成され、N型活性領域42及びP型第1ゲート部43dによりNMOSトランジスタQ21が構成され、N型活性領域42及びP型第1ゲート部43eによりNMOSトランジスタQ22が構成され、N型活性領域42及びP型第1ゲート部43fによりNMOSトランジスタQ23が構成される。
【0295】
PMOSトランジスタQ11において、ゲート両端領域に部分分離領域14a,14bが形成され、部分分離領域14aに隣接してタップ領域23aが形成され、部分分離領域14bに隣接してタップ領域23bが形成される。PMOSトランジスタQ12において、ゲート両端領域に部分分離領域15a,15bが形成され、部分分離領域15aに隣接してタップ領域23aが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。PMOSトランジスタQ13において、ゲート両端領域に部分分離領域16a,16bが形成され、部分分離領域16aに隣接してタップ領域23aが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0296】
タップ領域23aはPMOSトランジスタQ11〜Q13間で共用され、上方のメタル配線ML1とコンタクトホール39を介して電気的に接続される。タップ領域23bはPMOSトランジスタQ11〜Q13間で分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。
【0297】
また、メタル配線ML1から分岐したメタル配線ML1aはPMOSトランジスタQ11のP型活性領域41(ソース領域側)上、及びPMOSトランジスタQ12,Q13間のP型活性領域41(ソース領域側)上に形成され、コンタクトホール39を介してP型活性領域41の対応部分とそれぞれ電気的に接続される。
【0298】
NMOSトランジスタQ21において、ゲート両端領域(NMOSトランジスタQ21〜Q23においては、図中、下方が一端側として説明する)に部分分離領域14a,14bが形成され、部分分離領域14aに隣接してタップ領域23aが形成され、部分分離領域14bに隣接してタップ領域23bが形成される。NMOSトランジスタQ22において、ゲート両端領域に部分分離領域15a,15bが形成され、部分分離領域15aに隣接してタップ領域23aが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。NMOSトランジスタQ23において、ゲート両端領域に部分分離領域16a,16bが形成され、部分分離領域16aに隣接してタップ領域23aが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0299】
タップ領域23aはNMOSトランジスタQ21〜Q23間で共用され、上方のメタル配線ML2とコンタクトホール39を介して電気的に接続される。タップ領域23bはNMOSトランジスタQ21〜Q23間で分離形成されるが、上方に形成されたメタル配線ML4とコンタクトホール39を介して共通に電気的に接続される。
【0300】
また、メタル配線ML2から分岐したメタル配線ML2aはNMOSトランジスタQ21のN型活性領域42(ソース領域側)上、及びNMOSトランジスタQ22,Q23間のN型活性領域42(ソース領域側)上に形成され、コンタクトホール39を介してN型活性領域42の対応部分とそれぞれ電気的に接続される。
【0301】
さらに、メタル配線ML1〜ML5よりも上層に形成されるメタル配線ML20はPMOSトランジスタQ11,Q12間のP型活性領域41(ドレイン領域側)上から、PMOSトランジスタQ13のP型活性領域41(ドレイン領域側)上、NMOSトランジスタQ23のN型活性領域42(ドレイン領域側)上、及びNMOSトランジスタQ21,Q22間のN型活性領域42(ドレイン領域側)上に延びて形成され、コンタクトホール39を介してP型活性領域41及びN型活性領域42の対応部分とそれぞれ電気的に接続される。
【0302】
このような構成の第1のレイアウト例は、タップ領域は両端共用(電気的共用を含む)、部分分離領域は両端分離された実施の形態4の第2の態様(図19参照)と等価な構成の応用例となる。
【0303】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0304】
(第2のレイアウト例)
図74は実施の形態4の応用例である組合せレイアウトパターンである第2のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0305】
PMOSトランジスタQ11〜Q13全体において、ゲート両端領域に部分分離領域13a,13bが形成され、部分分離領域13aに隣接してタップ領域23aが形成され、部分分離領域13b内に部分分離領域13bと隣接して2つのタップ領域23bが形成される。
【0306】
タップ領域23aはPMOSトランジスタQ11〜Q13間で共用され、上方のメタル配線ML1とコンタクトホール39を介して電気的に接続される。タップ領域23bは部分分離領域13b内で分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。
【0307】
NMOSトランジスタQ21〜Q23全体において、ゲート両端領域に部分分離領域13a,13bが形成され、部分分離領域13aに隣接してタップ領域23aが形成され、部分分離領域13b内に部分分離領域13bに隣接して2つのタップ領域23bが形成される。
【0308】
タップ領域23aはNMOSトランジスタQ21〜Q23間で共用され、上方のメタル配線ML1とコンタクトホール39を介して電気的に接続される。2つのタップ領域23bは部分分離領域13b内に分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。なお、他の構成は図73で示した第1のレイアウト例と同様であるため説明を省略する。
【0309】
このような構成の第2のレイアウト例は、タップ領域は両端共用(電気的共用を含む)、部分分離領域は両端共用された実施の形態4の第1の態様(図18参照)と等価な構成の応用例となる。
【0310】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0311】
第1のレイアウト例と第2のレイアウト例とを比較した場合、寄生容量の低減化観点では第1のレイアウト例が優り、ボディ固定安定度の観点から第2のレイアウト例が優る。また、その他の組合せとして、タップ領域23b側は電気的にもMOSトランジスタ毎に分離する等が考えられる。
【0312】
(第3のレイアウト例)
図75は実施の形態4の応用例である組合せレイアウトパターンである第3のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0313】
図73で示した第1のレイアウト例と比べ、PMOSトランジスタQ11〜Q13及びNMOSトランジスタQ21〜Q23におけるタップ領域23b、メタル配線ML3、及びメタル配線ML4が除かれた点のみ異なる。他の構成は図73で示した第1のレイアウト例と同様であるため説明を省略する。
【0314】
このような構成の第3のレイアウト例は、タップ領域は一端共用、部分分離領域は両端分離された実施の形態4の第9の態様(図26参照)とほぼ等価(部分分離領域の一方が共有されている点のみ異なる)な構成の応用例となる。
【0315】
(第4のレイアウト例)
図76は実施の形態4の応用例である組合せレイアウトパターンである第4のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0316】
図74で示した第2のレイアウト例と比べ、PMOSトランジスタQ11〜Q13及びNMOSトランジスタQ21〜Q23におけるタップ領域23b、メタル配線ML3、及びメタル配線ML4が除かれた点のみ異なる。他の構成は図74で示した第2のレイアウト例と同様であるため説明を省略する。
【0317】
このような構成の第4のレイアウト例は、タップ領域は一端共用、部分分離領域は両端共用された実施の形態4の第4の態様(図21参照)と等価な構成の応用例となる。
【0318】
第3のレイアウト例と第4のレイアウト例とを比較した場合、寄生容量の低減化観点では第3のレイアウト例が優り、ボディ固定安定度の観点から第4のレイアウト例が優る。
【0319】
(第5のレイアウト例)
図77は実施の形態4の応用例である組合せレイアウトパターンである第5のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0320】
PMOSトランジスタQ11において、ゲート両端領域に部分分離領域14a,14bが形成され、部分分離領域14bに隣接してタップ領域23bが形成される。PMOSトランジスタQ12において、ゲート両端領域に部分分離領域15a,15bが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。PMOSトランジスタQ13において、ゲート両端領域に部分分離領域16a,16bが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0321】
NMOSトランジスタQ21において、ゲート両端領域(NMOSトランジスタQ21〜Q23においては、図中、下方が一端側として説明する)に部分分離領域14a,14bが形成され、部分分離領域14bに隣接してタップ領域23bが形成される。NMOSトランジスタQ22において、ゲート両端領域に部分分離領域15a,15bが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。NMOSトランジスタQ23において、ゲート両端領域に部分分離領域16a,16bが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0322】
図73で示した第1のレイアウト例と比較した場合、タップ領域23a、メタル配線ML1及びメタル配線ML2が除去されている。
【0323】
また、メタル配線ML3から分岐したメタル配線ML3aはPMOSトランジスタQ11のP型活性領域41(ソース領域側)上、及びPMOSトランジスタQ12,Q13間のP型活性領域41(ソース領域側)上に形成され、コンタクトホール39を介してP型活性領域41の対応部分とそれぞれ電気的に接続される。
【0324】
同様にして、メタル配線ML4から分岐したメタル配線ML4aはNMOSトランジスタQ21のN型活性領域42(ソース領域側)上、及びNMOSトランジスタQ22,Q23間のN型活性領域42(ソース領域側)上に形成され、コンタクトホール39を介してN型活性領域42の対応部分とそれぞれ電気的に接続される。なお、他の構成は図73で示した第1のレイアウト例と同様であるため、説明を省略する。
【0325】
このような構成の第5のレイアウト例は、タップ領域は一端分離(形成位置分離として解釈した場合)、部分分離領域は両端分離された実施の形態4の第8の態様(図25参照)と等価な構成の応用例となる。
【0326】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0327】
(第6のレイアウト例)
図78は実施の形態4の応用例である組合せレイアウトパターンである第6のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0328】
PMOSトランジスタQ11〜Q13全体において、ゲート両端領域に部分分離領域13a,13bが形成され、部分分離領域13b内に部分分離領域13bに隣接して2つのタップ領域23bが形成される。タップ領域23bは部分分離領域13b内で分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。
【0329】
NMOSトランジスタQ21〜Q23全体において、ゲート両端領域に部分分離領域13a,13bが形成され、部分分離領域13b内に部分分離領域13bに隣接して2つのタップ領域23bが形成される。タップ領域23bは部分分離領域13b内で分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。
【0330】
図74で示した第2のレイアウト例と比較した場合、タップ領域23a、メタル配線ML1及びメタル配線ML2が除去されている。
【0331】
また、メタル配線ML3から分岐したメタル配線ML3aはPMOSトランジスタQ11のP型活性領域41(ソース領域側)上、及びPMOSトランジスタQ12,Q13間のP型活性領域41(ソース領域側)上に形成され、コンタクトホール39を介してP型活性領域41の対応部分とそれぞれ電気的に接続される。
【0332】
同様にして、メタル配線ML4から分岐したメタル配線ML4aはNMOSトランジスタQ21のN型活性領域42(ソース領域側)上、及びNMOSトランジスタQ22,Q23間のN型活性領域42(ソース領域側)上に形成され、コンタクトホール39を介してN型活性領域42の対応部分とそれぞれ電気的に接続される。なお、他の構成は図74で示した第2のレイアウト例と同様であるため、説明を省略する。
【0333】
このような構成の第6のレイアウト例は、タップ領域は一端共用(電気的共用を含む)、部分分離領域は両端共用された実施の形態4の第4の態様(図21参照)と等価な構成の応用例となる。
【0334】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0335】
第5のレイアウト例と第6のレイアウト例とを比較した場合、寄生容量の低減化観点では第5のレイアウト例が優り、ボディ固定安定度の観点から第6のレイアウト例が優る。また、その他の組合せとして、タップ領域23b側は電気的にもMOSトランジスタ毎に分離する等が考えられる。
【0336】
(第7のレイアウト例)
図79は実施の形態4の応用例である組合せレイアウトパターンである第7のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0337】
図79おいて、PMOSトランジスタQ11〜Q13の部分分離領域14a〜16aが除去され、NMOSトランジスタQ21〜Q23の部分分離領域14a〜16aが除去された点が、図77で示した第5のレイアウト例と異なる。他の構成は第5のレイアウト例と同様であるため、説明を省略する。
【0338】
このような構成の第7のレイアウト例は、タップ領域は一端分離(形成位置分離を含む)、部分分離領域は一端分離された実施の形態4の第10の態様(図27参照)と等価な構成の応用例となる。
【0339】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0340】
(第8のレイアウト例)
図80は実施の形態4の応用例である組合せレイアウトパターンである第8のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0341】
図80おいて、PMOSトランジスタQ11〜Q13に共通の部分分離領域13aが除去され、NMOSトランジスタQ21〜Q23に共通の部分分離領域13aが除去された点が、図78で示した第6のレイアウト例と異なる。他の構成は第6のレイアウト例と同様であるため、説明を省略する。
【0342】
このような構成の第8のレイアウト例は、タップ領域は一端共有(電気的共有を含む)、部分分離領域は一端共有された実施の形態4の第6の態様(図23参照)と等価な構成の応用例となる。
【0343】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0344】
(第9のレイアウト例)
図81は実施の形態4の応用例である組合せレイアウトパターンである第9のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0345】
P型活性領域41及びN型活性領域42の上方を3箇所縦断して独立したゲート電極44a〜44cが形成される。ゲート電極44aは上方に形成されたメタル配線ML10aとビアホール40を介して電気的に接続され、ゲート電極44bは上方に形成されたメタル配線ML10bとビアホール40を介して電気的に接続され、ゲート電極44cは上方に形成されたメタル配線ML10cとビアホール40を介して電気的に接続される。
【0346】
したがって、P型活性領域41及びゲート電極44aによりPMOSトランジスタQ11が構成され、P型活性領域41及びゲート電極44bによりPMOSトランジスタQ12が構成され、P型活性領域41及びゲート電極44cによりPMOSトランジスタQ13が構成され、N型活性領域42及びゲート電極44aによりNMOSトランジスタQ21が構成され、N型活性領域42及びゲート電極44bによりNMOSトランジスタQ22が構成され、N型活性領域42及びゲート電極44cによりNMOSトランジスタQ23が構成される。
【0347】
PMOSトランジスタQ11において、ゲート他端領域に部分分離領域14bが形成され、部分分離領域14bに隣接してタップ領域24bが形成される。PMOSトランジスタQ12において、ゲート一端領域に部分分離領域15aが形成され、部分分離領域15aに隣接してタップ領域23aが形成される。PMOSトランジスタQ13において、ゲート一端領域に部分分離領域16aが形成され、部分分離領域16aに隣接してタップ領域23aが形成され形成される。
【0348】
タップ領域23aはPMOSトランジスタQ12,Q13間で共用され、上方のメタル配線ML1とコンタクトホール39を介して電気的に接続される。タップ領域23bは上方に形成されたメタル配線ML3とコンタクトホール39を介して電気的に接続される。
【0349】
また、メタル配線ML1から分岐したメタル配線ML1aはPMOSトランジスタQ11のP型活性領域41(ソース領域側)上、及びPMOSトランジスタQ12,Q13間のP型活性領域41(ソース領域側)上に形成され、コンタクトホール39を介してP型活性領域41の対応部分とそれぞれ電気的に接続される。
【0350】
NMOSトランジスタQ21において、ゲート一端領域(NMOSトランジスタQ21〜Q23において、図中、下方が一端側として説明する)に部分分離領域14aが形成され、部分分離領域14aに隣接してタップ領域23aが形成される。NMOSトランジスタQ22において、ゲート他端領域に部分分離領域15bが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。NMOSトランジスタQ23において、ゲート他端領域に部分分離領域16bが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0351】
タップ領域23aはNMOSトランジスタQ21のみで用いられ、上方のメタル配線ML2とコンタクトホール39を介して電気的に接続される。タップ領域23bはNMOSトランジスタQ22,Q23間で分離形成されるが、上方に形成されたメタル配線ML4とコンタクトホール39を介して共通に電気的に接続される。
【0352】
また、メタル配線ML2から分岐したメタル配線ML2aはNMOSトランジスタQ21のN型活性領域42(ソース領域側)上、及びNMOSトランジスタQ22,Q23間のN型活性領域42(ソース領域側)上に形成され、コンタクトホール39を介してN型活性領域42の対応部分とそれぞれ電気的に接続される。
【0353】
さらに、メタル配線ML1〜ML5よりも上層に形成されるメタル配線ML20はPMOSトランジスタQ11,Q12間のP型活性領域41(ドレイン領域側)上から、PMOSトランジスタQ13のP型活性領域41(ドレイン領域側)上、NMOSトランジスタQ23のN型活性領域42(ドレイン領域側)上、及びNMOSトランジスタQ21,Q22間のN型活性領域42(ドレイン領域側)上に延びて形成され、コンタクトホール39を介してP型活性領域41及びN型活性領域42の対応部分とそれぞれ電気的に接続される。
【0354】
このような構成の第9のレイアウト例において、PMOSトランジスタQ11は実施の形態1の第3の態様(図3参照)と等価な構成となり、PMOSトランジスタQ12,Q13はタップ領域は一端共有、部分分離領域は一端独立形成された実施の形態4の第6の態様(図27参照)とほぼ等価な構成(タップ領域の形態(共有/分離)のみが異なる)となる。
【0355】
同様にして、NMOSトランジスタQ21は実施の形態1の第3の態様(図3参照)と等価な構成となり、NMOSトランジスタQ22,Q23はタップ領域は一端独立、部分分離領域は一端独立形成された実施の形態4の第6の態様(図27参照)とほぼ等価な構成(タップ領域の形態(共有/分離)のみが異なる)となる。
【0356】
このように、第9のレイアウト例では、一部を実施の形態1と実施の形態3とを組み合わせたレイアウト構成を実現している。したがって、ゲート電位はPMOSトランジスタQ11〜Q13間(PMOSトランジスタQ13)間で独立制御が行え、ボディ電位はPMOSトランジスタQ11,PMOSトランジスタQ12及びQ13、NMOSトランジスタQ21、NMOSトランジスタQ22及びQ23それぞれで独立制御可能である。
【0357】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極44a〜44c下にも設ける構成が考えられる、この場合、ゲート電極44a〜44cに付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0358】
(第10のレイアウト例)
図82は実施の形態4の応用例である組合せレイアウトパターンである第10のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0359】
P型活性領域41及びN型活性領域42の上方を3箇所縦断して独立したゲート電極44a〜44cが形成される。ゲート電極44aは上方に形成されたメタル配線ML11aとビアホール40を介して電気的に接続され、ゲート電極44bは上方に形成されたメタル配線ML11bとビアホール40を介して電気的に接続され、ゲート電極44cは上方に形成されたメタル配線ML11cとビアホール40を介して電気的に接続される。
【0360】
PMOSトランジスタQ11において、タップ領域23bは上方に形成されたメタル配線ML11aとコンタクトホール39を介して電気的に接続される。NMOSトランジスタQ22において、タップ領域23bは上方に形成されたメタル配線ML11bとコンタクトホール39を介して電気的に接続される。NMOSトランジスタQ23において、上方に形成されたメタル配線ML11cとコンタクトホール39を介して電気的に接続される。
【0361】
このように、メタル配線ML11aによりPMOSトランジスタQ11のゲート電極44aとタップ領域23bとを電気的に接続し、メタル配線ML11bによりNMOSトランジスタQ22のゲート電極44bとタップ領域23bとを電気的に接続し、メタル配線ML11cによりNMOSトランジスタQ23のゲート電極44cとタップ領域23bとを電気的に接続している。
【0362】
したがって、図81で示した第9のレイアウト例と比較した場合、メタル配線ML3及びメタル配線ML4は除去されている。なお、他の構成は図81で示した第9のレイアウト例と同様であるため、説明は省略する。
【0363】
このような構成の第10のレイアウト例において、PMOSトランジスタQ11は実施の形態1の第3の態様(図3参照)と等価な構成となり、PMOSトランジスタQ12,Q13はタップ領域は一端共有、部分分離領域は一端独立形成された実施の形態4の第6の態様(図27参照)とほぼ等価な構成(タップ領域の形態(共有/分離)のみが異なる)となる。
【0364】
同様にして、NMOSトランジスタQ21は実施の形態1の第3の態様(図3参照)と等価な構成となり、NMOSトランジスタQ22,Q23はタップ領域は一端独立、部分分離領域は一端独立形成された実施の形態4の第6の態様(図27参照)とほぼ等価な構成(タップ領域の形態(共有/分離)のみが異なる)となる。
【0365】
このように、第10のレイアウト例では、一部を実施の形態1と実施の形態3とを組み合わせたレイアウト構成を実現している。したがって、ゲート電位はPMOSトランジスタQ11〜Q13間(PMOSトランジスタQ13)間で独立制御が行え、ボディ電位はPMOSトランジスタQ11,PMOSトランジスタQ12及びQ13の組、NMOSトランジスタQ21、NMOSトランジスタQ22、NMOSトランジスタQ23それぞれで独立制御可能である。
【0366】
加えて、PMOSトランジスタQ11、NMOSトランジスタQ22及びQ23はゲート電位とボディ電位とが同時に同電位に制御される。
【0367】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極44a〜44c下にも設ける構成が考えられる、この場合、ゲート電極44a〜44cに付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0368】
(実施の形態5の応用例)
図83は実施の形態5の応用例であるレイアウトパターンを示す平面図である。同図に示すように、MOSトランジスタQ5がゲート電極3、ソース領域7及びドレイン領域8により構成されている。
【0369】
MOSトランジスタQ5はゲート電極3のゲート一端領域(図中、下方がゲート一端領域側として説明する)に部分分離領域11aが形成され、ゲート他端領域に部分分離領域11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。ソース領域7の中心近傍領域からゲート電極3の下方(ボディ領域)の一部にかけてソースタイ領域9bが形成され、ソース領域7のゲート他端領域近傍からゲート電極3の下方(ボディ領域)の一部にかけてソースタイ領域9aが形成される。また、ゲート電極3は上層に形成されたメタル配線ML5とビアホール40を介して電気的に接続され、タップ領域22aは上層に形成されたメタル配線ML1とコンタクトホール39を介して電気的に接続される。さらに、活性領域7,8の周辺領域は部分分離領域11a,11b以外の領域は全て完全分離領域10が形成されている。
【0370】
したがって、MOSトランジスタQ5は実施の形態5の第2の態様(図35参照)のMOSトランジスタと等価な構成となる。
【0371】
図83に示すように、ゲート電極3の形成長が比較的長いMOSトランジスタQ5に対して、実施の形態5の第2の態様を採用することにより、ボディ電位固定を安定性良く行うことができる。
【符号の説明】
【0372】
1,4a,4b,7,31 ソース領域、2,5a,5b,8,32a,32b ドレイン領域、3,6,33a,33b ゲート電極、9,9a〜9c ソースタイ領域、10 完全分離領域、11a,11b,12a〜12c,13a,13b,14a,14b,15a,15b 部分分離領域、21a〜25a,21b〜25b タップ領域。
【技術分野】
【0001】
この発明はSOI(Silicon On Insulator)基板を用いた半導体装置に関し、特に、SOI層に形成される部分分離領域下に残存するシリコン層を介してボディ電位を固定する半導体の構造に関する。
【背景技術】
【0002】
「MOS」という用語は、古くは金属/酸化物/半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にMOS構造を有する電界効果トランジスタ(以下、単に「MOSトランジスタ」と称す)においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【0003】
例えばMOSトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【0004】
従って「MOS」という用語は必ずしも金属/酸化物/半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「MOS」とはその語源に起因した略語としてのみならず、広く導電体/絶縁体/半導体の積層構造をも含む意義を有する。
【0005】
図84は支持基板、埋込絶縁膜及びSOI層からなるSOI基板のSOI層に形成される従来のMOSトランジスタの第1の態様のレイアウト構成を示す平面図である。
【0006】
図84において、ソース領域91,ドレイン領域92間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極93が形成される。そして、これらトランジスタ形成領域91〜93の周囲はSOI層を貫通して形成される完全分離領域100が形成される。
【0007】
図85はSOI基板のSOI層に形成されるMOSトランジスタの第2の態様のレイアウト構成を示す平面図である。
【0008】
図85において、第1の態様と同様、ソース領域91,ドレイン領域92間のボディ領域上にゲート酸化膜介してゲート電極93が形成されこれらトランジスタ形成領域91〜93の周囲は完全分離領域100が形成される。
【0009】
さらに、第2の態様では、ソース領域91の形成領域の上層部の一部からボディ領域の形成領域の上層部の一部にかけてソースタイ領域94が形成される。ソースタイ領域94はソース領域91およびボディ領域双方に隣接して設けられるため、ソースタイ領域94がソース領域91の電位設定用の金属シリサイドを介して電位設定を受けることによりボディ領域の電位固定を可能にしている。
【0010】
また、このようなSOI基板に形成されるMOSトランジスタのボディ領域固定技術として、例えば、特許文献1に開示されたSOI半導体集積回路が挙げられる。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開2002−289873号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
上述した第2の態様のソースタイ領域94を用いたボディ固定、特許文献1で開示されたボディ固定は、安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減が図られていると言えない問題点があった。
【0013】
この発明は上記問題点を解決するためになされたもので、安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、SOI基板上に形成される半導体装置を得ることを目的とする。
【課題を解決するための手段】
【0014】
この発明に係る第1の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、前記SOI層に選択的に形成された第2の導電型の一方電極領域及び他方電極領域を備え、前記一方電極領域と前記他方電極領域とに挟まれた領域が第1の導電型のボディ領域として規定され、前記ボディ領域上に形成されるゲート電極と、前記SOI層内において、前記一方電極領域、前記他方電極領域及び前記ボディ領域からなる活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域のみに、前記SOI層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記ボディ領域に隣接形成され、前記活性領域の周辺領域のうち、少なくとも、前記ゲート電極の両端近傍領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域と、前記一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第1の導電型の一方ボディ固定用活性領域とをさらに備える。
【0015】
この発明に係る第2の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、前記SOI層に選択的に形成された第2の導電型の一方電極領域及び他方電極領域を備え、前記一方電極領域と前記他方電極領域とに挟まれた領域が第1の導電型のボディ領域として規定され、前記ボディ領域上に形成されるゲート電極と、前記SOI層内において、前記一方電極領域、前記他方電極領域及び前記ボディ領域からなる活性領域の周辺領域のうち、前記ゲート電極の一端近傍領域のみに、前記SOI層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記ボディ領域に隣接形成され、前記活性領域の周辺領域のうち、少なくとも、前記ゲート電極の両端近傍領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、前記MOSトランジスタは、前記ボディ領域の電位設定用の外部電位供給領域を有さない。
【0016】
この発明に係る第3の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、ゲート電極を共有する第1及び第2のMOSトランジスタを含み、前記第1のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の第1の一方電極領域及び第1の他方電極領域を備え、前記第1の一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、前記第2のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の第2の一方電極領域及び第2の他方電極領域を備え、前記第2の一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、前記第1及び第2のMOSトランジスタは、前記第1及び第2のボディ領域上に形成される共有ゲート電極と、前記SOI層内において、前記第1の一方電極領域、前記第1の他方電極領域及び前記第1のボディ領域からなる第1の活性領域と前記第2の一方電極領域、前記第2の他方電極領域及び前記第2のボディ領域からなる第2の活性領域の周辺領域のうち、前記共有ゲート電極の一端近傍領域に、前記SOI層の下層の一部である一方半導体領域が残存するように形成される、絶縁性を有する一方部分分離領域とを備え、前記一方半導体領域は前記第1のボディ領域に隣接形成され、前記第1及び第2の活性領域間に位置する前記共有ゲート電極の中心部近傍領域に、前記SOI層の下層の一部である中心部半導体領域が残存するように形成される、絶縁性を有する中心部部分分離領域をさらに備え、前記中心部半導体領域は前記第1及び第2のボディ領域に隣接形成され、前記第1及び第2の活性領域の周辺領域のうち、少なくとも、前記共有ゲート電極の中心部及び両端近傍領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域と、前記一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第1の導電型の一方ボディ固定用活性領域とをさらに備える。
【0017】
この発明に係る第4の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、ゲート電極を共有する第1及び第2のMOSトランジスタを含み、前記第1のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の第1の一方電極領域及び第1の他方電極領域を備え、前記第1の一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、前記第2のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の第2の一方電極領域及び第2の他方電極領域を備え、前記第2の一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、前記第1及び第2のMOSトランジスタは、前記第1及び第2のボディ領域上に形成される共有ゲート電極と、前記SOI層内において、前記第1の一方電極領域、前記第1の他方電極領域及び前記第1のボディ領域からなる第1の活性領域と、前記第2の一方電極領域、前記第2の他方電極領域及び前記第2のボディ領域からなる第2の活性領域との間に位置する前記共有ゲート電極の中心部近傍領域に、前記SOI層の下層の一部である中心部半導体領域が残存するように形成される、絶縁性を有する中心部部分分離領域とを備え、前記中心部半導体領域は前記第1及び第2のボディ領域に隣接形成され、前記第1及び第2の活性領域の周辺領域のうち、少なくとも、前記共有ゲート電極の中心及び両端近傍領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、前記第1及び第2のMOSトランジスタは共に前記第1及び第2のボディ領域の電位設定用の外部電位供給領域を有さない。
【0018】
この発明に係る第5の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有する半導体装置であって、前記MOSトランジスタは、一方電極領域を互いに共有する第1及び第2のMOSトランジスタを含み、前記第1のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の共有一方電極領域及び第1の他方電極領域を備え、前記共有一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、前記第1のボディ領域上に形成される第1のゲート電極をさらに備え、前記第2のMOSトランジスタは、前記SOI層に選択的に形成された前記共有一方電極領域及び第2の導電型の第2の他方電極領域を備え、前記共有一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、前記第2のボディ領域上に形成される第2のゲート電極をさらに備え、前記第1及び第2のMOSトランジスタは、前記SOI層内において、前記共有一方電極領域、前記第1の他方電極領域、前記第1のボディ領域、前記第2の他方電極領域及び前記第2のボディ領域からなる共有活性領域の周辺領域のうち、前記第1及び第2のゲート電極の一端近傍領域それぞれのみに、前記SOI層の下層の一部である第1及び第2の一方半導体領域が残存するように形成される、絶縁性を有する第1及び第2の一方部分分離領域を備え、前記第1及び第2の一方半導体領域は前記第1及び第2のボディ領域に隣接形成され、前記共有活性領域の周辺領域のうち、少なくとも、前記第1及び第2のゲート電極それぞれの両端近傍領域及び前記第1及び第2のゲート電極間の領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域と、前記第1及び第2の一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第1の導電型の第1及び第2の一方ボディ固定用活性領域とを備える。
【0019】
この発明に係る第6の局面の半導体装置は、半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有し、前記MOSトランジスタは、一方電極領域を互いに共有する第1及び第2のMOSトランジスタを含み、前記第1のMOSトランジスタは、前記SOI層に選択的に形成された、第2の導電型の共有一方電極領域及び第1の他方電極領域を備え、前記共有一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、前記第1のボディ領域上に形成される第1のゲート電極をさらに備え、前記第2のMOSトランジスタは、前記SOI層に選択的に形成された、前記共有一方電極領域及び第2の導電型の第2の他方電極領域を備え、前記共有一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、前記第2のボディ領域上に形成される第2のゲート電極をさらに備え、前記第1及び第2のMOSトランジスタは、前記SOI層内において、前記共有一方電極領域、前記第1の他方電極領域、前記第1のボディ領域、前記第2の他方電極領域及び前記第2のボディ領域からなる共有活性領域の周辺領域のうち、前記第1及び第2のゲート電極の一端近傍領域のみに、前記SOI層の下層の一部である第1及び第2の一方半導体領域が残存するように形成される、絶縁性を有する第1及び第2の一方部分分離領域を備え、前記第1及び第2の一方半導体領域は前記第1及び第2のボディ領域にそれぞれ隣接形成され、前記共有活性領域の周辺領域のうち、少なくとも、前記第1及び第2のゲート電極それぞれの両端近傍領域及び前記第1及び第2のゲート電極間の領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域をさらに備え、前記第1及び第2のMOSトランジスタは共に前記第1及び第2のボディ領域の電位設定用の外部電位供給領域を有さない。
【発明の効果】
【0020】
この発明における第1の局面の半導体装置は、外部から固定電位供給可能な一方ボディ固定用活性領域から一方半導体領域を介してボディ領域の電位を安定性良く固定することができる。
【0021】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記ゲート電極の両端近傍領域以外の領域に少なくとも形成することにより、集積度の向上を図ることができる。
【0022】
さらに、ゲート電極の一端近傍領域のみに一方部分分離領域を形成することにより、一方半導体領域に付随する寄生接合容量を必要最小限に抑えることができる。
【0023】
この発明における第2の局面の半導体装置は、一方半導体領域に付随する寄生接合容量によってボディ電位固定を行うことができる。
【0024】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記ゲート電極の両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【0025】
この発明における第3の局面の半導体装置は、外部から固定電位供給可能な一方ボディ固定用活性領域から一方半導体領域を介して第1のボディ領域の電位を安定性良く固定するとともに、さらに中心部半導体領域を介して第2のボディ領域の電位を固定することができる。
【0026】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、共有ゲート電極の中心部及び両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【0027】
さらに、共有ゲート電極の一端近傍領域のみ及び中心部近傍領域のみに一方部分分離領域及び中心部部分分離領域をそれぞれ形成することにより、一方半導体領域及び中心部半導体領域に付随する寄生接合容量を必要最小限に抑えることができる。
【0028】
この発明における第4の局面の半導体装置は、中心部半導体領域に付随する寄生接合容量によってボディ電位固定を行うことができる。
【0029】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、共有ゲート電極の中心部及び両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【0030】
この発明における第5の局面の半導体装置は、外部から固定電位供給可能な第1及び第2の一方ボディ固定用活性領域から第1及び第2の一方半導体領域を介して第1及び第2のボディ領域それぞれの電位を安定性良く固定することができる。
【0031】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記第1及び第2のゲート電極それぞれの両端近傍領域及び前記第1及び第2のゲート電極間の領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【0032】
さらに、第1及び第2のゲート電極の第1及び第2の一端近傍領域のみに第1及び第2の一方部分分離領域を形成することにより、第1及び第2の一方半導体領域に付随する寄生接合容量を必要最小限に抑えることができる。
【0033】
この発明における第6の局面の半導体装置は、第1及び第2の一方半導体領域に付随する寄生接合容量によってボディ電位固定を行うことができる。
【0034】
この際、部分分離領域に比べ分離幅を狭く形成可能な完全分離領域を、前記第1及び第2のゲート電極の両端近傍領域以外の領域に、少なくとも形成することにより、集積度の向上を図ることができる。
【図面の簡単な説明】
【0035】
【図1】実施の形態1のSOI基板上に形成される、第1の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図2】実施の形態1の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図3】実施の形態1の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図4】実施の形態1の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図5】実施の形態1の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図6】図1のA−A断面を示す断面図である。
【図7】実施の形態2のSOI基板上に形成される、第1の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図8】実施の形態2の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図9】実施の形態2の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図10】実施の形態2の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図11】実施の形態2の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図12】実施の形態2の第6の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図13】実施の形態3のSOI基板上に形成される、第1の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図14】実施の形態3の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図15】実施の形態3の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図16】実施の形態3の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図17】実施の形態3の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図18】実施の形態4のSOI基板上に形成される、第1の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図19】実施の形態4の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図20】実施の形態4の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図21】実施の形態4の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図22】実施の形態4の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図23】実施の形態4の第6の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図24】実施の形態4の第7の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図25】実施の形態4の第8の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図26】実施の形態4の第9の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図27】実施の形態4の第10の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図28】実施の形態4の第11の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図29】実施の形態4の第12の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図30】実施の形態4の第13の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図31】実施の形態4の第14の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図32】実施の形態4の第15の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図33】実施の形態4の第16の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図34】実施の形態5のSOI基板上に形成される、第1〜第8の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図35】実施の形態5の第2の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図36】実施の形態5の第3の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図37】実施の形態5の第4の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図38】実施の形態5の第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図39】実施の形態5の第6の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図40】実施の形態5の第7の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図41】実施の形態5の第8の態様のMOSトランジスタのレイアウト構成を示す平面図である。
【図42】ダメージ領域形成工程の第1の態様を示す断面図である。
【図43】ダメージ領域形成工程の第1の態様を示す断面図である。
【図44】ダメージ領域形成工程の第1の態様を示す断面図である。
【図45】ダメージ領域形成工程の第1の態様を示す断面図である。
【図46】ダメージ領域形成工程の第1の態様を示す断面図である。
【図47】ダメージ領域形成工程の第1の態様を示す断面図である。
【図48】ダメージ領域形成工程の第1の態様を示す断面図である。
【図49】ダメージ領域形成工程の第1の態様を示す断面図である。
【図50】ダメージ領域形成工程の第1の態様を示す断面図である。
【図51】ダメージ領域形成工程の第1の態様を示す断面図である。
【図52】ダメージ領域形成工程の第1の態様を示す断面図である。
【図53】空乏層幅を模式的に示す説明図である。
【図54】ダメージ領域形成工程の第2の態様を示す断面図である。
【図55】ダメージ領域形成工程の第2の態様を示す断面図である。
【図56】ダメージ領域形成工程の第2の態様を示す断面図である。
【図57】ダメージ領域形成工程の第2の態様を示す断面図である。
【図58】ダメージ領域形成工程の第2の態様を示す断面図である。
【図59】ダメージ領域形成工程の第2の態様を示す断面図である。
【図60】ダメージ領域形成工程の第2の態様を示す断面図である。
【図61】ダメージ領域形成工程の第2の態様を示す断面図である。
【図62】ダメージ領域形成工程の第2の態様を示す断面図である。
【図63】ダメージ領域形成工程の第3の態様を示す断面図である。
【図64】ダメージ領域形成工程の第3の態様を示す断面図である。
【図65】ダメージ領域形成工程の第3の態様を示す断面図である。
【図66】ダメージ領域形成工程の第3の態様を示す断面図である。
【図67】ダメージ領域形成工程の第3の態様を示す断面図である。
【図68】ダメージ領域形成工程の第3の態様を示す断面図である。
【図69】実施の形態1の応用例である組合せレイアウトパターンを示す平面図である。
【図70】実施の形態2の応用例である組合せレイアウトパターンを示す平面図である。
【図71】実施の形態2の応用例である半導体集積回路を構成するレイアウトパターンを示す平面図である。
【図72】図71で示した半導体集積回路の概念を示す説明図である。
【図73】実施の形態4の応用例である組合せレイアウトパターンである第1のレイアウト例を示す平面図である。
【図74】実施の形態4の応用例である第2のレイアウト例を示す平面図である。
【図75】実施の形態4の応用例である第3のレイアウト例を示す平面図である。
【図76】実施の形態4の応用例である第4のレイアウト例を示す平面図である。
【図77】実施の形態4の応用例である第5のレイアウト例を示す平面図である。
【図78】実施の形態4の応用例である第6のレイアウト例を示す平面図である。
【図79】実施の形態4の応用例である第7のレイアウト例を示す平面図である。
【図80】実施の形態4の応用例である第8のレイアウト例を示す平面図である。
【図81】実施の形態4の応用例である第9のレイアウト例を示す平面図である。
【図82】実施の形態4の応用例である第10のレイアウト例を示す平面図である。
【図83】実施の形態5の応用例であるレイアウトパターンを示す平面図である。
【図84】SOI基板のSOI層に形成される従来のMOSトランジスタの第1の態様のレイアウト構成を示す平面図である。
【図85】SOI基板のSOI層に形成されるMOSトランジスタの第2の態様のレイアウト構成を示す平面図である。
【発明を実施するための形態】
【0036】
<実施の形態1>
図1〜図5は実施の形態1のSOI基板上に形成される、第1〜第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態1は1単位のMOSトランジスタのレイアウト構成に着目している。
【0037】
(第1の態様)
図1は実施の形態1の第1の態様を示す平面図である。同図において、ソース領域(一方電極領域)1,ドレイン領域(他方電極領域)2間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極3が形成される。このゲート電極3の両端はソース領域1,ドレイン領域2の形成領域(以下、ソース領域1,ドレイン領域2間のボディ領域を含めて単に「活性領域1,2」と略する場合あり)から平面視突出している。以下では、説明の都合上、ゲート電極3の活性領域1.2から図中、平面視上方に突出した領域及びその近傍領域を「ゲート一端領域」、ゲート電極3の活性領域1,2から図中、平面視下方に突出した領域及びその近傍領域を「ゲート他端領域」と称し、ゲート一端領域及びゲート他端領域を併せて「ゲート両端領域」と称する場合がある。また、ゲート電極3の図中上方の延長線上を「ゲート一端延長線上」、ゲート電極3の図中下方の延長線上を「ゲート他端延長線上」と称し、ゲート一端延長線上及びゲート他端延長線上を併せて「ゲート両端延長線上」と称す場合がある。
【0038】
ゲート一端領域(ゲート電極の一端近傍領域)及びゲート他端領域(ゲート電極の他端近傍領域)に部分分離領域11a及び11bが形成され、部分分離領域11aのゲート一端延長線上に隣接してタップ領域(ボディ固定用活性領域)21aが形成され、部分分離領域11bのゲート他端延長線上に隣接してタップ領域21bが形成される。なお、本明細書中で述べる、部分分離領域とタップ領域との隣接配置とは、正確には部分分離領域下に残存するSOI層の一部であるPTI下半導体領域とタップ領域とが隣接して電気的に接続関係を有することを意味する。
【0039】
そして、部分分離領域11a,11b、タップ領域21a,21b及び活性領域1,2の周辺領域は全て完全分離領域10が形成される。すなわち、活性領域1,2の周辺領域において、ゲート他端領域以外の領域すべてに完全分離領域10が形成される。
【0040】
図6は図1のA−A断面を示す断面図である。図6では第1の態様のMOSトランジスタがN型(ボディ領域がP型)の場合を示している。
【0041】
同図に示すように、シリコン支持基板51、埋込絶縁膜52及びSOI層53の積層構造によってSOI基板が構成され、部分分離領域11aはSOI層53を貫通することなく、その下層部にSOI層53の一部であるPTI下半導体領域53aを残存させて形成される。一方、完全分離領域10はSOI層53を貫通して埋込絶縁膜52に到達するように形成される。
【0042】
ゲート電極3直下のSOI層53の領域であるP型のボディ領域53bは、P型のPTI下半導体領域53aを介してP+型のタップ領域21aに電気的に接続されることにより、タップ領域21aに付与するボディ電位により電位固定される。なお、ゲート電極3の側面にはシリコン酸化膜スペーサ71及びサイドウォール73(図1〜図5では図示せず)が形成されている。また、部分分離領域11b,タップ領域21b側の断面構造も左右対称な点を除き図6の構造と同様である。
【0043】
このように、実施の形態1の第1の態様は、ゲート両端領域に部分分離領域11a,11bをそれぞれ形成し、部分分離領域11a,11bに対しゲート両端延長線上に隣接してタップ領域21a,21bをそれぞれ形成することにより、2つのタップ領域21a,21bからの固定電位付与によりボディ電位固定を安定性良く行うことができるという効果(ボディ固定効果)を奏する。
【0044】
さらに、ゲート両端領域以外の活性領域1,2の周辺領域全てに完全分離領域10を形成して素子分離している。一般に完全分離領域に必要な分離幅は部分分離領域に必要な分離幅より狭くすることができるため、活性領域1,2の周辺領域をすべて部分分離領域で形成する場合に比べ、集積度の向上を図ることができる効果(高集積化効果)を奏する。
【0045】
加えて、ゲート両端領域以外の活性領域1,2の周辺領域の全てに完全分離領域10を形成して分離することにより、活性領域1,2の周辺をすべて部分分離領域で形成する場合に比べ、部分分離領域下の半導体領域(図6のPTI下半導体領域53aに相当)と活性領域1,2によるPN接合寄生容量の低減に伴う低容量化効果を図ることができる効果も奏する。
【0046】
(第2の態様)
図2は実施の形態1の第2の態様を示す平面図である。同図に示すように、部分分離領域11bのゲート他端延長線上に隣接してタップ領域を形成していない点が第1の態様と異なる。なお、他の構成は図1で示した第1の態様と同様であるため、説明は省略する。
【0047】
このような構成の第2の態様は、タップ領域21aからの固定電位付与と、部分分離領域11b下のPTI下半導体領域に付随するPN接合容量に充電(MOSトランジスタのオン状態時)とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0048】
このような構成の第2の態様は、第1の態様と比較した場合、タップ領域21bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域21b除去に伴いタップ領域21bと上部に形成される配線との間に生じる配線容量の低減を図ることができる分、低容量化効果は優る。
【0049】
(第3の態様)
図3は実施の形態1の第3の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域11bが形成されず、その代わりに完全分離領域10が形成されている点が第2の態様と異なる。なお、他の構成は図2で示した第2の態様と同様であるため、説明は省略する。
【0050】
このような構成の第3の態様は、タップ領域21aからの固定電位付与のみによってボディ電位固定動作を行う。
【0051】
このような構成の第3の態様は、第2の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11bに付随するPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0052】
(第4の態様)
図4は実施の形態1の第4の態様を示す平面図である。同図に示すように、タップ領域21aを形成していない点が第2の態様と異なる。なお、他の構成は図2で示した第2の態様と同様であるため、説明は省略する。
【0053】
このような構成の第4の態様は、第2の態様の部分分離領域11bと同様、部分分離領域11a,11bそれぞれ下のPTI下半導体領域に付随するPN接合容量によってボディ電位固定動作を行う。
【0054】
このような構成の第4の態様は、第2の態様と比較した場合、タップ領域21aを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域21aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0055】
部分分離領域11a,11b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a,11b下のPTI下半導体領域53aに高濃度な不純物を注入してダメージ領域(結晶欠陥領域)を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a,11b(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0056】
(第5の態様)
図5は実施の形態1の第5の態様を示す平面図である。同図に示すように、部分分離領域11bが形成されず、その代わりに完全分離領域10が形成されている点が第4の態様と異なる。なお、他の構成は図4で示した第4の態様と同様であるため、説明は省略する。
【0057】
このような構成の第5の態様は、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0058】
このような構成の第5の態様は、第4の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、部分分離領域11bの形成予定領域にも完全分離領域10を形成できるため高集積化効果は優る。また、部分分離領域11bに付随するPN接合寄生容量の低減を図ることができる分、低容量化効果は優る。
【0059】
(その他)
上述した実施の形態1の第1の態様〜第5の態様において、タップ領域21a,21bにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域(正確にはその下方のPTI下半導体領域)及びタップ領域の形成サイズを大きくする方が望ましい。また、第4の態様で述べたダメージ領域をタップ領域に形成することも望ましい。
【0060】
<実施の形態2>
図7〜図12は実施の形態2のSOI基板上に形成される、第1〜第6の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態2はゲート電極を共有する2単位のMOSトランジスタのレイアウト構成に着目している。
【0061】
このように、実施の形態2ではゲート電極6を共有する分、実施の形態1に比べ高集積化を図ることができる。
【0062】
(第1の態様)
図7は実施の形態2の第1の態様を示す平面図である。同図において、ソース領域4a,ドレイン領域5a間のボディ領域(その表面がチャネル領域,いずれも図示せず)上及びソース領域4b,ドレイン領域5b間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介して共通のゲート電極6(共有ゲート電極)が形成される。このゲート電極6の両端はソース領域4a,ドレイン領域5aの形成領域(以下、活性領域4a,5a間のボディ領域を含めて単に「活性領域4a,5a」と略する場合あり)から平面視上方に突出するとともに、ソース領域4b,ドレイン領域5bの形成領域(以下、活性領域4b,5b間のボディ領域を含めて単に「活性領域4b,5b」と略する場合あり)から平面視下方に突出している。そして、活性領域4a,5aとゲート電極6により形成されるMOSトランジスタQ1を構成し、活性領域4b,5bとゲート電極6とによりMOSトランジスタQ2を構成し、MOSトランジスタQ1,Q2はゲート電極6を共有している。
【0063】
ゲート電極6のゲート一端領域及びゲート他端領域に部分分離領域12a及び12cが形成され、活性領域4a,5aと活性領域4b,5bとの間のゲート電極6の近傍領域に部分分離領域12bが形成される。また、部分分離領域12aのゲート一端延長線上に隣接してタップ領域(ボディ固定用活性領域)22aが形成され、部分分離領域12cのゲート他端延長線上に隣接してタップ領域22bが形成される。
【0064】
そして、部分分離領域12a〜12c、タップ領域22a,22b、活性領域4a,5a、活性領域4b,5bの周辺領域は全て完全分離領域10が形成される。
【0065】
このように、実施の形態2の第1の態様は、ゲート両端領域に部分分離領域12a,12c、ゲート中心近傍領域に部分分離領域12bをそれぞれ形成し、ゲート両端延長線上にタップ領域22a,22bをそれぞれ形成することにより、タップ領域22a,22bからのMOSトランジスタQ1,Q2のボディ領域への固定電位付与により、ボディ固定効果を奏する。
【0066】
さらに、ゲート両端領域及びゲート中心近傍領域以外の活性領域4a,5a及び活性領域4b,5bの周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1と同様、高集積化効果を奏する。
【0067】
加えて、ゲート両端領域及びゲート中心近傍領域以外の活性領域4a,5a及び活性領域4b,5bの周辺領域の全てに完全分離領域10を形成して分離することにより、部分分離領域下の半導体領域と活性領域4a,5a及び活性領域4b,5bによるPN接合寄生容量の低減に伴う低容量化効果を図ることができる効果も奏する。
【0068】
(第2の態様)
図8は実施の形態2の第2の態様を示す平面図である。同図に示すように、部分分離領域12cに対しゲート他端延長線上に隣接してタップ領域を形成していない点が第1の態様と異なる。なお、他の構成は図7で示した第1の態様と同様であるため、説明は省略する。
【0069】
このような構成の第2の態様は、タップ領域21aからの固定電位付与(MOSトランジスタQ1のボディ領域、及び部分分離領域12b下のPTI下半導体領域を介してMOSトランジスタQ2のボディ領域まで付与可能)と、部分分離領域12c下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0070】
このような構成の第2の態様は、第1の態様と比較した場合、タップ領域22bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域22b除去に伴いタップ領域22bに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0071】
(第3の態様)
図9は実施の形態2の第3の態様を示す平面図である。同図に示すように、部分分離領域12cを形成せず、代わりに完全分離領域10を形成している点が第2の態様と異なる。なお、他の構成は図8で示した第2の態様と同様であるため、説明は省略する。
【0072】
このような構成の第3の態様は、タップ領域21aからの固定電位付与(MOSトランジスタQ1のボディ領域、及び部分分離領域12b下のPTI下半導体領域を介してMOSトランジスタQ2のボディ領域まで付与可能)によってボディ電位固定動作を行うことになる。
【0073】
このような構成の第3の態様は、第2の態様と比較した場合、部分分離領域12cを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域12c除去に伴いPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0074】
(第4の態様)
図10は実施の形態2の第4の態様を示す平面図である。同図に示すように、部分分離領域12aに対しゲート一端延長線上に隣接してタップ領域を形成していない点が第2の態様と異なる。なお、他の構成は図8で示した第2の態様と同様であるため、説明は省略する。
【0075】
このような構成の第4の態様は、部分分離領域12a,12b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってMOSトランジスタQ1のボディ電位固定動作が行われ、部分分離領域12b,12c下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってMOSトランジスタQ2のボディ電位固定動作が行われることになる。
【0076】
このような構成の第4の態様は、第2の態様と比較した場合、タップ領域22aを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域22a除去に伴いタップ領域22aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0077】
また、第4の態様において、実施の形態1の第4の態様と同様、部分分離領域12a〜12c下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域12a〜12c下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域(結晶欠陥領域)を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域12a〜12c(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0078】
(第5の態様)
図11は実施の形態2の第5の態様を示す平面図である。同図に示すように、部分分離領域12cを形成せず、代わりに完全分離領域10を形成する点が第4の態様と異なる。なお、他の構成は図10で示した第4の態様と同様であるため、説明は省略する。
【0079】
このような構成の第5の態様は、部分分離領域12a,12b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによって、MOSトランジスタQ1,Q2のボディ電位固定動作を行うことになる。
【0080】
このような構成の第5の態様は、第4の態様と比較した場合、部分分離領域12cを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域12c除去に伴いPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0081】
また、第5の態様において、第4の態様と同様、部分分離領域12a,12b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域12a,12b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域12a,12b(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0082】
(第6の態様)
図12は実施の形態2の第6の態様を示す平面図である。同図に示すように、部分分離領域12aを形成せず、代わりに完全分離領域10を形成している点が第5の態様と異なる。なお、他の構成は図11で示した第5の態様と同様であるため、説明は省略する。
【0083】
このような構成の第6の態様は、部分分離領域12b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによって、MOSトランジスタQ1,Q2のボディ電位固定動作を行うことになる。
【0084】
このような構成の第6の態様は、第5の態様と比較した場合、部分分離領域12aを有しない分、ボディ固定効果は劣り、部分分離領域12aの形成予定領域にも完全分離領域10を形成できるため、高集積化効果は優る。また、部分分離領域12a除去に伴いPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0085】
また、第6の態様において、第5の態様と同様、部分分離領域12b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域12b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域12b(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0086】
(その他)
上述した実施の形態2の第1の態様〜第6の態様において、タップ領域22a,22bにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域(正確にはその下方のPTI下半導体領域)及びタップ領域の形成面積を大きくする方が望ましい。また、第4〜第6の態様で述べたダメージ領域をタップ領域に形成することも望ましい。
【0087】
<実施の形態3>
図13〜図17は実施の形態3のSOI基板上に形成される、第1〜第5の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態3は1単位のMOSトランジスタのレイアウト構成に着目している。
【0088】
(第1の態様)
図13は実施の形態3の第1の態様を示す平面図である。同図において、ソース領域7,ドレイン領域8間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極3が形成される。このゲート電極3の両端はN型のソース領域7,ドレイン領域8の形成領域(以下、活性領域7,8間のボディ領域を含めて単に「活性領域7,8」と略する場合あり)から平面視突出している。
【0089】
ゲート電極3のゲート一端領域及びゲート他端領域に部分分離領域11a,11bが形成され、部分分離領域11aのゲート一端延長線上に隣接してタップ領域21aが形成され、部分分離領域11bのゲート他端延長線上に隣接してタップ領域21bが形成される。
【0090】
加えて、ゲート電極3の中心部近傍領域において、ソース領域7の上層部の一部からゲート電極3下のボディ領域の上層部に一部にかかてP型のソースタイ領域(電極領域形成活性領域)9が形成されている。
【0091】
そして、部分分離領域11a,11b、タップ領域21a,21b及び活性領域7,8の周辺領域は全て完全分離領域10が形成される。
【0092】
このような構造の実施の形態3の第1の態様は、2つのタップ領域21a,21bからの固定電位付与に加えて、さらに、ソースタイ領域9からの固定電位付与が加わるため、実施の形態1の第1の態様以上のボディ固定効果を奏する。例えば、ゲート電極3のゲート幅が比較的広い場合、ゲート両端延長線上にあるタップ領域21a,21bからの固定電位付与のみでは、ゲート中心部近傍領域のボディ領域の電位固定が不安定になる懸念があるが、ゲート電極3の中心部近傍に形成されるソースタイ領域9によって固定電位付与されるため、そのような懸念を確実に回避することができる。
【0093】
さらに、ゲート両端領域以外の活性領域7,8の周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1の第1の態様と同様、高集積化効果を奏する。
【0094】
加えて、ゲート両端領域以外の活性領域7,8の周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1の第1の態様と同様、低容量化効果を図ることができる効果も奏する。
【0095】
(第2の態様)
図14は実施の形態3の第2の態様を示す平面図である。同図に示すように、部分分離領域11bに対しゲート他端延長線上に隣接してタップ領域を形成していない点が第1の態様と異なる。なお、他の構成は図13で示した第1の態様と同様であるため、説明は省略する。
【0096】
このような構成の第2の態様は、タップ領域21aからの固定電位付与、ソースタイ領域9からの固定電位付与、及び部分分離領域11b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0097】
このような構成の第2の態様は、第1の態様と比較した場合、タップ領域21bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域21b除去に伴いタップ領域21bと上部に形成される配線との間に生じる配線容量の低減を図ることができる分、低容量化効果は優る。
【0098】
(第3の態様)
図15は実施の形態3の第3の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域11bを形成せず、代わりに完全分離領域10を形成している点が第2の態様と異なる。なお、他の構成は図14で示した第2の態様と同様であるため、説明は省略する。
【0099】
このような構成の第3の態様は、タップ領域21aからの固定電位付与及びソースタイ領域9からの固定電位付与によるボディ電位固定動作を行う。
【0100】
このような構成の第3の態様は、第2の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11bに付随するPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0101】
(第4の態様)
図16は実施の形態3の第4の態様を示す平面図である。同図に示すように、タップ領域21aを形成していない点が第2の態様と異なる。なお、他の構成は図14で示した第2の態様と同様であるため、説明は省略する。
【0102】
このような構成の第4の態様は、ソースタイ領域9からの固定電位付与と、部分分離領域11a,11bそれぞれの下方のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0103】
このような構成の第4の態様は、第2の態様と比較した場合、タップ領域21aを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域21aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0104】
部分分離領域11a,11b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a,11b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a,11b(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0105】
(第5の態様)
図17は実施の形態3の第5の態様を示す平面図である。同図に示すように、部分分離領域11bを形成せず、代わりに完全分離領域10を形成している点が第4の態様と異なる。なお、他の構成は図16で示した第4の態様と同様であるため、説明は省略する。
【0106】
このような構成の第5の態様は、ソースタイ領域9からの固定電位付与と、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0107】
このような構成の第5の態様は、第4の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11aに付随するPN接合寄生容量の低減を図ることができる分、低容量化効果は優る。
【0108】
部分分離領域11a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a(正確にはその下方のPTI下半導体領域)の形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0109】
(その他)
上述した実施の形態3の第1の態様〜第5の態様において、タップ領域21a,21bにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域(正確にはその下方のPTI下半導体領域)及びタップ領域の形成サイズを大きくする方が望ましい。また、第4,第5の態様で述べたダメージ領域をタップ領域に形成することも望ましい。
【0110】
また、実施の形態1〜実施の形態3における部分分離領域11a,11b(12a〜12c)それぞれの形成幅(ソース・ドレイン形成方向(図中横方向)の長さ)は、ゲート電極3(6)のゲート長に、(露光重ね合わせずれ+プロセスばらつき)を加えて長さに設定することが望ましい。
【0111】
例えば、部分分離領域の形成幅は、「ゲート長+(片側0.05um=0.1um=(露光重ね合わせずれ+プロセスばらつき)) (min=0.2um)」程度を考えられる。
【0112】
また、タップ領域において、その形成幅(ソース・ドレイン形成方向の長さ)は、部分分離領域の形成幅と同程度か大きい方が効果的であるが、コンタクトがとれるサイズであれば小さくてもよい。
【0113】
また、タップ領域のその形成長(ゲート電極形成方向の長さ,図中縦方向の長さ)は、コンタクトホールが形成可能なサイズ以上が望ましい。
【0114】
<実施の形態4>
図18〜図33は実施の形態4のSOI基板上に形成される、第1〜第16の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態4はソース領域を共有する2単位のMOSトランジスタのレイアウト構成に着目している。
【0115】
このように、実施の形態4ではソース領域31を共有する分、実施の形態1に比べ高集積化を図ることができる。
【0116】
(第1の態様)
図18は実施の形態4の第1の態様を示す平面図である。同図において、ソース領域31,ドレイン領域32a間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極33aが形成され、ソース領域31,ドレイン領域32b間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極33bが形成される。ゲート電極33a,33bそれぞれの両端はソース領域31,ドレイン領域32a,32bの形成領域(以下、ソース領域31,ドレイン領域32a間及びソース領域31,ドレイン領域32b間の2つのボディ領域を含めて単に「(共有)活性領域31,32a,32b」と略する場合あり)から平面視両端に突出している。そして、活性領域31,32aとゲート電極33aによりMOSトランジスタQ3を構成し、活性領域31,32bとゲート電極33bとによりMOSトランジスタQ4を構成し、MOSトランジスタQ3,Q4はソース領域31を共有している。
【0117】
ゲート電極33a,33bそれぞれのゲート一端領域及びその間の領域にMOSトランジスタQ3,Q4共有の部分分離領域13aが形成され、ゲート電極33a,33bそれぞれのゲート他端領域及びその間の領域にMOSトランジスタQ3,Q4共有の部分分離領域13bが形成される。また、部分分離領域13aのゲート一端延長線上に隣接してタップ領域23aが形成され、部分分離領域13bのゲート他端延長線上に隣接してタップ領域23bが形成される。
【0118】
そして、部分分離領域13a,13b、タップ領域23a,23b、(共有)活性領域31,32a,32bの周辺領域は全て完全分離領域10が形成される。
【0119】
このように、実施の形態4の第1の態様は、ゲート電極33a,33b共有のゲート両端領域に部分分離領域13a,13bを形成し、ゲート両端延長線上にタップ領域23a,23bをそれぞれ形成することにより、2つのタップ領域23a,23bからのMOSトランジスタQ3,Q4のボディ領域への共通の固定電位付与により、実施の形態1と同様、ボディ固定効果を奏する。
【0120】
加えて、部分分離領域13a,13bをMOSトランジスタQ3,Q4間で共有させ、ゲート一端領域側のゲート電極33a,33b間の領域にも形成することにより一体化して形成している。したがって、部分分離領域13a,13bの下方のPTI下半導体領域もMOSトランジスタQ3,Q4間で共有されることにより、その形成面積も広くできる分、タップ領域23a,23bからの電位設定用の電流経路を広くとることができ、より安定性良く、ボディ電位固定を行うことができる効果を奏する。
【0121】
さらに、タップ領域23a,23bをMOSトランジスタQ3,Q4間で共用させ共有タップ領域として一体形成することにより、ボディ電位固定用のパッドを安定性良く設けることができる効果を奏する。
【0122】
さらに、ゲート両端領域以外の活性領域31,32a,32bの周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1と同様、高集積化効果を奏する。
【0123】
加えて、ゲート両端領域以外の活性領域31,32a,32bの周辺領域の全てに完全分離領域10を形成して分離することにより、部分分離領域下の半導体領域と活性領域31,32a,32bによるPN接合寄生容量の低減に伴う低容量化効果を図ることができる効果も奏する。
【0124】
(第2の態様)
図19は実施の形態4の第2の態様を示す平面図である。同図に示すように、部分分離領域13aに代えて部分分離領域14a,15aを用い、部分分離領域13bに代えて部分分離領域14b,15bを用い、部分分離領域14a,15a間及び部分分離領域14b,15b間に完全分離領域10を形成した点が第1の態様と異なる。
【0125】
すなわち、ゲート電極33aのゲート両端領域に部分分離領域14a,14bが形成され、ゲート電極33bのゲート両端領域に部分分離領域15a,15b形成され、部分分離領域14a,15aは互いに独立して分離形成され、部分分離領域15a,15bは互いに独立して分離形成される。
【0126】
上述したように、部分分離領域14a,15a間及び部分分離領域14b,15b間にそれぞれ完全分離領域10が形成されているため、部分分離領域14a,15a下PTI下半導体領域は完全分離領域10よってって互いに分離され、部分分離領域14b,15b下PTI下半導体領域は完全分離領域10よって互いに分離される。なお、他の構成は図18で示した第1の態様と同様であるため、説明は省略する。
【0127】
このような構成の第2の態様は、第1の態様と同様、タップ領域23a,23bからの固定電位付与によってボディ電位固定動作を行うことになる。
【0128】
このような構成の第2の態様は、第1の態様と比較した場合、部分分離領域14a,15a及び部分分離領域14b,15bをそれぞれ独立に形成した関係で、部分分離領域13a,13bに比べ、形成幅が減少した分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域の形成幅減少分に伴い、下方のPTI下半導体領域の寄生面積も減少し、PN接合容量の低減を図ることができる分、低容量化効果は優る。
【0129】
(第3の態様)
図20は実施の形態4の第3の態様を示す平面図である。同図に示すように、タップ領域23aに代えてタップ領域24a,25aを用い、タップ領域23bに代えてタップ領域24b,25bを用いた点が異なる。
【0130】
すなわち、部分分離領域14a,15aのゲート一端延長線上にタップ領域24a,25aが隣接形成され、部分分離領域14b,15bのゲート他端延長線上にタップ領域24b,25bが隣接形成され、タップ領域24a,25aは互いに独立して形成され、タップ領域24b,25bは互いに独立して形成される。なお、タップ領域24a,25aの独立は電気的に独立を意味する場合もある。また、他の構成は図18で示した第1の態様と同様であるため、説明は省略する。
【0131】
このような構成の第3の態様は、MOSトランジスタQ3においては、タップ領域24a,24bからの固定電位付与によってボディ電位固定動作が行われ、MOSトランジスタQ3においては、タップ領域25a,25bからの固定電位付与によってボディ電位固定動作が行われることになる。
【0132】
このような構成の第3の態様は、第2の態様と比較した場合、タップ領域24a,25a及びタップ領域24b,25bをそれぞれ独立に形成した関係で、コンタクト形成余裕が減少した分、ボディ固定効果は若干劣り、高集積化効果は優る。また、タップ領域の全体面積減少に伴う配線容量の低減を図ることができる分、低容量化効果は優る。
【0133】
一方、タップ領域24a,25a及びタップ領域24b,25bをそれぞれ独立に形成することにより、MOSトランジスタQ3,Q4のボディ電位固定を独立制御できる効果を奏する。
【0134】
(第4の態様)
図21は実施の形態4の第4の態様を示す平面図である。同図に示すように、部分分離領域13aに対しゲート一端延長線上にタップ領域を形成していない点が第1の態様と異なる。なお、他の構成は図18で示した第1の態様と同様であるため、説明は省略する。
【0135】
このような構成の第4の態様は、タップ領域23bからの固定電位付与と、部分分離領域13a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0136】
このような構成の第4の態様は、第1の態様と比較した場合、タップ領域23aを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域23a除去に伴いタップ領域23aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0137】
さらに、第4の態様はタップ領域23aを有しない構造を呈するため、一般に中央にタップ領域が設けにくいCMOS構成のトランジスタ用に適している。
【0138】
また、第4の態様において、部分分離領域13a下のPTI下半導体領域53に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域(結晶欠陥領域)を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0139】
(第5の態様)
図22は実施の形態4の第5の態様を示す平面図である。同図に示すように、部分分離領域13aがMOSトランジスタQ3,Q4用に分離された部分分離領域14a,15aに置き換わっている点が第4の態様と異なる。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0140】
このような構成の第5の態様は、タップ領域23bからの固定電位付与と、部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0141】
このような構成の第5の態様は、第4の態様と比較した場合、ゲート一端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート一端領域の部分分離領域の形成面積の減少に伴う部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0142】
また、第5の態様において、部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域14a,15a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域14a,15aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0143】
(第6の態様)
図23は実施の形態4の第6の態様を示す平面図である。同図に示すように、部分分離領域13aが除去され、代わりに完全分離領域10を形成している点が第4の態様と異なる。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0144】
このような構成の第6の態様は、タップ領域23bからの固定電位付与にのみによってボディ電位固定動作を行うことになる。
【0145】
このような構成の第6の態様は、第4の態様と比較した場合、部分分離領域13aを形成しないする分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域13aの除去に伴い部分分離領域13a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0146】
(第7の態様)
図24は実施の形態4の第7の態様を示す平面図である。同図に示すように、部分分離領域13b及びタップ領域23bがそれぞれMOSトランジスタQ3,Q4用に分離された部分分離領域14b,15b及びタップ領域24b,25bに置き換わっている点が第4の態様と異なる。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0147】
このような構成の第7の態様は、タップ領域24b,25bからの固定電位付与と、部分分離領域13a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0148】
このような構成の第7の態様は、第4の態様と比較した場合、タップ領域24b,25bを独立に形成した関係で、コンタクト形成余裕が減少した分、ボディ固定効果は若干劣り、高集積化効果は優る。また、ゲート他端領域側の部分分離領域及びタップ領域の全体面積減少に伴うPN接合容量及び配線容量の低減を図ることができる分、低容量化効果は優る。
【0149】
また、第7の態様において、部分分離領域13a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0150】
(第8の態様)
図25は実施の形態4の第8の態様を示す平面図である。同図に示すように、部分分離領域13aがMOSトランジスタQ3,Q4用に分離された部分分離領域14a,15aに置き換わっている点が第7の態様と異なる。なお、他の構成は図24で示した第7の態様と同様であるため、説明は省略する。
【0151】
このような構成の第8の態様は、タップ領域24b,25bからの固定電位付与と、部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってMOSトランジスタQ3,Q4それぞれのボディ電位固定動作を行うことになる。
【0152】
このような構成の第8の態様は、第7の態様と比較した場合、ゲート一端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート一端領域の部分分離領域の形成面積の減少に伴う部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0153】
また、第8の態様において、部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域14a,15a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域14a,15aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0154】
(第9の態様)
図26は実施の形態4の第9の態様を示す平面図である。同図に示すように、部分分離領域13bに代えて部分分離領域14b,15bを用いた点が第4の態様と異なる。
【0155】
すなわち、ゲート電極33aのゲート他端領域に部分分離領域14bが形成され、ゲート電極33bのゲート他端領域に部分分離領域15b形成され、部分分離領域15a,15bは互いに独立して分離形成される。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0156】
このような構成の第9の態様は、タップ領域23bからの固定電位付与、及び部分分離領域13a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0157】
このような構成の第9の態様は、第4の態様と比較した場合、部分分離領域14b,15bを独立に形成した関係で、部分分離領域13bに比べ、形成幅が減少した分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域の形成幅減少分に伴うPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0158】
また、第9の態様において、部分分離領域13a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0159】
(第10の態様)
図27は実施の形態4の第10の態様を示す平面図である。同図に示すように、部分分離領域13aが除去され、代わりに完全分離領域10を形成している点が第7の態様と異なる。なお、他の構成は図24で示した第7の態様と同様であるため、説明は省略する。
【0160】
このような構成の第10の態様は、タップ領域24b,25bからの固定電位付与にのみによって、MOSトランジスタQ3,Q4それぞれのボディ電位固定の独立制御動作を行うことになる。
【0161】
このような構成の第10の態様は、第7の態様と比較した場合、部分分離領域13aを形成しないする分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域13aの除去に伴い部分分離領域13a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0162】
(第11の態様)
図28は実施の形態4の第11の態様を示す平面図である。同図に示すように、部分分離領域13bに対しゲート他端延長線上に隣接してタップ領域を形成していない点が第4の態様と異なる。なお、他の構成は図21で示した第4の態様と同様であるため、説明は省略する。
【0163】
このような構成の第11の態様は、部分分離領域13a,13b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0164】
このような構成の第11の態様は、第4の態様と比較した場合、タップ領域23bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、タップ領域23b除去に伴いタップ領域23bに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0165】
また、第11の態様において、部分分離領域13a,13b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a,13b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13a,13bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0166】
(第12の態様)
図29は実施の形態4の第12の態様を示す平面図である。同図に示すように、部分分離領域13bがMOSトランジスタQ3,Q4用に分離された部分分離領域14b,15bに置き換わっている点が第11の態様と異なる。なお、他の構成は図28で示した第11の態様と同様であるため、説明は省略する。
【0167】
このような構成の第12の態様は、部分分離領域13a及び部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0168】
このような構成の第12の態様は、第11の態様と比較した場合、ゲート他端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート他端領域の部分分離領域の形成面積の減少に伴う部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0169】
また、第12の態様において、部分分離領域13a及び部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13a及び部分分離領域14b,15b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13a及び部分分離領域14b,15bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0170】
(第13の態様)
図30は実施の形態4の第13の態様を示す平面図である。同図に示すように、部分分離領域13aがMOSトランジスタQ3,Q4用に分離された部分分離領域14a,15aに置き換わっている点が第12の態様と異なる。なお、他の構成は図29で示した第12の態様と同様であるため、説明は省略する。
【0171】
このような構成の第13の態様は、部分分離領域14a,15a及び部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによって、MOSトランジスタQ3,Q4それぞれのボディ電位固定動作を行うことになる。
【0172】
このような構成の第13の態様は、第12の態様と比較した場合、ゲート一端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート一端領域の部分分離領域の形成面積の減少に伴う部分分離領域14a,15a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0173】
また、第13の態様において、部分分離領域14a,15a及び部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域14a,15a及び部分分離領域14b,15b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域14a,15a及び部分分離領域14b,15bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0174】
(第14の態様)
図31は実施の形態4の第14の態様を示す平面図である。同図に示すように、部分分離領域13aが除去され、代わりに完全分離領域10を形成している点が第11の態様と異なる。なお、他の構成は図28で示した第11の態様と同様であるため、説明は省略する。
【0175】
このような構成の第14の態様は、部分分離領域13b下のPTI下半導体領域下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行うことになる。
【0176】
このような構成の第14の態様は、第11の態様と比較した場合、部分分離領域13aを形成しないする分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域13aの除去に伴い部分分離領域13a下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0177】
また、第14の態様において、部分分離領域13b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域13b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域13bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0178】
(第15の態様)
図32は実施の形態4の第15の態様を示す平面図である。同図に示すように、部分分離領域13bがMOSトランジスタQ3,Q4用に分離された部分分離領域14b,15bに置き換わっている点が第14の態様と異なる。なお、他の構成は図31で示した第14の態様と同様であるため、説明は省略する。
【0179】
このような構成の第15の態様は、部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによって、MOSトランジスタQ3,Q4それぞれのボディ電位固定動作を行うことになる。
【0180】
このような構成の第15の態様は、第14の態様と比較した場合、ゲート他端領域の部分分離領域の形成面積が減少する分、ボディ固定効果は劣り、高集積化効果は優る。また、ゲート他端領域の部分分離領域の形成面積の減少に伴う部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量の低減を図ることができる分、低容量化効果は優る。
【0181】
また、第15の態様において、部分分離領域14b,15b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域14b,15b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成することが効果的である。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域14b,15bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0182】
(第16の態様(実施の形態2との組合せ))
図33は実施の形態4の第16の態様を示す平面図である。同図に示すように、MOSトランジスタQ3及びMOSトランジスタQ4a側の構成は、ゲート電極33a,33bがゲート電極33cによって共通化された点、タップ領域25bがMOSトランジスタQ4bを設ける関係で省略された点を除き、第10の態様と同様である。
【0183】
一方、MOSトランジスタQ4b側の構成は、図2で示した実施の形態1の第2の態様の構成と同様である。
【0184】
このように、他の実施の形態と組み合わせたレイアウト構成も当然のことながら考えられる。
【0185】
(その他)
上述した実施の形態4の第1の態様〜第16の態様において、タップ領域23a,23b(タップ領域24a,24b,タップ領域25a,25b)にコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域及びタップ領域の形成面積を大きくする方が望ましい。また、ダメージ領域をタップ領域に形成することも望ましい。
【0186】
また、実施の形態4における部分分離領域13a,13bそれぞれの形成幅(ソース・ドレイン形成方向(図中横方向)の長さ)は、最も外側のゲート間距離(実施の形態4ではゲート電極は2本示しているのみであるため、{ゲート電極33a,33b間の距離)+最も外側のゲート長×2(実施の形態4ではゲート電極33a,33bそれぞれのゲート長の和)+(露光重ね合わせずれ+プロセスばらつき)を加えて長さに設定することが望ましい。
【0187】
例えば、部分分離領域の形成幅は、「最も外側のゲート間距離+最も外側のゲート長×2+(片側0.05um=0.1um=(露光重ね合わせずれ+プロセスばらつき)) 」となる。
【0188】
また、タップ領域において、その形成幅(ソース・ドレイン形成方向の長さ)は、部分分離領域の形成幅と同程度か大きい方が効果的であるが、コンタクトがとれるサイズであれば小さくてもよい。
【0189】
また、タップ領域のその形成長(ゲート電極形成方向の長さ,図中縦方向の長さ)は、コンタクトホールが形成可能なサイズ以上が望ましい。
【0190】
<実施の形態5>
図34〜図41は実施の形態5のSOI基板上に形成される、第1〜第8の態様のMOSトランジスタのレイアウト構成を示す平面図である。なお、実施の形態5は1単位のMOSトランジスタのレイアウト構成に着目している。
【0191】
(第1の態様)
図34は実施の形態5の第1の態様を示す平面図である。同図において、N型のソース領域7,N型のドレイン領域2間のボディ領域(その表面がチャネル領域,いずれも図示せず)上にゲート酸化膜(図示せず)を介してゲート電極3が形成される。このゲート電極3の両端はソース領域7,ドレイン領域8の形成領域(以下、活性領域7,8間のボディ領域を含めて単に「活性領域7,8」と略する場合あり)から平面視突出している。
【0192】
ゲート電極3のゲート一端領域及びゲート他端領域に部分分離領域11a,11bが形成され、部分分離領域11aのゲート一端延長線上に隣接してタップ領域(ボディ固定用活性領域)21aが形成される。
【0193】
さらに、ゲート他端領域近傍のソース領域7の上層部の一部からボディ領域の上層部の一部にかけてP型のソースタイ領域9aが形成されている。
【0194】
そして、部分分離領域11a,11b、タップ領域21a及び活性領域7,8の周辺領域は全て完全分離領域10が形成される。
【0195】
このような構成の実施の形態5の第1の態様は、ゲート両端領域に部分分離領域11a,11bをそれぞれ形成し、ゲート一端延長線上にタップ領域21aを形成し、ゲート他端領域近傍にソースタイ領域9aを形成することにより、タップ領域21aからの固定電位付与と、ソースタイ領域9aとからの固定電位付与と、部分分離領域11b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ固定効果を発揮することができる。
【0196】
このように、実施の形態5の第1の態様は、ゲート他端領域は部分分離領域11b下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とに加え、ソースタイ領域9aからの固定電位付与がボディ電位固定に寄与するため、特にゲート他端領域側において、図2で示した実施の形態1の第2の態様以上にボディ電位固定効果を発揮することができる。
【0197】
さらに、ゲート両端領域以外の活性領域7,8の周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1の第2の態様と同様、高集積化効果を発揮することができる。
【0198】
加えて、ゲート両端領域以外の活性領域7,8の周辺領域の全てに完全分離領域10を形成して分離することにより、実施の形態1の第2の態様と同様、低容量化効果を図ることができる効果も奏する。
【0199】
(第2の態様)
図35は実施の形態5の第2の態様を示す平面図である。同図において、ゲート電極3中心近傍のソース領域7の上層部の一部からゲート電極3下の上層部のボディ領域の一部にかかてP型のソースタイ領域9bがさらに形成されている。なお、他の構成は図34で示した第1の態様と同様であるため、説明を省略する。
【0200】
このような構成の第2の態様は、第1の態様と比較した場合、ソースタイ領域9bを有する分、ボディ固定効果は優り、より安定したデバイス特性が得られる。
【0201】
(第3の態様)
図36は実施の形態5の第3の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域11bを形成せず、代わりに完全分離領域10を形成している点が第1の態様と異なる。なお、他の構成は図34で示した第1の態様と同様であるため、説明は省略する。
【0202】
このような構成の第3の態様は、タップ領域21aからの固定電位付与とソースタイ領域9aからの固定電位付与とによりボディ電位固定動作を行う。
【0203】
このような構成の第3の態様は、第1の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11bに付随するPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0204】
(第4の態様)
図37は実施の形態5の第4の態様を示す平面図である。同図に示すように、ゲート他端領域に部分分離領域11bを形成せず、代わりに完全分離領域10を形成している点が第2の態様と異なる。なお、他の構成は図35で示した第2の態様と同様であるため、説明は省略する。
【0205】
このような構成の第4の態様は、タップ領域21aからの固定電位付与とソースタイ領域9a,9bからの固定電位付与とによりボディ電位固定動作を行う。
【0206】
このような構成の第4の態様は、第2の態様と比較した場合、部分分離領域11bを有しない分、ボディ固定効果は劣り、高集積化効果は優る。また、部分分離領域11bに付随するPN寄生容量の低減を図ることができる分、低容量化効果は優る。
【0207】
(第5の態様)
図38は実施の形態5の第5の態様を示す平面図である。同図に示すように、タップ領域21aを形成していない点、新たにP型のソースタイ領域9cを形成した点が第1の態様と異なる。ソースタイ領域9cはゲート一端領域近傍のソース領域7の上層部の一部からボディ領域の上層部の一部にかけて形成される。なお、他の構成は図34で示した第1の態様と同様であるため、説明は省略する。
【0208】
このような構成の第5の態様は、ソースタイ領域9a,9cからの固定電位付与と、部分分離領域11a,11bそれぞれ下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0209】
このような構成の第5の態様は、第1の態様と比較した場合、タップ領域21aを有しない点においてボディ固定効果は劣り高集積化効果は優る。一方、ソースタイ領域9cを有する点においてボディ固定効果は優る。また、タップ領域21aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0210】
部分分離領域11a,11b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a,11bに高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a,11bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0211】
(第6の態様)
図39は実施の形態5の第6の態様を示す平面図である。同図において、ゲート電極3中心近傍のソース領域7の上層部の一部からゲート電極3下のボディ領域の上層部の一部にかかてP型のソースタイ領域9bがさらに形成されている。なお、他の構成は図38で示した第5の態様と同様であるため、説明を省略する。
【0212】
このような構成の第6の態様は、第5の態様と比較した場合、ソースタイ領域9bを有する分、ボディ固定効果は優り、より安定したデバイス特性が得られる。
【0213】
また、部分分離領域11a,11b下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a,11b下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11a,11bの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0214】
(第7の態様)
図40は実施の形態5の第7の態様を示す平面図である。同図に示すように、タップ領域21aを形成していない点が第3の態様と異なる。なお、他の構成は図36で示した第3の態様と同様であるため、説明は省略する。
【0215】
このような構成の第7の態様は、ソースタイ領域9aからの固定電位付与と、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量への充電とキャリアの拡散効果とによってボディ電位固定動作を行う。
【0216】
このような構成の第7の態様は、第3の態様と比較した場合、タップ領域21aを有しない点においてボディ固定効果は劣り高集積化効果は優る。また、タップ領域21aに付随する配線容量の低減を図ることができる分、低容量化効果は優る。
【0217】
また、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0218】
(第8の態様)
図41は実施の形態5の第8の態様を示す平面図である。同図において、ゲート電極3中心近傍のソース領域7の上層部の一部からゲート電極3下のボディ領域の上層部の一部にかかてP型のソースタイ領域9bがさらに形成されている。なお、他の構成は図40で示した第7の態様と同様であるため、説明を省略する。
【0219】
このような構成の第8の態様は、第7の態様と比較した場合、ソースタイ領域9bを有する分、ボディ固定効果は優り、安定したデバイス特性が得られる。
【0220】
また、部分分離領域11a下のPTI下半導体領域に付随するPN接合容量に加えボディ電位固定の安定性を高めるべく、部分分離領域11a下のPTI下半導体領域に高濃度な不純物を注入してダメージ領域を形成し、電子・正孔再結合によりボディ電位が不安定になるのを抑制することができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域11aの形成面積を大きくしてPN接合容量の増加とキャリアの拡散領域の拡大とを図る方が望ましい。
【0221】
(その他)
上述した実施の形態5の第1〜第8の態様において、タップ領域21a,21bにコンタクトを形成しない構造も考えられる。この構造では部分分離領域下のPTI下半導体領域に付随するPN接合容量とPTI下半導体領域に加えタップ領域へのキャリアの拡散効果とにより、ボディ電位固定動作を行うことができる。なお、ボディ電位固定の安定性を重視するのであれば、部分分離領域及びタップ領域の形成サイズを大きくする方が望ましい。また、ダメージ領域をタップ領域に形成することも望ましい。
【0222】
実施の形態5ではNMOSトランジスタを例に挙げて説明したが、PMOSトランジスタでは供給電流量が小さくインパクトイオン化がNMOSトランジスタに比べて発生しにくい性質を有しているため、ソースタイ領域を配置する間隔を大きくすることができる。
【0223】
また、実施の形態5における部分分離領域11a,11bそれぞれの形成幅(ソース・ドレイン形成方向(図中横方向)の長さ)は、ゲート電極3のゲート長に、(露光重ね合わせずれ+プロセスばらつき)を加えて長さに設定することが望ましい。
【0224】
例えば、部分分離領域の形成幅は、「ゲート長+(片側0.05um=0.1um=(露光重ね合わせずれ+プロセスばらつき)) 」(min=0.2um)となる。
【0225】
<ダメージ領域形成工程>
(第1の態様)
図42〜図52は実施の形態1の第4及び第5の態様等で示した、PTI下半導体領域へのダメージ領域形成工程の第1の態様を示す断面図である。以下、これらの図を参照しつつ、第1の態様の製造方法を説明する。なお、図41〜図49で示す断面は図5のB−B断面に相当し、図50〜図52で示す断面は図5のC−C断面(2つのMOSトランジスタ分)に相当する。
【0226】
図42に示すように、シリコン支持基板51上に膜厚が10nm〜1000nmの埋込絶縁膜52を形成し、埋込絶縁膜52上に膜厚が30nm〜200nmのSOI層53を形成する。これらシリコン支持基板51、埋込絶縁膜52及びSOI層53によってSOI基板が構成される。そして、SOI層53上に膜厚が1〜100nmのシリコン酸化膜54、膜厚が10nm〜1000nmのシリコン窒化膜55を順次成膜する。
【0227】
次に、図43に示すように、全面にレジスト膜を塗布し、写真製版技術(フォトリソグラフィー)によりパターニングしてトレンチ形成用のレジストパターン56を形成する。
【0228】
そして、図44に示すように、トレンチ形成用のレジストパターン56をマスクとしてシリコン窒化膜55、シリコン酸化膜54、及びSOI層53に対するエッチングを行う。この時、部分分離領域形成すべく、エッチングはSOI層53の一部が残るように行う。さらにトレンチ内壁の酸化(膜厚:5nmから50nm)処理を行い、残存したSOI層53の表面及び側面にシリコン酸化膜57を形成する。なお、このシリコン酸化膜57は必ずしも形成する必要はない。
【0229】
続いて、図45に示すように、写真製版技術により完全分離領域(FTI)形成用のレジストパターン58を形成する。そのあと、レジストパターン58をマスクとしてレンチ開口部のシリコンシリコン酸化膜57及びSOI層53に対するエッチングを行い、FTIトレンチ38(図46参照)を形成する。
【0230】
次に、図46に示すように、シリコン窒化膜55の側面から、部分分離領域形成予定領域(PTI部)方向へ幅d1以上を覆うようにパターニングされたレジストパターン59を形成し、レジストパターン59をマスクとしてダメージ形成用不純物60を打ち込み、SOI層53の一部に結晶欠陥61を形成する。
【0231】
なお、ダメージ形成用不純物60としては同時にNウェル領域を形成する場合は、シリコン(Si),アルゴン(Ar),窒素(N),ヒ素(As)等が考えられ、Pウェル領域を形成する場合は、インジウム(In)が考えられる。その濃度はおよそ1e13/cm2〜1e16/cm2程度である。このとき上記した幅d1は「d1>Xdmax(最大空乏幅)」を満たすものとする。
【0232】
以下、この点を詳述する。図53は空乏層幅Xdを模式的に示す説明図である。図53は図5のB−B断面に相当する。同図に示すように、ドレイン領域2と部分分離領域11a下のPTI下半導体領域53aとが隣接する箇所が存在する。
【0233】
ドレイン領域2は比較的高濃度(1020cm-3オーダー)で形成されるのに対し、PTI下半導体領域53aは比較的低濃度(1018cm-3オーダー)で形成されるため、ドレイン領域2からPTI下半導体領域53a側に空乏層37が延びる。空乏層37の空乏層幅Xdはドレイン領域2の不純物濃度、印加電圧等により決定する。例えば、上記したドレイン領域2の不純物濃度で、1.2V程度のドレイン電圧を印加すると、空乏層幅Xdは約54nm程度となることが導き出される。空乏層幅Xdは導出するための計算式は既知であり、例えば、”S.M.ジィー著、「半導体デバイス」,第14版,産業図書,平成13年3月16日 p.72−79”に開示されている。
【0234】
このように、既知の計算式により最大空乏層幅Xdmaxを予め求めることにより、レジストパターン59の幅d1を予め決定することにより、空乏領域にダメージを与えることによりリークが生じるのを確実に回避することができる。
【0235】
図47に戻って、同図に示すように、シリコン酸化膜62による埋め込みを行い、500℃〜1,300℃のアニール処理を行う。このアニール処理は必ずしも必要でない。その後、シリコン酸化膜62対しCMP処理を行い、シリコン酸化膜62を平坦化する。この際、シリコン窒化膜55を研磨ストッパーに用いることにより高精度な平坦化を実現できる。
【0236】
そして、図48に示すように、分離酸化膜厚を調整するためにシリコン酸化膜62を任意の膜厚までさらにエッチングした後、シリコン窒化膜55およびシリコン酸化膜54を除去する。その結果、残存したシリコン酸化膜62において、埋込絶縁膜52に到達した完全分離領域62fと下層にPTI下半導体領域53aが残存した部分分離領域62pとが完成する。
【0237】
次に、図49に示すように、SOI層53上にシリコン酸化膜63(ゲート絶縁膜)を形成し、ポリシリコン層64を成膜しフォトリソグラフィーによりパターニングすることでゲート電極3(図50参照)を形成する。
【0238】
その後、図50に示すように、ゲート電極3の側面にシリコン酸化膜スペーサ12を形成した後、導電型が異なる不純物イオン72を2回注入し、エクステンション領域及びポケット領域76を形成する。なお、図50では図48,図49で示した完全分離領域62fを完全分離領域10として示している。
【0239】
次に、図51に示すように、シリコン酸化膜スペーサ71の側面にサイドウォール73を形成し、ソース・ドレイン領域形成用の不純物を注入し、ソース領域1及びドレイン領域2を形成する。そして、アニールを行った後、ソース領域1及びドレイン領域2上に金属シリサイド領域75、ゲート電極3上に金属シリサイド領域74を形成する。
【0240】
そして、図52に示すように、全面にシリコン窒化膜79および層間絶縁膜80を形成した後、CMP処理により層間絶縁膜80を平坦化する。フォトリソグラフィーによりエッチング用レジストパターンを形成し、エッチングによるソース領域1,ドレイン領域2上にコンタクトホール形成後、金属による埋め込みを行い金属プラグ81を形成する。そして、アルミ(Al)や銅(Cu)などの金属配線82を金属プラグ81に電気的に接続させて形成する。
【0241】
(第2の態様)
図54〜図62はダメージ領域形成工程の第2の態様を示す断面図である。以下、これらの図を参照しつつ、第2の態様の製造方法を説明する。なお、図54〜図62で示す断面は図5のB−B断面に相当する。
【0242】
図54に示すように、シリコン支持基板51上に膜厚が10nm〜1000nmの埋込絶縁膜52を形成し、埋込絶縁膜52上に膜厚が30nm〜200nmのSOI層53を形成する。これらシリコン支持基板51、埋込絶縁膜52及びSOI層53によってSOI基板が構成される。そして、SOI層53上に膜厚が1〜100nmのシリコン酸化膜54、膜厚が10nm〜1000nmのシリコン窒化膜55を順次成膜する。
【0243】
次に、図55に示すように、全面にレジスト膜を塗布し、写真製版技術によりパターニングしてトレンチ形成用のレジストパターン56を形成する。
【0244】
そして、図56に示すように、トレンチ形成用のレジストパターン56をマスクとしてシリコン窒化膜55、シリコン酸化膜54、及びSOI層53に対するエッチングを行う。この時、部分分離領域形成すべく、エッチングはSOI層53の一部が残るように行う。さらにトレンチ内壁の酸化(膜厚:5nmから50nm)処理を行い、残存したSOI層53の表面及び側面にシリコン酸化膜57を形成する。なお、このシリコン酸化膜57は必ずしも形成する必要はない。
【0245】
続いて、図57に示すように、写真製版技術により完全分離領域(FTI)形成用のレジストパターン58を形成する。そのあと、レジストパターン58をマスクとしてレンチ開口部のシリコンシリコン酸化膜57及びSOI層53に対するエッチングを行い、FTIトレンチ38(図58参照)を形成する。
【0246】
その後、図58に示すように、シリコン酸化膜65を膜厚d1で均一(コンフォーマル)に成膜する。このとき膜厚d1>最大空乏層幅Xdmaxを満たすものとする。
【0247】
次に、図59に示すように、シリコン酸化膜65に対する異方性ドライエッチング(エッチバック)によりシリコン酸化膜スペーサ65sを形成し、このシリコン酸化膜スペーサ65sが活性領域のスペーサとして機能する。その後、ダメージを与えるべきでない領域(タップ領域とボディ領域との電気的接続を図るためのPTI下半導体領域等)にパターニングされたレジストパターン59を得る。Si, Ar, N, As(Nウェル領域形成用)、In(Pウェル領域形成用)等のダメージ形成用不純物60を約1e13/cm2〜1e16/cm2の不純物濃度で注入して、SOI層53の一部に結晶欠陥61を形成する。
【0248】
続いて、図60に示すように、シリコン酸化膜62による埋め込みを行い、500℃〜1,300℃のアニール処理を行う。このアニール処理は必ずしも必要でない。その後、シリコン酸化膜62対しCMP処理を行い、シリコン酸化膜62を平坦化する。この際、シリコン窒化膜55を研磨ストッパーに用いることにより高精度な平坦化を実現できる。
【0249】
そして、図61に示すように、分離酸化膜厚を調整するためにシリコン酸化膜62を任意の膜厚までさらにエッチングした後、シリコン窒化膜55およびシリコン酸化膜54を除去する。その結果、埋込絶縁膜52に到達したシリコン酸化膜62が完全分離領域62fとなり、下層にSOI層53がPTI下半導体領域53aとして残存したシリコン酸化膜62が部分分離領域62pとなる。
【0250】
次に、図62に示すように、SOI層53上にシリコン酸化膜63(ゲート絶縁膜)を形成し、ポリシリコン層64を成膜しフォトリソグラフィーによりパターニングすることでゲート電極を形成する。
【0251】
以下、図49〜図51で示した第1の態様と同様な製造プロセスを経てダメージ領域を形成したMOSトランジスタが完成する。
【0252】
第2の態様では、シリコン酸化膜スペーサ65sの膜厚により幅d1を規定することにより、レジストパターン59によって幅d1を規定する第1の態様に比べ、幅d1を制御性良く設定することができる効果を奏する。
【0253】
(第3の態様)
図63〜図68はダメージ領域形成工程の第3の態様を示す断面図である。以下、これらの図を参照しつつ、第3の態様の製造方法を説明する。なお、図63〜図68で示す断面は図5のB−B断面に相当する。
【0254】
第1の態様の図42〜図45で示した工程を経た後、図63に示すように、シリコン酸化膜62による埋め込みを行い、500℃から1,300℃のアニール処理を行う。このアニール処理は必ずしも必要でない。その後、CMP処理によりシリコン酸化膜62を平坦化する。この際、シリコン窒化膜55を研磨ストッパーに用いることにより高精度に平坦化を実現できる。
【0255】
次に、図64に示すように、分離酸化膜厚を調整するためにシリコン酸化膜62を任意の膜厚までエッチングした後、シリコン窒化膜55およびシリコン酸化膜54を除去する。その結果、残存したシリコン酸化膜62において、埋込絶縁膜52に到達した完全分離領域62fと下層にPTI下半導体領域53aが残存した部分分離領域62pとが完成する。
【0256】
その後、図65に示すように、シリコン酸化膜63g(ゲート絶縁膜)を形成した後ポリシリコン膜を成膜し、フォトリソグラフィーによりパターニングすることでゲート電極64gを形成する。
【0257】
さらに、図66に示すように、ゲート電極64gにシリコン酸化膜スペーサ12を形成し、導電型が異なる不純物イオン72を2回注入し、エクステンション領域及びポケット領域(図示せず)を形成する。
【0258】
そして、図67に示すように、シリコン酸化膜スペーサ71の側面にシリコン酸化膜サイドウォール73o及びシリコン窒化膜サイドウォール73nを形成し、ソース・ドレイン領域形成用の不純物イオン66を注入し、ソース領域及びドレイン領域(図示せず)を形成する。
【0259】
その後、図68に示すように、ゲート電極64g、シリコン酸化膜スペーサ71、シリコン酸化膜サイドウォール73o、シリコン窒化膜サイドウォール73nに加えたボディ領域53bからの距離がd1となるようにパターニングされたレジストパターン67を形成し、レジストパターン67をマスクとして、Si, Ar, N, As(Nウェル領域形成用)、In(Pウェル領域形成用)等のダメージ形成用不純物60を約1e13/cm2〜1e16/cm2の不純物濃度で注入して、SOI層53の一部に結晶欠陥61を形成する。このとき幅d1はd1>Xdmax(最大空乏幅)を満たすものとする。
【0260】
以下、図51で示した第1の態様と同様な製造プロセスを経てダメージ領域を形成したMOSトランジスタが完成する。
【0261】
<応用例>
(実施の形態1の応用例)
図69は実施の形態1の応用例である組合せレイアウトパターンを示す平面図である。同図に示すように、ゲート幅(チャネル幅,活性幅)がゲート幅Wp、ゲート幅2Wp、及びゲート幅1.5WpとなるP型拡散領域83,84及び85が図中上方に、ゲート幅がゲート幅Wp、ゲート幅2Wp、及びゲート幅1.5WpとなるN型拡散領域86,87及び88が図中下方に配置されている。なお、図69において、符号を付していない白地部分は完全分離領域を意味する。
【0262】
P型拡散領域83〜85は図中横方向に配置され、N型拡散領域86〜88は図中横方向に配置され、P型拡散領域83及びN型拡散領域86の中心領域上を縦断してゲート電極96が形成され、P型拡散領域84及びN型拡散領域87の中心領域上を縦断してゲート電極97が形成され、P型拡散領域85及びN型拡散領域88の中心領域上を縦断してゲート電極98が形成される。ゲート電極96〜98は上方に形成されたメタル配線ML10a〜ML10cとビアホール40を介して電気的に接続される。
【0263】
したがって、P型拡散領域83及びゲート電極96によりPMOSトランジスタQ14が構成され、P型拡散領域84及びゲート電極97によりPMOSトランジスタQ15が構成され、P型拡散領域85及びゲート電極98によりPMOSトランジスタQ16が構成され、N型拡散領域86及びゲート電極96によりNMOSトランジスタQ24が構成され、N型拡散領域87及びゲート電極97によりNMOSトランジスタQ25が構成され、N型拡散領域88及びゲート電極98によりNMOSトランジスタQ26が構成される。
【0264】
PMOSトランジスタQ14はゲート一端領域のみに部分分離領域11aが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。したがって、PMOSトランジスタQ14は実施の形態1の第3の態様(図3参照)と等価な構成となる。
【0265】
PMOSトランジスタQ15はゲート両端領域に部分分離領域11a,11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成され、部分分離領域11bに隣接してタップ領域21bが形成される。したがって、PMOSトランジスタQ15は実施の形態1の第1の態様(図1参照)と等価な構成となる。
【0266】
PMOSトランジスタQ16はゲート両端領域に部分分離領域11a,11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。したがって、PMOSトランジスタQ16は実施の形態1の第2の態様(図2参照)と等価な構成となる。
【0267】
タップ領域21aはPMOSトランジスタQ14〜Q16間で共用され、コンタクトホール39を介して上方に形成されたメタル配線ML1と電気的に接続される。また、PMOSトランジスタQ15のタップ領域21bは上方に形成されたメタル配線ML3とコンタクトホール39を介して電気的に接続される。
【0268】
NMOSトランジスタQ24はゲート一端領域(NMOSトランジスタQ24〜Q26においては、図中下方を一端領域として説明する)のみに部分分離領域11aが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。したがって、NMOSトランジスタQ24は実施の形態1の第3の態様と等価な構成となる。
【0269】
NMOSトランジスタQ25はゲート両端領域に部分分離領域11a,11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成され、部分分離領域11bに隣接してタップ領域21bが形成される。したがって、NMOSトランジスタQ25は実施の形態1の第1の態様と等価な構成となる。
【0270】
NMOSトランジスタQ26はゲート両端領域に部分分離領域11a,11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。したがって、NMOSトランジスタQ26は実施の形態1の第2の態様(図2参照)と等価な構成となる。
【0271】
タップ領域21aはNMOSトランジスタQ24〜Q26間で共用され、コンタクトホール39を介して上方のメタル配線ML1と電気的に接続される。また、NMOSトランジスタQ25のタップ領域21bは上方に形成されたメタル配線ML4とコンタクトホール39を介して電気的に接続される。
【0272】
PMOSトランジスタQ14及びNMOSトランジスタQ24はゲート幅Wpが比較的狭いため、第3の態様でも安定良くボディ電位固定することができる。PMOSトランジスタQ15及びNMOSトランジスタQ25はゲート幅2Wpと比較的広いため、第1の態様を採用して安定性良くボディ電位固定している。
【0273】
PMOSトランジスタQ16及びNMOSトランジスタQ26はゲート幅1.5Wpと、PMOSトランジスタQ14より広く、PMOSトランジスタQ15より狭いため、第1,第3の態様との間のボディ電位固定能力の第2の態様を採用している。また、PMOSトランジスタQ16及びNMOSトランジスタQ26の部分分離領域11b下のPTI下半導体領域にダメージ領域を作り、電子・正孔再結合を用いることによりボディ電位固定能力を高めている。
【0274】
なお、図69では便宜上、ゲート他端領域でP型拡散領域83〜85及びN型拡散領域86〜88の形成位置を揃えているが、タップ領域21aはゲート一端領域に形成されているため、ボディ電位固定の安定性を高めるべくゲート一端領域でP型拡散領域83〜85及びN型拡散領域86〜88の形成位置を揃えた方が望ましい。
【0275】
(実施の形態2の応用例)
図70は実施の形態2の応用例である組合せレイアウトパターンを示す平面図である。同図に示すように、図中上方にPMOSトランジスタQ34用のソース領域4a及びドレイン領域5aを形成し、PMOSトランジスタQ35用のソース領域4b及びドレイン領域5bを形成し、図中下方にNMOSトランジスタQ44用のソース領域4a及びドレイン領域5aを形成し、NMOSトランジスタQ45用のソース領域4b及びドレイン領域5bを形成している。なお、図70及び図71において、符号を付していない白地部分は完全分離領域を意味する。
【0276】
そして、PMOSトランジスタQ34,Q35及びPMOSトランジスタQ45,Q46のソース・ドレイン領域間を縦断して共通の(共有)ゲート電極6が形成される。ゲート電極6は上方に形成されたメタル配線ML23とビアホール40を介して電気的に接続される。また、PMOSトランジスタQ35のドレイン領域5bとNMOSトランジスタQ45のドレイン領域5bとが共にコンタクトホール39を介して上方のメタル配線ML22と電気的に接続されることにより、互いに電気的に接続される。
【0277】
PMOSトランジスタQ34はゲート両端領域に部分分離領域12a,12bが形成され、部分分離領域12aに隣接してタップ領域22aが形成される。PMOSトランジスタQ35はゲート一端領域のみに部分分離領域12bが形成される。したがって、PMOSトランジスタQ35及びQ36は実施の形態2の第3の態様(図9参照)のMOSトランジスタQ1及びQ2と等価な構成となる。
【0278】
NMOSトランジスタQ44はゲート両端領域(NMOSトランジスタQ44,Q45においては、図中の下方が一端側として説明する)に部分分離領域12a,12bが形成され、部分分離領域12aに隣接してタップ領域22aが形成される。NMOSトランジスタQ45はゲート一端領域のみに部分分離領域12bが形成される。したがって、NMOSトランジスタQ45及びQ46は実施の形態2の第3の態様のMOSトランジスタQ1及びQ2と等価な構成となる。
【0279】
PMOSトランジスタQ34,35側のタップ領域22aは、コンタクトホール39を介して上方に形成されたメタル配線ML1と電気的に接続される。また、PMOSトランジスタQ45,Q46側のタップ領域22bは上方に形成されたメタル配線ML2とコンタクトホール39を介して電気的に接続される。
【0280】
また。メタル配線ML1から分岐してPMOSトランジスタQ34,Q35のソース領域4a,4b上に延びるメタル配線ML1aはコンタクトホール39を介してソース領域4a,4bと電気的に接続される。メタル配線ML2から分岐してNMOSトランジスタQ44,Q45のソース領域4a,4b上に延びるメタル配線ML2aはコンタクトホール39を介してソース領域4a,4bと電気的に接続される。
【0281】
図70で示すレイアウト構成では、メタル配線ML1に電源電圧Vccが付与され、メタル配線ML2にグランド電位Vssが付与される。したがって、PMOSトランジスタQ35はPMOSトランジスタQ34のボディ領域を介して電源電圧Vccに固定され、PMOSトランジスタQ45はPMOSトランジスタQ44のボディ領域を介してグランド電位Vssに固定される。
【0282】
図71は実施の形態2の応用例である半導体集積回路50を構成するレイアウトパターンを示す平面図である。同図に示すように、図中上方にPMOSトランジスタQ34用のソース領域4a及びドレイン領域5aを形成し、PMOSトランジスタQ35用のソース領域4b及びドレイン領域5bを形成し、図中下方にNMOSトランジスタQ44用のソース領域4a及びドレイン領域5aを形成し、NMOSトランジスタQ45用のソース領域4b及びドレイン領域5bを形成している。
【0283】
そして、PMOSトランジスタQ34,Q35及びNMOSトランジスタQ45,Q46のソース・ドレイン領域間を縦断して共通のゲート電極6が形成される。ゲート電極6は上方に形成されたメタル配線ML23とビアホール40を介して電気的に接続される。
【0284】
PMOSトランジスタQ34のソース領域4aがコンタクトホール39を介して上方に形成されたメタル配線ML11と電気的に接続され、PMOSトランジスタQ35のソース領域4bがコンタクトホール39を介して上方に形成されたメタル配線ML12に電気的に接続され、NMOSトランジスタQ45のドレイン領域5bがコンタクトホール39を介して上方に形成されたメタル配線ML13と電気的に接続され、NMOSトランジスタQ44のドレイン領域5aがコンタクトホール39を介して上方に形成されたメタル配線ML14と電気的に接続される。そして、メタル配線ML11〜ML14に付与される信号が入力信号I1〜I4となる。
【0285】
また、PMOSトランジスタQ34のドレイン領域5aとNMOSトランジスタQ45のソース領域4bとが共にコンタクトホール39を介して上方のメタル配線ML15に接続され、メタル配線ML15より得られる信号が出力信号O1となる。
【0286】
また、PMOSトランジスタQ35のドレイン領域5bとNMOSトランジスタQ44のソース領域4aとが共にコンタクトホール39を介して上方のメタル配線ML16に接続され、メタル配線ML16より得られる信号が出力信号O2となる。
【0287】
PMOSトランジスタQ34はゲート両端領域に部分分離領域12a,12bが形成され、部分分離領域12aに隣接してタップ領域22aが形成される。PMOSトランジスタQ35はゲート一端領域のみに部分分離領域12bが形成される。したがって、PMOSトランジスタQ35及びQ36は実施の形態2の第3の態様(図9参照)のMOSトランジスタQ1及びQ2と等価な構成となる。
【0288】
NMOSトランジスタQ44はゲート両端領域(図中の下方が一端側)に部分分離領域12a,12bが形成され、部分分離領域12aに隣接してタップ領域22aが形成される。NMOSトランジスタQ45はゲート一端領域のみに部分分離領域12bが形成される。したがって、NMOSトランジスタQ45及びQ46は実施の形態2の第3の態様のMOSトランジスタQ1及びQ2と等価な構成となる。
【0289】
PMOSトランジスタQ34,Q35側のタップ領域22aは、コンタクトホール39を介して上方に形成されたメタル配線ML1と電気的に接続される。また、NMOSトランジスタQ45,Q46側のタップ領域22aは上方に形成されたメタル配線ML2とコンタクトホール39を介して電気的に接続される。
【0290】
図71で示すレイアウト構成では、メタル配線ML1に電源電圧Vccが付与され、メタル配線ML2にグランド電位Vssが付与される。したがって、PMOSトランジスタQ35はPMOSトランジスタQ34のボディ領域を介して電源電圧Vccに固定され、PMOSトランジスタQ45はPMOSトランジスタQ44のボディ領域を介してグランド電位Vssに固定される。
【0291】
図72は図71で示した半導体集積回路50の概念を示す説明図である。同図に示すように、入力信号I1〜I4を受け、ゲート電極6に印加する電圧に基づき、入力信号I1,I3のうちの一方を出力信号O1として出力し、入力信号I2,I4のうちの一方を出力信号O2として出力する回路が半導体集積回路50となる。
【0292】
(実施の形態4の応用例)
(第1のレイアウト例)
図73は実施の形態4の応用例である組合せレイアウトパターンである第1のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。なお、図73〜図82において、符号を付していない白地部分は完全分離領域を意味する。
【0293】
P型活性領域41の上方を3箇所縦断してゲート電極43のN型第1ゲート部43a〜43cが形成され、N型活性領域42の上方を3箇所縦断してゲート電極43のP型第1ゲート部43d〜43fが形成される。ゲート電極43は上方に形成されたメタル配線ML5とビアホール40を介して電気的に接続される。
【0294】
したがって、P型活性領域41及びN型第1ゲート部43aによりPMOSトランジスタQ11が構成され、P型活性領域41及びN型第1ゲート部43bによりPMOSトランジスタQ12が構成され、P型活性領域41及びN型第1ゲート部43cによりPMOSトランジスタQ13が構成され、N型活性領域42及びP型第1ゲート部43dによりNMOSトランジスタQ21が構成され、N型活性領域42及びP型第1ゲート部43eによりNMOSトランジスタQ22が構成され、N型活性領域42及びP型第1ゲート部43fによりNMOSトランジスタQ23が構成される。
【0295】
PMOSトランジスタQ11において、ゲート両端領域に部分分離領域14a,14bが形成され、部分分離領域14aに隣接してタップ領域23aが形成され、部分分離領域14bに隣接してタップ領域23bが形成される。PMOSトランジスタQ12において、ゲート両端領域に部分分離領域15a,15bが形成され、部分分離領域15aに隣接してタップ領域23aが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。PMOSトランジスタQ13において、ゲート両端領域に部分分離領域16a,16bが形成され、部分分離領域16aに隣接してタップ領域23aが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0296】
タップ領域23aはPMOSトランジスタQ11〜Q13間で共用され、上方のメタル配線ML1とコンタクトホール39を介して電気的に接続される。タップ領域23bはPMOSトランジスタQ11〜Q13間で分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。
【0297】
また、メタル配線ML1から分岐したメタル配線ML1aはPMOSトランジスタQ11のP型活性領域41(ソース領域側)上、及びPMOSトランジスタQ12,Q13間のP型活性領域41(ソース領域側)上に形成され、コンタクトホール39を介してP型活性領域41の対応部分とそれぞれ電気的に接続される。
【0298】
NMOSトランジスタQ21において、ゲート両端領域(NMOSトランジスタQ21〜Q23においては、図中、下方が一端側として説明する)に部分分離領域14a,14bが形成され、部分分離領域14aに隣接してタップ領域23aが形成され、部分分離領域14bに隣接してタップ領域23bが形成される。NMOSトランジスタQ22において、ゲート両端領域に部分分離領域15a,15bが形成され、部分分離領域15aに隣接してタップ領域23aが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。NMOSトランジスタQ23において、ゲート両端領域に部分分離領域16a,16bが形成され、部分分離領域16aに隣接してタップ領域23aが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0299】
タップ領域23aはNMOSトランジスタQ21〜Q23間で共用され、上方のメタル配線ML2とコンタクトホール39を介して電気的に接続される。タップ領域23bはNMOSトランジスタQ21〜Q23間で分離形成されるが、上方に形成されたメタル配線ML4とコンタクトホール39を介して共通に電気的に接続される。
【0300】
また、メタル配線ML2から分岐したメタル配線ML2aはNMOSトランジスタQ21のN型活性領域42(ソース領域側)上、及びNMOSトランジスタQ22,Q23間のN型活性領域42(ソース領域側)上に形成され、コンタクトホール39を介してN型活性領域42の対応部分とそれぞれ電気的に接続される。
【0301】
さらに、メタル配線ML1〜ML5よりも上層に形成されるメタル配線ML20はPMOSトランジスタQ11,Q12間のP型活性領域41(ドレイン領域側)上から、PMOSトランジスタQ13のP型活性領域41(ドレイン領域側)上、NMOSトランジスタQ23のN型活性領域42(ドレイン領域側)上、及びNMOSトランジスタQ21,Q22間のN型活性領域42(ドレイン領域側)上に延びて形成され、コンタクトホール39を介してP型活性領域41及びN型活性領域42の対応部分とそれぞれ電気的に接続される。
【0302】
このような構成の第1のレイアウト例は、タップ領域は両端共用(電気的共用を含む)、部分分離領域は両端分離された実施の形態4の第2の態様(図19参照)と等価な構成の応用例となる。
【0303】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0304】
(第2のレイアウト例)
図74は実施の形態4の応用例である組合せレイアウトパターンである第2のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0305】
PMOSトランジスタQ11〜Q13全体において、ゲート両端領域に部分分離領域13a,13bが形成され、部分分離領域13aに隣接してタップ領域23aが形成され、部分分離領域13b内に部分分離領域13bと隣接して2つのタップ領域23bが形成される。
【0306】
タップ領域23aはPMOSトランジスタQ11〜Q13間で共用され、上方のメタル配線ML1とコンタクトホール39を介して電気的に接続される。タップ領域23bは部分分離領域13b内で分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。
【0307】
NMOSトランジスタQ21〜Q23全体において、ゲート両端領域に部分分離領域13a,13bが形成され、部分分離領域13aに隣接してタップ領域23aが形成され、部分分離領域13b内に部分分離領域13bに隣接して2つのタップ領域23bが形成される。
【0308】
タップ領域23aはNMOSトランジスタQ21〜Q23間で共用され、上方のメタル配線ML1とコンタクトホール39を介して電気的に接続される。2つのタップ領域23bは部分分離領域13b内に分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。なお、他の構成は図73で示した第1のレイアウト例と同様であるため説明を省略する。
【0309】
このような構成の第2のレイアウト例は、タップ領域は両端共用(電気的共用を含む)、部分分離領域は両端共用された実施の形態4の第1の態様(図18参照)と等価な構成の応用例となる。
【0310】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0311】
第1のレイアウト例と第2のレイアウト例とを比較した場合、寄生容量の低減化観点では第1のレイアウト例が優り、ボディ固定安定度の観点から第2のレイアウト例が優る。また、その他の組合せとして、タップ領域23b側は電気的にもMOSトランジスタ毎に分離する等が考えられる。
【0312】
(第3のレイアウト例)
図75は実施の形態4の応用例である組合せレイアウトパターンである第3のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0313】
図73で示した第1のレイアウト例と比べ、PMOSトランジスタQ11〜Q13及びNMOSトランジスタQ21〜Q23におけるタップ領域23b、メタル配線ML3、及びメタル配線ML4が除かれた点のみ異なる。他の構成は図73で示した第1のレイアウト例と同様であるため説明を省略する。
【0314】
このような構成の第3のレイアウト例は、タップ領域は一端共用、部分分離領域は両端分離された実施の形態4の第9の態様(図26参照)とほぼ等価(部分分離領域の一方が共有されている点のみ異なる)な構成の応用例となる。
【0315】
(第4のレイアウト例)
図76は実施の形態4の応用例である組合せレイアウトパターンである第4のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0316】
図74で示した第2のレイアウト例と比べ、PMOSトランジスタQ11〜Q13及びNMOSトランジスタQ21〜Q23におけるタップ領域23b、メタル配線ML3、及びメタル配線ML4が除かれた点のみ異なる。他の構成は図74で示した第2のレイアウト例と同様であるため説明を省略する。
【0317】
このような構成の第4のレイアウト例は、タップ領域は一端共用、部分分離領域は両端共用された実施の形態4の第4の態様(図21参照)と等価な構成の応用例となる。
【0318】
第3のレイアウト例と第4のレイアウト例とを比較した場合、寄生容量の低減化観点では第3のレイアウト例が優り、ボディ固定安定度の観点から第4のレイアウト例が優る。
【0319】
(第5のレイアウト例)
図77は実施の形態4の応用例である組合せレイアウトパターンである第5のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0320】
PMOSトランジスタQ11において、ゲート両端領域に部分分離領域14a,14bが形成され、部分分離領域14bに隣接してタップ領域23bが形成される。PMOSトランジスタQ12において、ゲート両端領域に部分分離領域15a,15bが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。PMOSトランジスタQ13において、ゲート両端領域に部分分離領域16a,16bが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0321】
NMOSトランジスタQ21において、ゲート両端領域(NMOSトランジスタQ21〜Q23においては、図中、下方が一端側として説明する)に部分分離領域14a,14bが形成され、部分分離領域14bに隣接してタップ領域23bが形成される。NMOSトランジスタQ22において、ゲート両端領域に部分分離領域15a,15bが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。NMOSトランジスタQ23において、ゲート両端領域に部分分離領域16a,16bが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0322】
図73で示した第1のレイアウト例と比較した場合、タップ領域23a、メタル配線ML1及びメタル配線ML2が除去されている。
【0323】
また、メタル配線ML3から分岐したメタル配線ML3aはPMOSトランジスタQ11のP型活性領域41(ソース領域側)上、及びPMOSトランジスタQ12,Q13間のP型活性領域41(ソース領域側)上に形成され、コンタクトホール39を介してP型活性領域41の対応部分とそれぞれ電気的に接続される。
【0324】
同様にして、メタル配線ML4から分岐したメタル配線ML4aはNMOSトランジスタQ21のN型活性領域42(ソース領域側)上、及びNMOSトランジスタQ22,Q23間のN型活性領域42(ソース領域側)上に形成され、コンタクトホール39を介してN型活性領域42の対応部分とそれぞれ電気的に接続される。なお、他の構成は図73で示した第1のレイアウト例と同様であるため、説明を省略する。
【0325】
このような構成の第5のレイアウト例は、タップ領域は一端分離(形成位置分離として解釈した場合)、部分分離領域は両端分離された実施の形態4の第8の態様(図25参照)と等価な構成の応用例となる。
【0326】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0327】
(第6のレイアウト例)
図78は実施の形態4の応用例である組合せレイアウトパターンである第6のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0328】
PMOSトランジスタQ11〜Q13全体において、ゲート両端領域に部分分離領域13a,13bが形成され、部分分離領域13b内に部分分離領域13bに隣接して2つのタップ領域23bが形成される。タップ領域23bは部分分離領域13b内で分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。
【0329】
NMOSトランジスタQ21〜Q23全体において、ゲート両端領域に部分分離領域13a,13bが形成され、部分分離領域13b内に部分分離領域13bに隣接して2つのタップ領域23bが形成される。タップ領域23bは部分分離領域13b内で分離形成されるが、上方に形成されたメタル配線ML3とコンタクトホール39を介して共通に電気的に接続される。
【0330】
図74で示した第2のレイアウト例と比較した場合、タップ領域23a、メタル配線ML1及びメタル配線ML2が除去されている。
【0331】
また、メタル配線ML3から分岐したメタル配線ML3aはPMOSトランジスタQ11のP型活性領域41(ソース領域側)上、及びPMOSトランジスタQ12,Q13間のP型活性領域41(ソース領域側)上に形成され、コンタクトホール39を介してP型活性領域41の対応部分とそれぞれ電気的に接続される。
【0332】
同様にして、メタル配線ML4から分岐したメタル配線ML4aはNMOSトランジスタQ21のN型活性領域42(ソース領域側)上、及びNMOSトランジスタQ22,Q23間のN型活性領域42(ソース領域側)上に形成され、コンタクトホール39を介してN型活性領域42の対応部分とそれぞれ電気的に接続される。なお、他の構成は図74で示した第2のレイアウト例と同様であるため、説明を省略する。
【0333】
このような構成の第6のレイアウト例は、タップ領域は一端共用(電気的共用を含む)、部分分離領域は両端共用された実施の形態4の第4の態様(図21参照)と等価な構成の応用例となる。
【0334】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0335】
第5のレイアウト例と第6のレイアウト例とを比較した場合、寄生容量の低減化観点では第5のレイアウト例が優り、ボディ固定安定度の観点から第6のレイアウト例が優る。また、その他の組合せとして、タップ領域23b側は電気的にもMOSトランジスタ毎に分離する等が考えられる。
【0336】
(第7のレイアウト例)
図79は実施の形態4の応用例である組合せレイアウトパターンである第7のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0337】
図79おいて、PMOSトランジスタQ11〜Q13の部分分離領域14a〜16aが除去され、NMOSトランジスタQ21〜Q23の部分分離領域14a〜16aが除去された点が、図77で示した第5のレイアウト例と異なる。他の構成は第5のレイアウト例と同様であるため、説明を省略する。
【0338】
このような構成の第7のレイアウト例は、タップ領域は一端分離(形成位置分離を含む)、部分分離領域は一端分離された実施の形態4の第10の態様(図27参照)と等価な構成の応用例となる。
【0339】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0340】
(第8のレイアウト例)
図80は実施の形態4の応用例である組合せレイアウトパターンである第8のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0341】
図80おいて、PMOSトランジスタQ11〜Q13に共通の部分分離領域13aが除去され、NMOSトランジスタQ21〜Q23に共通の部分分離領域13aが除去された点が、図78で示した第6のレイアウト例と異なる。他の構成は第6のレイアウト例と同様であるため、説明を省略する。
【0342】
このような構成の第8のレイアウト例は、タップ領域は一端共有(電気的共有を含む)、部分分離領域は一端共有された実施の形態4の第6の態様(図23参照)と等価な構成の応用例となる。
【0343】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極43下にも設ける構成が考えられる、この場合、ゲート電極43に付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0344】
(第9のレイアウト例)
図81は実施の形態4の応用例である組合せレイアウトパターンである第9のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0345】
P型活性領域41及びN型活性領域42の上方を3箇所縦断して独立したゲート電極44a〜44cが形成される。ゲート電極44aは上方に形成されたメタル配線ML10aとビアホール40を介して電気的に接続され、ゲート電極44bは上方に形成されたメタル配線ML10bとビアホール40を介して電気的に接続され、ゲート電極44cは上方に形成されたメタル配線ML10cとビアホール40を介して電気的に接続される。
【0346】
したがって、P型活性領域41及びゲート電極44aによりPMOSトランジスタQ11が構成され、P型活性領域41及びゲート電極44bによりPMOSトランジスタQ12が構成され、P型活性領域41及びゲート電極44cによりPMOSトランジスタQ13が構成され、N型活性領域42及びゲート電極44aによりNMOSトランジスタQ21が構成され、N型活性領域42及びゲート電極44bによりNMOSトランジスタQ22が構成され、N型活性領域42及びゲート電極44cによりNMOSトランジスタQ23が構成される。
【0347】
PMOSトランジスタQ11において、ゲート他端領域に部分分離領域14bが形成され、部分分離領域14bに隣接してタップ領域24bが形成される。PMOSトランジスタQ12において、ゲート一端領域に部分分離領域15aが形成され、部分分離領域15aに隣接してタップ領域23aが形成される。PMOSトランジスタQ13において、ゲート一端領域に部分分離領域16aが形成され、部分分離領域16aに隣接してタップ領域23aが形成され形成される。
【0348】
タップ領域23aはPMOSトランジスタQ12,Q13間で共用され、上方のメタル配線ML1とコンタクトホール39を介して電気的に接続される。タップ領域23bは上方に形成されたメタル配線ML3とコンタクトホール39を介して電気的に接続される。
【0349】
また、メタル配線ML1から分岐したメタル配線ML1aはPMOSトランジスタQ11のP型活性領域41(ソース領域側)上、及びPMOSトランジスタQ12,Q13間のP型活性領域41(ソース領域側)上に形成され、コンタクトホール39を介してP型活性領域41の対応部分とそれぞれ電気的に接続される。
【0350】
NMOSトランジスタQ21において、ゲート一端領域(NMOSトランジスタQ21〜Q23において、図中、下方が一端側として説明する)に部分分離領域14aが形成され、部分分離領域14aに隣接してタップ領域23aが形成される。NMOSトランジスタQ22において、ゲート他端領域に部分分離領域15bが形成され、部分分離領域15bに隣接してタップ領域23bが形成される。NMOSトランジスタQ23において、ゲート他端領域に部分分離領域16bが形成され、部分分離領域16bに隣接してタップ領域23bが形成される。
【0351】
タップ領域23aはNMOSトランジスタQ21のみで用いられ、上方のメタル配線ML2とコンタクトホール39を介して電気的に接続される。タップ領域23bはNMOSトランジスタQ22,Q23間で分離形成されるが、上方に形成されたメタル配線ML4とコンタクトホール39を介して共通に電気的に接続される。
【0352】
また、メタル配線ML2から分岐したメタル配線ML2aはNMOSトランジスタQ21のN型活性領域42(ソース領域側)上、及びNMOSトランジスタQ22,Q23間のN型活性領域42(ソース領域側)上に形成され、コンタクトホール39を介してN型活性領域42の対応部分とそれぞれ電気的に接続される。
【0353】
さらに、メタル配線ML1〜ML5よりも上層に形成されるメタル配線ML20はPMOSトランジスタQ11,Q12間のP型活性領域41(ドレイン領域側)上から、PMOSトランジスタQ13のP型活性領域41(ドレイン領域側)上、NMOSトランジスタQ23のN型活性領域42(ドレイン領域側)上、及びNMOSトランジスタQ21,Q22間のN型活性領域42(ドレイン領域側)上に延びて形成され、コンタクトホール39を介してP型活性領域41及びN型活性領域42の対応部分とそれぞれ電気的に接続される。
【0354】
このような構成の第9のレイアウト例において、PMOSトランジスタQ11は実施の形態1の第3の態様(図3参照)と等価な構成となり、PMOSトランジスタQ12,Q13はタップ領域は一端共有、部分分離領域は一端独立形成された実施の形態4の第6の態様(図27参照)とほぼ等価な構成(タップ領域の形態(共有/分離)のみが異なる)となる。
【0355】
同様にして、NMOSトランジスタQ21は実施の形態1の第3の態様(図3参照)と等価な構成となり、NMOSトランジスタQ22,Q23はタップ領域は一端独立、部分分離領域は一端独立形成された実施の形態4の第6の態様(図27参照)とほぼ等価な構成(タップ領域の形態(共有/分離)のみが異なる)となる。
【0356】
このように、第9のレイアウト例では、一部を実施の形態1と実施の形態3とを組み合わせたレイアウト構成を実現している。したがって、ゲート電位はPMOSトランジスタQ11〜Q13間(PMOSトランジスタQ13)間で独立制御が行え、ボディ電位はPMOSトランジスタQ11,PMOSトランジスタQ12及びQ13、NMOSトランジスタQ21、NMOSトランジスタQ22及びQ23それぞれで独立制御可能である。
【0357】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極44a〜44c下にも設ける構成が考えられる、この場合、ゲート電極44a〜44cに付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0358】
(第10のレイアウト例)
図82は実施の形態4の応用例である組合せレイアウトパターンである第10のレイアウト例を示す平面図である。同図に示すように、P型活性領域41が図中上方に、N型活性領域42が図中下方に配置されている。
【0359】
P型活性領域41及びN型活性領域42の上方を3箇所縦断して独立したゲート電極44a〜44cが形成される。ゲート電極44aは上方に形成されたメタル配線ML11aとビアホール40を介して電気的に接続され、ゲート電極44bは上方に形成されたメタル配線ML11bとビアホール40を介して電気的に接続され、ゲート電極44cは上方に形成されたメタル配線ML11cとビアホール40を介して電気的に接続される。
【0360】
PMOSトランジスタQ11において、タップ領域23bは上方に形成されたメタル配線ML11aとコンタクトホール39を介して電気的に接続される。NMOSトランジスタQ22において、タップ領域23bは上方に形成されたメタル配線ML11bとコンタクトホール39を介して電気的に接続される。NMOSトランジスタQ23において、上方に形成されたメタル配線ML11cとコンタクトホール39を介して電気的に接続される。
【0361】
このように、メタル配線ML11aによりPMOSトランジスタQ11のゲート電極44aとタップ領域23bとを電気的に接続し、メタル配線ML11bによりNMOSトランジスタQ22のゲート電極44bとタップ領域23bとを電気的に接続し、メタル配線ML11cによりNMOSトランジスタQ23のゲート電極44cとタップ領域23bとを電気的に接続している。
【0362】
したがって、図81で示した第9のレイアウト例と比較した場合、メタル配線ML3及びメタル配線ML4は除去されている。なお、他の構成は図81で示した第9のレイアウト例と同様であるため、説明は省略する。
【0363】
このような構成の第10のレイアウト例において、PMOSトランジスタQ11は実施の形態1の第3の態様(図3参照)と等価な構成となり、PMOSトランジスタQ12,Q13はタップ領域は一端共有、部分分離領域は一端独立形成された実施の形態4の第6の態様(図27参照)とほぼ等価な構成(タップ領域の形態(共有/分離)のみが異なる)となる。
【0364】
同様にして、NMOSトランジスタQ21は実施の形態1の第3の態様(図3参照)と等価な構成となり、NMOSトランジスタQ22,Q23はタップ領域は一端独立、部分分離領域は一端独立形成された実施の形態4の第6の態様(図27参照)とほぼ等価な構成(タップ領域の形態(共有/分離)のみが異なる)となる。
【0365】
このように、第10のレイアウト例では、一部を実施の形態1と実施の形態3とを組み合わせたレイアウト構成を実現している。したがって、ゲート電位はPMOSトランジスタQ11〜Q13間(PMOSトランジスタQ13)間で独立制御が行え、ボディ電位はPMOSトランジスタQ11,PMOSトランジスタQ12及びQ13の組、NMOSトランジスタQ21、NMOSトランジスタQ22、NMOSトランジスタQ23それぞれで独立制御可能である。
【0366】
加えて、PMOSトランジスタQ11、NMOSトランジスタQ22及びQ23はゲート電位とボディ電位とが同時に同電位に制御される。
【0367】
なお、タップ領域23bの面積拡大のため、その形成位置をゲート電極44a〜44c下にも設ける構成が考えられる、この場合、ゲート電極44a〜44cに付随するゲート容量が少し増加する程度の違いが生じるが、実質的なMOSトランジスタ動作にほとんど影響を与えることはない。
【0368】
(実施の形態5の応用例)
図83は実施の形態5の応用例であるレイアウトパターンを示す平面図である。同図に示すように、MOSトランジスタQ5がゲート電極3、ソース領域7及びドレイン領域8により構成されている。
【0369】
MOSトランジスタQ5はゲート電極3のゲート一端領域(図中、下方がゲート一端領域側として説明する)に部分分離領域11aが形成され、ゲート他端領域に部分分離領域11bが形成され、部分分離領域11aに隣接してタップ領域21aが形成される。ソース領域7の中心近傍領域からゲート電極3の下方(ボディ領域)の一部にかけてソースタイ領域9bが形成され、ソース領域7のゲート他端領域近傍からゲート電極3の下方(ボディ領域)の一部にかけてソースタイ領域9aが形成される。また、ゲート電極3は上層に形成されたメタル配線ML5とビアホール40を介して電気的に接続され、タップ領域22aは上層に形成されたメタル配線ML1とコンタクトホール39を介して電気的に接続される。さらに、活性領域7,8の周辺領域は部分分離領域11a,11b以外の領域は全て完全分離領域10が形成されている。
【0370】
したがって、MOSトランジスタQ5は実施の形態5の第2の態様(図35参照)のMOSトランジスタと等価な構成となる。
【0371】
図83に示すように、ゲート電極3の形成長が比較的長いMOSトランジスタQ5に対して、実施の形態5の第2の態様を採用することにより、ボディ電位固定を安定性良く行うことができる。
【符号の説明】
【0372】
1,4a,4b,7,31 ソース領域、2,5a,5b,8,32a,32b ドレイン領域、3,6,33a,33b ゲート電極、9,9a〜9c ソースタイ領域、10 完全分離領域、11a,11b,12a〜12c,13a,13b,14a,14b,15a,15b 部分分離領域、21a〜25a,21b〜25b タップ領域。
【特許請求の範囲】
【請求項1】
半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有する半導体装置であって、
前記MOSトランジスタは、一方電極領域を互いに共有する第1及び第2のMOSトランジスタを含み、
前記第1のMOSトランジスタは、
前記SOI層に選択的に形成された、第2の導電型の共有一方電極領域及び第1の他方電極領域を備え、前記共有一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、
前記第1のボディ領域上に形成される第1のゲート電極をさらに備え、
前記第2のMOSトランジスタは、
前記SOI層に選択的に形成された前記共有一方電極領域及び第2の導電型の第2の他方電極領域を備え、前記共有一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、
前記第2のボディ領域上に形成される第2のゲート電極をさらに備え、
前記第1及び第2のMOSトランジスタは、
前記SOI層内において、前記共有一方電極領域、前記第1の他方電極領域、前記第1のボディ領域、前記第2の他方電極領域及び前記第2のボディ領域からなる共有活性領域の周辺領域のうち、前記第1及び第2のゲート電極の一端近傍領域それぞれのみに、前記SOI層の下層の一部である第1及び第2の一方半導体領域が残存するように形成される、絶縁性を有する第1及び第2の一方部分分離領域を備え、前記第1及び第2の一方半導体領域は前記第1及び第2のボディ領域に隣接形成され、
前記共有活性領域の周辺領域のうち、少なくとも、前記第1及び第2のゲート電極それぞれの両端近傍領域及び前記第1及び第2のゲート電極間の領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域と、
前記第1及び第2の一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第1の導電型の第1及び第2の一方ボディ固定用活性領域とを備える、
半導体装置。
【請求項2】
請求項1記載の半導体装置であって、
前記第1及び第2の一方部分分離領域は、前記共有活性領域の周辺領域のうち前記第1及び第2のゲート電極の一端側における前記第1及び第2のゲート電極間の領域にも形成されることにより一体化した共有一方部分分離領域を含み、
前記第1及び第2の一方半導体領域は前記共有一方部分分離領域下で一体化した共有一方半導体領域を含む、
半導体装置。
【請求項3】
請求項1記載の半導体装置であって、
前記完全分離領域は、前記共有活性領域の周辺領域のうち前記第1及び第2のゲート電極の一端側における前記第1及び第2のゲート電極間の領域にもさらに形成され、
前記第1及び第2の一方部分分離領域下の前記第1及び第2の一方半導体領域は前記完全分離領域によって互いに分離された半導体領域を含む、
半導体装置。
【請求項4】
請求項1ないし請求項3のうち、いずれか1項に記載の半導体装置であって、
前記第1及び第2の一方ボディ固定用活性領域は一体化した共有一方ボディ固定用活性領域を含む、
半導体装置。
【請求項5】
請求項3記載の半導体装置であって、
前記第1及び第2の一方ボディ固定用活性領域は互いに分離されたボディ固定用活性領域を含む、
半導体装置。
【請求項6】
請求項1ないし請求項5のうち、いずれか1項に記載の半導体装置であって、
前記第1及び第2のMOSトランジスタは、
前記SOI層内において、前記共有活性領域の周辺領域のうち、前記第1及び第2のゲート電極の他端近傍領域のみに、前記SOI層の下層の一部である第1及び第2の他方半導体領域が残存するように形成される、絶縁性を有する第1及び第2の他方部分分離領域をさらに備え、前記第1及び第2の他方半導体領域は前記第1及び第2のボディ領域それぞれに隣接形成される、
半導体装置。
【請求項7】
請求項6記載の半導体装置であって、
前記第1及び第2の他方部分分離領域は、前記共有活性領域の周辺領域のうち前記第1及び第2のゲート電極の他端側における前記第1及び第2のゲート電極間の領域にも形成されることにより一体化した共有他方部分分離領域を含み、
前記第1及び第2の他方半導体領域は前記共有他方部分分離領域下で一体化した共有他方半導体領域を含む、
半導体装置。
【請求項8】
請求項6記載の半導体装置であって、
前記完全分離領域は、前記共有活性領域の周辺領域のうち前記第1及び第2のゲート電極の他端側における前記第1及び第2のゲート電極間の領域にもさらに形成され、
前記第1及び第2の他方部分分離領域下の前記第1及び第2の他方半導体領域は前記完全分離領域によって互いに分離された半導体領域を含む、
半導体装置。
【請求項9】
請求項6ないし請求項8のうち、いずれか1項に記載の半導体装置であって、
前記第1及び第2の他方半導体領域に隣接し、外部から固定電位供給可能に形成される第1及び第2の他方ボディ固定用活性領域をさらに備える、
半導体装置。
【請求項10】
請求項9記載の半導体装置であって、
前記第1及び第2の他方ボディ固定用活性領域は一体化した共有他方ボディ固定用活性領域を含む、
半導体装置。
【請求項11】
請求項9記載の半導体装置であって、
前記第1及び第2の他方ボディ固定用活性領域は互いに分離されたボディ固定用活性領域を含む、
半導体装置。
【請求項12】
請求項6記載の半導体装置であって、
前記第1及び第2の他方半導体領域は結晶欠陥領域を有する、
半導体装置。
【請求項1】
半導体基板、前記半導体基板上に形成された埋込絶縁膜及び前記埋込絶縁膜上に形成された第1の導電型のSOI層を有するSOI基板の前記SOI層に形成されるMOSトランジスタを有する半導体装置であって、
前記MOSトランジスタは、一方電極領域を互いに共有する第1及び第2のMOSトランジスタを含み、
前記第1のMOSトランジスタは、
前記SOI層に選択的に形成された、第2の導電型の共有一方電極領域及び第1の他方電極領域を備え、前記共有一方電極領域と前記第1の他方電極領域とに挟まれた領域が第1の導電型の第1のボディ領域として規定され、
前記第1のボディ領域上に形成される第1のゲート電極をさらに備え、
前記第2のMOSトランジスタは、
前記SOI層に選択的に形成された前記共有一方電極領域及び第2の導電型の第2の他方電極領域を備え、前記共有一方電極領域と前記第2の他方電極領域とに挟まれた領域が第1の導電型の第2のボディ領域として規定され、
前記第2のボディ領域上に形成される第2のゲート電極をさらに備え、
前記第1及び第2のMOSトランジスタは、
前記SOI層内において、前記共有一方電極領域、前記第1の他方電極領域、前記第1のボディ領域、前記第2の他方電極領域及び前記第2のボディ領域からなる共有活性領域の周辺領域のうち、前記第1及び第2のゲート電極の一端近傍領域それぞれのみに、前記SOI層の下層の一部である第1及び第2の一方半導体領域が残存するように形成される、絶縁性を有する第1及び第2の一方部分分離領域を備え、前記第1及び第2の一方半導体領域は前記第1及び第2のボディ領域に隣接形成され、
前記共有活性領域の周辺領域のうち、少なくとも、前記第1及び第2のゲート電極それぞれの両端近傍領域及び前記第1及び第2のゲート電極間の領域以外の領域に、前記SOI層を貫通して形成される絶縁性を有する完全分離領域と、
前記第1及び第2の一方半導体領域に隣接し、外部から固定電位供給可能に形成される、第1の導電型の第1及び第2の一方ボディ固定用活性領域とを備える、
半導体装置。
【請求項2】
請求項1記載の半導体装置であって、
前記第1及び第2の一方部分分離領域は、前記共有活性領域の周辺領域のうち前記第1及び第2のゲート電極の一端側における前記第1及び第2のゲート電極間の領域にも形成されることにより一体化した共有一方部分分離領域を含み、
前記第1及び第2の一方半導体領域は前記共有一方部分分離領域下で一体化した共有一方半導体領域を含む、
半導体装置。
【請求項3】
請求項1記載の半導体装置であって、
前記完全分離領域は、前記共有活性領域の周辺領域のうち前記第1及び第2のゲート電極の一端側における前記第1及び第2のゲート電極間の領域にもさらに形成され、
前記第1及び第2の一方部分分離領域下の前記第1及び第2の一方半導体領域は前記完全分離領域によって互いに分離された半導体領域を含む、
半導体装置。
【請求項4】
請求項1ないし請求項3のうち、いずれか1項に記載の半導体装置であって、
前記第1及び第2の一方ボディ固定用活性領域は一体化した共有一方ボディ固定用活性領域を含む、
半導体装置。
【請求項5】
請求項3記載の半導体装置であって、
前記第1及び第2の一方ボディ固定用活性領域は互いに分離されたボディ固定用活性領域を含む、
半導体装置。
【請求項6】
請求項1ないし請求項5のうち、いずれか1項に記載の半導体装置であって、
前記第1及び第2のMOSトランジスタは、
前記SOI層内において、前記共有活性領域の周辺領域のうち、前記第1及び第2のゲート電極の他端近傍領域のみに、前記SOI層の下層の一部である第1及び第2の他方半導体領域が残存するように形成される、絶縁性を有する第1及び第2の他方部分分離領域をさらに備え、前記第1及び第2の他方半導体領域は前記第1及び第2のボディ領域それぞれに隣接形成される、
半導体装置。
【請求項7】
請求項6記載の半導体装置であって、
前記第1及び第2の他方部分分離領域は、前記共有活性領域の周辺領域のうち前記第1及び第2のゲート電極の他端側における前記第1及び第2のゲート電極間の領域にも形成されることにより一体化した共有他方部分分離領域を含み、
前記第1及び第2の他方半導体領域は前記共有他方部分分離領域下で一体化した共有他方半導体領域を含む、
半導体装置。
【請求項8】
請求項6記載の半導体装置であって、
前記完全分離領域は、前記共有活性領域の周辺領域のうち前記第1及び第2のゲート電極の他端側における前記第1及び第2のゲート電極間の領域にもさらに形成され、
前記第1及び第2の他方部分分離領域下の前記第1及び第2の他方半導体領域は前記完全分離領域によって互いに分離された半導体領域を含む、
半導体装置。
【請求項9】
請求項6ないし請求項8のうち、いずれか1項に記載の半導体装置であって、
前記第1及び第2の他方半導体領域に隣接し、外部から固定電位供給可能に形成される第1及び第2の他方ボディ固定用活性領域をさらに備える、
半導体装置。
【請求項10】
請求項9記載の半導体装置であって、
前記第1及び第2の他方ボディ固定用活性領域は一体化した共有他方ボディ固定用活性領域を含む、
半導体装置。
【請求項11】
請求項9記載の半導体装置であって、
前記第1及び第2の他方ボディ固定用活性領域は互いに分離されたボディ固定用活性領域を含む、
半導体装置。
【請求項12】
請求項6記載の半導体装置であって、
前記第1及び第2の他方半導体領域は結晶欠陥領域を有する、
半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【公開番号】特開2012−212918(P2012−212918A)
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願番号】特願2012−139957(P2012−139957)
【出願日】平成24年6月21日(2012.6.21)
【分割の表示】特願2006−110038(P2006−110038)の分割
【原出願日】平成18年4月12日(2006.4.12)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年11月1日(2012.11.1)
【国際特許分類】
【出願日】平成24年6月21日(2012.6.21)
【分割の表示】特願2006−110038(P2006−110038)の分割
【原出願日】平成18年4月12日(2006.4.12)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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