【課題】アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料からなるハードマスク膜上に保護膜とマスク膜の積層膜を形成し、マスク膜をダブルパターニング技術を用いてパターニングすると、保護膜も２回のエッチングに曝されて、保護膜としての機能が損なわれ、パターニングに使用する有機膜除去のアッシングの際に、ハードマスク膜が酸化されてパターン精度が劣化し、忠実なパターン転写ができなくなる。
【解決手段】マスク膜６の２回目のエッチングの際に、パターニングに用いる有機膜（反射防止膜７ｂ、８ｂ）をマスク膜６表面は露出するが、保護膜５表面は露出しないようにエッチングし、マスク膜６のみを選択的にパターニングすることで、その後の残存する有機膜のアッシング除去に際して、ハードマスク膜４を酸化から保護する保護膜５の機能を確保でき、パターン転写の忠実性を確保できる。 （もっと読む）

【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）

【課題】ウェル給電領域の面積を縮小して、半導体装置の微細化を行う。素子形成領域間のウェル電位のばらつきを抑制する。分離部の幅を細くする。
【解決手段】半導体装置は、半導体基板の表面に形成され、底部がウェル領域内に位置する溝状の分離部を有する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜とを有する。分離部に囲まれるようにして区画されたウェル領域の一部は素子形成領域を形成し、素子形成領域には半導体素子が配置される。 （もっと読む）

【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得る。
【解決手段】ソース領域１，ドレイン領域２及びゲート電極３で形成されるＭＯＳトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。 （もっと読む）

【課題】基板を介したクロストークを抑制でき、放熱性が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置１は、半導体基板１０を備える。前記半導体基板の内部には空洞１１が形成されている。また、前記半導体基板の内部には、前記空洞を前記半導体基板の上面に連通させる連通孔１２も形成されている。前記半導体装置は、さらに、前記空洞及び前記連通孔の内面上に設けられた絶縁膜１３と、前記空洞及び前記連通孔の内部に埋め込まれ、熱伝導率が前記絶縁膜の熱伝導率よりも高い伝熱部材１４と、前記半導体基板における前記空洞の直上域に形成された素子２１，２２と、を備える。 （もっと読む）

【課題】バンド間トンネリングが横方向に起こる構造を有し、バンド間トンネリングが起こる領域が大きいトンネルトランジスタを備える半導体装置を提供する。
【解決手段】第１上面Ｓ１と、第１上面Ｓ１よりも高さの低い第２上面Ｓ２と、第１上面と第２上面との間に存在する段差側面Ｓ３と、を有する段差が形成された基板。さらに、基板の段差側面Ｓ３と第２上面Ｓ２とに連続して形成されたゲート絶縁膜と、基板の段差側面Ｓ３に形成されたゲート絶縁膜に接するよう、第２上面Ｓ２上にゲート絶縁膜１３１を介して形成されたゲート電極１３２とを備える。さらに、基板内において、第１上面の下方に形成された第１導電型のソース領域１２１と、第２上面の下方に形成された第２導電型のドレイン領域１２２と、段差側面Ｓ３とソース領域１２２との間に形成された第２導電型の側方拡散領域１２３とを備える。 （もっと読む）

【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）

【課題】ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。逆狭チャネル効果の抑制。
【解決手段】シリコン膜１３を有するＳＯＩ基板上にゲート絶縁膜１４、第１の多結晶シリコン膜１５、ストッパー窒化膜（１６）を順次堆積する。シリコン膜１３、第１の多結晶シリコン膜１５の側面に逆テーパー面（テーパー角θが鈍角）が形成されるようにエッチングして素子分離溝を形成する。ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰにより平坦化した後、等速性のＲＩＥによりストッパー窒化膜（１６）と絶縁膜１７をエッチングして平坦な表面を得、その上に第２の多結晶シリコン膜１８を堆積し（ｅ）、積層多結晶シリコン膜をエッチングして積層ゲート電極（１５、１８）を形成する（ｆ）。以下、ソース・ドレイン領域２１、シリサイド膜２２、層間絶縁膜２３及びメタル配線２４等を形成する（ｇ）。 （もっと読む）

【課題】信頼性の高いLocalＳＯＩ構造を有する基板を低コストで作製する。
【解決手段】第１の半導体からなる基板１０上に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層１２を順次形成する半導体層形成工程と、前記第２の半導体からなる層をエッチングにより除去し開口領域１３を形成する開口領域形成工程と、前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜１４を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜１５を形成する熱酸化工程とを有することを特徴とする、Ｌｏｃａｌ ＳＯＩ半導体基板の製造方法。 （もっと読む）

【課題】製造工程を簡略化しつつ、絶縁分離トレンチの破壊耐圧を向上させることができる半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体層１３の素子形成領域に半導体素子が形成された半導体基板１０を用意する工程と、半導体層１３に、素子形成領域を取り囲み、絶縁膜１２側と反対側の表面から当該絶縁膜１２に達するトレンチ２０を形成する工程と、トレンチ２０の壁面に側壁絶縁膜２１を形成する工程と、トレンチ２０に、不純物を含む埋込絶縁膜２２をＣＶＤ法により、当該埋込絶縁膜２２にて囲まれる空洞２２ａを形成しつつ配置する工程と、半導体基板１０を熱処理する工程と、を含む工程を行う。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】基板上で第１方向に延在するラインパターンと、ラインパターンの端部から、第１方向と異なる方向に延在する分岐ラインパターンとをそれぞれ含む第１導電ライン；第２導電ライン；第３導電ラインとを含む半導体素子であり、中間に位置する導電ラインの分岐ラインパターンは、他の導電ラインの分岐ラインパターン間に位置し、長さもさらに短い。これにより、コンタクト・パッドが、導電ラインの分岐ラインパターンと一体に形成されうる。 （もっと読む）

【課題】結晶欠陥の発生を抑制しながら、深い素子分離膜を形成する。
【解決手段】半導体装置１００は、基板（半導体基板１）と、基板に形成され、素子形成領域４を他の領域と分離する素子分離膜２と、素子形成領域４にて基板上に形成された半導体層３と、を有する。素子分離膜２は、基板上に形成された第１絶縁膜２１と、第１絶縁膜２１上に形成された第２絶縁膜２２と、を含む。第１絶縁膜２１の底面２１Ａは下方に向けて膨出する凸曲面状である。 （もっと読む）

【課題】複数の素子分離領域で分離された複数の素子形成領域を有する半導体装置及びその製造方法において、素子分離領域に形成される膜厚の厚い素子分離膜による素子形成領域の表面のバーズビークの発生を防ぐこと、並びに素子分離膜の端部近傍の半導体層に結晶欠陥が発生することを防止し、且つ該半導体層が受けるストレスの低減を図る。
【解決手段】素子形成領域１に、半導体層１１をエッチングして側壁５、５ａを有する素子形成半導体層４を形成する。次に、前記素子形成領域１を被覆するポリシリ窒化膜マスク９ａに加えて、前記ポリシリ窒化膜マスク９ａの側壁及び底面、前記素子形成半導体層４の側壁５、５ａ及び前記半導体層１１の一部を被覆するポリシリコンサイドスペーサ１２ｂ及び窒化膜サイドスペーサ１３を形成する。その後、素子分離領域２に、前記素子形成領域１を取り囲む素子分離膜３を形成する。 （もっと読む）

【課題】応力の発生が緩和され、かつ、良質な埋め込み構造を有する半導体装置、およびその製造方法を提供する。
【解決手段】第１の領域ＡＲ１、第２の領域ＡＲ２を有し、さらｗに、第１の領域ＡＲ１が第１の溝ＴＲ１を、第２の領域ＡＲ２が第２の溝ＴＲ２、を有する基板の溝に絶縁膜を埋設する。このとき、第１の溝ＴＲ１、第２の溝ＴＲ２のそれぞれを、その溝の幅の相違に応じて、径の異なる第１のナノ粒子ＣＳ１、第２のナノ粒子ＣＳ２で、埋め込んで絶縁膜を形成する。 （もっと読む）

【課題】トランジスタの閾値電圧のバックゲート電圧依存性を低減することができる。
【解決手段】半導体装置１００は、基板（例えば、Ｐ型半導体基板３）と、基板に形成され素子形成領域１を他の領域と分離する素子分離領域２と、を有している。更に、素子形成領域１上に形成されたゲート電極４を有し、ゲート電極４は、素子分離領域２において素子形成領域１を介して互いに対向する第１及び第２領域２ａ、２ｂの上にそれぞれ延伸している。更に、ゲート電極４を基準としてチャネル長方向Ｄに相互に離間するように素子形成領域１に形成された一対の拡散領域（例えば、Ｎ型拡散領域５）を有する。第１領域２ａ及び第２領域２ｂの上面の少なくとも一部分ずつは、素子形成領域１の上面よりも下に、チャネル幅Ｗの５％以上の深さに凹んでおり、それら凹み７内にもゲート電極４の一部分ずつが存在している。 （もっと読む）

【課題】素子面積が小さくしかも素子の耐圧の高い半導体装置およびその製造方法を提供する。
【解決手段】基板１１と、基板上に設けられた一導電型の第１の半導体層１３と、第１の半導体層上に設けられた一導電型で低不純物濃度の第２の半導体層１５と、アイソレーション領域５０によって分離された素子領域７１内に形成されたＭＯＳトランジスタ７５と、素子領域内に一主面から第１の半導体層に達して設けられた一導電型で高不純物濃度の領域１７と、領域１７とＭＯＳトランジスタのドレイン領域３５との間に設けられた絶縁領域６０であって、一主面１０から第１の半導体層１３に達し、基板１１に達していない絶縁領域６０とを備える。 （もっと読む）

【課題】側壁転写技術を使用したパターニングの加工性の向上を図る。
【解決手段】ゲート電極ＭＧを形成するための被加工膜８上にＣＶＤ法でカーボン膜９ａを形成し、続いてＳＯＧ膜を形成する。カーボン膜９ａをリソグラフィ技術によるレジストパターンでハーフエッチするとともに、幅寸法をＷａから半分のＷｂにスリミングして芯材パターン部９ｂを形成する。全面にアモルファスシリコン膜１４を形成し、エッチバック処理でスペーサパターン１４ａを形成し、これをマスクとして芯材パターン部９ｂと共にカーボン膜９ａをエッチングしてマスクパターン９を形成する。レジストを芯材パターンとして用いないので高温で加工ができ、加工性が向上する。 （もっと読む）

【課題】素子分離領域上に窪みのない酸化膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】支持基板１１、埋め込み酸化層１２を有する半導体層１３上に、積層からなるマスク層を形成し、前記マスク層に開口部を形成する開口部形成工程と、前記マスク層をマスクとして、前記半導体層１３にトレンチ１９を形成するトレンチ形成工程と、前記トレンチ壁面を含む前記半導体層１３の露出部にトレンチ酸化膜２１を形成するトレンチ熱酸化工程と、前記トレンチ内に不純物元素が含まれるポリシリコン膜を形成するポリシリコン膜形成工程と、前記ポリシリコン膜の露出している領域を熱酸化することにより、前記ポリシリコン膜の表面にキャップ酸化膜を形成するポリシリコン熱酸化工程と、を有し、前記素子分離領域において、前記ポリシリコン膜が形成されるものであることを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】素子分離溝の形成工程で溝の内部に生じる針状突起に起因するゲート電極の絶縁破壊を防止する。
【解決手段】素子分離溝形成用のエッチングマスクとなる窒化シリコン膜３上に酸化シリコン膜４を形成した後、下層に反射防止膜５を設けたフォトレジスト膜６をマスクにして窒化シリコン膜３をパターニングする工程に先立ち、基板１の表面をフッ酸系のエッチング液で洗浄することにより、酸化シリコン膜４の表面に付着していた異物７をリフトオフさせる。 （もっと読む）

【課題】埋設性と塗布性とに優れ、すぐれた膜物性を有するシリカ質膜を形成することができるコーティング組成物とそれを用いたシリカ質膜の形成方法の提供。
【解決手段】ペルヒドロポリシラザンと溶媒とを含んでなるコーティング組成物であって、前記ペルヒドロポリシラザンの分子量分布曲線が、分子量８００〜２，５００の範囲と、分子量３，０００〜８，０００の範囲とにそれぞれ極大を有し、重量平均分子量Ｍｗと数平均分子量Ｍｎの比Ｍｗ／Ｍｎが６〜１２である、コーティング組成物。このコーティング組成物ギャップを有する基板上に塗布し、１０００℃以下で加熱することにより、ギャップ深部まで埋設されたシリカ質膜を形成させることができる。 （もっと読む）