半導体装置の製造方法
【課題】アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料からなるハードマスク膜上に保護膜とマスク膜の積層膜を形成し、マスク膜をダブルパターニング技術を用いてパターニングすると、保護膜も２回のエッチングに曝されて、保護膜としての機能が損なわれ、パターニングに使用する有機膜除去のアッシングの際に、ハードマスク膜が酸化されてパターン精度が劣化し、忠実なパターン転写ができなくなる。
【解決手段】マスク膜６の２回目のエッチングの際に、パターニングに用いる有機膜（反射防止膜７ｂ、８ｂ）をマスク膜６表面は露出するが、保護膜５表面は露出しないようにエッチングし、マスク膜６のみを選択的にパターニングすることで、その後の残存する有機膜のアッシング除去に際して、ハードマスク膜４を酸化から保護する保護膜５の機能を確保でき、パターン転写の忠実性を確保できる。
【解決手段】マスク膜６の２回目のエッチングの際に、パターニングに用いる有機膜（反射防止膜７ｂ、８ｂ）をマスク膜６表面は露出するが、保護膜５表面は露出しないようにエッチングし、マスク膜６のみを選択的にパターニングすることで、その後の残存する有機膜のアッシング除去に際して、ハードマスク膜４を酸化から保護する保護膜５の機能を確保でき、パターン転写の忠実性を確保できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料を含むハードマスクを用いたダブルパターニング技術に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリー（Dynamic Random Access Memory:ＤＲＡＭ）等の半導体装置では、セルトランジスタを形成する活性領域を島状のパターンに形成し、一つの活性領域に１つの拡散層を共有する２つのセルトランジスタを形成している。活性領域に形成する２つのセルトランジスタに共有される拡散層（島状活性領域の中央部）にはビット線が接続され、共有されない２つの拡散層（島状活性領域の両端部）にはキャパシタ等の容量が接続される。
【０００３】
このような島状活性層を形成するには、半導体基板上に酸化シリコンや窒化シリコンなどの絶縁材料からなるハードマスク層を形成し、フォトリソグラフィー技術を用いて、フォトレジストをパターニングした後、形成されたフォトレジストパターンを用いてマスクにハードマスク層を加工し、さらに加工されたハードマスク層をマスクとして半導体基板をエッチングして素子分離領域となる溝を形成する。
【０００４】
例えば、図１は、矩形の島状パターン１５Iを有する露光マスク（レチクル）１４を用いてフォトリソグラフィー技術によりフォトレジスト１３に対して露光する工程（ａ）、現像によりパターニングする工程（ｂ１）及びパターニングされた島状フォトレジストパターン１３Ｉをマスクにハードマスク層１２をエッチングして島状パターン１２Ｉを形成する工程（ｃ）を示している。この例に示すように、矩形の島状パターン１５Ｉを有するレチクル１４を用いて、フォトレジスト層１３に露光を行うと、回折光の影響により現像後のフォトレジストパターン１３Ｉの角部が丸くなる現象が発生する（ｂ２参照）。このような角部の丸くなったフォトレジストパターン１３Ｉを用いてハードマスク層１２をパターニングすれば、その形状が転写され（図１（ｃ）参照）、ひいては半導体基板１１に形成される活性層パターンも同様の形状となる。
【０００５】
このように角部が丸くなると、容量を接続すべきコンタクト面積が減少するという問題があり、特に微細化が進むと、十分なコンタクト面積が確保できなくなる。
【０００６】
そこで、ハードマスク層を一旦第１の方向に延在するラインパターンに形成したフォトレジストマスクでラインパターンに加工した後、第１の方向と交差する第２の方向に延在するラインパターンを有するフォトレジストマスクを用いて、ハードマスク層を第２の方向で分断することで島状パターンを形成するダブルパターニング技術が用いられるようになってきている。
【０００７】
例えば、図２は、ラインパターン１５Ｌを備えた第１の露光マスク（第１レチクル）１４を用いてフォトリソグラフィー技術により第１のフォトレジスト１３に対して露光する工程（ａ）、現像によりパターニングする工程（ｂ）及びパターニングされたライン状フォトレジストパターン１３Ｌをマスクにハードマスク層１２をエッチングしてライン状パターン１２Ｌを形成する工程（ｃ）、第２のフォトレジスト１６を形成し、第１の方向と交差する第２の方向に開口を有するラインパターン１８Ｌを備えた第２の露光マスク（第２レチクル）１７を用いて露光する工程（ｄ）、現像によりパターニングする工程（ｅ）及びパターニングされたライン状フォトレジストパターン１６Ｌをマスクにハードマスク層１２Ｌをエッチングして島状パターン１２Ｉを形成する工程（ｆ）示している。
【０００８】
このようにダブルパターニング技術を用いることで、１回の露光で島状パターンを形成する際に発生する角部の丸まりを抑制し、コンタクト面積を確保することが可能となる。
【０００９】
一方、微細化が進む昨今では、焦点深度の浅い短波長で露光を行うため、膜厚の厚いフォトレジストパターンが形成できなくなっており、厚い膜厚のハードマスク層（主に酸化シリコンや窒化シリコン等の絶縁膜）をフォトレジストパターンのみで加工することは困難となっている。このため、薄いフォトレジストマスクで厚膜パターンを形成できるアモルファスカーボン膜などのハードマスク膜を用いる技術が開発されている（例えば特許文献１〜３）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１３４６６８号公報
【特許文献２】特開２００５−０３９１８０号公報
【特許文献３】特開平６−２１６０２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図３は、アモルファスカーボン膜を用いてダブルパターニング技術により半導体基板に島状の活性領域を形成する方法を説明する図である。なお、これら図１〜３は、本発明の課題を説明するために発明者が作成したもので、従来技術そのものではない。
【００１２】
半導体基板（シリコン基板）１表面に熱酸化により例えば５ｎｍ厚のパッド酸化膜（Ｔｏｘ）２を形成し、その上に例えば３０ｎｍ厚の窒化シリコン膜（ＳｉＮ）３を低圧ＣＶＤ（ＬＰ−ＣＶＤ）法により形成する。ＳｉＮ３上にアモルファスカーボン膜（ａ−Ｃ膜）４を、例えば、プラズマＣＶＤ法にて２００ｎｍ厚に形成する。さらにａ−Ｃ膜４をエッチングするためのマスク層として窒化シリコン膜５及び酸化シリコン膜６を例えばプラズマＣＶＤ法でそれぞれ６０ｎｍ、４０ｎｍ厚に形成する（プラズマＣＶＤ法による窒化シリコン膜５をＰ−ＳｉＮ５、酸化シリコン膜６をＰ−Ｏｘ６と表記する）。さらにその上に反射防止膜として有機塗布膜であるＢＡＲＣ（Bottom Anti-Reflective Coating)７ａとシリコン含有有機塗布膜（ＳｉＢＡＲＣ）８ａとをそれぞれ２００ｎｍ、３２ｎｍ形成する。最後にＡｒＦ用のフォトレジスト膜（ＰＲ）９ａを例えば１５０ｎｍ厚に塗布形成する。次に、ＡｒＦエキシマレーザーを用いて、ＰＲ９ａを第１の方向に延在するラインパターンとなるよう露光・現像することで図３（ａ）に示す構造が得られる。
【００１３】
次に、ＰＲ９をマスクに反射防止膜（ＳｉＢＡＲＣ８ａ、ＢＡＲＣ７ａ）をエッチングし、さらにＰ−Ｏｘ６をエッチングする。Ｐ−Ｏｘ６のエッチングに際してＰ−ＳｉＮ５はａ−Ｃ膜４の保護膜として機能するが、ウエハ面内でＰ−Ｏｘ６を確実にパターニングするためのオーバーエッチングによりＰ−ＳｉＮ５も若干エッチングされる。その後、アッシングにより残存する反射防止膜（ＢＡＲＣ７ａ）を除去することで、図３（ｂ）に示す構造が得られる。
【００１４】
次に、図３（ｃ）に示すように、先ほどと同様に反射防止膜（ＳｉＢＡＲＣ８ｂ、ＢＡＲＣ７ｂ）及びＰＲ９ｂを形成した後、第１の方向と交差する第２の方向に延在する開口パターンとなるようにＰＲ９ｂを露光現像する。ここでは、第１の方向と直交する方向を第２の方向としているがこれに限定されない。
【００１５】
ＰＲ９ｂをマスクに反射防止膜（ＳｉＢＡＲＣ８ｂ、ＢＡＲＣ７ｂ）をエッチングする（図３（ｄ１））。この時の上部側面を図３（ｄ２）に示す。同図に示すように、開口内にはＰ−ＳｉＮ５表面が露出している。
【００１６】
次に２回目のＰ−Ｏｘ６Ｌのエッチングを行う。この時も同様にオーバーエッチングを行うが、開口内に露出しているＰ−ＳｉＮ５表面は、１回目のＰ−Ｏｘエッチングにも曝されていたため、合計２回のエッチングにより下層のａ−Ｃ膜４が露出する場合がある。このような状態で先ほどと同様に残存する反射防止膜をアッシングにより除去すると、ａ−Ｃ膜４の一部がアッシングガス（Ｏ２ガス）に曝され、欠陥部４−ｄが形成されてしまう（図３（ｅ１）及びその側面図（ｅ２）参照）。特に、セルマット端の開口パターンが広がる部分（幅広の素子分離溝形成領域）でこのような欠陥部が発生しやすい。
【００１７】
露出しているＰ−ＳｉＮ５を除去し、島状のマスク層（Ｐ−Ｏｘ６Ｉ及びＰ−ＳｉＮ５Ｉ）を形成する（図３（ｆ））。さらにａ−Ｃ膜４、ＬＰ−ＳｉＮ３、Ｔ−Ｏｘ２、半導体基板１を順次エッチングすると図３（ｇ）に示すように、素子分離溝に囲まれた島状の活性領域が形成される。しかしながら、欠陥部４−ｄではａ−Ｃ膜４の膜厚が減少しているため、その後の下層膜のエッチングでは、素子分離溝の形状異常（１−ｄ部分）の原因となってしまう。
【００１８】
また、最近ではより忠実なパターン転写ができることから、非晶質シリコンをアモルファスカーボン膜の代わりにハードマスクとして用いることが検討されている。非晶質シリコンの場合も、反射防止膜のアッシングの際に酸素雰囲気に曝されると、表面が酸化シリコンに変質してしまい、所望の形状が転写できなくなる。
【００１９】
以上の問題は、島状活性領域を形成する場合に限らず、アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料を含むハードマスクをダブルパターニング技術で加工したマスク材によりパターニングする場合に発生しうるものであり、その解決が求められている。
【課題を解決するための手段】
【００２０】
本発明の一実施形態によれば、
半導体基板上に、
酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第１マスク膜、第１反射防止膜、第１フォトレジスト膜を順次積層する工程、
前記第１フォトレジスト膜を第１の方向に延在するラインパターンに加工する工程、
前記ラインパターンの第１フォトレジスト膜をマスクに、前記第１反射防止膜をエッチングする工程、
前記第１反射防止膜をマスクに前記第１マスク膜をエッチングして、前記ラインパターンを転写する工程、
前記ラインパターンの転写された第１マスク膜上に残存する前記第１反射防止膜を除去する工程、
前記第１反射防止膜を除去後に露出した第１マスク膜上及び保護膜上に有機膜からなる第２反射防止膜及び第２フォトレジスト膜を順次積層する工程、
前記第２フォトレジスト膜を、前記第１の方向と交差する第２の方向に延在する開口を有するパターンに加工する工程、
パターン化された第２フォトレジスト膜をマスクに、前記第２反射防止膜を一部エッチング除去し、前記ラインパターンの転写された前記第１マスク膜表面を露出させ、前記保護膜上に前記第２反射防止膜を残す工程、
前記第２反射防止膜をマスクに前記第１マスク膜をエッチングし、前記第２の方向に分離した第１マスクパターンを形成する工程、
前記第１マスクパターン及び前記保護膜上に残存する前記第２反射防止膜をアッシング除去する工程、
前記第１マスクパターンをマスクに前記保護膜をエッチングする工程、
前記第１マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記半導体基板を順次エッチングして、素子分離用の溝を形成する工程、
とを有する半導体装置の製造方法が提供される。
【００２１】
また、本発明の別の実施形態によれば、
基板上に、
酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第１マスク膜、第１フォトレジスト膜を順次積層する工程、
前記第１フォトレジスト膜を第１パターンに加工する工程、
前記第１パターンの第１フォトレジスト膜をマスクに、前記第１マスク膜をエッチングして前記第１パターンを転写する工程、
前記第１パターンの転写された第１マスク膜上に残存する前記第１フォトレジスト膜を除去する工程、
前記第１フォトレジスト膜を除去後に露出した前記第１マスク膜上及び前記保護膜上に有機膜からなる反射防止膜及び第２フォトレジスト膜を順次積層する工程、
前記第２フォトレジスト膜を、前記第１パターンが転写された前記第１マスク膜端部の前記保護膜上方に少なくとも開口を有する第２パターンに加工する工程、
前記第２パターンの第２フォトレジスト膜をマスクに、前記反射防止膜を一部エッチング除去し、前記第１パターンの転写された前記第１マスク膜表面を露出させ、前記保護膜上に前記反射防止膜を残す工程、
前記反射防止膜をマスクに、露出する前記第１マスク膜をエッチングし、前記第１パターン及び第２パターンの転写された第１マスクパターンを形成する工程、
前記第１マスクパターン及び前記保護膜上に残存する前記反射防止膜をアッシング除去する工程、
前記第１マスクパターンをマスクに前記保護膜をエッチングする工程、
前記第１マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記基板を順次エッチングする工程、
とを有する半導体装置の製造方法、が提供される。
【発明の効果】
【００２２】
本発明の一実施形態によれば、ダブルパターニングにおける２回目のエッチングにアモルファスカーボン膜などの酸化によりパターン精度が劣化する材料からなるハードマスク膜の保護膜が曝されることがなく、有機膜からなる反射防止膜のアッシング除去の際にハードマスク膜に欠陥部が形成されるのを防止することができる。
【図面の簡単な説明】
【００２３】
【図１】従来のシングルパターニングにおける工程を説明する斜視概念図（ａ）、（ｂ１）、（ｃ）と（ｂ１）の部分平面図（ｂ２）である。
【図２】ダブルパターニング技術によるハードマスク加工工程を説明する斜視概念図である。
【図３】アモルファスカーボン膜をハードマスクの一部に用いたダブルパターニング技術によるハードマスク加工工程を説明する斜視概念図とその一部側面図である。
【図４】本発明の一実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する斜視概念図とその一部側面図である。
【図５】１回目のＰ−Ｏｘ６のパターニング時に、アラインメントマークＡＭを同時に形成した状態を示す概略断面図である。
【図６】２回目の反射防止膜エッチングの終点検知を行うための、ＣＯプラズマ発光強度のエッチング進行時間に対する変化を示すグラフである。
【図７】本発明の一実施形態において形成されるメモリセルアレイのレイアウト図である。
【図８】本発明の製造方法を用いて製造される半導体装置の概略断面図であり、（ａ）は図７のＡ−Ａ断面、（ｂ）はＢ−Ｂ断面を示す。
【図９】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１断面図を示す。
【図１０】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１断面図を示す。
【図１１】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【図１２】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【図１３】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【図１４】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【図１５】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【発明を実施するための形態】
【００２４】
以下、具体的な実施形態例を挙げて本発明を詳しく説明するが、本発明はこの実施形態例のみ限定されるものではない。
【００２５】
実施形態例１
図４は、アモルファスカーボン膜を含むハードマスクにダブルパターニング技術により半導体基板に島状の活性領域となるパターンを転写し、活性領域を区画する素子分離溝を形成する方法を説明する斜視概念図である。
【００２６】
半導体基板（シリコン基板）１表面に熱酸化により例えば５ｎｍ厚のパッド酸化膜（Ｔｏｘ）２を形成し、その上に例えば３０ｎｍ厚の窒化シリコン膜（ＳｉＮ）３を低圧ＣＶＤ（ＬＰ−ＣＶＤ）法により形成する。ＳｉＮ３上にアモルファスカーボン膜（ａ−Ｃ膜）４を、例えば、プラズマＣＶＤ法にて２００ｎｍ厚に形成する。さらにａ−Ｃ膜４をエッチングするためのマスク層として窒化シリコン膜５及び酸化シリコン膜６を例えばプラズマＣＶＤ法でそれぞれ６０ｎｍ、４０ｎｍ厚に形成する（プラズマＣＶＤ法による窒化シリコン膜５をＰ−ＳｉＮ５、酸化シリコン膜６をＰ−Ｏｘ６と表記する）。さらにその上に第１反射防止膜として有機塗布膜であるＢＡＲＣ７ａとシリコン含有有機塗布膜ＳｉＢＡＲＣ８ａとをそれぞれ２００ｎｍ、３２ｎｍ形成する。最後にＡｒＦ用の第１フォトレジスト膜（ＰＲ）９ａを例えば１５０ｎｍ厚に塗布形成する。次に、ＡｒＦエキシマレーザーを用いて、ＰＲ９ａを第１の方向に延在するラインパターンとなるよう露光・現像することで図４（ａ）に示す構造が得られる。
【００２７】
なお、この例では１本のラインパターンのみを示しているが、ＤＲＡＭメモリセル用の活性領域は多数の活性領域をアレイ状に配置するため、実際には複数のラインパターンが平行に配置される。
【００２８】
ここで、Ｐ−Ｏｘ６の膜厚は、３０〜１００ｎｍの範囲とすることができる。より好ましくは４０〜５０ｎｍの範囲とする。これは、図５に示すように、後述するＰ−Ｏｘ６の１回目のエッチングの際に、ダブルパターニングの２回目のリソグラフィーで用いるアラインメントマークＡＭをＰ−Ｏｘ６を用いて形成するが、３０ｎｍよりも薄くなるとこのアラインメントマークの検出が困難となる場合がある。また、下層のＰ−ＳｉＮ５へパターン転写する際のマスクとして機能しなくなる場合がある。一方、１００ｎｍよりも厚くなると、背景技術において説明したように、短波長露光に適したフォトレジストは厚膜化できないことから、パターン転写精度が低下する。本実施形態例においては、Ｐ−Ｏｘ６の膜厚を４０ｎｍとしているため、これらの不具合を生じることはない。
【００２９】
また、反射防止膜としてＢＡＲＣとＳｉＢＡＲＣの２層構造としているが、ＢＡＲＣのみでＰ−Ｏｘ６のエッチングが可能な場合にはＳｉＢＡＲＣを設ける必要はない。なお、ＳｉＢＡＲＣはＢＡＲＣと同等の材料にシリコン微粒子を４０ｗｔ％程度含有させた有機塗布膜を用いることができる。
【００３０】
次に、ＰＲ９をマスクに反射防止膜（ＳｉＢＡＲＣ８ａ、ＢＡＲＣ７ａ）をエッチングし、さらにＰ−Ｏｘ６をエッチングする。Ｐ−Ｏｘ６のエッチングに際してＰ−ＳｉＮ５はａ−Ｃ膜４の保護膜として機能するが、ウエハ面内でＰ−Ｏｘ６を確実にパターニングするためのオーバーエッチングによりＰ−ＳｉＮ５も若干エッチングされる。その後、アッシングにより残存する反射防止膜（ＢＡＲＣ７ａ）を除去することで、図４（ｂ）に示す構造が得られる。
【００３１】
ここで、反射防止膜（ＳｉＢＡＲＣ８ａ、ＢＡＲＣ７ａ）のエッチングは以下の条件で実施した。
エッチングガス：Ｃｌ２／ＨＢｒ／Ｏ２＝３０／２０／５０ｓｃｃｍ
圧力：１．３Ｐａ（１０ｍＴｏｒｒ）
ソース／バイアスパワー：５００Ｗ／１００Ｗ
【００３２】
この条件であれば、Ｐ−Ｏｘ６／反射防止膜（ＳｉＢＡＲＣ８ａ、ＢＡＲＣ７ａ）の選択比は１．７となり、十分な選択エッチングが可能となる。
【００３３】
また、Ｐ−Ｏｘ６のエッチングは以下の条件で実施した。
エッチングガス：ＣＨＦ３＝１２５ｓｃｃｍ
圧力：０．８Ｐａ（６ｍＴｏｒｒ）
ソース／バイアスパワー：５００Ｗ／２００Ｗ
【００３４】
次に、図４（ｃ）に示すように、先ほどと同様に第２反射防止膜（ＳｉＢＡＲＣ８ｂ、ＢＡＲＣ７ｂ）及び第２フォトレジスト膜（ＰＲ９ｂ）を形成した後、第１の方向と交差する第２の方向に延在する開口パターンとなるようにＰＲ９ｂを露光現像する。ここでは、第１の方向と直交する方向を第２の方向としているがこれに限定されない。
【００３５】
ＰＲ９ｂをマスクに第２反射防止膜（ＳｉＢＡＲＣ８ｂ、ＢＡＲＣ７ｂ）をエッチングする（図４（ｄ１））。この時の上部側面を図４（ｄ２）に示す。同図に示すように、Ｐ−Ｏｘ６Ｌの表面は露出しているが、Ｐ−ＳｉＮ５表面は露出しないようにエッチング終点を決定する。
【００３６】
エッチング終点は、エッチング雰囲気内に存在するＣＯプラズマの発光強度を測定することで容易に検知することができる。図６は、ＣＯプラズマ発光強度のエッチング進行時間に対する変化を示すグラフである。ＣＯプラズマは、４８３ｎｍ付近に発光を示すことが知られており、この波長光を発光モニタで分光分析することで発光強度が測定できる。Ｔ１までの期間では、ＰＲ９ｂのエッチングにより高い強度の発光が観測されるが、その後、ある程度までエッチングが進むと定常的な状態となる。通常、Ｔ１までの期間はある程度分かっているため、この間はモニタしない。Ｔ２の時点では発光強度の変曲点が観測される。この時、Ｐ−Ｏｘ６Ｌの表面がちょうど露出する。さらに、ウエハ面内での均一性を得るため、オーバーエッチングを行う。Ｔ４の時点で別の変曲点が観測されるが、これは下層のＰ−ＳｉＮ５表面の露出によるものである。そこで、本発明ではＴ２とＴ４との間のＴ３でエッチングを終了する。Ｔ３の時点は、Ｐ−Ｏｘ６Ｌの表面が露出してから約１０％のオーバーエッチングに相当する。
【００３７】
続いて、図４（ｅ１）に示すように、露出するＰ−Ｏｘ６Ｌをエッチングして島状のＰ−Ｏｘ６Ｉを形成する。Ｐ−ＳｉＮ５表面はＡＲＣ７ｂで覆われているため、エッチングに曝されない。この時も、１回目のエッチングと同様にオーバーエッチングを行う。その後、残存する反射防止膜（ＳｉＢＡＲＣ８ｂ、ＡＲＣ７ｂ）を除去する。
【００３８】
本発明では、ａ−Ｃ４膜の保護膜としてＰ−ＳｉＮ５が十分に機能するため、図３（ｅ１）に示したような欠陥部４−ｄは形成されない。
【００３９】
続いて、図４（ｆ）に示すように、Ｐ−Ｏｘ６ＩをマスクにＰ−ＳｉＮ５をエッチングして島状のＰ−ＳｉＮ５Ｉに加工する。
【００４０】
さらにａ−Ｃ膜４、ＬＰ−ＳｉＮ３、Ｔ−Ｏｘ２、半導体基板１を順次エッチングすると図４（ｇ）に示すように、素子分離溝に囲まれた島状の活性領域が形成される。
【００４１】
基板エッチング後、残存するａ−Ｃ膜４はアッシングで除去した後、素子分離用の絶縁膜を形成する。なお、ＬＰ−ＳｉＮ３、Ｔ−Ｏｘ２は除去しても良いが、除去せずに素子分離用絶縁膜を化学機械研磨法（ＣＭＰ）で平坦化する際のエッチングストッパーとして残すことが有利である。
【００４２】
図７に、このように形成される島状活性領域を用いたメモリセルアレイのレイアウト図を示す。２０１は本発明の方法により形成される活性領域（表面は不純物導入された拡散層）であり、２０２は活性領域間を素子分離する素子分離領域を示す。Ｓｂｃはビットコンタクト間スペース、Ｓｃｃは容量コンタクト間スペース、Ｗａは活性領域幅、Ｌａは活性領域長さ、ＷＬ１〜ＷＬ４はワード線を示す。なお、図示していないが、容量コンタクト間の素子分離領域２０２上にダミーのワード線を形成してワード線加工の寸法精度を確保することができる。また、２０３ａ、２０３ｃは容量コンタクト形成部、２０３ｂはビットコンタクト形成部を示す。例えば、本発明では、４０ｎｍ世代のＤＲＡＭとして、活性領域の幅Ｗａが４０ｎｍ、長さＬａが１４０ｎｍ程度、ビットコンタクト間スペースＳｂｃが２５ｎｍ、容量コンタクト間スペースＳｃｃが２０ｎｍ程度のサイズに形成される。
【００４３】
図８は、本発明の一実施形態に係る半導体装置の概略断面図であり、図７のＡ−Ａに相当する断面図（ａ）とＢ−Ｂに相当する断面図（ｂ）を示す。
【００４４】
半導体基板１０１に、本発明の方法を適用して形成した素子分離溝に絶縁膜を埋め込んだ素子分離領域１０２が形成され、島状活性領域１０３が画定される。活性領域１０３表面には不純物導入された拡散層１０３ａ、１０３ｂ、１０３ｃが形成される。活性層１０３ａ、１０３ｂ、１０３ｃは、それぞれ、図７に示すコンタクト形成部２０３ａ、２０３ｂ、２０３ｃに対応する。半導体基板１上には、ワード線の一部としてゲート電極１０５が形成されており、ゲート電極１０５は、ゲート絶縁膜１０４で拡散層と絶縁されるポリシリコンなどの導電層１０５ａ、タングステン（Ｗ）などのメタル層１０５ｂ、絶縁材料からなるキャップ層１０５ｃを有し、側面にゲートサイドウォール１０５ｄを有する。この例ではリセスゲート構造のゲート電極を示しているが、これに限定されるものではない。また、ポリシリコン上にメタル層を形成したポリメタル構造の例を示しているが、ポリシリコン上にタングステンシリサイド（ＷＳｉ）を形成したポリサイド構造でも良い。半導体基板１上の第１層間絶縁膜１０６を貫通してセルコンタクトプラグ１０７が形成され、第２層間絶縁膜１０８を貫通してビット線コンタクト１０９が形成される。ビット線コンタクト１０９にはビット線１１０が接続される。また、ビット線１１０を覆う第３層間絶縁膜１１１と第２層間絶縁膜１０８を貫通して、容量コンタクト１１２が形成される。容量コンタクト１１２上には、キャパシタを形成する型枠となる第５層間絶縁膜１１４とシリンダホール形成の際のエッチングストッパーとなる第４層間絶縁膜１１３が積層される。シリンダホール内には、下部電極１１５、容量絶縁膜１１６、上部電極１１７が形成され、キャパシタが構成される。上部電極上には上層の層間絶縁膜１１８が形成され、上部電極に接続されるコンタクトプラグや配線（不図示）などが形成され、半導体装置が完成する。
【００４５】
変形例
上記実施形態例では、Ｐ−Ｏｘ６を１回目のフォトリソグラフィー工程にて第１の方向としてビットコンタクト間を先に分離し、２回目のフォトリソグラフィー工程にて第２の方向として容量コンタクト間の分離を行っていたが、１回目のフォトリソグラフィー工程にて第１の方向として容量コンタクト間を分離するラインパターンに形成した後、２回目のフォトリソグラフィー工程にて第２の方向としてビットコンタクト間の分離を行っても良い。
【００４６】
実施形態例２
上記実施形態例１では、メモリセルアレイに用いられる島状活性領域の形成に本発明に係る方法を適用する例を示しているが、本発明はこれに限定されず、ダブルパターニング技術を用いて、アモルファスカーボン膜上のマスク膜をパターニングするいずれの方法にも適用できる。以下、その他の適用例を示す。
【００４７】
本実施形態例では、１回目のマスク膜パターニングには、フォトレジスト膜のみを用いて低解像度パターンを形成した後、２回目のマスク膜パターニングにて高解像度パターンを形成する場合について説明する。図９〜図１５は、本実施形態例の製造法を説明する図であり、各図（ａ）は平面図、（ｂ）、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【００４８】
まず、基板１１上にａ−Ｃ膜１２、保護膜１３としてのＰ−ＳｉＮ、第１マスク膜１４としてのＰ−Ｏｘを順次積層し、その上に第１フォトレジスト膜１５を形成した後、図９に示すように第１パターン（この例ではラインパターン）を露光・現像して形成する。
【００４９】
次に、図１０に示すように、第１フォトレジスト膜１５をマスクとして第１マスク膜１４をエッチングして、第１のパターンを転写する。この時、オーバーエッチングにより保護膜１３としてのＰ−ＳｉＮも少しエッチングされる。
【００５０】
残存するフォトレジスト膜１５を除去した後、反射防止膜（ＢＡＲＣ１６，ＳｉＢＡＲＣ１７）を堆積し、高解像度用の第２フォトレジスト膜１８を形成した後、図１１に示すように第２パターン（この例では第１パターンに直交するラインパターン）を露光・現像して形成する。
【００５１】
次に、図１２に示すように、第１の実施形態例と同様にして、第１マスク膜１４を露出するが、保護膜１３表面は露出しないように、第１フォトレジスト膜１８をマスクに反射防止膜をエッチングして、第２パターンを反射防止膜（ＢＡＲＣ１６，ＳｉＢＡＲＣ１７）に転写する。
【００５２】
次に、図１３に示すように、反射防止膜をマスクに露出する第１マスク膜１４をエッチングして、第１パターンと第２パターンにより画定される第１マスクパターン１４Ｐを形成する。
【００５３】
次に、残存する反射防止膜をアッシングにより除去した後、図１４に示すように、第１マスクパターン１４Ｐをマスクに保護膜１３をエッチングし、続いて、図１５に示すようにａ−Ｃ膜１２、基板１１をエッチングする。
【００５４】
本実施形態例２の場合も第１マスク膜１４の２回目のエッチングの際に、保護膜１３が露出していないため、保護膜１３の欠損により、ａ−Ｃ膜１２に欠陥部が形成されず、その後の基板エッチングでは第１マスクパターン１４Ｐの形状を問題なく転写することができる。
【００５５】
ここで、基板１１としては、半導体基板、半導体基板上に導電膜或いは絶縁膜などを形成したものが挙げられる。また、第１パターン、第２パターンとしてラインパターンを用いたがこれに限定されず、任意のパターンの組合せであっても良い。但し、第２パターンは第１パターンが転写された第１マスク膜端部の保護膜上方に少なくとも開口を有するパターンに形成される。
【００５６】
以上の実施形態例１，２では、ハードマスク膜としてアモルファスカーボン膜を含む場合について説明したが、アモルファスカーボン膜に代えて、非晶質シリコン膜を用いる場合にも適用できることは明らかである。非晶質シリコン膜を用いる場合も、保護膜が２回目のエッチングに曝されることがないため、反射防止膜をアッシング処理する際に保護膜により非晶質シリコン膜の変質を確実に防止でき、忠実なパターン転写が可能となる。アモルファスカーボン膜や非晶質シリコン膜以外の酸化によりパターン精度が劣化する材料からなるハードマスク膜を用いる場合も同様である。
【符号の説明】
【００５７】
１ 半導体基板
２ 酸化シリコン膜
３ 窒化シリコン膜
４ アモルファスカーボン膜
５ プラズマ窒化シリコン膜
６ プラズマ酸化シリコン膜
７ａ、７ｂ ＢＡＲＣ
８ａ、８ｂ ＳｉＢＡＲＣ
９ａ、９ｂ フォトレジスト
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料を含むハードマスクを用いたダブルパターニング技術に関する。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリー（Dynamic Random Access Memory:ＤＲＡＭ）等の半導体装置では、セルトランジスタを形成する活性領域を島状のパターンに形成し、一つの活性領域に１つの拡散層を共有する２つのセルトランジスタを形成している。活性領域に形成する２つのセルトランジスタに共有される拡散層（島状活性領域の中央部）にはビット線が接続され、共有されない２つの拡散層（島状活性領域の両端部）にはキャパシタ等の容量が接続される。
【０００３】
このような島状活性層を形成するには、半導体基板上に酸化シリコンや窒化シリコンなどの絶縁材料からなるハードマスク層を形成し、フォトリソグラフィー技術を用いて、フォトレジストをパターニングした後、形成されたフォトレジストパターンを用いてマスクにハードマスク層を加工し、さらに加工されたハードマスク層をマスクとして半導体基板をエッチングして素子分離領域となる溝を形成する。
【０００４】
例えば、図１は、矩形の島状パターン１５Iを有する露光マスク（レチクル）１４を用いてフォトリソグラフィー技術によりフォトレジスト１３に対して露光する工程（ａ）、現像によりパターニングする工程（ｂ１）及びパターニングされた島状フォトレジストパターン１３Ｉをマスクにハードマスク層１２をエッチングして島状パターン１２Ｉを形成する工程（ｃ）を示している。この例に示すように、矩形の島状パターン１５Ｉを有するレチクル１４を用いて、フォトレジスト層１３に露光を行うと、回折光の影響により現像後のフォトレジストパターン１３Ｉの角部が丸くなる現象が発生する（ｂ２参照）。このような角部の丸くなったフォトレジストパターン１３Ｉを用いてハードマスク層１２をパターニングすれば、その形状が転写され（図１（ｃ）参照）、ひいては半導体基板１１に形成される活性層パターンも同様の形状となる。
【０００５】
このように角部が丸くなると、容量を接続すべきコンタクト面積が減少するという問題があり、特に微細化が進むと、十分なコンタクト面積が確保できなくなる。
【０００６】
そこで、ハードマスク層を一旦第１の方向に延在するラインパターンに形成したフォトレジストマスクでラインパターンに加工した後、第１の方向と交差する第２の方向に延在するラインパターンを有するフォトレジストマスクを用いて、ハードマスク層を第２の方向で分断することで島状パターンを形成するダブルパターニング技術が用いられるようになってきている。
【０００７】
例えば、図２は、ラインパターン１５Ｌを備えた第１の露光マスク（第１レチクル）１４を用いてフォトリソグラフィー技術により第１のフォトレジスト１３に対して露光する工程（ａ）、現像によりパターニングする工程（ｂ）及びパターニングされたライン状フォトレジストパターン１３Ｌをマスクにハードマスク層１２をエッチングしてライン状パターン１２Ｌを形成する工程（ｃ）、第２のフォトレジスト１６を形成し、第１の方向と交差する第２の方向に開口を有するラインパターン１８Ｌを備えた第２の露光マスク（第２レチクル）１７を用いて露光する工程（ｄ）、現像によりパターニングする工程（ｅ）及びパターニングされたライン状フォトレジストパターン１６Ｌをマスクにハードマスク層１２Ｌをエッチングして島状パターン１２Ｉを形成する工程（ｆ）示している。
【０００８】
このようにダブルパターニング技術を用いることで、１回の露光で島状パターンを形成する際に発生する角部の丸まりを抑制し、コンタクト面積を確保することが可能となる。
【０００９】
一方、微細化が進む昨今では、焦点深度の浅い短波長で露光を行うため、膜厚の厚いフォトレジストパターンが形成できなくなっており、厚い膜厚のハードマスク層（主に酸化シリコンや窒化シリコン等の絶縁膜）をフォトレジストパターンのみで加工することは困難となっている。このため、薄いフォトレジストマスクで厚膜パターンを形成できるアモルファスカーボン膜などのハードマスク膜を用いる技術が開発されている（例えば特許文献１〜３）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−１３４６６８号公報
【特許文献２】特開２００５−０３９１８０号公報
【特許文献３】特開平６−２１６０２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図３は、アモルファスカーボン膜を用いてダブルパターニング技術により半導体基板に島状の活性領域を形成する方法を説明する図である。なお、これら図１〜３は、本発明の課題を説明するために発明者が作成したもので、従来技術そのものではない。
【００１２】
半導体基板（シリコン基板）１表面に熱酸化により例えば５ｎｍ厚のパッド酸化膜（Ｔｏｘ）２を形成し、その上に例えば３０ｎｍ厚の窒化シリコン膜（ＳｉＮ）３を低圧ＣＶＤ（ＬＰ−ＣＶＤ）法により形成する。ＳｉＮ３上にアモルファスカーボン膜（ａ−Ｃ膜）４を、例えば、プラズマＣＶＤ法にて２００ｎｍ厚に形成する。さらにａ−Ｃ膜４をエッチングするためのマスク層として窒化シリコン膜５及び酸化シリコン膜６を例えばプラズマＣＶＤ法でそれぞれ６０ｎｍ、４０ｎｍ厚に形成する（プラズマＣＶＤ法による窒化シリコン膜５をＰ−ＳｉＮ５、酸化シリコン膜６をＰ−Ｏｘ６と表記する）。さらにその上に反射防止膜として有機塗布膜であるＢＡＲＣ（Bottom Anti-Reflective Coating)７ａとシリコン含有有機塗布膜（ＳｉＢＡＲＣ）８ａとをそれぞれ２００ｎｍ、３２ｎｍ形成する。最後にＡｒＦ用のフォトレジスト膜（ＰＲ）９ａを例えば１５０ｎｍ厚に塗布形成する。次に、ＡｒＦエキシマレーザーを用いて、ＰＲ９ａを第１の方向に延在するラインパターンとなるよう露光・現像することで図３（ａ）に示す構造が得られる。
【００１３】
次に、ＰＲ９をマスクに反射防止膜（ＳｉＢＡＲＣ８ａ、ＢＡＲＣ７ａ）をエッチングし、さらにＰ−Ｏｘ６をエッチングする。Ｐ−Ｏｘ６のエッチングに際してＰ−ＳｉＮ５はａ−Ｃ膜４の保護膜として機能するが、ウエハ面内でＰ−Ｏｘ６を確実にパターニングするためのオーバーエッチングによりＰ−ＳｉＮ５も若干エッチングされる。その後、アッシングにより残存する反射防止膜（ＢＡＲＣ７ａ）を除去することで、図３（ｂ）に示す構造が得られる。
【００１４】
次に、図３（ｃ）に示すように、先ほどと同様に反射防止膜（ＳｉＢＡＲＣ８ｂ、ＢＡＲＣ７ｂ）及びＰＲ９ｂを形成した後、第１の方向と交差する第２の方向に延在する開口パターンとなるようにＰＲ９ｂを露光現像する。ここでは、第１の方向と直交する方向を第２の方向としているがこれに限定されない。
【００１５】
ＰＲ９ｂをマスクに反射防止膜（ＳｉＢＡＲＣ８ｂ、ＢＡＲＣ７ｂ）をエッチングする（図３（ｄ１））。この時の上部側面を図３（ｄ２）に示す。同図に示すように、開口内にはＰ−ＳｉＮ５表面が露出している。
【００１６】
次に２回目のＰ−Ｏｘ６Ｌのエッチングを行う。この時も同様にオーバーエッチングを行うが、開口内に露出しているＰ−ＳｉＮ５表面は、１回目のＰ−Ｏｘエッチングにも曝されていたため、合計２回のエッチングにより下層のａ−Ｃ膜４が露出する場合がある。このような状態で先ほどと同様に残存する反射防止膜をアッシングにより除去すると、ａ−Ｃ膜４の一部がアッシングガス（Ｏ２ガス）に曝され、欠陥部４−ｄが形成されてしまう（図３（ｅ１）及びその側面図（ｅ２）参照）。特に、セルマット端の開口パターンが広がる部分（幅広の素子分離溝形成領域）でこのような欠陥部が発生しやすい。
【００１７】
露出しているＰ−ＳｉＮ５を除去し、島状のマスク層（Ｐ−Ｏｘ６Ｉ及びＰ−ＳｉＮ５Ｉ）を形成する（図３（ｆ））。さらにａ−Ｃ膜４、ＬＰ−ＳｉＮ３、Ｔ−Ｏｘ２、半導体基板１を順次エッチングすると図３（ｇ）に示すように、素子分離溝に囲まれた島状の活性領域が形成される。しかしながら、欠陥部４−ｄではａ−Ｃ膜４の膜厚が減少しているため、その後の下層膜のエッチングでは、素子分離溝の形状異常（１−ｄ部分）の原因となってしまう。
【００１８】
また、最近ではより忠実なパターン転写ができることから、非晶質シリコンをアモルファスカーボン膜の代わりにハードマスクとして用いることが検討されている。非晶質シリコンの場合も、反射防止膜のアッシングの際に酸素雰囲気に曝されると、表面が酸化シリコンに変質してしまい、所望の形状が転写できなくなる。
【００１９】
以上の問題は、島状活性領域を形成する場合に限らず、アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料を含むハードマスクをダブルパターニング技術で加工したマスク材によりパターニングする場合に発生しうるものであり、その解決が求められている。
【課題を解決するための手段】
【００２０】
本発明の一実施形態によれば、
半導体基板上に、
酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第１マスク膜、第１反射防止膜、第１フォトレジスト膜を順次積層する工程、
前記第１フォトレジスト膜を第１の方向に延在するラインパターンに加工する工程、
前記ラインパターンの第１フォトレジスト膜をマスクに、前記第１反射防止膜をエッチングする工程、
前記第１反射防止膜をマスクに前記第１マスク膜をエッチングして、前記ラインパターンを転写する工程、
前記ラインパターンの転写された第１マスク膜上に残存する前記第１反射防止膜を除去する工程、
前記第１反射防止膜を除去後に露出した第１マスク膜上及び保護膜上に有機膜からなる第２反射防止膜及び第２フォトレジスト膜を順次積層する工程、
前記第２フォトレジスト膜を、前記第１の方向と交差する第２の方向に延在する開口を有するパターンに加工する工程、
パターン化された第２フォトレジスト膜をマスクに、前記第２反射防止膜を一部エッチング除去し、前記ラインパターンの転写された前記第１マスク膜表面を露出させ、前記保護膜上に前記第２反射防止膜を残す工程、
前記第２反射防止膜をマスクに前記第１マスク膜をエッチングし、前記第２の方向に分離した第１マスクパターンを形成する工程、
前記第１マスクパターン及び前記保護膜上に残存する前記第２反射防止膜をアッシング除去する工程、
前記第１マスクパターンをマスクに前記保護膜をエッチングする工程、
前記第１マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記半導体基板を順次エッチングして、素子分離用の溝を形成する工程、
とを有する半導体装置の製造方法が提供される。
【００２１】
また、本発明の別の実施形態によれば、
基板上に、
酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第１マスク膜、第１フォトレジスト膜を順次積層する工程、
前記第１フォトレジスト膜を第１パターンに加工する工程、
前記第１パターンの第１フォトレジスト膜をマスクに、前記第１マスク膜をエッチングして前記第１パターンを転写する工程、
前記第１パターンの転写された第１マスク膜上に残存する前記第１フォトレジスト膜を除去する工程、
前記第１フォトレジスト膜を除去後に露出した前記第１マスク膜上及び前記保護膜上に有機膜からなる反射防止膜及び第２フォトレジスト膜を順次積層する工程、
前記第２フォトレジスト膜を、前記第１パターンが転写された前記第１マスク膜端部の前記保護膜上方に少なくとも開口を有する第２パターンに加工する工程、
前記第２パターンの第２フォトレジスト膜をマスクに、前記反射防止膜を一部エッチング除去し、前記第１パターンの転写された前記第１マスク膜表面を露出させ、前記保護膜上に前記反射防止膜を残す工程、
前記反射防止膜をマスクに、露出する前記第１マスク膜をエッチングし、前記第１パターン及び第２パターンの転写された第１マスクパターンを形成する工程、
前記第１マスクパターン及び前記保護膜上に残存する前記反射防止膜をアッシング除去する工程、
前記第１マスクパターンをマスクに前記保護膜をエッチングする工程、
前記第１マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記基板を順次エッチングする工程、
とを有する半導体装置の製造方法、が提供される。
【発明の効果】
【００２２】
本発明の一実施形態によれば、ダブルパターニングにおける２回目のエッチングにアモルファスカーボン膜などの酸化によりパターン精度が劣化する材料からなるハードマスク膜の保護膜が曝されることがなく、有機膜からなる反射防止膜のアッシング除去の際にハードマスク膜に欠陥部が形成されるのを防止することができる。
【図面の簡単な説明】
【００２３】
【図１】従来のシングルパターニングにおける工程を説明する斜視概念図（ａ）、（ｂ１）、（ｃ）と（ｂ１）の部分平面図（ｂ２）である。
【図２】ダブルパターニング技術によるハードマスク加工工程を説明する斜視概念図である。
【図３】アモルファスカーボン膜をハードマスクの一部に用いたダブルパターニング技術によるハードマスク加工工程を説明する斜視概念図とその一部側面図である。
【図４】本発明の一実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する斜視概念図とその一部側面図である。
【図５】１回目のＰ−Ｏｘ６のパターニング時に、アラインメントマークＡＭを同時に形成した状態を示す概略断面図である。
【図６】２回目の反射防止膜エッチングの終点検知を行うための、ＣＯプラズマ発光強度のエッチング進行時間に対する変化を示すグラフである。
【図７】本発明の一実施形態において形成されるメモリセルアレイのレイアウト図である。
【図８】本発明の製造方法を用いて製造される半導体装置の概略断面図であり、（ａ）は図７のＡ−Ａ断面、（ｂ）はＢ−Ｂ断面を示す。
【図９】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１断面図を示す。
【図１０】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ１−Ｘ１断面図を示す。
【図１１】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【図１２】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【図１３】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【図１４】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【図１５】本発明の別の実施形態に係るダブルパターニング技術によるハードマスク加工工程を説明する図であり、（ａ）は平面図、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【発明を実施するための形態】
【００２４】
以下、具体的な実施形態例を挙げて本発明を詳しく説明するが、本発明はこの実施形態例のみ限定されるものではない。
【００２５】
実施形態例１
図４は、アモルファスカーボン膜を含むハードマスクにダブルパターニング技術により半導体基板に島状の活性領域となるパターンを転写し、活性領域を区画する素子分離溝を形成する方法を説明する斜視概念図である。
【００２６】
半導体基板（シリコン基板）１表面に熱酸化により例えば５ｎｍ厚のパッド酸化膜（Ｔｏｘ）２を形成し、その上に例えば３０ｎｍ厚の窒化シリコン膜（ＳｉＮ）３を低圧ＣＶＤ（ＬＰ−ＣＶＤ）法により形成する。ＳｉＮ３上にアモルファスカーボン膜（ａ−Ｃ膜）４を、例えば、プラズマＣＶＤ法にて２００ｎｍ厚に形成する。さらにａ−Ｃ膜４をエッチングするためのマスク層として窒化シリコン膜５及び酸化シリコン膜６を例えばプラズマＣＶＤ法でそれぞれ６０ｎｍ、４０ｎｍ厚に形成する（プラズマＣＶＤ法による窒化シリコン膜５をＰ−ＳｉＮ５、酸化シリコン膜６をＰ−Ｏｘ６と表記する）。さらにその上に第１反射防止膜として有機塗布膜であるＢＡＲＣ７ａとシリコン含有有機塗布膜ＳｉＢＡＲＣ８ａとをそれぞれ２００ｎｍ、３２ｎｍ形成する。最後にＡｒＦ用の第１フォトレジスト膜（ＰＲ）９ａを例えば１５０ｎｍ厚に塗布形成する。次に、ＡｒＦエキシマレーザーを用いて、ＰＲ９ａを第１の方向に延在するラインパターンとなるよう露光・現像することで図４（ａ）に示す構造が得られる。
【００２７】
なお、この例では１本のラインパターンのみを示しているが、ＤＲＡＭメモリセル用の活性領域は多数の活性領域をアレイ状に配置するため、実際には複数のラインパターンが平行に配置される。
【００２８】
ここで、Ｐ−Ｏｘ６の膜厚は、３０〜１００ｎｍの範囲とすることができる。より好ましくは４０〜５０ｎｍの範囲とする。これは、図５に示すように、後述するＰ−Ｏｘ６の１回目のエッチングの際に、ダブルパターニングの２回目のリソグラフィーで用いるアラインメントマークＡＭをＰ−Ｏｘ６を用いて形成するが、３０ｎｍよりも薄くなるとこのアラインメントマークの検出が困難となる場合がある。また、下層のＰ−ＳｉＮ５へパターン転写する際のマスクとして機能しなくなる場合がある。一方、１００ｎｍよりも厚くなると、背景技術において説明したように、短波長露光に適したフォトレジストは厚膜化できないことから、パターン転写精度が低下する。本実施形態例においては、Ｐ−Ｏｘ６の膜厚を４０ｎｍとしているため、これらの不具合を生じることはない。
【００２９】
また、反射防止膜としてＢＡＲＣとＳｉＢＡＲＣの２層構造としているが、ＢＡＲＣのみでＰ−Ｏｘ６のエッチングが可能な場合にはＳｉＢＡＲＣを設ける必要はない。なお、ＳｉＢＡＲＣはＢＡＲＣと同等の材料にシリコン微粒子を４０ｗｔ％程度含有させた有機塗布膜を用いることができる。
【００３０】
次に、ＰＲ９をマスクに反射防止膜（ＳｉＢＡＲＣ８ａ、ＢＡＲＣ７ａ）をエッチングし、さらにＰ−Ｏｘ６をエッチングする。Ｐ−Ｏｘ６のエッチングに際してＰ−ＳｉＮ５はａ−Ｃ膜４の保護膜として機能するが、ウエハ面内でＰ−Ｏｘ６を確実にパターニングするためのオーバーエッチングによりＰ−ＳｉＮ５も若干エッチングされる。その後、アッシングにより残存する反射防止膜（ＢＡＲＣ７ａ）を除去することで、図４（ｂ）に示す構造が得られる。
【００３１】
ここで、反射防止膜（ＳｉＢＡＲＣ８ａ、ＢＡＲＣ７ａ）のエッチングは以下の条件で実施した。
エッチングガス：Ｃｌ２／ＨＢｒ／Ｏ２＝３０／２０／５０ｓｃｃｍ
圧力：１．３Ｐａ（１０ｍＴｏｒｒ）
ソース／バイアスパワー：５００Ｗ／１００Ｗ
【００３２】
この条件であれば、Ｐ−Ｏｘ６／反射防止膜（ＳｉＢＡＲＣ８ａ、ＢＡＲＣ７ａ）の選択比は１．７となり、十分な選択エッチングが可能となる。
【００３３】
また、Ｐ−Ｏｘ６のエッチングは以下の条件で実施した。
エッチングガス：ＣＨＦ３＝１２５ｓｃｃｍ
圧力：０．８Ｐａ（６ｍＴｏｒｒ）
ソース／バイアスパワー：５００Ｗ／２００Ｗ
【００３４】
次に、図４（ｃ）に示すように、先ほどと同様に第２反射防止膜（ＳｉＢＡＲＣ８ｂ、ＢＡＲＣ７ｂ）及び第２フォトレジスト膜（ＰＲ９ｂ）を形成した後、第１の方向と交差する第２の方向に延在する開口パターンとなるようにＰＲ９ｂを露光現像する。ここでは、第１の方向と直交する方向を第２の方向としているがこれに限定されない。
【００３５】
ＰＲ９ｂをマスクに第２反射防止膜（ＳｉＢＡＲＣ８ｂ、ＢＡＲＣ７ｂ）をエッチングする（図４（ｄ１））。この時の上部側面を図４（ｄ２）に示す。同図に示すように、Ｐ−Ｏｘ６Ｌの表面は露出しているが、Ｐ−ＳｉＮ５表面は露出しないようにエッチング終点を決定する。
【００３６】
エッチング終点は、エッチング雰囲気内に存在するＣＯプラズマの発光強度を測定することで容易に検知することができる。図６は、ＣＯプラズマ発光強度のエッチング進行時間に対する変化を示すグラフである。ＣＯプラズマは、４８３ｎｍ付近に発光を示すことが知られており、この波長光を発光モニタで分光分析することで発光強度が測定できる。Ｔ１までの期間では、ＰＲ９ｂのエッチングにより高い強度の発光が観測されるが、その後、ある程度までエッチングが進むと定常的な状態となる。通常、Ｔ１までの期間はある程度分かっているため、この間はモニタしない。Ｔ２の時点では発光強度の変曲点が観測される。この時、Ｐ−Ｏｘ６Ｌの表面がちょうど露出する。さらに、ウエハ面内での均一性を得るため、オーバーエッチングを行う。Ｔ４の時点で別の変曲点が観測されるが、これは下層のＰ−ＳｉＮ５表面の露出によるものである。そこで、本発明ではＴ２とＴ４との間のＴ３でエッチングを終了する。Ｔ３の時点は、Ｐ−Ｏｘ６Ｌの表面が露出してから約１０％のオーバーエッチングに相当する。
【００３７】
続いて、図４（ｅ１）に示すように、露出するＰ−Ｏｘ６Ｌをエッチングして島状のＰ−Ｏｘ６Ｉを形成する。Ｐ−ＳｉＮ５表面はＡＲＣ７ｂで覆われているため、エッチングに曝されない。この時も、１回目のエッチングと同様にオーバーエッチングを行う。その後、残存する反射防止膜（ＳｉＢＡＲＣ８ｂ、ＡＲＣ７ｂ）を除去する。
【００３８】
本発明では、ａ−Ｃ４膜の保護膜としてＰ−ＳｉＮ５が十分に機能するため、図３（ｅ１）に示したような欠陥部４−ｄは形成されない。
【００３９】
続いて、図４（ｆ）に示すように、Ｐ−Ｏｘ６ＩをマスクにＰ−ＳｉＮ５をエッチングして島状のＰ−ＳｉＮ５Ｉに加工する。
【００４０】
さらにａ−Ｃ膜４、ＬＰ−ＳｉＮ３、Ｔ−Ｏｘ２、半導体基板１を順次エッチングすると図４（ｇ）に示すように、素子分離溝に囲まれた島状の活性領域が形成される。
【００４１】
基板エッチング後、残存するａ−Ｃ膜４はアッシングで除去した後、素子分離用の絶縁膜を形成する。なお、ＬＰ−ＳｉＮ３、Ｔ−Ｏｘ２は除去しても良いが、除去せずに素子分離用絶縁膜を化学機械研磨法（ＣＭＰ）で平坦化する際のエッチングストッパーとして残すことが有利である。
【００４２】
図７に、このように形成される島状活性領域を用いたメモリセルアレイのレイアウト図を示す。２０１は本発明の方法により形成される活性領域（表面は不純物導入された拡散層）であり、２０２は活性領域間を素子分離する素子分離領域を示す。Ｓｂｃはビットコンタクト間スペース、Ｓｃｃは容量コンタクト間スペース、Ｗａは活性領域幅、Ｌａは活性領域長さ、ＷＬ１〜ＷＬ４はワード線を示す。なお、図示していないが、容量コンタクト間の素子分離領域２０２上にダミーのワード線を形成してワード線加工の寸法精度を確保することができる。また、２０３ａ、２０３ｃは容量コンタクト形成部、２０３ｂはビットコンタクト形成部を示す。例えば、本発明では、４０ｎｍ世代のＤＲＡＭとして、活性領域の幅Ｗａが４０ｎｍ、長さＬａが１４０ｎｍ程度、ビットコンタクト間スペースＳｂｃが２５ｎｍ、容量コンタクト間スペースＳｃｃが２０ｎｍ程度のサイズに形成される。
【００４３】
図８は、本発明の一実施形態に係る半導体装置の概略断面図であり、図７のＡ−Ａに相当する断面図（ａ）とＢ−Ｂに相当する断面図（ｂ）を示す。
【００４４】
半導体基板１０１に、本発明の方法を適用して形成した素子分離溝に絶縁膜を埋め込んだ素子分離領域１０２が形成され、島状活性領域１０３が画定される。活性領域１０３表面には不純物導入された拡散層１０３ａ、１０３ｂ、１０３ｃが形成される。活性層１０３ａ、１０３ｂ、１０３ｃは、それぞれ、図７に示すコンタクト形成部２０３ａ、２０３ｂ、２０３ｃに対応する。半導体基板１上には、ワード線の一部としてゲート電極１０５が形成されており、ゲート電極１０５は、ゲート絶縁膜１０４で拡散層と絶縁されるポリシリコンなどの導電層１０５ａ、タングステン（Ｗ）などのメタル層１０５ｂ、絶縁材料からなるキャップ層１０５ｃを有し、側面にゲートサイドウォール１０５ｄを有する。この例ではリセスゲート構造のゲート電極を示しているが、これに限定されるものではない。また、ポリシリコン上にメタル層を形成したポリメタル構造の例を示しているが、ポリシリコン上にタングステンシリサイド（ＷＳｉ）を形成したポリサイド構造でも良い。半導体基板１上の第１層間絶縁膜１０６を貫通してセルコンタクトプラグ１０７が形成され、第２層間絶縁膜１０８を貫通してビット線コンタクト１０９が形成される。ビット線コンタクト１０９にはビット線１１０が接続される。また、ビット線１１０を覆う第３層間絶縁膜１１１と第２層間絶縁膜１０８を貫通して、容量コンタクト１１２が形成される。容量コンタクト１１２上には、キャパシタを形成する型枠となる第５層間絶縁膜１１４とシリンダホール形成の際のエッチングストッパーとなる第４層間絶縁膜１１３が積層される。シリンダホール内には、下部電極１１５、容量絶縁膜１１６、上部電極１１７が形成され、キャパシタが構成される。上部電極上には上層の層間絶縁膜１１８が形成され、上部電極に接続されるコンタクトプラグや配線（不図示）などが形成され、半導体装置が完成する。
【００４５】
変形例
上記実施形態例では、Ｐ−Ｏｘ６を１回目のフォトリソグラフィー工程にて第１の方向としてビットコンタクト間を先に分離し、２回目のフォトリソグラフィー工程にて第２の方向として容量コンタクト間の分離を行っていたが、１回目のフォトリソグラフィー工程にて第１の方向として容量コンタクト間を分離するラインパターンに形成した後、２回目のフォトリソグラフィー工程にて第２の方向としてビットコンタクト間の分離を行っても良い。
【００４６】
実施形態例２
上記実施形態例１では、メモリセルアレイに用いられる島状活性領域の形成に本発明に係る方法を適用する例を示しているが、本発明はこれに限定されず、ダブルパターニング技術を用いて、アモルファスカーボン膜上のマスク膜をパターニングするいずれの方法にも適用できる。以下、その他の適用例を示す。
【００４７】
本実施形態例では、１回目のマスク膜パターニングには、フォトレジスト膜のみを用いて低解像度パターンを形成した後、２回目のマスク膜パターニングにて高解像度パターンを形成する場合について説明する。図９〜図１５は、本実施形態例の製造法を説明する図であり、各図（ａ）は平面図、（ｂ）、（ｂ１）は（ａ）のＸ１−Ｘ１断面図、（ｂ２）は（ａ）のＸ２−Ｘ２断面図、（ｃ）は（ａ）のＹ−Ｙ断面図を示す。
【００４８】
まず、基板１１上にａ−Ｃ膜１２、保護膜１３としてのＰ−ＳｉＮ、第１マスク膜１４としてのＰ−Ｏｘを順次積層し、その上に第１フォトレジスト膜１５を形成した後、図９に示すように第１パターン（この例ではラインパターン）を露光・現像して形成する。
【００４９】
次に、図１０に示すように、第１フォトレジスト膜１５をマスクとして第１マスク膜１４をエッチングして、第１のパターンを転写する。この時、オーバーエッチングにより保護膜１３としてのＰ−ＳｉＮも少しエッチングされる。
【００５０】
残存するフォトレジスト膜１５を除去した後、反射防止膜（ＢＡＲＣ１６，ＳｉＢＡＲＣ１７）を堆積し、高解像度用の第２フォトレジスト膜１８を形成した後、図１１に示すように第２パターン（この例では第１パターンに直交するラインパターン）を露光・現像して形成する。
【００５１】
次に、図１２に示すように、第１の実施形態例と同様にして、第１マスク膜１４を露出するが、保護膜１３表面は露出しないように、第１フォトレジスト膜１８をマスクに反射防止膜をエッチングして、第２パターンを反射防止膜（ＢＡＲＣ１６，ＳｉＢＡＲＣ１７）に転写する。
【００５２】
次に、図１３に示すように、反射防止膜をマスクに露出する第１マスク膜１４をエッチングして、第１パターンと第２パターンにより画定される第１マスクパターン１４Ｐを形成する。
【００５３】
次に、残存する反射防止膜をアッシングにより除去した後、図１４に示すように、第１マスクパターン１４Ｐをマスクに保護膜１３をエッチングし、続いて、図１５に示すようにａ−Ｃ膜１２、基板１１をエッチングする。
【００５４】
本実施形態例２の場合も第１マスク膜１４の２回目のエッチングの際に、保護膜１３が露出していないため、保護膜１３の欠損により、ａ−Ｃ膜１２に欠陥部が形成されず、その後の基板エッチングでは第１マスクパターン１４Ｐの形状を問題なく転写することができる。
【００５５】
ここで、基板１１としては、半導体基板、半導体基板上に導電膜或いは絶縁膜などを形成したものが挙げられる。また、第１パターン、第２パターンとしてラインパターンを用いたがこれに限定されず、任意のパターンの組合せであっても良い。但し、第２パターンは第１パターンが転写された第１マスク膜端部の保護膜上方に少なくとも開口を有するパターンに形成される。
【００５６】
以上の実施形態例１，２では、ハードマスク膜としてアモルファスカーボン膜を含む場合について説明したが、アモルファスカーボン膜に代えて、非晶質シリコン膜を用いる場合にも適用できることは明らかである。非晶質シリコン膜を用いる場合も、保護膜が２回目のエッチングに曝されることがないため、反射防止膜をアッシング処理する際に保護膜により非晶質シリコン膜の変質を確実に防止でき、忠実なパターン転写が可能となる。アモルファスカーボン膜や非晶質シリコン膜以外の酸化によりパターン精度が劣化する材料からなるハードマスク膜を用いる場合も同様である。
【符号の説明】
【００５７】
１ 半導体基板
２ 酸化シリコン膜
３ 窒化シリコン膜
４ アモルファスカーボン膜
５ プラズマ窒化シリコン膜
６ プラズマ酸化シリコン膜
７ａ、７ｂ ＢＡＲＣ
８ａ、８ｂ ＳｉＢＡＲＣ
９ａ、９ｂ フォトレジスト
【特許請求の範囲】
【請求項１】
半導体基板上に、
酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第１マスク膜、第１反射防止膜、第１フォトレジスト膜を順次積層する工程、
前記第１フォトレジスト膜を第１の方向に延在するラインパターンに加工する工程、
前記ラインパターンの第１フォトレジスト膜をマスクに、前記第１反射防止膜をエッチングする工程、
前記第１反射防止膜をマスクに前記第１マスク膜をエッチングして、前記ラインパターンを転写する工程、
前記ラインパターンの転写された第１マスク膜上に残存する前記第１反射防止膜を除去する工程、
前記第１反射防止膜を除去後に露出した第１マスク膜上及び保護膜上に有機膜からなる第２反射防止膜及び第２フォトレジスト膜を順次積層する工程、
前記第２フォトレジスト膜を、前記第１の方向と交差する第２の方向に延在する開口を有するパターンに加工する工程、
パターン化された第２フォトレジスト膜をマスクに、前記第２反射防止膜を一部エッチング除去し、前記ラインパターンの転写された前記第１マスク膜表面を露出させ、前記保護膜上に前記第２反射防止膜を残す工程、
前記第２反射防止膜をマスクに前記第１マスク膜をエッチングし、前記第２の方向に分離した第１マスクパターンを形成する工程、
前記第１マスクパターン及び前記保護膜上に残存する前記第２反射防止膜をアッシング除去する工程、
前記第１マスクパターンをマスクに前記保護膜をエッチングする工程、
前記第１マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記半導体基板を順次エッチングして、素子分離用の溝を形成する工程、
とを有する半導体装置の製造方法。
【請求項２】
前記第２反射防止膜を一部エッチング除去する工程は、ドライエッチング装置にて実施され、該装置にＣＯプラズマの発光強度を測定する手段を設けて終点検知する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２反射防止膜のエッチングは、前記第１マスク膜表面の露出を検知後、１０％オーバーエッチングする時間を終点とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記保護膜は、窒化シリコン膜であり、前記第１マスク膜が酸化シリコン膜である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１マスク膜としての酸化シリコン膜は、３０〜１００ｎｍの厚みに形成される請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１反射防止膜をマスクに前記第１マスク膜を加工する際に、第２フォトレジスト膜加工用のアラインメントマークを同時に形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２反射防止膜は、有機塗布膜とシリコン含有有機塗布膜の積層膜である請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ハードマスク膜と半導体基板との間に絶縁膜を有し、前記素子分離用の溝を形成する工程で、前記絶縁膜もエッチングし、前記素子分離用の溝を形成した後に、さらに前記ハードマスク膜を除去する工程、素子分離用絶縁膜を形成する工程、及び、前記絶縁膜をエッチングストッパーとして前記素子分離用絶縁膜を化学機械研磨法により平坦化する工程、とを有する請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記ハードマスク膜は、アモルファスカーボン又は非晶質シリコン膜を前記保護層に接する膜として少なくとも有する請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
基板上に、
酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第１マスク膜、第１フォトレジスト膜を順次積層する工程、
前記第１フォトレジスト膜を第１パターンに加工する工程、
前記第１パターンの第１フォトレジスト膜をマスクに、前記第１マスク膜をエッチングして前記第１パターンを転写する工程、
前記第１パターンの転写された第１マスク膜上に残存する前記第１フォトレジスト膜を除去する工程、
前記第１フォトレジスト膜を除去後に露出した前記第１マスク膜上及び前記保護膜上に有機膜からなる反射防止膜及び第２フォトレジスト膜を順次積層する工程、
前記第２フォトレジスト膜を、前記第１パターンが転写された前記第１マスク膜端部の前記保護膜上方に少なくとも開口を有する第２パターンに加工する工程、
前記第２パターンの第２フォトレジスト膜をマスクに、前記反射防止膜を一部エッチング除去し、前記第１パターンの転写された前記第１マスク膜表面を露出させ、前記保護膜上に前記反射防止膜を残す工程、
前記反射防止膜をマスクに、露出する前記第１マスク膜をエッチングし、前記第１パターン及び第２パターンの転写された第１マスクパターンを形成する工程、
前記第１マスクパターン及び前記保護膜上に残存する前記反射防止膜をアッシング除去する工程、
前記第１マスクパターンをマスクに前記保護膜をエッチングする工程、
前記第１マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記基板を順次エッチングする工程、
とを有する半導体装置の製造方法。
【請求項１１】
前記反射防止膜を一部エッチング除去する工程は、ドライエッチング装置にて実施され、該装置にＣＯプラズマの発光強度を測定する手段を設けて終点検知する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記反射防止膜のエッチングは、前記第１マスク膜表面の露出を検知後、１０％オーバーエッチングする時間を終点とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記保護膜は、窒化シリコン膜であり、前記第１マスク膜が酸化シリコン膜である請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１マスク膜としての酸化シリコン膜は、３０〜１００ｎｍの厚みに形成される請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１反射防止膜をマスクに前記第１マスク膜を加工する際に、第２フォトレジスト膜加工用のアラインメントマークを同時に形成する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１及び第２反射防止膜は、有機塗布膜とシリコン含有有機塗布膜の積層膜である請求項１０乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記ハードマスク膜は、アモルファスカーボン又は非晶質シリコン膜を前記保護層に接する膜として少なくとも有する請求項１０乃至１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、
酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第１マスク膜、第１反射防止膜、第１フォトレジスト膜を順次積層する工程、
前記第１フォトレジスト膜を第１の方向に延在するラインパターンに加工する工程、
前記ラインパターンの第１フォトレジスト膜をマスクに、前記第１反射防止膜をエッチングする工程、
前記第１反射防止膜をマスクに前記第１マスク膜をエッチングして、前記ラインパターンを転写する工程、
前記ラインパターンの転写された第１マスク膜上に残存する前記第１反射防止膜を除去する工程、
前記第１反射防止膜を除去後に露出した第１マスク膜上及び保護膜上に有機膜からなる第２反射防止膜及び第２フォトレジスト膜を順次積層する工程、
前記第２フォトレジスト膜を、前記第１の方向と交差する第２の方向に延在する開口を有するパターンに加工する工程、
パターン化された第２フォトレジスト膜をマスクに、前記第２反射防止膜を一部エッチング除去し、前記ラインパターンの転写された前記第１マスク膜表面を露出させ、前記保護膜上に前記第２反射防止膜を残す工程、
前記第２反射防止膜をマスクに前記第１マスク膜をエッチングし、前記第２の方向に分離した第１マスクパターンを形成する工程、
前記第１マスクパターン及び前記保護膜上に残存する前記第２反射防止膜をアッシング除去する工程、
前記第１マスクパターンをマスクに前記保護膜をエッチングする工程、
前記第１マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記半導体基板を順次エッチングして、素子分離用の溝を形成する工程、
とを有する半導体装置の製造方法。
【請求項２】
前記第２反射防止膜を一部エッチング除去する工程は、ドライエッチング装置にて実施され、該装置にＣＯプラズマの発光強度を測定する手段を設けて終点検知する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２反射防止膜のエッチングは、前記第１マスク膜表面の露出を検知後、１０％オーバーエッチングする時間を終点とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記保護膜は、窒化シリコン膜であり、前記第１マスク膜が酸化シリコン膜である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１マスク膜としての酸化シリコン膜は、３０〜１００ｎｍの厚みに形成される請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１反射防止膜をマスクに前記第１マスク膜を加工する際に、第２フォトレジスト膜加工用のアラインメントマークを同時に形成する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２反射防止膜は、有機塗布膜とシリコン含有有機塗布膜の積層膜である請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記ハードマスク膜と半導体基板との間に絶縁膜を有し、前記素子分離用の溝を形成する工程で、前記絶縁膜もエッチングし、前記素子分離用の溝を形成した後に、さらに前記ハードマスク膜を除去する工程、素子分離用絶縁膜を形成する工程、及び、前記絶縁膜をエッチングストッパーとして前記素子分離用絶縁膜を化学機械研磨法により平坦化する工程、とを有する請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記ハードマスク膜は、アモルファスカーボン又は非晶質シリコン膜を前記保護層に接する膜として少なくとも有する請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
基板上に、
酸化によりパターン精度が劣化する材料からなるハードマスク膜、保護膜、第１マスク膜、第１フォトレジスト膜を順次積層する工程、
前記第１フォトレジスト膜を第１パターンに加工する工程、
前記第１パターンの第１フォトレジスト膜をマスクに、前記第１マスク膜をエッチングして前記第１パターンを転写する工程、
前記第１パターンの転写された第１マスク膜上に残存する前記第１フォトレジスト膜を除去する工程、
前記第１フォトレジスト膜を除去後に露出した前記第１マスク膜上及び前記保護膜上に有機膜からなる反射防止膜及び第２フォトレジスト膜を順次積層する工程、
前記第２フォトレジスト膜を、前記第１パターンが転写された前記第１マスク膜端部の前記保護膜上方に少なくとも開口を有する第２パターンに加工する工程、
前記第２パターンの第２フォトレジスト膜をマスクに、前記反射防止膜を一部エッチング除去し、前記第１パターンの転写された前記第１マスク膜表面を露出させ、前記保護膜上に前記反射防止膜を残す工程、
前記反射防止膜をマスクに、露出する前記第１マスク膜をエッチングし、前記第１パターン及び第２パターンの転写された第１マスクパターンを形成する工程、
前記第１マスクパターン及び前記保護膜上に残存する前記反射防止膜をアッシング除去する工程、
前記第１マスクパターンをマスクに前記保護膜をエッチングする工程、
前記第１マスクパターン及び前記保護膜をマスクに、前記ハードマスク膜、前記基板を順次エッチングする工程、
とを有する半導体装置の製造方法。
【請求項１１】
前記反射防止膜を一部エッチング除去する工程は、ドライエッチング装置にて実施され、該装置にＣＯプラズマの発光強度を測定する手段を設けて終点検知する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記反射防止膜のエッチングは、前記第１マスク膜表面の露出を検知後、１０％オーバーエッチングする時間を終点とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記保護膜は、窒化シリコン膜であり、前記第１マスク膜が酸化シリコン膜である請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第１マスク膜としての酸化シリコン膜は、３０〜１００ｎｍの厚みに形成される請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１反射防止膜をマスクに前記第１マスク膜を加工する際に、第２フォトレジスト膜加工用のアラインメントマークを同時に形成する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１及び第２反射防止膜は、有機塗布膜とシリコン含有有機塗布膜の積層膜である請求項１０乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記ハードマスク膜は、アモルファスカーボン又は非晶質シリコン膜を前記保護層に接する膜として少なくとも有する請求項１０乃至１６のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−３０５８２（Ｐ２０１３−３０５８２Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６５０５９（Ｐ２０１１−１６５０５９）
【出願日】平成２３年７月２８日（２０１１．７．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２８日（２０１１．７．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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