【課題】有機半導体層の形成に際して、不所望の領域への有機半導体層の形成を抑制し、且つ、隣接する開口部間でのインクの混合を抑制することにより、高い品質を備える薄膜トランジスタ装置とその製造方法、有機ＥＬ表示素子、および有機ＥＬ表示装置を提供する。
【解決手段】隔壁１０１６には、３つの開口部１０１６ａ，１０１６ｂ，１０１６ｃが開けられている。開口部１０１６ｂ，１０１６ｃの各底部には、ソース電極１０１４ａ，１０１４ｂ、ドレイン電極１０１４ｃ，１０１４ｄが露出し、各々がチャネル部として機能する部分である。開口部１０１６ｂを臨む側面部のうち、側面部１０１６ｄ，１０１６ｅは、側面部１０１６ｉに比べ、傾斜が相対的に急峻な斜面である。開口部１０１６ｃを臨む側面部のうち、側面部１０１６ｆは、側面部１０１６ｊに比べ、傾斜が相対的に急峻な斜面である。 （もっと読む）

【課題】 溝パターン内への絶縁層や配線層等の埋め込みを簡易に行うことができ、工程短縮やコスト低減をはかる。
【解決手段】 基板１０の表面に形成された溝内に溶媒を埋め込むための基板処理方法であって、基板１０の表面上に溶媒４２を供給しながら、基板１０の表面に弾性材料で形成された溶媒保持材２２を接触させた状態で、基板１０の表面と溶媒保持材２２とが摺動するように、基板１０及び前記溶媒保持材２２をそれぞれ回転させる。 （もっと読む）

【課題】膜厚を確保することが可能な成膜装置及び半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる成膜装置は溝を有する基板に液体材料を供給して前記溝内に前記液体材料を埋め込み、液層を形成する塗布部と、前記溶液層を乾燥させて固化する乾燥部と、前記乾燥中に前記液層の表面に蒸気を照射する蒸気供給部と、を備えることを特徴とする。 （もっと読む）

【課題】素子分離絶縁膜の応力に起因する素子特性の劣化を低減する。
【解決手段】本実施形態の半導体メモリは、第１のゲート絶縁膜上の電荷蓄積層と電荷蓄積層上に積層される制御ゲート電極とを含む第１のアクティブ領域ＡＡ内のメモリセルＭＣと、第２のゲート絶縁膜２０Ｌ上の第１の電極層２１Ｌと、を含む、第２のアクティブ領域ＡＡＬ内の第１のトランジスタＬＴとを具備する。第２のアクティブ領域ＡＡＬを定義する第２の素子分離絶縁膜１９Ｘは、第１の膜１９０と、第１の膜１９０と第２のアクティブ領域ＡＡＬとの間の第２の膜１９５とを含み、第１の膜１９０の上面は、第２の膜１９５の上面よりも、半導体基板１０の底部側に位置している。 （もっと読む）

【課題】素子間リークを低減できる半導体メモリを提供する。
【解決手段】本実施形態の半導体装置は、第１のゲート絶縁膜上の電荷蓄積層と、第１の絶縁体を介して電荷蓄積層上に設けられる制御ゲート電極とを含むメモリセルと、アクティブ領域ＡＡＨ上の第２のゲート絶縁膜２０Ｈと、第２のゲート絶縁膜上の第１の電極層２１Ｈと、を含むトランジスタＨＴと、素子分離絶縁膜１５Ｈ上に設けられるシールドゲート電極ＳＩＧと、を有する。シールドゲート電極ＳＩＧの底部は、素子分離絶縁膜１５Ｈの最も高い上面より半導体基板１０の底部側に位置している。 （もっと読む）

【課題】素子の特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上の一部の領域にマスク膜を形成する工程と、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、を備える。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を提供する。
【解決手段】実施形態に係る集積回路装置は、半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置する。また、前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。 （もっと読む）

【課題】アモルファスカーボン膜などの酸化によりパターン精度が劣化する材料からなるハードマスク膜上に保護膜とマスク膜の積層膜を形成し、マスク膜をダブルパターニング技術を用いてパターニングすると、保護膜も２回のエッチングに曝されて、保護膜としての機能が損なわれ、パターニングに使用する有機膜除去のアッシングの際に、ハードマスク膜が酸化されてパターン精度が劣化し、忠実なパターン転写ができなくなる。
【解決手段】マスク膜６の２回目のエッチングの際に、パターニングに用いる有機膜（反射防止膜７ｂ、８ｂ）をマスク膜６表面は露出するが、保護膜５表面は露出しないようにエッチングし、マスク膜６のみを選択的にパターニングすることで、その後の残存する有機膜のアッシング除去に際して、ハードマスク膜４を酸化から保護する保護膜５の機能を確保でき、パターン転写の忠実性を確保できる。 （もっと読む）

【課題】基体に形成されたトレンチ内に酸化シリコンを埋め込むために使用するのに好適なトレンチ埋め込み用樹脂組成物を提供すること。
【解決手段】本発明に係るトレンチ埋め込み用樹脂組成物は、酸化シリコン粒子をトレンチ埋め込み用樹脂組成物全体に対して０．３５重量％以上２．２０重量％以下で、並びに、一般式（１）〜（３）で表される化合物の合計に対して、一般式（１）：Ｓｉ（ＯＲ^１）_４で表されるテトラアルキシキシラン化合物を４５ｍｏｌ％以上８７ｍｏｌ％以下で、一般式（２）：Ｒ^２Ｓｉ（ＯＲ^１）_３で表されるトリアルコキシシラン化合物を１０ｍｏｌ％以上５０ｍｏｌ％以下で、そして一般式（３）：Ｒ^２_２Ｓｉ（ＯＲ^１）_２で表されるジアルコキシシラン化合物を１．５ｍｏｌ％以上３．６ｍｏｌ％以下で含有する。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】可撓性を有し、曲げ等の物理的変化に対して耐性を有する半導体装置および当該
半導体装置の作製方法を提供することを目的とする。
【解決手段】可撓性を有する基板上に設けられた、半導体膜、半導体膜上にゲート絶縁膜
を介して設けられたゲート電極およびゲート電極を覆って設けられた層間絶縁膜とを有す
る複数のトランジスタと、複数のトランジスタの間に設けられた屈折部分とを有し、屈折
部分は、層間絶縁膜に設けられた開口部に層間絶縁膜より弾性率が低い物質が充填されて
設けられている。また、本発明では、開口部に充填する物質として他にも、層間絶縁膜よ
りガラス転移点が低い物質や塑性を有する物質を設けることができる。 （もっと読む）

【課題】クラックや結晶欠陥の発生なしに高電圧トランジスタの素子領域間の耐圧を向上できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。
周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。 （もっと読む）

【課題】均一で高い充填密度を有し、かつ欠陥が少ない絶縁膜を形成することができる方法の提供。
【解決手段】基板表面に、二酸化ケイ素微粒子と、ポリマーと、界面活性剤と、分散媒とを含む二酸化ケイ素分散液を塗布し、次いでポリシラザン組成物を塗布した後、加熱して絶縁膜を形成させる、絶縁膜の形成方法。 （もっと読む）

【課題】素子分離用ゲート電極のみのしきい値電圧を高くすることができ、素子分離用ゲート電極の底部にチャネルが形成されない半導体装置を提供する。
【解決手段】半導体基板１に形成された複数の活性領域と、これら活性領域同士を区画する素子分離領域と、活性領域内を複数の素子領域に区画する第１素子分離用トレンチ３２Ａと、隣接する第１素子分離用トレンチ３２Ａ間に設けられ、第１素子分離用トレンチ３２Ａの深さよりも浅く形成されたゲートトレンチ３１Ａと、絶縁膜２５を介して第１素子分離用トレンチ３２Ａ内に形成された素子分離用電極３２と、ゲート絶縁膜２６Ａを介してゲートトレンチ３１Ａ内に形成されたゲート電極３１と、を具備してなり、素子分離用電極３２底部に成膜されている絶縁膜２５の膜厚が、ゲート電極３１の底部に成膜されているゲート絶縁膜２６Aの膜厚よりも厚いことを特徴とする。 （もっと読む）

【課題】低収縮かつ低応力である絶縁膜を製造することができる方法の提供。
【解決手段】基板表面にポリシラザン組成物を塗布して塗膜を形成させ、引き続き前記塗膜を過酸化水素雰囲気下、５０〜２００℃で加熱することを含んでなることを特徴とする、二酸化ケイ素膜の製造方法。この二酸化ケイ素膜の製造方法によって各種絶縁膜などのアイソレーション構造を形成させることができる。 （もっと読む）

【課題】メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。 （もっと読む）

【課題】１つの実施形態は、例えば、ＣＶＤ装置による成膜処理に対する新規な前処理を行うことができる基板処理装置及び成膜システムを提供することを目的とする。
【解決手段】１つの実施形態によれば、ＣＶＤ装置による成膜処理を行う基板の前処理を行なうための基板処理装置であって、前記基板を保持する基板ステージが配された基板処理室と、前記基板処理室内で前記基板ステージを介して前記基板を加熱する加熱部と、前記基板処理室内で、前記加熱部により加熱された前記基板の表面を酸化する酸化処理部と、前記基板処理室内で、前記酸化処理部により酸化された前記基板の表面に有機溶剤を塗布する塗布処理部とを備えたことを特徴とする基板処理装置が提供される。 （もっと読む）

【課題】メモリセル領域とメモリセル領域の外周に周辺回路領域を有する半導体装置の製造において、セルフアラインダブルパターニングを用いてメモリセル領域の半導体基板に溝を形成する際、メモリセル領域端部において正常に溝が形成されないという問題がある。
【解決手段】メモリセル領域の第１のマスクパターンを幅Ｗ１、ピッチＷ３（但し、Ｗ３＞２×Ｗ１）のラインパターンに形成し、その上に犠牲膜をＷ１の幅のギャップが残るように形成した後、塗布法で第２のマスクパターンとなる膜を形成し、犠牲膜と第２のマスクパターンとなる膜をエッチバックして第１のマスクパターン表面を露出させる。その後、第１及び第２のマスクパターン間の犠牲膜を選択的に除去し、溝パターンを形成する。周辺回路領域では、メモリセル領域との境界部を残して第１のマスクパターンを形成せず、境界部に形成される第１のマスクパターンの幅Ｗ２をＷ１の１〜４倍とする。 （もっと読む）

【課題】ポットライフが長く、焼成してシリコン酸化物としたときの硬化収縮率が小さく、更にクラック耐性に優れかつ耐電圧のばらつきが小さい絶縁膜を形成できる縮合反応物溶液の提供。
【解決手段】（Ｉ）（ｉ）下記一般式（１）：Ｒ¹_nＳｉＸ¹_4-n （１）｛式中、ｎは０〜３の整数であり、Ｒ¹は水素原子又は炭素数１〜１０の炭化水素基であり、Ｘ¹はハロゲン原子、炭素数１〜６のアルコキシ基又はアセトキシ基である｝で表されるシラン化合物に由来するポリシロキサン化合物と、（ｉｉ）シリカ粒子と、を少なくとも含有する縮合成分を縮合反応させて得られる縮合反応物、及び（ＩＩ）溶媒を含み、該一般式（１）で表されるシラン化合物が４官能シラン化合物及び３官能シラン化合物を少なくとも含有し、該シリカ粒子中の炭素量が０．０５質量％以上０．６５質量％未満である、縮合反応物溶液。 （もっと読む）