半導体装置の製造方法
【課題】ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）の集積度の向上とオン電流の増大とを両立させるために、Ｆｉｎ型のＭＯＳＦＥＴ（以下、「ＦｉｎＦＥＴ」という）が提案されている。ＦｉｎＦＥＴにおいては、半導体基板の上面に一方向に延びる凸状のフィンが形成されており、このフィンを跨ぐように、他方向に延びるゲート電極が設けられている。これにより、フィンにおけるゲート電極により囲まれた部分の外周がチャネル領域となり、素子面積を増大させることなく、チャネル幅を拡大することができる。
しかしながら、ＦｉｎＦＥＴを小型化するにつれて、多数のＦｉｎＦＥＴを均一に形成することが困難になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−００９２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１２】（ａ）〜（ｆ）は、本実施形態における側壁カバープロセスを例示する工程断面図である。
【図１３】比較例に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
【図１４】比較例に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による断面図である。
【図１５】第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１６】第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１７】第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１８】第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１９】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２０】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２１】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２２】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２３】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２４】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２５】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１〜図１１は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【０００８】
本実施形態に係る半導体装置は、例えば記憶装置であり、例えばＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）である。ＭＲＡＭにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。本実施形態において、各メモリセルを構成するトランジスタはＦｉｎＦＥＴである。
【０００９】
先ず、図１（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。シリコン基板１１の少なくとも上層部分は、不純物が導入されて半導体となっている。そして、シリコン基板１１上に、シリコン窒化膜１２を形成する。次に、例えばフォトリソグラフィ法により、シリコン窒化膜１２上にマスク膜（図示せず）を形成し、このマスク膜をマスクとして例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、シリコン窒化膜１２に開口部１２ａが形成されると共に、シリコン基板１１の上層部分に凹部１１ａが形成される。凹部１１ａは、シリコン基板１１に形成される素子同士を分離できる程度の深さまで形成する。
【００１０】
次に、図２（ａ）〜（ｃ）に示すように、例えば選択エピタキシャル成長法により、シリコンゲルマニウム（ＳｉＧｅ）部材１３を形成する。このとき、シリコンゲルマニウム部材１３中のゲルマニウム濃度は２０〜５０原子％程度となるようにする。また、成膜後にシリコン窒化膜１２をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施すか、成膜時に膜厚を制御することにより、シリコンゲルマニウム部材１３がシリコン窒化膜１２の上面から突出しないようにする。これにより、凹部１１ａ内及び開口部１２ａ内に、犠牲材としてシリコンゲルマニウム部材１３を配置する。次に、例えばプラズマ酸化処理を施し、シリコン窒化膜１２及びシリコンゲルマニウム部材１３上に、シリコン酸化膜１４を形成する。
【００１１】
次に、図３（ａ）〜（ｃ）に示すように、シリコン酸化膜１４上にシリコン窒化膜１５を成膜する。次に、シリコン窒化膜１５上に例えばシリコン酸化物からなるハードマスク膜を成膜し、側壁法等を用いてパターニングすることにより、ハードマスク１６に加工する。ハードマスク１６は、一方向に延び、周期的に配列された複数本のライン状に形成する。
【００１２】
次に、図４（ａ）〜（ｃ）に示すように、ハードマスク１６をマスクとしてエッチングを施すことにより、シリコン窒化膜１５、シリコン酸化膜１４、シリコン窒化膜１２、シリコン基板１１の上層部分及びシリコンゲルマニウム部材１３を選択的に除去して、パターニングする。これにより、これらの部材にハードマスク１６のパターンが転写され、一方向に延び、周期的に配列された複数本のフィン２０が形成される。各フィン２０の形状は、主面がシリコン基板１１の上面に対して垂直な略板状である。但し、フィン２０の根本部分の側面は垂直方向に対して傾斜しており、根本部分の幅は下方に向かうにつれてテーパー状に広がっている。
【００１３】
フィン２０の大部分はシリコン基板１１の上層部分によって構成されているが、フィン２０の一部分はシリコンゲルマニウム部材１３によって構成されている。但し、シリコンゲルマニウム部材１３は、シリコン基板１１とほぼ同様にエッチングすることができるため、隣り合うフィン２０間の距離はほぼ均一になる。この結果、マイクロローディング効果が抑制され、フィン２０を均一な形状に加工することができる。
【００１４】
次に、図５（ａ）〜（ｃ）に示すように、例えば塗布法によりシリコン酸化物を堆積させ、このシリコン酸化物を加熱することにより、フィン２０を覆うように素子分離絶縁膜２１を成膜する。このとき、素子分離絶縁膜２１は加熱により焼き締められて収縮（Ｄｅｎｓｉｆｙ）する。また、素子分離絶縁膜２１は、その後の工程における熱処理によっても、焼き締められて収縮する。素子分離絶縁膜２１はフィン２０によって複数の領域に区画されており、焼き締め（Ｄｅｎｓｉｆｙ）の程度は、各領域の大きさに依存する。そして、フィン２０は周期的に配列されているため、素子分離絶縁膜２１が区画された領域の大きさも相互に等しい。このため、収縮の程度も領域間で均一であり、素子分離絶縁膜２１の組成も均一になる。次に、シリコン窒化膜１５をストッパとしてＣＭＰを施す。
【００１５】
次に、フッ化水素（ＨＦ）を含むエッチング液を用いてウェットエッチングを施すことにより、素子分離絶縁膜２１の上面を後退させる。これにより、フィン２０間の空間の下部に、素子分離絶縁膜２１が形成される。このとき、素子分離絶縁膜２１の組成が均一であれば、エッチングの程度も均一になり、上面が平坦になる。なお、素子分離絶縁膜２１の上部は、フッ化水素（ＨＦ）系のウェットエッチングとＲＩＥを組み合わせて除去してもよい。また、素子分離絶縁膜２１は、ＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積させてもよい。
【００１６】
次に、図６（ａ）〜（ｃ）に示すように、酸化処理を施すことにより、フィン２０における素子分離絶縁膜２１の上面から突出した部分の側面上に、保護膜としてシリコン酸化膜２２を形成する。次に、例えばＬＰＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法又はＰＥＣＶＤ（plasma enhanced CVD：プラズマ化学気相成長）法により、全面に不純物が導入されていないアモルファスシリコン膜を成膜する。そして、このアモルファスシリコン膜をエッチバックすることにより、フィン２０、シリコン窒化膜１２、シリコン酸化膜１４、シリコン窒化膜１５及びシリコン酸化膜２２からなる積層体の側面上に、ノンドープのアモルファスシリコンからなる側壁２３を形成する。側壁２３の不純物濃度は、シリコン基板１１の不純物濃度よりも低い。
【００１７】
次に、例えば燐酸を用いたウェットエッチングを施し、シリコン窒化膜１５（図５参照）を除去する。このとき、シリコン窒化膜１２は、シリコン酸化膜１４及び側壁２３により覆われているため、除去されない。
【００１８】
次に、図７（ａ）〜（ｃ）に示すように、アルカリ溶液を用いたウェットエッチングを施すことにより、側壁２３（図６参照）を除去する。このとき、シリコン基板１１及びシリコンゲルマニウム部材１３は、シリコン酸化膜１４及びシリコン酸化膜２２によって覆われているため、除去されない。
【００１９】
次に、図８（ａ）〜（ｃ）に示すように、シリコン酸化膜１４及びシリコン酸化膜２２（図７参照）を除去する。
次に、室温の弗硝酸を用いたウェットエッチング、又は、温度が５５０〜８００℃の塩酸（ＨＣｌ）を用いたホット処理により、シリコンゲルマニウム部材１３（図７参照）を除去する。このとき、シリコン基板１１は除去されない。これにより、フィン２０におけるシリコンゲルマニウム部材１３により構成されていた部分が消失し、フィン２０に切れ目２０ａが形成されると共に、素子分離絶縁膜２１の上面に凹部２１ａが形成される。
【００２０】
次に、図９（ａ）〜（ｃ）に示すように、シリコン酸化膜３５を成膜し、その後、シリコン窒化膜３６を成膜する。なお、図示の便宜上、図９（ａ）においては、シリコン酸化膜３５及びシリコン窒化膜３６を省略している。次に、シリコン窒化膜３６をエッチバックすることにより、シリコン窒化膜３６における凹部２１ａ内に形成された部分を残留させつつ、それ以外の部分を除去する。次に、フッ化水素（ＨＦ）を用いたウェットエッチングにより、シリコン酸化膜３５における凹部２１ａ内に形成された部分を残留させつつ、それ以外の部分を除去する。
【００２１】
これにより、図１０（ａ）〜（ｃ）に示すように、フィン２０の側面が露出すると共に、凹部２１ａ内に、シリコン酸化膜３５及びシリコン窒化膜３６が積層された絶縁部材２５が埋め込まれる。
その後、酸化処理を施すことにより、フィン２０の露出面を覆うように、ゲート絶縁膜２４を形成する。
【００２２】
次に、図１１（ａ）〜（ｃ）に示すように、不純物を導入したポリシリコンを全面に堆積させることにより、フィン２０を覆うポリシリコン膜２６を形成する。次に、ポリシリコン膜２６に対してＣＭＰを施す。このとき、ストッパは用いない。次に、ポリシリコン膜２６上に、タングステン等からなる金属膜２７を形成し、その上にシリコン窒化膜２８を形成する。次に、シリコン窒化膜２８上にハードマスク膜を成膜し、これをパターニングすることにより、フィン２０が延びる方向に対して交差、例えば直交した方向に延び、周期的に配列された複数本のハードマスク（図示せず）を形成する。次に、ハードマスクをマスクとしてエッチングを施し、シリコン窒化膜２８、金属膜２７及びポリシリコン膜２６を選択的に除去する。このとき、フィン２０の直上域においては、シリコン窒化膜１２においてエッチングが停止する。これにより、素子分離絶縁膜２１上に、フィン２０を跨ぐように、相互に平行に延びる複数本のゲート電極３０が形成される。ゲート電極３０の下部はポリシリコン膜２６によって構成され、上部は金属膜２７によって構成される。
【００２３】
次に、ゲート電極３０をマスクとして、フィン２０に対して不純物を注入する。これにより、フィン２０に拡散層（図示せず）が形成され、フィン２０とゲート電極３０との最近接点毎に、ＦｉｎＦＥＴが構成される。上方から見て、複数本のフィン２０及びゲート電極３０は格子状に配置されるため、複数個のＦｉｎＦＥＴはマトリクス状に配列される。また、シリコンゲルマニウム部材１３（図２参照）が形成されていた部分は、フィン２０の切れ目２０ａとなる。次に、素子分離絶縁膜２１上に、ゲート電極３０を覆うように、層間絶縁膜３１を形成する。なお、図１１（ａ）においては、図示の便宜上、シリコン窒化膜１２、シリコン窒化膜２８及び層間絶縁膜３１は省略している。次に、層間絶縁膜３１内にコンタクト３２を形成する。コンタクト３２は、フィン２０の拡散層の直上域毎に形成する。すなわち、複数本のコンタクト３２を、上方から見て、フィン２０におけるゲート電極３０によって覆われていない部分毎に形成する。但し、図１１（ａ）及び（ｃ）においては、図示の便宜上、コンタクト３２は１本のみ示している。その後、層間絶縁膜３１上に磁気抵抗効果素子（図示せず）を形成し、コンタクト３２を介して各ＦｉｎＦＥＴに接続する。このようにして、本実施形態に係る半導体装置１が製造される。
【００２４】
次に、本実施形態の効果について説明する。
本実施形態においては、図２（ａ）〜（ｃ）に示す工程において、シリコン基板１１の上層部分の一部にシリコンゲルマニウム部材１３を埋め込み、図４（ａ）〜（ｃ）に示す工程において、シリコン基板１１及びシリコンゲルマニウム部材１３を同時に加工してフィン２０を形成している。そして、図８（ａ）〜（ｃ）に示す工程において、シリコンゲルマニウム部材１３を除去することにより、フィン２０に切れ目２０ａを形成する。このため、図４（ａ）〜（ｃ）に示すフィン２０を形成する工程においては、フィン２０がシリコン基板１１及びシリコンゲルマニウム部材１３によって構成されており、切れ目２０ａは形成されていないため、フィン２０間の距離を均一にすることができる。これにより、マイクロローディング効果を抑制し、シリコン基板１１及びシリコンゲルマニウム部材１３を、加工領域全体にわたって均一な条件でエッチングすることができる。この結果、フィン２０を均一な形状に加工することができ、ＦｉｎＦＥＴの特性を均一化することができる。
【００２５】
より具体的には、フィン２０を形成する際のエッチングの効果は、隣のフィン２０との間の距離に依存する。このため、切れ目の存在により隣のフィン２０との間の距離が大きく異なると、マイクロローディング効果によって加工後のフィン２０の形状が大きく変動してしまう。例えば、フィン２０を短い周期で配列させる場合に合わせてエッチング条件を最適化すると、隣のフィン２０との距離が大きい場合には、フィン２０の根本部分の側面の傾斜が大きくなり、根本部分が太くなってしまう。この結果、フィン２０をボディ領域とするＦｉｎＦＥＴの特性が変動してしまう。これに対して、本実施形態によれば、後の工程において切れ目２０ａを形成する予定の領域においても、シリコンゲルマニウム部材１３によってフィン２０が形成されているため、フィン２０間の距離をほぼ等しくすることができ、エッチングの効果を均一化することができる。この結果、切れ目２０ａの近傍においても、フィン２０の形状を均一化することができる。このように、本実施形態によれば、フィン２０に切れ目２０ａを形成する必要がある装置において、フィン２０の形状精度を高め、ＦｉｎＦＥＴの特性を均一化することができる。この効果は、フィン２０のアスペクト比が高い場合に、特に顕著になる。
【００２６】
また、図４（ａ）〜（ｃ）に示す工程において、フィン２０を等間隔で形成することにより、図５（ａ）〜（ｃ）に示す工程において、素子分離絶縁膜２１を均一に形成することができる。例えば、素子分離絶縁膜２１を加熱して焼き締める際の収縮率が均一になり、素子分離絶縁膜２１の組成が均一になる。この結果、素子分離絶縁膜２１をエッチングする際に、均一なエッチング速度を得ることができ、素子分離絶縁膜２１の上面を平坦にすることができる。これにより、図１１（ａ）〜（ｃ）に示す工程においてゲート電極３０を形成したときに、フィン２０におけるゲート電極３０によって覆われる部分の高さが均一になり、ＦｉｎＦＥＴのチャネル幅が均一になる。これによっても、ＦｉｎＦＥＴの特性を均一化することができる。
【００２７】
更に、本実施形態においては、図４（ａ）〜（ｃ）に示す工程において、パターニングされたシリコン窒化膜１５をマスクとしてフィン２０を形成した後、図６（ａ）〜（ｃ）に示す工程において、シリコン窒化膜１５を除去する際に、フィン２０、シリコン窒化膜１２、シリコン酸化膜１４及びシリコン窒化膜１５からなる積層体の側面上に、ノンドープのアモルファスシリコンからなる側壁２３を形成している。これにより、シリコン窒化膜１２をシリコン酸化膜１４及び側壁２３によって保護しつつ、シリコン窒化膜１５のみを除去することができる。その後、側壁２３を除去している。これにより、フィン２０を倒壊させることなく、シリコン窒化膜１５のみを除去することができ、半導体装置１の歩留まりが向上する。
【００２８】
このプロセス及び効果を上位概念的に説明すると、以下のようになる。
図１２（ａ）〜（ｆ）は、本実施形態における側壁カバープロセスを例示する工程断面図である。
図１２（ａ）に示すように、半導体基板４０上に、第１材料からなる第１膜４１、第１材料とは異なる第２材料からなる第２膜４２、及び、第２材料とは異なる第３材料からなる第３膜４３をこの順に積層する。このとき、第１材料と第３材料とは相互に同じ材料であってもよく、異なる材料であってもよい。第１材料と第３材料とを同じ材料とすれば、半導体プロセスの制約された条件の下で、材料をうまく振り分けることができる。なお、本実施形態においては、半導体基板４０はシリコン基板１１であり、第１膜４１はシリコン窒化膜１２であり、第１材料はシリコン窒化物であり、第２膜４２はシリコン酸化膜１４であり、第２材料はシリコン酸化物であり、第３膜４３はシリコン窒化膜１５であり、第３材料はシリコン窒化物である。
【００２９】
次に、図１２（ｂ）に示すように、第３膜４３、第２膜４２、第１膜４１及び半導体基板４０をパターニングして、積層体４５を形成する。積層体４５は、半導体基板４０の上層部分、第１膜４１、第２膜４２及び第３膜４３を含んでいる。
次に、図１２（ｃ）に示すように、積層体４５の側面上に、第１材料、第２材料及び第３材料のいずれとも異なる材料からなる側壁４６を形成する。本実施形態においては、側壁４６（側壁２３）はノンドープのアモルファスシリコンによって形成する。
【００３０】
次に、図１２（ｄ）に示すように、第３膜４３を除去する。このとき、側壁４６により、積層体４５が支持される。また、第２膜４２及び側壁４６により、第１膜４１が保護される。これにより、第３膜４３のみを除去することができる。
次に、図１２（ｅ）に示すように、側壁４６を除去する。これにより、半導体基板４０上に、第１膜４１及び第２膜４２が積層された積層体４５ａが残留する。
【００３１】
また、本実施形態のように、半導体基板４０と側壁４６が同じ成分（例えばシリコン）を含む場合には、図１２（ｆ）に示すように、側壁４６を形成する前に、半導体基板４０の上面における積層体４５が形成されていない領域上に、第３材料及び側壁の材料とは異なる材料からなる第４膜４７を形成すると共に、半導体基板４０における積層体４５を構成する部分の側面上に、第３材料及び側壁の材料とは異なる材料からなる第５膜４８を形成してもよい。また、このとき、第４膜４７及び第５膜４８は、同じ材料によって形成してもよい。これにより、半導体基板４０及び側壁４６の双方がエッチングされるような条件でエッチングを施しても、第４膜４７、第５膜４８及び第２膜４２によって半導体基板４０を保護することにより、側壁４６のみを除去することができる。
【００３２】
更にまた、本実施形態においては、図１（ａ）〜（ｃ）に示す工程において、シリコン基板１１上にシリコン窒化膜１２を形成し、図４（ａ）〜（ｃ）に示す工程において、フィン２０を形成する際にシリコン窒化膜１２も加工してフィン２０上に残留させ、図１１（ａ）〜（ｃ）に示す工程において、ポリシリコン膜２６等をエッチングしてゲート電極３０を形成する際に、フィン２０の直上域においては、シリコン窒化膜１２をストッパとして用いている。これにより、ゲート電極３０を形成する際に、フィン２０がオーバーエッチングされることを防止できる。
【００３３】
なお、図１１（ａ）〜（ｃ）に示す工程において、ポリシリコン膜２６に対してＣＭＰを施す際にも、シリコン窒化膜１２をストッパとして利用してもよい。これにより、ポリシリコン膜２６の膜厚を精度よく制御することができ、ＦｉｎＦＥＴの特性をより一層均一化することができる。
【００３４】
次に、本実施形態の比較例について説明する。
図１３は、本比較例に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、
図１４は、本比較例に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による断面図である。
【００３５】
本比較例は、シリコン基板に犠牲材を埋め込むことなく、パターニングによってフィンに切れ目を形成した例である。
図１３（ａ）及び（ｂ）に示すように、本比較例においては、シリコン基板１１１の上面に対してエッチングを施すことにより、フィン１２０を形成する。このとき、シリコン基板１１１の上層部分にシリコンゲルマニウム部材を埋め込まず、パターニングにより、所定のフィン１２０に切れ目１２０ａを形成する。
【００３６】
しかしながら、この場合、切れ目１２０ａが形成された領域においては、切れ目１２０ａを挟んで対向する２本のフィン１２０間の距離が長くなる。このため、マイクロローディング効果により、フィン１２０における切れ目１２０ａに対向する部分の形状が変動してしまう。例えば、フィン１２０における切れ目１２０ａの近傍に位置する部分は、全体的に他のフィン１２０よりも太くなり、切れ目１２０ａ側の側面は、根本部分だけでなく上部も含めた全体がテーパー形状となり、根本部分における側面の傾斜はより緩やかとなる。このため、フィン１２０における切れ目１２０ａの近傍に位置する部分は、他の部分と比較して、根本部分が太くなると共に、形状が非対称になる。
【００３７】
また、切れ目１２０ａを介して対向するフィン１２０間の距離は、それ以外の領域におけるフィン１２０間の距離よりも長いため、切れ目１２０ａの近傍においては、素子分離絶縁膜１２１を形成する際に、焼き締め（Ｄｅｎｓｉｆｙ）の程度が異なる。この結果、焼き締め後の素子分離絶縁膜１２１の組成が異なり、エッチング速度が異なってしまう。具体的には、切れ目１２０ａの近傍においては、他の領域と比較してフィン間のスペースが広いため、焼き締めが進み、その後のウェットエッチングにおいてエッチング速度が低くなる。この結果、素子分離絶縁膜１２１の上面が周囲よりも高くなる。これらの要因により、切れ目１２０ａの近傍に形成されるＦｉｎＦＥＴの特性が、他のＦｉｎＦＥＴの特性と大きく異なってしまう。
【００３８】
更に、図１４（ａ）〜（ｃ）に示すように、本比較例においては、フィン１２０上にシリコン窒化膜１２（図１１参照）を設けていない。このため、ポリシリコン膜をエッチングしてゲート電極１３０に加工する際に、フィン１２０の上面において局所的にオーバーエッチングが発生してしまい、フィン１２０におけるゲート電極１３０によって覆われていない部分、すなわち、ソース・ドレインを構成する部分の上面が後退する。このソース・ドレインを構成する部分には、逆テーパー形状のコンタクト１３２が接続されるが、この部分の上面の位置が低くなることにより、コンタクト１３２の下端の面積が小さくなり、抵抗が高くなる。
【００３９】
これに対して、上述の如く、本実施形態においては、シリコン基板１１の一部をシリコンゲルマニウム部材１３に置換することにより、フィン２０を加工する工程及び素子分離絶縁膜２１を形成する工程においては、切れ目２０ａが形成されていない。このため、フィン２０間の距離が均一になり、フィン２０及び素子分離絶縁膜２１を均一に形成することができる。また、本実施形態においては、シリコン基板１１上にシリコン窒化膜１２を設け、フィン２０を形成する際にシリコン窒化膜１２も加工してフィン２０上に残留させ、シリコン窒化膜１２をストッパとしてゲート電極３０を加工している。この結果、ゲート電極３０をパターニングする際にフィン２０の上面がオーバーエッチングされることを防止でき、コンタクト３２の下面の面積が減少することを防止できる。
【００４０】
次に、第２の実施形態について説明する。
図１５〜図１８は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【００４１】
先ず、図１（ａ）〜（ｃ）に示すように、シリコン基板１１上にシリコン窒化膜１２を形成し、エッチングを施して開口部１２ａ及び凹部１１ａを形成する。
次に、図１５（ａ）〜（ｃ）に示すように、凹部１１ａの内面上にバリア膜５１を形成する。例えば、窒化処理を行うことにより、バリア膜５１として、膜厚が１０ｎｍ未満の窒化膜を形成する。次に、全面にシリコンを堆積させた後、エッチバックを施すことにより、凹部１１ａ及び開口部１２ａ内に、犠牲材としてシリコン部材５２を配置する。このとき、バリア膜５１におけるシリコン窒化膜１２上に形成した部分は、シリコン部材５２をエッチバックする際に一緒に除去してもよく、残留させてシリコン窒化膜１２と一体的に取り扱ってもよい。
【００４２】
次に、前述の第１の実施形態と同様に、図２〜図６に示す工程と同様な工程を実施する。
すなわち、シリコン窒化膜１２及びシリコン部材５２上に、シリコン酸化膜１４を形成し、その上にシリコン窒化膜１５を形成する。次に、シリコン窒化膜１５上にライン状のパターンに加工されたハードマスク１６を形成し、これをマスクとしてエッチングを施す。これにより、シリコン基板１１及びシリコン部材５２が選択的に除去されて、複数本のフィン２０が形成される。このとき、フィン２０には切れ目は形成されておらず、フィン２０の一部はシリコン部材５２によって形成されている。また、シリコン部材５２とシリコン基板１１との間には、バリア膜５１が介在している。次に、フィン２０間の空間の下部に素子分離絶縁膜２１を形成する。次に、フィン２０の露出面上にシリコン酸化膜２２を形成する。次に、不純物が導入されていないアモルファスシリコンを全面に堆積させ、これをエッチバックすることにより、フィン２０の側面上にノンドープのアモルファスシリコンからなる側壁２３を形成する。このとき、シリコン窒化膜１５の上部は露出させる。
【００４３】
次に、図１６（ａ）〜（ｃ）に示すように、例えば燐酸を用いたウェットエッチングにより、シリコン窒化膜１５（図６参照）を除去する。
次に、フッ化水素（ＨＦ）を含むエッチング液を用いたウェットエッチングにより、シリコン酸化膜１４を除去して、シリコン部材５２を露出させる。次に、アルカリ溶液を用いたウェットエッチングにより、シリコンからなる側壁２３及びシリコン部材５２を除去する。このとき、側壁２３とシリコン基板１１との間にはシリコン酸化膜２２が配置され、シリコン部材５２とシリコン基板１１との間には、例えばシリコン窒化物からなるバリア膜５１が配置されているため、このエッチングによってシリコン基板１１がエッチングされることを防止できる。その後、フッ化水素（ＨＦ）を含むエッチング液を用いたウェットエッチングにより、シリコン酸化膜２２を除去する。
【００４４】
このようなプロセスにより、図１７（ａ）〜（ｃ）に示すように、フィン２０におけるシリコン部材５２（図１６参照）が除去された部分に切れ目２０ａが形成される。また、素子分離絶縁膜２１の上面に凹部２１ａが形成される。凹部２１ａの底部には、バリア膜５１が残留する。
【００４５】
以後の工程は、図１０及び図１１に示す工程と同様である。すなわち、図１８（ａ）〜（ｃ）に示すように、シリコン酸化膜３５及びシリコン窒化膜３６を成膜し、これらをエッチバックすることにより凹部２１ａ内のみに残留させて、凹部２１ａ内にシリコン酸化膜３５及びシリコン窒化膜３６からなる絶縁部材２５を埋め込む。次に、ウェットエッチングを施すことにより、シリコン酸化膜を除去する。次に、例えば酸化処理を施して、フィン２０の露出面を覆うように、ゲート絶縁膜２４を形成する。次に、ポリシリコン膜２６、金属膜２７及びシリコン窒化膜２８を堆積させ、エッチングを施すことにより、フィン２０を跨ぎ、フィン２０に対して交差した方向に延びる複数本のゲート電極３０を形成する。次に、ゲート電極３０をマスクとして不純物を注入し、ＦｉｎＦＥＴを形成する。その後、層間絶縁膜３１及びコンタクト３２を形成し、その上に磁気抵抗効果素子を形成する。なお、図１８（ａ）においては、図示の便宜上、シリコン窒化膜１２、シリコン窒化膜２８及び層間絶縁膜３１は省略している。また、コンタクト３２は、１本のみ示している。このようにして、本実施形態に係る半導体装置２が製造される。
【００４６】
次に、本実施形態の効果について説明する。
本実施形態によれば、図１５（ａ）〜（ｃ）に示す工程において、凹部１１ａの内面上にバリア膜５１を形成し、その後、凹部１１ａ内にシリコン部材５２を埋め込むことにより、エッチングによってフィン２０を加工する際に、フィン２０の一部をシリコン部材５２によって構成する。これにより、前述の第１の実施形態と同様に、マイクロローディング効果を抑制し、フィン２０を均一に形成することができる。また、素子分離絶縁膜２１を形成する際にも、フィン２０に切れ目２０ａが形成されていないため、素子分離絶縁膜２１を均一に焼き締め、ウェットエッチングの際のエッチング量を均一にすることができる。
【００４７】
そして、図１７（ａ）〜（ｃ）に示す工程において、シリコン部材５２を除去することにより、フィン２０に切れ目２０ａを形成することができる。このとき、シリコン基板１１とシリコン部材５２との間にはバリア膜５１が設けられているため、シリコン基板１１を除去することなく、シリコン部材５２のみを除去することができる。
【００４８】
また、本実施形態においては、前述の第１の実施形態とは異なり、シリコンゲルマニウム等の特別な材料を堆積させる必要がないため、プロセスが容易である。
本実施形態における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
【００４９】
次に、第３の実施形態について説明する。
図１９〜図２５は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【００５０】
先ず、前述の第１の実施形態と同様に、図１〜図５に示す工程を実施する。
すなわち、図１（ａ）〜（ｃ）に示すように、シリコン基板１１上にシリコン窒化膜１２を形成し、エッチングを施して開口部１２ａ及び凹部１１ａを形成する。次に、図２（ａ）〜（ｃ）に示すように、例えば選択エピタキシャル成長法により、凹部１１ａ内及び開口部１２ａ内にシリコンゲルマニウム（ＳｉＧｅ）部材１３を配置する。次に、図３（ａ）〜（ｃ）に示すように、シリコン酸化膜１４及びシリコン窒化膜１５を積層させ、その上にハードマスク１６を形成する。次に、図４（ａ）〜（ｃ）に示すように、ハードマスク１６をマスクとしてエッチングを施し、フィン２０を形成する。次に、図５（ａ）〜（ｃ）に示すように、フィン２０間の空間の下部に素子分離絶縁膜２１を形成する。
【００５１】
以後の工程は、前述の第１の実施形態とは異なる。
先ず、図１９（ａ）〜（ｃ）に示すように、酸化処理を施すことにより、フィン２０の露出面上にゲート絶縁膜２４を形成する。次に、全面に不純物を導入したポリシリコンを堆積させることにより、フィン２０を覆うように、ポリシリコン膜２６を形成する。
【００５２】
次に、図２０（ａ）〜（ｃ）に示すように、シリコン窒化膜１５をストッパとして、ポリシリコン膜２６に対してＣＭＰを施す。これにより、ポリシリコン膜２６の上面をシリコン窒化膜１５の上面と一致させる。このとき、ポリシリコン膜２６の上面において、シリコン窒化膜１５が露出する。
【００５３】
次に、図２１（ａ）〜（ｃ）に示すように、例えば燐酸を用いてウェットエッチングを施し、シリコン窒化膜１５（図２０参照）を除去する。これにより、ポリシリコン膜２６の上面において、シリコン窒化膜１５が除去されたあとの空間に溝２６ａが形成される。次に、例えばフッ酸を用いたウェットエッチングにより、溝２６ａの底面からシリコン酸化膜１４（図２０参照）を除去する。これにより、溝２６ａの底面において、シリコン窒化膜１２及びシリコンゲルマニウム部材１３が露出する。
【００５４】
次に、図２２（ａ）〜（ｃ）に示すように、室温の弗硝酸を用いたウェットエッチング、又は、温度が５５０〜８００℃の塩酸（ＨＣｌ）を用いたホット処理により、溝２６ａを介してシリコンゲルマニウム部材１３（図２１参照）を除去する。
【００５５】
次に、図２３（ａ）〜（ｃ）に示すように、全面に絶縁材料を堆積させる。そして、ＲＩＥによるエッチバックを行うか、又は、ポリシリコン膜２６をストッパとしたＣＭＰを行い、ポリシリコン膜２６の上面上に堆積された絶縁材料を除去する。これにより、絶縁材料が溝２６ａの内部のみに残留し、溝２６ａ内に埋込絶縁部材６１が配置される。
次に、図２４（ａ）〜（ｃ）に示すように、ポリシリコン膜２６上に金属膜２７及びシリコン窒化膜２８を成膜する。次に、シリコン窒化膜２８上にハードマスク２９を形成する。
【００５６】
次に、図２５（ａ）〜（ｃ）に示すように、ハードマスク２９（図２４参照）をマスクとしてエッチングを施し、シリコン窒化膜２８、金属膜２７及びポリシリコン膜２６をパターニングする。これにより、ゲート電極３０が形成される。次に、埋込絶縁部材６１におけるゲート電極３０の直下域以外の領域に配置された部分を除去する。次に、ゲート電極３０をマスクとして不純物を注入し、ＦｉｎＦＥＴを形成する。次に、素子分離絶縁膜２１上に、ゲート電極３０を覆うように層間絶縁膜３１を形成し、層間絶縁膜３１内に、フィン２０におけるゲート電極３０の直下域間に位置する部分、すなわち、ＦｉｎＦＥＴのソース・ドレインに接続されるように、コンタクト３２を形成する。なお、図２５（ａ）においては、図示の便宜上、シリコン窒化膜２８及び層間絶縁膜３１は省略しており、コンタクト３２は１本のみ示している。その後、磁気抵抗効果素子を形成する。このようにして、本実施形態に係る半導体装置３が製造される。
【００５７】
本実施形態においては、図２０（ａ）〜（ｃ）に示す工程において、フィン２０間にポリシリコン膜２６を形成した後、図２１（ａ）〜（ｃ）に示す工程において、シリコン窒化膜１５を除去している。これにより、シリコン窒化膜１５を除去する際に、ポリシリコン膜２６によってフィン２０を支えることができる。このため、前述の第１及び第２の実施形態と比較して、側壁２３（図６参照）を形成し、除去する工程が不要になる。この結果、工程数を低減し、半導体装置の生産性を向上させることができる。
【００５８】
また、本実施形態においては、フィン２０とゲート電極３０との間に、埋込絶縁部材６１が残留する。これにより、フィン２０とコンタクト３２との間の寄生容量を低減することができる。
【００５９】
更に、本実施形態においては、エッチングによってゲート電極３０を加工する際に、シリコン窒化膜１５に加えて埋込絶縁部材６１によってもフィン２０の上面を保護することができる。これにより、エッチングによってフィン２０が受けるダメージを軽減することができる。
【００６０】
更にまた、本実施形態においては、図２０（ａ）〜（ｃ）に示す工程において、シリコン窒化膜１５をストッパとしてポリシリコン膜２６に対してＣＭＰを施すことができる。これにより、ポリシリコン膜２６の膜厚を精度よく制御することができ、ゲート電極３０の厚さを精度よく制御することができる。この結果、ＦｉｎＦＥＴの特性の均一化を図ることができる。
本実施形態における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
【００６１】
なお、前述の第１及び第３の実施形態においては、犠牲材としてシリコンゲルマニウム（ＳｉＧｅ）部材１３を形成する例を示したが、これには限定されない。犠牲材としては、フィン２０を加工する際にシリコン基板１１に対する選択比が小さく、且つ、適当な手段により、シリコン基板１１に対して選択的に除去できる材料であればよい。例えば、犠牲材として、シリコン窒化膜とシリコン膜との積層体を用いてもよい。この場合は、シリコン窒化膜をストッパとして、アルカリ性のエッチング液を用いたウェットエッチングを施すことにより、シリコン膜を除去することができる。
【００６２】
また、前述の各実施形態においては、半導体装置がＭＲＡＭである例を示したが、これには限定されない。前述の各実施形態は、高密度にＦｉｎＦＥＴを配置する必要がある装置であれば、好適に適用可能である。
【００６３】
以上説明した実施形態によれば、ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を実現することができる。
【００６４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６５】
１、２、３：半導体装置、１１：シリコン基板、１１ａ：凹部、１２：シリコン窒化膜、１２ａ：開口部、１３：シリコンゲルマニウム部材、１４：シリコン酸化膜、１５：シリコン窒化膜、１６：ハードマスク、２０：フィン、２０ａ：切れ目、２１：素子分離絶縁膜、２１ａ：凹部、２２：シリコン酸化膜、２３：側壁、２４：ゲート絶縁膜、２５：絶縁部材、２６：ポリシリコン膜、２６ａ：溝、２７：金属膜、２８：シリコン窒化膜、２９：ハードマスク、３０：ゲート電極、３１：層間絶縁膜、３２：コンタクト、３５：シリコン酸化膜、３６：シリコン窒化膜、４０：基材、４１：第１膜、４２：第２膜、４３：第３膜、４５、４５ａ：積層体、４６：側壁、４７：第４膜、４８：第５膜、５１：バリア膜、５２：シリコン部材、６１：埋込絶縁部材、１１１：シリコン基板、１２０：フィン、１２０ａ：切れ目、１３０：ゲート電極、１３２：コンタクト
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）の集積度の向上とオン電流の増大とを両立させるために、Ｆｉｎ型のＭＯＳＦＥＴ（以下、「ＦｉｎＦＥＴ」という）が提案されている。ＦｉｎＦＥＴにおいては、半導体基板の上面に一方向に延びる凸状のフィンが形成されており、このフィンを跨ぐように、他方向に延びるゲート電極が設けられている。これにより、フィンにおけるゲート電極により囲まれた部分の外周がチャネル領域となり、素子面積を増大させることなく、チャネル幅を拡大することができる。
しかしながら、ＦｉｎＦＥＴを小型化するにつれて、多数のＦｉｎＦＥＴを均一に形成することが困難になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−００９２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図６】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図９】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１０】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１１】第１の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１２】（ａ）〜（ｆ）は、本実施形態における側壁カバープロセスを例示する工程断面図である。
【図１３】比較例に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図である。
【図１４】比較例に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による断面図である。
【図１５】第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１６】第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１７】第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１８】第２の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図１９】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２０】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２１】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２２】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２３】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２４】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２５】第３の実施形態に係る半導体装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１〜図１１は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【０００８】
本実施形態に係る半導体装置は、例えば記憶装置であり、例えばＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）である。ＭＲＡＭにおいては、複数個のメモリセルがアレイ状に配列されており、各メモリセルにおいては、磁気抵抗記憶素子及びトランジスタが設けられている。本実施形態において、各メモリセルを構成するトランジスタはＦｉｎＦＥＴである。
【０００９】
先ず、図１（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。シリコン基板１１の少なくとも上層部分は、不純物が導入されて半導体となっている。そして、シリコン基板１１上に、シリコン窒化膜１２を形成する。次に、例えばフォトリソグラフィ法により、シリコン窒化膜１２上にマスク膜（図示せず）を形成し、このマスク膜をマスクとして例えばＲＩＥ（reactive ion etching：反応性イオンエッチング）等の異方性エッチングを施す。これにより、シリコン窒化膜１２に開口部１２ａが形成されると共に、シリコン基板１１の上層部分に凹部１１ａが形成される。凹部１１ａは、シリコン基板１１に形成される素子同士を分離できる程度の深さまで形成する。
【００１０】
次に、図２（ａ）〜（ｃ）に示すように、例えば選択エピタキシャル成長法により、シリコンゲルマニウム（ＳｉＧｅ）部材１３を形成する。このとき、シリコンゲルマニウム部材１３中のゲルマニウム濃度は２０〜５０原子％程度となるようにする。また、成膜後にシリコン窒化膜１２をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）等の平坦化処理を施すか、成膜時に膜厚を制御することにより、シリコンゲルマニウム部材１３がシリコン窒化膜１２の上面から突出しないようにする。これにより、凹部１１ａ内及び開口部１２ａ内に、犠牲材としてシリコンゲルマニウム部材１３を配置する。次に、例えばプラズマ酸化処理を施し、シリコン窒化膜１２及びシリコンゲルマニウム部材１３上に、シリコン酸化膜１４を形成する。
【００１１】
次に、図３（ａ）〜（ｃ）に示すように、シリコン酸化膜１４上にシリコン窒化膜１５を成膜する。次に、シリコン窒化膜１５上に例えばシリコン酸化物からなるハードマスク膜を成膜し、側壁法等を用いてパターニングすることにより、ハードマスク１６に加工する。ハードマスク１６は、一方向に延び、周期的に配列された複数本のライン状に形成する。
【００１２】
次に、図４（ａ）〜（ｃ）に示すように、ハードマスク１６をマスクとしてエッチングを施すことにより、シリコン窒化膜１５、シリコン酸化膜１４、シリコン窒化膜１２、シリコン基板１１の上層部分及びシリコンゲルマニウム部材１３を選択的に除去して、パターニングする。これにより、これらの部材にハードマスク１６のパターンが転写され、一方向に延び、周期的に配列された複数本のフィン２０が形成される。各フィン２０の形状は、主面がシリコン基板１１の上面に対して垂直な略板状である。但し、フィン２０の根本部分の側面は垂直方向に対して傾斜しており、根本部分の幅は下方に向かうにつれてテーパー状に広がっている。
【００１３】
フィン２０の大部分はシリコン基板１１の上層部分によって構成されているが、フィン２０の一部分はシリコンゲルマニウム部材１３によって構成されている。但し、シリコンゲルマニウム部材１３は、シリコン基板１１とほぼ同様にエッチングすることができるため、隣り合うフィン２０間の距離はほぼ均一になる。この結果、マイクロローディング効果が抑制され、フィン２０を均一な形状に加工することができる。
【００１４】
次に、図５（ａ）〜（ｃ）に示すように、例えば塗布法によりシリコン酸化物を堆積させ、このシリコン酸化物を加熱することにより、フィン２０を覆うように素子分離絶縁膜２１を成膜する。このとき、素子分離絶縁膜２１は加熱により焼き締められて収縮（Ｄｅｎｓｉｆｙ）する。また、素子分離絶縁膜２１は、その後の工程における熱処理によっても、焼き締められて収縮する。素子分離絶縁膜２１はフィン２０によって複数の領域に区画されており、焼き締め（Ｄｅｎｓｉｆｙ）の程度は、各領域の大きさに依存する。そして、フィン２０は周期的に配列されているため、素子分離絶縁膜２１が区画された領域の大きさも相互に等しい。このため、収縮の程度も領域間で均一であり、素子分離絶縁膜２１の組成も均一になる。次に、シリコン窒化膜１５をストッパとしてＣＭＰを施す。
【００１５】
次に、フッ化水素（ＨＦ）を含むエッチング液を用いてウェットエッチングを施すことにより、素子分離絶縁膜２１の上面を後退させる。これにより、フィン２０間の空間の下部に、素子分離絶縁膜２１が形成される。このとき、素子分離絶縁膜２１の組成が均一であれば、エッチングの程度も均一になり、上面が平坦になる。なお、素子分離絶縁膜２１の上部は、フッ化水素（ＨＦ）系のウェットエッチングとＲＩＥを組み合わせて除去してもよい。また、素子分離絶縁膜２１は、ＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積させてもよい。
【００１６】
次に、図６（ａ）〜（ｃ）に示すように、酸化処理を施すことにより、フィン２０における素子分離絶縁膜２１の上面から突出した部分の側面上に、保護膜としてシリコン酸化膜２２を形成する。次に、例えばＬＰＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法又はＰＥＣＶＤ（plasma enhanced CVD：プラズマ化学気相成長）法により、全面に不純物が導入されていないアモルファスシリコン膜を成膜する。そして、このアモルファスシリコン膜をエッチバックすることにより、フィン２０、シリコン窒化膜１２、シリコン酸化膜１４、シリコン窒化膜１５及びシリコン酸化膜２２からなる積層体の側面上に、ノンドープのアモルファスシリコンからなる側壁２３を形成する。側壁２３の不純物濃度は、シリコン基板１１の不純物濃度よりも低い。
【００１７】
次に、例えば燐酸を用いたウェットエッチングを施し、シリコン窒化膜１５（図５参照）を除去する。このとき、シリコン窒化膜１２は、シリコン酸化膜１４及び側壁２３により覆われているため、除去されない。
【００１８】
次に、図７（ａ）〜（ｃ）に示すように、アルカリ溶液を用いたウェットエッチングを施すことにより、側壁２３（図６参照）を除去する。このとき、シリコン基板１１及びシリコンゲルマニウム部材１３は、シリコン酸化膜１４及びシリコン酸化膜２２によって覆われているため、除去されない。
【００１９】
次に、図８（ａ）〜（ｃ）に示すように、シリコン酸化膜１４及びシリコン酸化膜２２（図７参照）を除去する。
次に、室温の弗硝酸を用いたウェットエッチング、又は、温度が５５０〜８００℃の塩酸（ＨＣｌ）を用いたホット処理により、シリコンゲルマニウム部材１３（図７参照）を除去する。このとき、シリコン基板１１は除去されない。これにより、フィン２０におけるシリコンゲルマニウム部材１３により構成されていた部分が消失し、フィン２０に切れ目２０ａが形成されると共に、素子分離絶縁膜２１の上面に凹部２１ａが形成される。
【００２０】
次に、図９（ａ）〜（ｃ）に示すように、シリコン酸化膜３５を成膜し、その後、シリコン窒化膜３６を成膜する。なお、図示の便宜上、図９（ａ）においては、シリコン酸化膜３５及びシリコン窒化膜３６を省略している。次に、シリコン窒化膜３６をエッチバックすることにより、シリコン窒化膜３６における凹部２１ａ内に形成された部分を残留させつつ、それ以外の部分を除去する。次に、フッ化水素（ＨＦ）を用いたウェットエッチングにより、シリコン酸化膜３５における凹部２１ａ内に形成された部分を残留させつつ、それ以外の部分を除去する。
【００２１】
これにより、図１０（ａ）〜（ｃ）に示すように、フィン２０の側面が露出すると共に、凹部２１ａ内に、シリコン酸化膜３５及びシリコン窒化膜３６が積層された絶縁部材２５が埋め込まれる。
その後、酸化処理を施すことにより、フィン２０の露出面を覆うように、ゲート絶縁膜２４を形成する。
【００２２】
次に、図１１（ａ）〜（ｃ）に示すように、不純物を導入したポリシリコンを全面に堆積させることにより、フィン２０を覆うポリシリコン膜２６を形成する。次に、ポリシリコン膜２６に対してＣＭＰを施す。このとき、ストッパは用いない。次に、ポリシリコン膜２６上に、タングステン等からなる金属膜２７を形成し、その上にシリコン窒化膜２８を形成する。次に、シリコン窒化膜２８上にハードマスク膜を成膜し、これをパターニングすることにより、フィン２０が延びる方向に対して交差、例えば直交した方向に延び、周期的に配列された複数本のハードマスク（図示せず）を形成する。次に、ハードマスクをマスクとしてエッチングを施し、シリコン窒化膜２８、金属膜２７及びポリシリコン膜２６を選択的に除去する。このとき、フィン２０の直上域においては、シリコン窒化膜１２においてエッチングが停止する。これにより、素子分離絶縁膜２１上に、フィン２０を跨ぐように、相互に平行に延びる複数本のゲート電極３０が形成される。ゲート電極３０の下部はポリシリコン膜２６によって構成され、上部は金属膜２７によって構成される。
【００２３】
次に、ゲート電極３０をマスクとして、フィン２０に対して不純物を注入する。これにより、フィン２０に拡散層（図示せず）が形成され、フィン２０とゲート電極３０との最近接点毎に、ＦｉｎＦＥＴが構成される。上方から見て、複数本のフィン２０及びゲート電極３０は格子状に配置されるため、複数個のＦｉｎＦＥＴはマトリクス状に配列される。また、シリコンゲルマニウム部材１３（図２参照）が形成されていた部分は、フィン２０の切れ目２０ａとなる。次に、素子分離絶縁膜２１上に、ゲート電極３０を覆うように、層間絶縁膜３１を形成する。なお、図１１（ａ）においては、図示の便宜上、シリコン窒化膜１２、シリコン窒化膜２８及び層間絶縁膜３１は省略している。次に、層間絶縁膜３１内にコンタクト３２を形成する。コンタクト３２は、フィン２０の拡散層の直上域毎に形成する。すなわち、複数本のコンタクト３２を、上方から見て、フィン２０におけるゲート電極３０によって覆われていない部分毎に形成する。但し、図１１（ａ）及び（ｃ）においては、図示の便宜上、コンタクト３２は１本のみ示している。その後、層間絶縁膜３１上に磁気抵抗効果素子（図示せず）を形成し、コンタクト３２を介して各ＦｉｎＦＥＴに接続する。このようにして、本実施形態に係る半導体装置１が製造される。
【００２４】
次に、本実施形態の効果について説明する。
本実施形態においては、図２（ａ）〜（ｃ）に示す工程において、シリコン基板１１の上層部分の一部にシリコンゲルマニウム部材１３を埋め込み、図４（ａ）〜（ｃ）に示す工程において、シリコン基板１１及びシリコンゲルマニウム部材１３を同時に加工してフィン２０を形成している。そして、図８（ａ）〜（ｃ）に示す工程において、シリコンゲルマニウム部材１３を除去することにより、フィン２０に切れ目２０ａを形成する。このため、図４（ａ）〜（ｃ）に示すフィン２０を形成する工程においては、フィン２０がシリコン基板１１及びシリコンゲルマニウム部材１３によって構成されており、切れ目２０ａは形成されていないため、フィン２０間の距離を均一にすることができる。これにより、マイクロローディング効果を抑制し、シリコン基板１１及びシリコンゲルマニウム部材１３を、加工領域全体にわたって均一な条件でエッチングすることができる。この結果、フィン２０を均一な形状に加工することができ、ＦｉｎＦＥＴの特性を均一化することができる。
【００２５】
より具体的には、フィン２０を形成する際のエッチングの効果は、隣のフィン２０との間の距離に依存する。このため、切れ目の存在により隣のフィン２０との間の距離が大きく異なると、マイクロローディング効果によって加工後のフィン２０の形状が大きく変動してしまう。例えば、フィン２０を短い周期で配列させる場合に合わせてエッチング条件を最適化すると、隣のフィン２０との距離が大きい場合には、フィン２０の根本部分の側面の傾斜が大きくなり、根本部分が太くなってしまう。この結果、フィン２０をボディ領域とするＦｉｎＦＥＴの特性が変動してしまう。これに対して、本実施形態によれば、後の工程において切れ目２０ａを形成する予定の領域においても、シリコンゲルマニウム部材１３によってフィン２０が形成されているため、フィン２０間の距離をほぼ等しくすることができ、エッチングの効果を均一化することができる。この結果、切れ目２０ａの近傍においても、フィン２０の形状を均一化することができる。このように、本実施形態によれば、フィン２０に切れ目２０ａを形成する必要がある装置において、フィン２０の形状精度を高め、ＦｉｎＦＥＴの特性を均一化することができる。この効果は、フィン２０のアスペクト比が高い場合に、特に顕著になる。
【００２６】
また、図４（ａ）〜（ｃ）に示す工程において、フィン２０を等間隔で形成することにより、図５（ａ）〜（ｃ）に示す工程において、素子分離絶縁膜２１を均一に形成することができる。例えば、素子分離絶縁膜２１を加熱して焼き締める際の収縮率が均一になり、素子分離絶縁膜２１の組成が均一になる。この結果、素子分離絶縁膜２１をエッチングする際に、均一なエッチング速度を得ることができ、素子分離絶縁膜２１の上面を平坦にすることができる。これにより、図１１（ａ）〜（ｃ）に示す工程においてゲート電極３０を形成したときに、フィン２０におけるゲート電極３０によって覆われる部分の高さが均一になり、ＦｉｎＦＥＴのチャネル幅が均一になる。これによっても、ＦｉｎＦＥＴの特性を均一化することができる。
【００２７】
更に、本実施形態においては、図４（ａ）〜（ｃ）に示す工程において、パターニングされたシリコン窒化膜１５をマスクとしてフィン２０を形成した後、図６（ａ）〜（ｃ）に示す工程において、シリコン窒化膜１５を除去する際に、フィン２０、シリコン窒化膜１２、シリコン酸化膜１４及びシリコン窒化膜１５からなる積層体の側面上に、ノンドープのアモルファスシリコンからなる側壁２３を形成している。これにより、シリコン窒化膜１２をシリコン酸化膜１４及び側壁２３によって保護しつつ、シリコン窒化膜１５のみを除去することができる。その後、側壁２３を除去している。これにより、フィン２０を倒壊させることなく、シリコン窒化膜１５のみを除去することができ、半導体装置１の歩留まりが向上する。
【００２８】
このプロセス及び効果を上位概念的に説明すると、以下のようになる。
図１２（ａ）〜（ｆ）は、本実施形態における側壁カバープロセスを例示する工程断面図である。
図１２（ａ）に示すように、半導体基板４０上に、第１材料からなる第１膜４１、第１材料とは異なる第２材料からなる第２膜４２、及び、第２材料とは異なる第３材料からなる第３膜４３をこの順に積層する。このとき、第１材料と第３材料とは相互に同じ材料であってもよく、異なる材料であってもよい。第１材料と第３材料とを同じ材料とすれば、半導体プロセスの制約された条件の下で、材料をうまく振り分けることができる。なお、本実施形態においては、半導体基板４０はシリコン基板１１であり、第１膜４１はシリコン窒化膜１２であり、第１材料はシリコン窒化物であり、第２膜４２はシリコン酸化膜１４であり、第２材料はシリコン酸化物であり、第３膜４３はシリコン窒化膜１５であり、第３材料はシリコン窒化物である。
【００２９】
次に、図１２（ｂ）に示すように、第３膜４３、第２膜４２、第１膜４１及び半導体基板４０をパターニングして、積層体４５を形成する。積層体４５は、半導体基板４０の上層部分、第１膜４１、第２膜４２及び第３膜４３を含んでいる。
次に、図１２（ｃ）に示すように、積層体４５の側面上に、第１材料、第２材料及び第３材料のいずれとも異なる材料からなる側壁４６を形成する。本実施形態においては、側壁４６（側壁２３）はノンドープのアモルファスシリコンによって形成する。
【００３０】
次に、図１２（ｄ）に示すように、第３膜４３を除去する。このとき、側壁４６により、積層体４５が支持される。また、第２膜４２及び側壁４６により、第１膜４１が保護される。これにより、第３膜４３のみを除去することができる。
次に、図１２（ｅ）に示すように、側壁４６を除去する。これにより、半導体基板４０上に、第１膜４１及び第２膜４２が積層された積層体４５ａが残留する。
【００３１】
また、本実施形態のように、半導体基板４０と側壁４６が同じ成分（例えばシリコン）を含む場合には、図１２（ｆ）に示すように、側壁４６を形成する前に、半導体基板４０の上面における積層体４５が形成されていない領域上に、第３材料及び側壁の材料とは異なる材料からなる第４膜４７を形成すると共に、半導体基板４０における積層体４５を構成する部分の側面上に、第３材料及び側壁の材料とは異なる材料からなる第５膜４８を形成してもよい。また、このとき、第４膜４７及び第５膜４８は、同じ材料によって形成してもよい。これにより、半導体基板４０及び側壁４６の双方がエッチングされるような条件でエッチングを施しても、第４膜４７、第５膜４８及び第２膜４２によって半導体基板４０を保護することにより、側壁４６のみを除去することができる。
【００３２】
更にまた、本実施形態においては、図１（ａ）〜（ｃ）に示す工程において、シリコン基板１１上にシリコン窒化膜１２を形成し、図４（ａ）〜（ｃ）に示す工程において、フィン２０を形成する際にシリコン窒化膜１２も加工してフィン２０上に残留させ、図１１（ａ）〜（ｃ）に示す工程において、ポリシリコン膜２６等をエッチングしてゲート電極３０を形成する際に、フィン２０の直上域においては、シリコン窒化膜１２をストッパとして用いている。これにより、ゲート電極３０を形成する際に、フィン２０がオーバーエッチングされることを防止できる。
【００３３】
なお、図１１（ａ）〜（ｃ）に示す工程において、ポリシリコン膜２６に対してＣＭＰを施す際にも、シリコン窒化膜１２をストッパとして利用してもよい。これにより、ポリシリコン膜２６の膜厚を精度よく制御することができ、ＦｉｎＦＥＴの特性をより一層均一化することができる。
【００３４】
次に、本実施形態の比較例について説明する。
図１３は、本比較例に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、
図１４は、本比較例に係る半導体装置の製造方法を示す工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＣ−Ｃ’線による断面図であり、（ｃ）は（ａ）に示すＤ−Ｄ’線による断面図である。
【００３５】
本比較例は、シリコン基板に犠牲材を埋め込むことなく、パターニングによってフィンに切れ目を形成した例である。
図１３（ａ）及び（ｂ）に示すように、本比較例においては、シリコン基板１１１の上面に対してエッチングを施すことにより、フィン１２０を形成する。このとき、シリコン基板１１１の上層部分にシリコンゲルマニウム部材を埋め込まず、パターニングにより、所定のフィン１２０に切れ目１２０ａを形成する。
【００３６】
しかしながら、この場合、切れ目１２０ａが形成された領域においては、切れ目１２０ａを挟んで対向する２本のフィン１２０間の距離が長くなる。このため、マイクロローディング効果により、フィン１２０における切れ目１２０ａに対向する部分の形状が変動してしまう。例えば、フィン１２０における切れ目１２０ａの近傍に位置する部分は、全体的に他のフィン１２０よりも太くなり、切れ目１２０ａ側の側面は、根本部分だけでなく上部も含めた全体がテーパー形状となり、根本部分における側面の傾斜はより緩やかとなる。このため、フィン１２０における切れ目１２０ａの近傍に位置する部分は、他の部分と比較して、根本部分が太くなると共に、形状が非対称になる。
【００３７】
また、切れ目１２０ａを介して対向するフィン１２０間の距離は、それ以外の領域におけるフィン１２０間の距離よりも長いため、切れ目１２０ａの近傍においては、素子分離絶縁膜１２１を形成する際に、焼き締め（Ｄｅｎｓｉｆｙ）の程度が異なる。この結果、焼き締め後の素子分離絶縁膜１２１の組成が異なり、エッチング速度が異なってしまう。具体的には、切れ目１２０ａの近傍においては、他の領域と比較してフィン間のスペースが広いため、焼き締めが進み、その後のウェットエッチングにおいてエッチング速度が低くなる。この結果、素子分離絶縁膜１２１の上面が周囲よりも高くなる。これらの要因により、切れ目１２０ａの近傍に形成されるＦｉｎＦＥＴの特性が、他のＦｉｎＦＥＴの特性と大きく異なってしまう。
【００３８】
更に、図１４（ａ）〜（ｃ）に示すように、本比較例においては、フィン１２０上にシリコン窒化膜１２（図１１参照）を設けていない。このため、ポリシリコン膜をエッチングしてゲート電極１３０に加工する際に、フィン１２０の上面において局所的にオーバーエッチングが発生してしまい、フィン１２０におけるゲート電極１３０によって覆われていない部分、すなわち、ソース・ドレインを構成する部分の上面が後退する。このソース・ドレインを構成する部分には、逆テーパー形状のコンタクト１３２が接続されるが、この部分の上面の位置が低くなることにより、コンタクト１３２の下端の面積が小さくなり、抵抗が高くなる。
【００３９】
これに対して、上述の如く、本実施形態においては、シリコン基板１１の一部をシリコンゲルマニウム部材１３に置換することにより、フィン２０を加工する工程及び素子分離絶縁膜２１を形成する工程においては、切れ目２０ａが形成されていない。このため、フィン２０間の距離が均一になり、フィン２０及び素子分離絶縁膜２１を均一に形成することができる。また、本実施形態においては、シリコン基板１１上にシリコン窒化膜１２を設け、フィン２０を形成する際にシリコン窒化膜１２も加工してフィン２０上に残留させ、シリコン窒化膜１２をストッパとしてゲート電極３０を加工している。この結果、ゲート電極３０をパターニングする際にフィン２０の上面がオーバーエッチングされることを防止でき、コンタクト３２の下面の面積が減少することを防止できる。
【００４０】
次に、第２の実施形態について説明する。
図１５〜図１８は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【００４１】
先ず、図１（ａ）〜（ｃ）に示すように、シリコン基板１１上にシリコン窒化膜１２を形成し、エッチングを施して開口部１２ａ及び凹部１１ａを形成する。
次に、図１５（ａ）〜（ｃ）に示すように、凹部１１ａの内面上にバリア膜５１を形成する。例えば、窒化処理を行うことにより、バリア膜５１として、膜厚が１０ｎｍ未満の窒化膜を形成する。次に、全面にシリコンを堆積させた後、エッチバックを施すことにより、凹部１１ａ及び開口部１２ａ内に、犠牲材としてシリコン部材５２を配置する。このとき、バリア膜５１におけるシリコン窒化膜１２上に形成した部分は、シリコン部材５２をエッチバックする際に一緒に除去してもよく、残留させてシリコン窒化膜１２と一体的に取り扱ってもよい。
【００４２】
次に、前述の第１の実施形態と同様に、図２〜図６に示す工程と同様な工程を実施する。
すなわち、シリコン窒化膜１２及びシリコン部材５２上に、シリコン酸化膜１４を形成し、その上にシリコン窒化膜１５を形成する。次に、シリコン窒化膜１５上にライン状のパターンに加工されたハードマスク１６を形成し、これをマスクとしてエッチングを施す。これにより、シリコン基板１１及びシリコン部材５２が選択的に除去されて、複数本のフィン２０が形成される。このとき、フィン２０には切れ目は形成されておらず、フィン２０の一部はシリコン部材５２によって形成されている。また、シリコン部材５２とシリコン基板１１との間には、バリア膜５１が介在している。次に、フィン２０間の空間の下部に素子分離絶縁膜２１を形成する。次に、フィン２０の露出面上にシリコン酸化膜２２を形成する。次に、不純物が導入されていないアモルファスシリコンを全面に堆積させ、これをエッチバックすることにより、フィン２０の側面上にノンドープのアモルファスシリコンからなる側壁２３を形成する。このとき、シリコン窒化膜１５の上部は露出させる。
【００４３】
次に、図１６（ａ）〜（ｃ）に示すように、例えば燐酸を用いたウェットエッチングにより、シリコン窒化膜１５（図６参照）を除去する。
次に、フッ化水素（ＨＦ）を含むエッチング液を用いたウェットエッチングにより、シリコン酸化膜１４を除去して、シリコン部材５２を露出させる。次に、アルカリ溶液を用いたウェットエッチングにより、シリコンからなる側壁２３及びシリコン部材５２を除去する。このとき、側壁２３とシリコン基板１１との間にはシリコン酸化膜２２が配置され、シリコン部材５２とシリコン基板１１との間には、例えばシリコン窒化物からなるバリア膜５１が配置されているため、このエッチングによってシリコン基板１１がエッチングされることを防止できる。その後、フッ化水素（ＨＦ）を含むエッチング液を用いたウェットエッチングにより、シリコン酸化膜２２を除去する。
【００４４】
このようなプロセスにより、図１７（ａ）〜（ｃ）に示すように、フィン２０におけるシリコン部材５２（図１６参照）が除去された部分に切れ目２０ａが形成される。また、素子分離絶縁膜２１の上面に凹部２１ａが形成される。凹部２１ａの底部には、バリア膜５１が残留する。
【００４５】
以後の工程は、図１０及び図１１に示す工程と同様である。すなわち、図１８（ａ）〜（ｃ）に示すように、シリコン酸化膜３５及びシリコン窒化膜３６を成膜し、これらをエッチバックすることにより凹部２１ａ内のみに残留させて、凹部２１ａ内にシリコン酸化膜３５及びシリコン窒化膜３６からなる絶縁部材２５を埋め込む。次に、ウェットエッチングを施すことにより、シリコン酸化膜を除去する。次に、例えば酸化処理を施して、フィン２０の露出面を覆うように、ゲート絶縁膜２４を形成する。次に、ポリシリコン膜２６、金属膜２７及びシリコン窒化膜２８を堆積させ、エッチングを施すことにより、フィン２０を跨ぎ、フィン２０に対して交差した方向に延びる複数本のゲート電極３０を形成する。次に、ゲート電極３０をマスクとして不純物を注入し、ＦｉｎＦＥＴを形成する。その後、層間絶縁膜３１及びコンタクト３２を形成し、その上に磁気抵抗効果素子を形成する。なお、図１８（ａ）においては、図示の便宜上、シリコン窒化膜１２、シリコン窒化膜２８及び層間絶縁膜３１は省略している。また、コンタクト３２は、１本のみ示している。このようにして、本実施形態に係る半導体装置２が製造される。
【００４６】
次に、本実施形態の効果について説明する。
本実施形態によれば、図１５（ａ）〜（ｃ）に示す工程において、凹部１１ａの内面上にバリア膜５１を形成し、その後、凹部１１ａ内にシリコン部材５２を埋め込むことにより、エッチングによってフィン２０を加工する際に、フィン２０の一部をシリコン部材５２によって構成する。これにより、前述の第１の実施形態と同様に、マイクロローディング効果を抑制し、フィン２０を均一に形成することができる。また、素子分離絶縁膜２１を形成する際にも、フィン２０に切れ目２０ａが形成されていないため、素子分離絶縁膜２１を均一に焼き締め、ウェットエッチングの際のエッチング量を均一にすることができる。
【００４７】
そして、図１７（ａ）〜（ｃ）に示す工程において、シリコン部材５２を除去することにより、フィン２０に切れ目２０ａを形成することができる。このとき、シリコン基板１１とシリコン部材５２との間にはバリア膜５１が設けられているため、シリコン基板１１を除去することなく、シリコン部材５２のみを除去することができる。
【００４８】
また、本実施形態においては、前述の第１の実施形態とは異なり、シリコンゲルマニウム等の特別な材料を堆積させる必要がないため、プロセスが容易である。
本実施形態における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
【００４９】
次に、第３の実施形態について説明する。
図１９〜図２５は、本実施形態に係る半導体装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【００５０】
先ず、前述の第１の実施形態と同様に、図１〜図５に示す工程を実施する。
すなわち、図１（ａ）〜（ｃ）に示すように、シリコン基板１１上にシリコン窒化膜１２を形成し、エッチングを施して開口部１２ａ及び凹部１１ａを形成する。次に、図２（ａ）〜（ｃ）に示すように、例えば選択エピタキシャル成長法により、凹部１１ａ内及び開口部１２ａ内にシリコンゲルマニウム（ＳｉＧｅ）部材１３を配置する。次に、図３（ａ）〜（ｃ）に示すように、シリコン酸化膜１４及びシリコン窒化膜１５を積層させ、その上にハードマスク１６を形成する。次に、図４（ａ）〜（ｃ）に示すように、ハードマスク１６をマスクとしてエッチングを施し、フィン２０を形成する。次に、図５（ａ）〜（ｃ）に示すように、フィン２０間の空間の下部に素子分離絶縁膜２１を形成する。
【００５１】
以後の工程は、前述の第１の実施形態とは異なる。
先ず、図１９（ａ）〜（ｃ）に示すように、酸化処理を施すことにより、フィン２０の露出面上にゲート絶縁膜２４を形成する。次に、全面に不純物を導入したポリシリコンを堆積させることにより、フィン２０を覆うように、ポリシリコン膜２６を形成する。
【００５２】
次に、図２０（ａ）〜（ｃ）に示すように、シリコン窒化膜１５をストッパとして、ポリシリコン膜２６に対してＣＭＰを施す。これにより、ポリシリコン膜２６の上面をシリコン窒化膜１５の上面と一致させる。このとき、ポリシリコン膜２６の上面において、シリコン窒化膜１５が露出する。
【００５３】
次に、図２１（ａ）〜（ｃ）に示すように、例えば燐酸を用いてウェットエッチングを施し、シリコン窒化膜１５（図２０参照）を除去する。これにより、ポリシリコン膜２６の上面において、シリコン窒化膜１５が除去されたあとの空間に溝２６ａが形成される。次に、例えばフッ酸を用いたウェットエッチングにより、溝２６ａの底面からシリコン酸化膜１４（図２０参照）を除去する。これにより、溝２６ａの底面において、シリコン窒化膜１２及びシリコンゲルマニウム部材１３が露出する。
【００５４】
次に、図２２（ａ）〜（ｃ）に示すように、室温の弗硝酸を用いたウェットエッチング、又は、温度が５５０〜８００℃の塩酸（ＨＣｌ）を用いたホット処理により、溝２６ａを介してシリコンゲルマニウム部材１３（図２１参照）を除去する。
【００５５】
次に、図２３（ａ）〜（ｃ）に示すように、全面に絶縁材料を堆積させる。そして、ＲＩＥによるエッチバックを行うか、又は、ポリシリコン膜２６をストッパとしたＣＭＰを行い、ポリシリコン膜２６の上面上に堆積された絶縁材料を除去する。これにより、絶縁材料が溝２６ａの内部のみに残留し、溝２６ａ内に埋込絶縁部材６１が配置される。
次に、図２４（ａ）〜（ｃ）に示すように、ポリシリコン膜２６上に金属膜２７及びシリコン窒化膜２８を成膜する。次に、シリコン窒化膜２８上にハードマスク２９を形成する。
【００５６】
次に、図２５（ａ）〜（ｃ）に示すように、ハードマスク２９（図２４参照）をマスクとしてエッチングを施し、シリコン窒化膜２８、金属膜２７及びポリシリコン膜２６をパターニングする。これにより、ゲート電極３０が形成される。次に、埋込絶縁部材６１におけるゲート電極３０の直下域以外の領域に配置された部分を除去する。次に、ゲート電極３０をマスクとして不純物を注入し、ＦｉｎＦＥＴを形成する。次に、素子分離絶縁膜２１上に、ゲート電極３０を覆うように層間絶縁膜３１を形成し、層間絶縁膜３１内に、フィン２０におけるゲート電極３０の直下域間に位置する部分、すなわち、ＦｉｎＦＥＴのソース・ドレインに接続されるように、コンタクト３２を形成する。なお、図２５（ａ）においては、図示の便宜上、シリコン窒化膜２８及び層間絶縁膜３１は省略しており、コンタクト３２は１本のみ示している。その後、磁気抵抗効果素子を形成する。このようにして、本実施形態に係る半導体装置３が製造される。
【００５７】
本実施形態においては、図２０（ａ）〜（ｃ）に示す工程において、フィン２０間にポリシリコン膜２６を形成した後、図２１（ａ）〜（ｃ）に示す工程において、シリコン窒化膜１５を除去している。これにより、シリコン窒化膜１５を除去する際に、ポリシリコン膜２６によってフィン２０を支えることができる。このため、前述の第１及び第２の実施形態と比較して、側壁２３（図６参照）を形成し、除去する工程が不要になる。この結果、工程数を低減し、半導体装置の生産性を向上させることができる。
【００５８】
また、本実施形態においては、フィン２０とゲート電極３０との間に、埋込絶縁部材６１が残留する。これにより、フィン２０とコンタクト３２との間の寄生容量を低減することができる。
【００５９】
更に、本実施形態においては、エッチングによってゲート電極３０を加工する際に、シリコン窒化膜１５に加えて埋込絶縁部材６１によってもフィン２０の上面を保護することができる。これにより、エッチングによってフィン２０が受けるダメージを軽減することができる。
【００６０】
更にまた、本実施形態においては、図２０（ａ）〜（ｃ）に示す工程において、シリコン窒化膜１５をストッパとしてポリシリコン膜２６に対してＣＭＰを施すことができる。これにより、ポリシリコン膜２６の膜厚を精度よく制御することができ、ゲート電極３０の厚さを精度よく制御することができる。この結果、ＦｉｎＦＥＴの特性の均一化を図ることができる。
本実施形態における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
【００６１】
なお、前述の第１及び第３の実施形態においては、犠牲材としてシリコンゲルマニウム（ＳｉＧｅ）部材１３を形成する例を示したが、これには限定されない。犠牲材としては、フィン２０を加工する際にシリコン基板１１に対する選択比が小さく、且つ、適当な手段により、シリコン基板１１に対して選択的に除去できる材料であればよい。例えば、犠牲材として、シリコン窒化膜とシリコン膜との積層体を用いてもよい。この場合は、シリコン窒化膜をストッパとして、アルカリ性のエッチング液を用いたウェットエッチングを施すことにより、シリコン膜を除去することができる。
【００６２】
また、前述の各実施形態においては、半導体装置がＭＲＡＭである例を示したが、これには限定されない。前述の各実施形態は、高密度にＦｉｎＦＥＴを配置する必要がある装置であれば、好適に適用可能である。
【００６３】
以上説明した実施形態によれば、ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を実現することができる。
【００６４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６５】
１、２、３：半導体装置、１１：シリコン基板、１１ａ：凹部、１２：シリコン窒化膜、１２ａ：開口部、１３：シリコンゲルマニウム部材、１４：シリコン酸化膜、１５：シリコン窒化膜、１６：ハードマスク、２０：フィン、２０ａ：切れ目、２１：素子分離絶縁膜、２１ａ：凹部、２２：シリコン酸化膜、２３：側壁、２４：ゲート絶縁膜、２５：絶縁部材、２６：ポリシリコン膜、２６ａ：溝、２７：金属膜、２８：シリコン窒化膜、２９：ハードマスク、３０：ゲート電極、３１：層間絶縁膜、３２：コンタクト、３５：シリコン酸化膜、３６：シリコン窒化膜、４０：基材、４１：第１膜、４２：第２膜、４３：第３膜、４５、４５ａ：積層体、４６：側壁、４７：第４膜、４８：第５膜、５１：バリア膜、５２：シリコン部材、６１：埋込絶縁部材、１１１：シリコン基板、１２０：フィン、１２０ａ：切れ目、１３０：ゲート電極、１３２：コンタクト
【特許請求の範囲】
【請求項１】
シリコン基板上に第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜に開口部を形成すると共に、前記シリコン基板の上層部分に凹部を形成する工程と、
前記凹部内にシリコンゲルマニウム部材を配置する工程と、
前記第１のシリコン窒化膜上及び前記シリコンゲルマニウム部材上に、第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上に、第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜上にハードマスクを形成する工程と、
前記ハードマスクをマスクとしてエッチングを施すことにより、
前記シリコン基板及び前記シリコンゲルマニウム部材を選択的に除去して、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
シリコン酸化物を堆積させる工程と、
前記シリコン酸化物を加熱する工程と、
エッチングを施すことにより、前記シリコン酸化物からなる膜の上面を後退させて、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上に第２のシリコン酸化膜を形成する工程と、
前記フィン、前記第１のシリコン窒化膜、前記第１のシリコン酸化膜、前記第２のシリコン窒化膜及び前記第２のシリコン酸化膜からなる積層体の側面上に、シリコンからなる側壁を形成する工程と、
前記第２のシリコン窒化膜を除去する工程と、
前記側壁を除去する工程と、
前記第１及び第２のシリコン酸化膜を除去する工程と、
前記犠牲材を除去する工程と、
前記素子分離絶縁膜における前記犠牲材を除去することによって形成された凹部内に、絶縁部材を埋め込む工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上層部分に凹部を形成する工程と、
前記凹部内に犠牲材を配置する工程と、
前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記犠牲材を除去する工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記凹部を形成する工程の前に、前記半導体基板上に第１膜を形成する工程と、
前記第１膜上及び前記犠牲材上に、前記第１膜の材料及び前記犠牲材の材料とは異なる材料からなる第２膜を形成する工程と、
前記第２膜上に、前記第２膜の材料とは異なる材料からなる第３膜を形成する工程と、
前記フィン、前記第１膜、前記第２膜及び前記第３膜からなる積層体の側面上に、前記第１膜の材料、前記第２膜の材料及び前記第３膜の材料のいずれとも異なる材料からなる側壁を形成する工程と、
前記第３膜を除去する工程と、
前記側壁を除去する工程と、
をさらに備え、
前記フィンを形成する工程は、
前記第３膜上にハードマスクを形成する工程と、
前記ハードマスクをマスクとしてエッチングを施すことにより、前記第３膜、前記第２膜、前記第１膜、前記半導体基板及び前記犠牲材をパターニングする工程と、
を有したことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記フィンの側面上に第４膜を形成する工程と、
前記側壁を除去する工程の後、前記第４膜及び前記第２膜を除去する工程と、
をさらに備え、
前記半導体基板及び前記側壁をシリコンにより形成し、
前記犠牲材をシリコンゲルマニウムにより形成し、
前記素子分離絶縁膜、前記第２膜及び前記第４膜をシリコン酸化物により形成し、
前記第１膜及び前記第３膜をシリコン窒化物により形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板の上層部分に凹部を形成する工程と、
前記凹部の内面上にバリア膜を形成する工程と、
前記凹部内に犠牲材を配置する工程と、
前記半導体基板、前記バリア膜及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記バリア膜をストッパとしてエッチングを施すことにより、前記犠牲材を除去する工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記凹部を形成する工程の前に、前記半導体基板上に第１膜を形成する工程と、
前記第１膜上及び前記犠牲材上に、前記第１膜の材料及び前記犠牲材の材料とは異なる材料からなる第２膜を形成する工程と、
前記第２膜上に、前記第２膜の材料とは異なる材料からなる第３膜を形成する工程と、
前記フィン、前記第１膜、前記第２膜及び前記第３膜からなる積層体の側面上に、前記第１膜の材料、前記第２膜の材料及び前記第３膜の材料のいずれとも異なる材料からなる側壁を形成する工程と、
前記第３膜を除去する工程と、
前記側壁を除去する工程と、
をさらに備え、
前記フィンを形成する工程は、
前記第３膜上にハードマスクを形成する工程と、
前記ハードマスクをマスクとしてエッチングを施すことにより、前記第３膜、前記第２膜、前記第１膜、前記半導体基板及び前記犠牲材をパターニングする工程と、
を有したことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記フィンの側面上に第４膜を形成する工程と、
前記側壁を除去する工程の後、前記第４膜及び前記第２膜を除去する工程と、
をさらに備え、
前記側壁は前記第４膜上に形成し、
前記半導体基板、前記犠牲材及び前記側壁をシリコンにより形成し、
前記素子分離絶縁膜、前記第２膜及び前記第４膜をシリコン酸化物により形成し、
前記バリア膜、前記第１膜及び前記第３膜をシリコン窒化物により形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板の上層部分に凹部を形成する工程と、
前記凹部内に犠牲材を配置する工程と、
前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを覆うように第１導電膜を形成する工程と、
前記第１導電膜の上面において前記犠牲材を露出させる工程と、
前記犠牲材を除去する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第２導電膜及び前記第１導電膜を選択的に除去することにより、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記凹部を形成する工程の前に、前記半導体基板上に第１膜を形成する工程と、
前記第１膜上及び前記犠牲材上に、前記第１膜の材料及び前記犠牲材の材料とは異なる材料からなる第２膜を形成する工程と、
前記第２膜上に、前記第２膜の材料とは異なる材料からなる第３膜を形成する工程と、
前記第１導電膜中における前記第３膜、前記第２膜及び前記犠牲材が除去された後の溝内に、絶縁部材を埋め込む工程と、
をさらに備え、
前記犠牲材を露出させる工程は、
前記第３膜をストッパとして、前記第１導電膜に対して平坦化処理を施すことにより、前記第１導電膜の上面において前記第３膜を露出させる工程と、
前記第３膜を除去する工程と、
前記第２膜を除去する工程と、
を有したことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板及び前記第１導電膜をシリコンにより形成し、
前記犠牲材をシリコンゲルマニウムにより形成し、
前記素子分離絶縁膜、前記ゲート絶縁膜及び前記第２膜をシリコン酸化物により形成し、
前記第１膜及び前記第３膜をシリコン窒化物により形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記素子分離絶縁膜を埋め込む工程は、
絶縁材料を堆積させる工程と、
前記絶縁材料を加熱する工程と、
エッチングを施すことにより、前記絶縁材料からなる膜の上面を後退させる工程と、
を有したことを特徴とする請求項２〜１０のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
半導体基板上に、第１材料からなる第１膜、前記第１材料とは異なる第２材料からなる第２膜、及び、前記第２材料とは異なる第３材料からなる第３膜をこの順に積層する工程と、
前記第３膜、前記第２膜、前記第１膜及び前記半導体基板を選択的に除去して、積層体を形成する工程と、
前記積層体の側面上に、前記第１材料、前記第２材料及び前記第３材料のいずれとも異なる材料からなる側壁を形成する工程と、
前記第３膜を除去する工程と、
前記側壁を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１材料と前記第３材料を同じ材料とすることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板の上面における前記積層体が形成されていない領域上に、前記第３材料及び前記側壁の材料とは異なる第４材料からなる第４膜を形成する工程と、
前記半導体基板における前記積層体を構成する部分の側面上に、前記第３材料及び前記側壁の材料とは異なる第５材料からなる第５膜を形成する工程と、
をさらに備え、
前記側壁は前記半導体基板と同じ成分を含み、前記側壁を前記第５膜上に形成することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板及び前記側壁をシリコンにより形成し、
前記第１材料及び前記第３材料がシリコン窒化物であり、
前記第２材料、前記第４材料及び前記第５材料がシリコン酸化物であることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記半導体装置が磁気抵抗ランダムアクセスメモリであることを特徴とする請求項１〜１５のいずれか１つに記載の半導体装置の製造方法。
【請求項１】
シリコン基板上に第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜に開口部を形成すると共に、前記シリコン基板の上層部分に凹部を形成する工程と、
前記凹部内にシリコンゲルマニウム部材を配置する工程と、
前記第１のシリコン窒化膜上及び前記シリコンゲルマニウム部材上に、第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜上に、第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜上にハードマスクを形成する工程と、
前記ハードマスクをマスクとしてエッチングを施すことにより、
前記シリコン基板及び前記シリコンゲルマニウム部材を選択的に除去して、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
シリコン酸化物を堆積させる工程と、
前記シリコン酸化物を加熱する工程と、
エッチングを施すことにより、前記シリコン酸化物からなる膜の上面を後退させて、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記フィンにおける前記素子分離絶縁膜から突出した部分の側面上に第２のシリコン酸化膜を形成する工程と、
前記フィン、前記第１のシリコン窒化膜、前記第１のシリコン酸化膜、前記第２のシリコン窒化膜及び前記第２のシリコン酸化膜からなる積層体の側面上に、シリコンからなる側壁を形成する工程と、
前記第２のシリコン窒化膜を除去する工程と、
前記側壁を除去する工程と、
前記第１及び第２のシリコン酸化膜を除去する工程と、
前記犠牲材を除去する工程と、
前記素子分離絶縁膜における前記犠牲材を除去することによって形成された凹部内に、絶縁部材を埋め込む工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の上層部分に凹部を形成する工程と、
前記凹部内に犠牲材を配置する工程と、
前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記犠牲材を除去する工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記凹部を形成する工程の前に、前記半導体基板上に第１膜を形成する工程と、
前記第１膜上及び前記犠牲材上に、前記第１膜の材料及び前記犠牲材の材料とは異なる材料からなる第２膜を形成する工程と、
前記第２膜上に、前記第２膜の材料とは異なる材料からなる第３膜を形成する工程と、
前記フィン、前記第１膜、前記第２膜及び前記第３膜からなる積層体の側面上に、前記第１膜の材料、前記第２膜の材料及び前記第３膜の材料のいずれとも異なる材料からなる側壁を形成する工程と、
前記第３膜を除去する工程と、
前記側壁を除去する工程と、
をさらに備え、
前記フィンを形成する工程は、
前記第３膜上にハードマスクを形成する工程と、
前記ハードマスクをマスクとしてエッチングを施すことにより、前記第３膜、前記第２膜、前記第１膜、前記半導体基板及び前記犠牲材をパターニングする工程と、
を有したことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記フィンの側面上に第４膜を形成する工程と、
前記側壁を除去する工程の後、前記第４膜及び前記第２膜を除去する工程と、
をさらに備え、
前記半導体基板及び前記側壁をシリコンにより形成し、
前記犠牲材をシリコンゲルマニウムにより形成し、
前記素子分離絶縁膜、前記第２膜及び前記第４膜をシリコン酸化物により形成し、
前記第１膜及び前記第３膜をシリコン窒化物により形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板の上層部分に凹部を形成する工程と、
前記凹部の内面上にバリア膜を形成する工程と、
前記凹部内に犠牲材を配置する工程と、
前記半導体基板、前記バリア膜及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記バリア膜をストッパとしてエッチングを施すことにより、前記犠牲材を除去する工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記凹部を形成する工程の前に、前記半導体基板上に第１膜を形成する工程と、
前記第１膜上及び前記犠牲材上に、前記第１膜の材料及び前記犠牲材の材料とは異なる材料からなる第２膜を形成する工程と、
前記第２膜上に、前記第２膜の材料とは異なる材料からなる第３膜を形成する工程と、
前記フィン、前記第１膜、前記第２膜及び前記第３膜からなる積層体の側面上に、前記第１膜の材料、前記第２膜の材料及び前記第３膜の材料のいずれとも異なる材料からなる側壁を形成する工程と、
前記第３膜を除去する工程と、
前記側壁を除去する工程と、
をさらに備え、
前記フィンを形成する工程は、
前記第３膜上にハードマスクを形成する工程と、
前記ハードマスクをマスクとしてエッチングを施すことにより、前記第３膜、前記第２膜、前記第１膜、前記半導体基板及び前記犠牲材をパターニングする工程と、
を有したことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記フィンの側面上に第４膜を形成する工程と、
前記側壁を除去する工程の後、前記第４膜及び前記第２膜を除去する工程と、
をさらに備え、
前記側壁は前記第４膜上に形成し、
前記半導体基板、前記犠牲材及び前記側壁をシリコンにより形成し、
前記素子分離絶縁膜、前記第２膜及び前記第４膜をシリコン酸化物により形成し、
前記バリア膜、前記第１膜及び前記第３膜をシリコン窒化物により形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板の上層部分に凹部を形成する工程と、
前記凹部内に犠牲材を配置する工程と、
前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、
前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、
前記フィンの露出面上にゲート絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、前記フィンを覆うように第１導電膜を形成する工程と、
前記第１導電膜の上面において前記犠牲材を露出させる工程と、
前記犠牲材を除去する工程と、
前記第１導電膜上に第２導電膜を形成する工程と、
前記第２導電膜及び前記第１導電膜を選択的に除去することにより、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
前記凹部を形成する工程の前に、前記半導体基板上に第１膜を形成する工程と、
前記第１膜上及び前記犠牲材上に、前記第１膜の材料及び前記犠牲材の材料とは異なる材料からなる第２膜を形成する工程と、
前記第２膜上に、前記第２膜の材料とは異なる材料からなる第３膜を形成する工程と、
前記第１導電膜中における前記第３膜、前記第２膜及び前記犠牲材が除去された後の溝内に、絶縁部材を埋め込む工程と、
をさらに備え、
前記犠牲材を露出させる工程は、
前記第３膜をストッパとして、前記第１導電膜に対して平坦化処理を施すことにより、前記第１導電膜の上面において前記第３膜を露出させる工程と、
前記第３膜を除去する工程と、
前記第２膜を除去する工程と、
を有したことを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板及び前記第１導電膜をシリコンにより形成し、
前記犠牲材をシリコンゲルマニウムにより形成し、
前記素子分離絶縁膜、前記ゲート絶縁膜及び前記第２膜をシリコン酸化物により形成し、
前記第１膜及び前記第３膜をシリコン窒化物により形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記素子分離絶縁膜を埋め込む工程は、
絶縁材料を堆積させる工程と、
前記絶縁材料を加熱する工程と、
エッチングを施すことにより、前記絶縁材料からなる膜の上面を後退させる工程と、
を有したことを特徴とする請求項２〜１０のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
半導体基板上に、第１材料からなる第１膜、前記第１材料とは異なる第２材料からなる第２膜、及び、前記第２材料とは異なる第３材料からなる第３膜をこの順に積層する工程と、
前記第３膜、前記第２膜、前記第１膜及び前記半導体基板を選択的に除去して、積層体を形成する工程と、
前記積層体の側面上に、前記第１材料、前記第２材料及び前記第３材料のいずれとも異なる材料からなる側壁を形成する工程と、
前記第３膜を除去する工程と、
前記側壁を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１材料と前記第３材料を同じ材料とすることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板の上面における前記積層体が形成されていない領域上に、前記第３材料及び前記側壁の材料とは異なる第４材料からなる第４膜を形成する工程と、
前記半導体基板における前記積層体を構成する部分の側面上に、前記第３材料及び前記側壁の材料とは異なる第５材料からなる第５膜を形成する工程と、
をさらに備え、
前記側壁は前記半導体基板と同じ成分を含み、前記側壁を前記第５膜上に形成することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記半導体基板及び前記側壁をシリコンにより形成し、
前記第１材料及び前記第３材料がシリコン窒化物であり、
前記第２材料、前記第４材料及び前記第５材料がシリコン酸化物であることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記半導体装置が磁気抵抗ランダムアクセスメモリであることを特徴とする請求項１〜１５のいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１３−５５１５５（Ｐ２０１３−５５１５５Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９１０４８（Ｐ２０１１−１９１０４８）
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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