【課題】ゲート電極の断線による縦型トランジスタの故障を改善すること。
【解決手段】半導体装置は、第１の方向（Ｙ）に互いに隙間を空けて形成された複数の半導体ピラー（５Ａ_１〜５Ａ_５）から成る半導体ピラー群（５）を含む。半導体ピラー群（５）の内、両端部を除く中間部に位置する半導体ピラー（５Ａ_２〜５Ａ_４）のいずれか１つである特定の半導体ピラー（５Ａ_３）と隣接して、ダミーピラー（６）が第１の方向（Ｙ）と直交する第２の方向（Ｘ）に設けられている。ゲート絶縁膜（１０）が、複数の半導体ピラー（５Ａ_１〜５Ａ_５）の各々の外周面とダミーピラー（６）の外周面の一部とに形成されている。ゲート絶縁膜（１０）を介して、複数の半導体ピラー（５Ａ_１〜５Ａ_５）の間の隙間と特定の半導体ピラー（５Ａ_３）とダミーピラー（６）との間の隙間とを埋めるように、ゲート電極（１１）が、複数の半導体ピラーの側面とダミーピラーの側面とに形成されている。 （もっと読む）

【課題】縦型トランジスタのソース又はドレイン用の拡散層を形成するにあたって形成されるシリコン膜に表面凹凸を発生させない半導体装置の製造方法を提供する。
【解決手段】複数の半導体ピラーを形成する工程と、隣り合う前記半導体ピラーで挟まれた溝の側面を覆うように絶縁膜を形成する工程と、前記絶縁膜の前記溝の底部に近い領域に側面開口を形成する工程と、前記溝の内部を覆うようにシリコン膜からなる被覆膜を形成する工程と、前記被覆膜上に前記半導体ピラー内へ拡散させる不純物で構成された不純物層を形成する工程と、前記不純物を、前記側面開口を塞ぐように形成されている前記被覆膜を通して前記半導体ピラー内に熱拡散させてソース又はドレイン用の拡散層を形成する工程と、を含む。前記被覆膜の成膜温度を５１０℃より高く度５５０℃未満の範囲とすることにより、非晶質状態のシリコン膜を形成する。 （もっと読む）

【課題】柱状半導体層の幅を広く維持することができる半導体装置を提供すること。
【解決手段】半導体装置は、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。 （もっと読む）

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の両側面に、埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層１３ａ，１３ｂと、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。 （もっと読む）

【課題】トランジスタ間接続配線が吊りワード線と短絡してしまうのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置するピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央の位置で、第１の方向（Ｘ）へ延在して配置された吊りワード線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつ吊りワード線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】同一平面上に形成された２つの配線が互いにショートするのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置する縦型のゲート電極用ダミーピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央に位置するゲート電極用ダミーピラー（１ａ）へ給電するために第１の方向（Ｘ）へ延在して配置されたゲート給電配線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつゲート給電配線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な集積回路装置及びその製造方法を提供する。
【解決手段】実施形態に係る集積回路装置は、半導体基板の上面に形成され、第１方向に延びる複数本のフィンと、前記フィン間に配置された素子分離絶縁膜と、前記第１方向に対して交差した第２方向に延び、前記素子分離絶縁膜上に設けられたゲート電極と、前記フィンを前記ゲート電極から絶縁する絶縁膜と、を備える。そして、連続して配列された複数本の前記フィンが配置された第１領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも下方の第１の位置に位置し、前記第１領域から見て前記第２方向に位置する第２領域においては、前記素子分離絶縁膜の上面は前記フィンの上端よりも上方の第２の位置に位置する。また、前記第２領域においては、前記素子分離絶縁膜が前記フィンの側面の全体を覆っている。 （もっと読む）

【課題】トンネル型ＦＥＴのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させる。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。 （もっと読む）

【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】ＦＥＴデバイスにおける閾値電圧をより良く制御できるデバイスの提供。
【解決手段】基板１０１と、基板１０１の上のＳｉＧｅ層１０３と、ＳｉＧｅ層上の半導体層１０５と、基板、ＳｉＧｅ層及び半導体層に隣接した絶縁層１０９ａと、絶縁層に隣接した一対の第１のゲート構造体１１１と、絶縁層上の第２のゲート構造体１１３とを含む電界効果トランジスタ（ＦＥＴ）と、ＦＥＴを形成する方法である。絶縁層は、ＳｉＧｅ層の側面、並びに半導体層の上面、半導体層の下面及び導体層の側面に隣接していることが好ましい。ＳｉＧｅ層は、炭素を含むことが好ましい。一対の第１のゲート構造体が、第２のゲート構造体に対して実質的に横断方向にあることが好ましい。さらに、第１のゲート構造体の対は、絶縁層によりカプセル封入されることが好ましい。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート電極用溝１８の底部に設けられた第１の不純物拡散領域２７と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第２の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように半導体基板１３に設けられ、第１の不純物拡散領域２７と接合された第３の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】シリコンエピタキシャル層の支えの喪失を防止した、局所ＳＯＩ構造の形成方法の提供。
【解決手段】ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４とシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４が積層された構造において、
それぞれ、Ｎウェル３１ＮＷ及びＰウェル３１ＰＷがＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４側に突き出る構造を形成し、ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４をエッチングにより除去する際に、支えとなるようにする。 （もっと読む）

【課題】本発明は、接合リーク電流を低減可能で、かつトランジスタの信頼性を向上させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート電極６１よりも上方に配置されたゲート絶縁膜２１、及びゲート電極６１の上面６１ａを覆う水素含有絶縁膜６２と、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂを埋め込むフッ素含有絶縁膜６３と、を備え、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、半導体基板１３に含まれるシリコンと水素含有絶縁膜６２に含まれる水素とが結合したＳｉ−Ｈ結合、及び半導体基板１３に含まれるシリコンとフッ素含有絶縁膜６３に含まれるフッ素とが結合したＳｉ−Ｆ結合を有する。 （もっと読む）

【課題】１回のリソグラフィ工程によりセルフアラインでトンネルトランジスタを製造する方法を提供する。
【解決手段】ゲート絶縁膜及びゲート電極が積層された半導体基板上に第１の絶縁膜を形成しリソグラフィにより第１の絶縁膜の端部に第１の絶縁膜とは薬品選択性が異なりゲート電極位置を画定する第２の絶縁膜を形成する工程と、第１及び第２の絶縁膜をマスクにゲート電極の一端を画定する工程と、第１及び第２の絶縁膜をマスクにして第１導電型不純物を半導体基板に導入しソースを形成する工程と、半導体基板全面に第１の絶縁膜とは薬品選択性が異なる第３の絶縁膜を被覆する工程と、該第３の絶縁膜の一部を除去することにより該第１の絶縁膜を選択的に除去する工程と、第２及び第３の絶縁膜をマスクにしてゲート電極を形成した後、第２導電型不純物を半導体基板に導入しドレインを形成する工程を含むトンネルトランジスタの製造方法。 （もっと読む）

【課題】フィントランジスタのオン電流のばらつきを抑制する。
【解決手段】半導体基板１０の上に形成され、半導体基板１０から突出するフィン活性領域１５ａ，１５ｂと、半導体基板１０の上に形成され、フィン活性領域１５ａ，１５ｂの下部の側面を覆う素子分離膜１６と、素子分離膜１６から突出するフィン活性領域１５ａ，１５ｂの中央部及び上部のうち、中央部の側面の上に形成されたサイドウォール１８ａ，１８ｂとを備えている。フィン活性領域１５ａ，１５ｂの上部は、サイドウォール１８ａ，１８ｂから突出している。 （もっと読む）

【課題】十分な電流を流すことのできるトランジスタを備えた半導体装置を提供することを可能にする。
【解決手段】一実施形態の半導体装置は、半導体基板と、半導体基板上に設けられ、上面および側面が鞍形状を形成し、上面における鞍点を含む領域における第１方向の両端に凸部をそれぞれ有する半導体領域と、凸部の上面を除いた半導体領域の上面と、第１方向に沿った側面と、第１方向に直交する第２方向に沿った、上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極であって、上面における鞍点を含む領域の直上に設けられた本体部と、本体部に接続され半導体領域の第１方向に沿った側面を覆う脚部と、を有し、脚部の第１方向における長さが上面における鞍点を含む領域の直上に設けられた本体部の第１方向における長さよりも長くなるように構成されたゲート電極と、ゲート電極の両側の半導体基板に設けられた第１および第２不純物領域と、を備えている。 （もっと読む）

【課題】シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止する。
【解決手段】多結晶シリコン膜３の上部と下部はノンドープ層３ａ、３ｃにてそれぞれ構成され、多結晶シリコン膜３の中央部は不純物ドープ層３ｂにて構成され、多結晶シリコン膜３に凹部Ｍ１を形成した後、多結晶シリコン膜３の酸化処理にて凹部Ｍ１の表面にシリコン酸化膜６を形成し、凹部Ｍ１下の多結晶シリコン膜３を除去する。 （もっと読む）