半導体装置及びその製造方法
【課題】柱状半導体層の幅を広く維持することができる半導体装置を提供すること。
【解決手段】半導体装置は、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。
【解決手段】半導体装置は、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込みゲート構造を有する縦型トランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置においては、セル面積縮小のため、縦型トランジスタを用いた４Ｆ２セルが検討されている（例えば特許文献１及び特許文献２参照）。図２１及び図２２に、縦型トランジスタを備える背景技術に係る半導体装置の概略平面図を示す。なお、図２１及び図２２においては、簡略化のため、柱状半導体層９１１，９２１、ワード線（ゲート電極）９１２，９２２及びビット線９１３，９２３のみを示してある。また、明確化のため、柱状半導体層９１１，９２１にはハッチングを付してある。
【０００３】
特許文献１に記載のＤＲＡＭのような、図２１に示す半導体装置９１０においては、１つの柱状半導体層９１１は、その両側を２本のゲート電極９１２で挟まれている（ダブルゲート構造）。他方、特許文献２に記載の半導体構造のような、図２２に示す半導体装置９２０においては、１つの柱状半導体層９２１は、ゲート電極９２２に取り囲まれている（ＳＧＴ（Surrounding Gate Transistor）構造）。ダブルゲート構造及びＳＧＴ構造においては、柱状半導体層９１１，９２１の両側面に、ワード線の一部として形成されるゲート電極９１２，９２２が配置されており、チャネルの電位をゲート電極９１２，９２２で制御しやすくなっている。
【０００４】
特許文献３に記載の半導体記憶装置においては、メタル材料によって形成されたビット線は、柱状半導体層の直下ではなく、柱状半導体層の横に形成されたトレンチに埋め込まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００６／００１７０８８号明細書
【特許文献２】米国特許第７，４５３，１０３号明細書
【特許文献３】米国特許第７，３５５，２３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明の観点から与えられる。
【０００７】
図２１及び図２２に示すような半導体装置９１０，９２０において縮小化を図る場合、図の横方向の縮小化については、柱状半導体層９１１，９１２の幅Ｗ１，Ｗ２、ゲート電極９１２，９２２の厚さＴ１，Ｔ２、及び隣接するトランジスタのゲート電極間の間隔Ｄ１，Ｄ２のうち少なくとも１つを縮小化する必要がある。しかしながら、ワード線となるゲート電極９１２，９２２は高抵抗化を避ける必要があるので、ゲート電極９１２，９２２の厚さＴ１，Ｔ２を薄くすることはできない。ゲート電極間の間隔Ｄ１，Ｄ２は、短絡等を防止する必要があるので、一定以上の間隔を確保する必要があり、縮小化には限界がある。柱状半導体層９１１，９１２の幅Ｗ１，Ｗ２を狭くすると、ＤＲＡＭセルを駆動するのに十分な電流が得られなくなってしまう。
【０００８】
したがって、特許文献１及び特許文献２に記載のようなダブルゲート構造及びＳＧＴ構造においては、セル面積の縮小化を実現すると、良好な電流駆動能力を維持できなくなってしまう。また、特許文献３に記載の半導体記憶装置も、特許文献１及び特許文献２と同様に柱状半導体層の両側にゲート電極が形成されており、上述と同様の問題を有する。
【課題を解決するための手段】
【０００９】
本発明の第１視点によれば、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する半導体装置が提供される。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。
【００１０】
本発明の第２視点によれば、第１の柱状半導体層と、第１の柱状半導体層から第１の距離分離れて設けられた第２の柱状半導体層と、第１の柱状半導体層から第２の柱状半導体層の延長上であって第２の柱状半導体層から第１の距離よりも長い第２の距離分離れて設けられた第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって夫々第２及び第３の柱状半導体層の側面に設けられた第１及び第２のゲート電極とを有する半導体装置が提供される。第１及び第２の柱状半導体層の間の空間であって第１及び第２の柱状半導体層の側面にゲート電極が設けられてない。
【００１１】
本発明の第３視点によれば、半導体基板に下部拡散層を形成する工程と、下部拡散層上にエピタキシャル層を形成する工程と、エピタキシャル層の一部を下部拡散層が露出するまでエッチングして第１柱状体を形成する工程と、第１柱状体の両側面にゲート絶縁膜及びゲート電極を形成する工程と、第１柱状体の両側面のゲート電極間の第１柱状体の部分を下部拡散層が露出するまでエッチングして第２柱状体を形成する工程と、第２柱状体のゲート電極より上部に上部拡散層を形成する工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明は、以下の効果のうち少なくとも１つを有する。
【００１３】
本発明においては、ゲート電極を柱状半導体層の両側に形成せず、片側に形成する。これにより、柱状半導体層の幅を広くすることができる。この結果、上部拡散層、下部拡散層及びチャネル体積を大きくすることができ、抵抗を低減させて、電流駆動能力を向上させることができる。
【００１４】
また、ゲート電極が存在しない柱状半導体層間にバックプレート又は空隙を設けることによって、電気的特性をさらに向上させることができるようになる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る半導体装置の概略平面図。
【図２】図１のII−II線に沿った本発明の第１実施形態に係る半導体装置の概略断面図。
【図３】図１のIII−III線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図４】図１のIII−III線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】図１のII−II線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】図１のII−II線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図７】図１のII−II線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図８】図１のII−II線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図９】本発明の第２実施形態に係る半導体装置の概略平面図。
【図１０】本発明の第３実施形態に係る半導体装置の概略平面図。
【図１１】図１０のXI−XI線に沿った本発明の第３実施形態に係る半導体装置の概略断面図。
【図１２】第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１３】第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１４】本発明の第４実施形態に係る半導体装置の概略断面図。
【図１５】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１６】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１７】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１８】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１９】実施例１におけるシミュレーション結果を示すグラフ。
【図２０】実施例１におけるシミュレーション結果を示すグラフ。
【図２１】縦型トランジスタを備える背景技術に係る半導体装置の概略平面図。
【図２２】縦型トランジスタを備える背景技術に係る半導体装置の概略平面図。
【発明を実施するための形態】
【００１６】
上記第１〜第３視点の好ましい形態を以下に示す。
【００１７】
上記第１視点及び第２視点の好ましい形態によれば、第１、第２及び第３の柱状半導体層は平行に延在する。
【００１８】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置は、第１及び第２の柱状半導体層の間の空間に電位を固定するためのバックプレートをさらに備える。
【００１９】
上記第１視点及び第２視点の好ましい形態によれば、バックプレートは、不純物を含有するポリシリコンである。
【００２０】
上記第１視点及び第２視点の好ましい形態によれば、第１及び第２の柱状半導体層の間の空間に空隙が存在している。
【００２１】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置は、第１及び第２の柱状半導体層の間の空間に、層間絶縁膜より誘電率の低い材料と、をさらに備える。
【００２２】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置は、平面投影において、少なくとも一部が柱状半導体層の真下に存在しビット線として機能する下部拡散層を備える。
【００２３】
上記第１視点及び第２視点の好ましい形態によれば、下部拡散層は、平面投影において、ゲート電極と直交するように延在している。
【００２４】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置は、平面投影において、ゲート電極と直交するビット線をさらに備える。ビット線は、平面投影において、少なくとも一部が柱状半導体層と重複していない。
【００２５】
上記第３視点の好ましい形態によれば、半導体装置の製造方法は、第２柱状体を形成する工程後、第１柱状体を除去した領域に、不純物を含有するポリシリコンを形成する工程をさらに含む。
【００２６】
上記第３視点の好ましい形態によれば、半導体装置の製造方法は、隣接するゲート電極間に層間絶縁膜を形成する工程と、第２柱状体を形成する工程後、第１柱状体の一部を除去した領域に、層間絶縁膜より誘電率が低い材料を形成する工程と、をさらに含む。
【００２７】
上記第３視点の好ましい形態によれば、半導体装置の製造方法は、第２柱状体を形成する工程後、第１柱状体の一部を除去した領域が空隙となるように、第２柱状体上に絶縁層を形成する工程をさらに含む。
【００２８】
上記第３視点の好ましい形態によれば、下部拡散層を形成する工程において、下部拡散層を平面投影において線状となるように形成する。ゲート電極を形成する工程において、ゲート電極を平面投影において下部拡散層と直交するように形成する。
【００２９】
上記第３視点の好ましい形態によれば、半導体装置の製造方法は、平面投影において、少なくとも一部が第２柱状体と重複しないと共に、ゲート電極と直交するように延在するビット線を形成する工程をさらに含む。
【００３０】
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置の概略平面図を示す。図１においては、簡略化のため、柱状半導体層、ワード線（ゲート電極）及びビット線のみを示してある。また、明確化のため、柱状半導体層にはハッチングを付してある。図２に、図１のII−II線に沿った本発明の第１実施形態に係る半導体装置の概略断面図を示す。
【００３１】
半導体装置１００は、半導体基板１０１と、半導体基板１０１の上部に形成された下部拡散層１０１ａと、下部拡散層１０１ａ上に形成された柱状半導体層１０２と、柱状半導体層１０２の上部に形成された上部拡散層１０２ａと、柱状半導体層１０２の側面に形成されたゲート絶縁膜１１０と、上部拡散層１０２ａと下部拡散層１０１ａ間に、柱状半導体層１０２に対してゲート絶縁膜１１０を介して対向するように形成されたゲート電極１１１と、上部拡散層１０２ａに電気的に接続されたコンタクトプラグ１１８と、ゲート電極１１１上に形成された第２サイドウォール１１２と、層間絶縁膜１１３と、を備える。
【００３２】
半導体装置１００において、下部拡散層１０１ａ、柱状半導体層１０２、上部拡散層１０２ａ、ゲート絶縁膜１１０及びゲート電極１１１はトランジスタを構成する。図２に示す断面において、隣接するトランジスタは、対称軸Ｘ及び対称軸Ｙによる線対称となるような配置となっている。
【００３３】
柱状半導体層１０２は、図１において、マス目を構成するように、左右方向及び上下方向に直線的に配列している。柱状半導体層１０２は、上下方向においては、等間隔に配列している。一方、左右方向においては、２つの柱状半導体層１０２がペアをなして規則的かつ等間隔に配列している。すなわち、隣接する柱状半導体層１０２の一方の側（例えば右側）の間隔と他方の側（例えば左側）の間隔が異なっているが、好ましくは、一方の側の間隔は均一であり、他方の側の間隔も均一である。
【００３４】
半導体装置１００において、ゲート電極１１１はワード線として機能し、下部拡散層１０１ａはビット線として機能する。各下部拡散層１０１ａは、柱状半導体層１０２の真下において、柱状半導体層１０２の配列に沿って、図面上左右方向に延在している。図１に示す平面投影において、下部拡散層１０１ａの少なくとも一部は、柱状半導体層１０２と重複している。ゲート電極１１１は、柱状半導体層１０２の側面において、柱状半導体層１０２の配列に沿って、図１において上下方向に延在している。ゲート電極１１１は、柱状半導体層１０２の片側にのみ形成されている。すなわち、１つの柱状半導体層に対して１つのゲート電極１１１が対向している。図１に示す平面投影において、ゲート電極１１１は、柱状半導体層１０２と重複していない。柱状半導体層１０２に対してゲート電極１１１が形成される側は、互い違いに異なっている。すなわち、隣接するゲート電極１１１において、より近くにある一方の側（例えば右側）と隣接するゲート電極１１１との間には柱状半導体層１０２は存在していないが、より遠くにある他方の側（例えば左側）と隣接するゲート電極１１１との間には柱状半導体層１０２は２つ配されている。隣接する柱状半導体層１０２において、一方の側（例えば右側）においては、ゲート電極１１１を介さずに２つの柱状半導体層１０２は対向しており、他方の側（例えば左側）においては、ゲート電極１１１を２つ介して２つの柱状半導体層１０２は対向している。
【００３５】
第１実施形態に係る半導体装置１００によれば、ゲート電極１１１が１つの柱状半導体層１０２に対してその片側のみに形成されている。これにより、１つの柱状半導体層の両側にゲート電極が形成されている半導体装置に比べて、柱状半導体層１０２の幅Ｗを広くすることができ、電流駆動能力を向上させることができる。
【００３６】
本発明の第１実施形態に係る半導体装置の製造方法について説明する。図３〜図８に、第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図３及び図４は、図１に示すIII−III線に沿った方向の断面を示している。図５〜図８は、図１に示すII−II線に沿った方向の断面を示している。
【００３７】
まず、半導体基板１０１を準備し（図３（ａ））、半導体基板１０１に、後にビット線として機能する下部拡散層１０１ａを形成する（図３（ｂ））。例えば、半導体基板１０１としてｐ型シリコン基板を準備し、ｐ型シリコン基板に５×１０１５ａｔｏｍｓ／ｃｍ２のヒ素を１０ｋｅＶで注入し、次いで不活性ガス雰囲気下において１０００℃で１０秒間の熱処理を施すことにより、下部拡散層１０１ａを形成することができる。
【００３８】
次に、下部拡散層１０１ａ上に、エピタキシャル層１０２’を形成する（図３（ｃ））。例えば、エピタキシャル層１０２’として、通常のエピタキシャル成長法によりボロンを１×１０１６ａｔｏｍｓ／ｃｍ２含有する厚さ２００ｎｍのｐ型シリコン層を形成することができる。
【００３９】
次に、エピタキシャル層１０２’上に、第１マスク１０３を形成する（図３（ｄ））。例えば、第１マスク１０３として、通常の熱酸化により、エピタキシャル層１０２’表面に厚さ１０ｎｍのシリコン酸化膜を形成することができる。
【００４０】
次に、第１マスク１０３上に、第２マスク１０４を形成する（図３（ｅ））。第２マスク１０４は、後述するＳＴＩ絶縁膜を形成しない領域、すなわち、ＳＴＩ絶縁膜によって分離する拡散層の形状にパターニングされている。例えば、第２マスク１０４として、厚さ１５０ｎｍのシリコン窒化膜を形成することができる。例えば、低圧ＣＶＤ法（Low Pressure Chemical Vapor Deposition）を用いてシリコン窒化膜を堆積させた後、リソグラフィ技術及び異方性ドライエッチングによりパターニングすることができる。
【００４１】
次に、第２マスク１０４をマスクとして用いて、下部拡散層１０１ａを貫通するトレンチ１０５を形成する（図４（ｆ））。例えば、まず、異方性ドライエッチングにより第１マスクであるシリコン酸化膜をエッチングした後、下部拡散層１０１ａ下の半導体基板１０１に達するまでエピタキシャル層１０２’、下部拡散層１０１ａ及び半導体基板１０１をエッチングしてトレンチを形成することができる。エッチング深さは、例えば、下部拡散層１０１ａ下縁より５０ｎｍ以上であると好ましい。
【００４２】
次に、トレンチ１０５にＳＴＩ（Shallow Trench Isolation）絶縁膜１０６を形成する（図４（ｇ））。例えば、まず、トレンチ１０５に絶縁膜をＳＯＤ（Spin on Dielectric）法及びＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）法で埋め込み、ＣＭＰ（Chemical Mechanical Polish）法により不要部分を研磨除去する。次に、例えば熱リン酸により第２マスク１０４を除去する。ＳＴＩ絶縁膜１０６によって分離された下部拡散層１０１ａは、トランジスタのソース・ドレインになると共に、ビット線としても機能する。
【００４３】
次に、第１マスク１０３上に、パターニングされた第３マスク１０７及び第４マスク１０８を形成する（図５（ｈ））。例えば、第３マスク１０７は、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法により厚さ１５０ｎｍのポリシリコン膜で形成することができる。第４マスク１０８は、厚さ５０ｎｍのシリコン酸化膜で形成することができる。ポリシリコン及びシリコン酸化膜は、リソグラフィ技術を用いて異方性ドライエッチングによりパターニングすることができる。
【００４４】
次に、第１サイドウォール１０９を形成する（図５（ｉ））。例えば、第１マスク１０３上にシリコン窒化膜を堆積した後、エッチバックすることにより、第３マスク１０７及び第４マスク１０８の両側に第１サイドウォール１０９を形成することができる。
【００４５】
次に、第４マスク１０８及び第１サイドウォール１０９をマスクとして、エピタキシャル層１０２’をエッチングして、第１柱状体１０２Ａを形成する（図５（ｊ））。エッチングは、下部拡散層１０１ａが露出するようにする。ビット線抵抗を低くするため、下部拡散層１０１ａのエッチング量は少なくすると好ましい。
【００４６】
次に、少なくとも第１柱状体１０２Ａの両側面にゲート絶縁膜１１０を形成する（図５（ｋ））。例えば、ゲート絶縁膜１１０は、熱酸化により厚さ５ｎｍの酸化膜として形成することができる。
【００４７】
次に、隣接する第１柱状体１０２Ａ間に、ゲート電極の前駆膜１１１’を形成する（図６（ｌ））。例えば、ゲート電極の前駆膜１１１’は、ＣＶＤ法によりＴｉ及びＷの積層膜を堆積し、当該積層膜を異方性ドライエッチングにより第１柱状体１０２Ａの上面から７０ｎｍの位置までエッチングすることにより形成することができる。
【００４８】
次に、ゲート電極前駆膜１１１’上に、第１柱状体１０２Ａに沿って、第２サイドウォール１１２を形成する（図６（ｍ））。隣接する第１柱状体１０２Ａ間にある２つの第２サイドウォール１１２はゲート電極の前駆膜１１１’をエッチングするため分離している。例えば、ＬＰ−ＣＶＤ法により、テトラオルトシリケート（ＴＥＯＳ）を堆積した後、エッチバックすることにより、第２サイドウォール１１２を形成することができる。
【００４９】
次に、第４マスク１０８、第１サイドウォール１０９及び第２サイドウォール１１２をマスクとして、ゲート電極前駆膜１１１’をエッチングしてゲート電極１１１を形成する（図６（ｎ））。
【００５０】
次に、隣接する第１柱状体１０２Ａ間に層間絶縁膜１１３を形成する（図６（ｏ））。例えば、第１層間絶縁膜１１３は、ＳＯＤ法により形成することができる。
【００５１】
次に、第４マスク１０８を除去する（図７（ｐ））。例えば、シリコン酸化膜である場合、ドライエッチングにより除去することができる。
【００５２】
次に、第３マスク１０７を除去する（図７（ｑ））。例えば、ポリシリコンである場合、ドライエッチング又はウェットエッチングにより除去することができる。
【００５３】
次に、第１サイドウォール１０９及び第１層間絶縁膜１１３をマスクとして、第１マスク１０３及び第１柱状体１０２Ａの一部を除去する。これにより、第２柱状体として柱状半導体層１０２が形成される（図７（ｒ））。例えば、第１マスク１０３がシリコン酸化膜である場合、第１マスク１０３はドライエッチングにより除去することができる。第１柱状体１０２Ａは、下部拡散層１０１ａが露出するようにエッチングする。ビット線抵抗を低くするため、下部拡散層１０１ａのエッチング量は少なくすると好ましい。
【００５４】
次に、ゲート電極１１１が形成されていない側の、柱状半導体層の露出した側面に沿って第１絶縁膜１１４を形成する（図８（ｓ））。例えば、熱酸化により厚さ５ｎｍの酸化膜を形成することができる。
【００５５】
次に、隣接する柱状半導体層１０２間に、層間絶縁膜１１３を形成する（図８（ｔ））。例えば、層間絶縁膜１１３は、ＳＯＤ法により形成することができる。
【００５６】
次に、第１サイドウォール１０９を除去する（図８（ｕ））。例えば、シリコン窒化膜である場合、熱リン酸により除去することができる。
【００５７】
次に、第１サイドウォール１０９を除去した部分にコンタクトプラグ１１８を形成すると共に、柱状半導体層１０２の上部を上部拡散層１０２ａとする（図８（ｖ））。例えば、５×１０２０ａｔｏｍｓ／ｃｍ３のリンを含んだポリシリコンを堆積し、不活性ガス中雰囲気下において９００℃で１０秒の熱処理を実施する。次に、ＣＭＰ法により層間絶縁膜１１３上のポリシリコンを研磨除去する。
【００５８】
以上の工程により、第１実施形態に係る半導体装置１００を製造することができる。上記製造方法によれば、１つの柱状半導体層１０２に対して接しているゲート電極１１１は１つである半導体装置を製造することができる。
【００５９】
本発明の第２実施形態に係る半導体装置について説明する。図９に、本発明の第２実施形態に係る半導体装置の概略平面図を示す。図９において、第１実施形態と同じ要素には同じ符号を付してある。
【００６０】
第１実施形態においては柱状半導体層の真下の下部拡散層をビット線に兼用していたが、第２実施形態に係る半導体装置２００においては、下部拡散層（不図示）とビット線２０１とを別個に設けている。下部拡散層は第１実施形態のように柱状半導体層の真下に形成されている。ビット線２０１は柱状半導体層の真下には形成されておらず、図９に示すような平面投影において、少なくとも一部が柱状半導体層１０２とは重ならない位置に形成されている。例えば、ビット線２０１は、柱状半導体層１０２の横に沿って形成したトレンチに埋め込むことができる。第２実施形態においても、１つの柱状半導体層１０２において、ゲート電極１１１は、柱状半導体層１０２の片側のみに形成されている。
【００６１】
第２実施形態におけるその他の形態は、第１実施形態と同様である。
【００６２】
第２実施形態によれば、第１実施形態と同様の効果を得ることができると共に、ビット線として金属材料を用いる形態に適している。
【００６３】
本発明の第３実施形態に係る半導体装置について説明する。図１０に、本発明の第３実施形態に係る半導体装置の概略平面図を示す。図１０においては、簡略化のため、柱状半導体層、ワード線（ゲート電極）、ビット線及びバックプレートのみを示してある。また、明確化のため、柱状半導体層にはハッチングを付してある。図１１に、図１０のXI−XI線に沿った本発明の第３実施形態に係る半導体装置の概略断面図を示す。図１０及び図１１において、第１実施形態と同じ要素には同じ符号を付してある。
【００６４】
第３実施形態に係る半導体装置３００は、第１実施形態に係る構成に加えて、バックプレート３０１をさらに備える。バックプレート３０１は、隣接するトランジスタ間に設けられている。すなわち、バックプレート３０１は、２つの柱状半導体層１０２の間において、柱状半導体層１０２のゲート電極１１１が形成されていない側（ゲート電極１１１の反対側）に、第１絶縁膜１１４を介して形成されている。バックプレート３０１は、トランジスタの特性に応じて、適宜所望の電位に接続される。図１０に示す形態において、複数のバックプレート３０１は、ゲート電極１１１の延在方向と同一方向に平行に延在している。バックプレート３０１は、隣接するゲート電極１１１間に１つおきに配されている。
【００６５】
第３実施形態によれば、バックプレートを設けることにより、隣接するトランジスタの電位を固定することができる。これにより、半導体装置の微細化にあたり、隣接するトランジスタのカップリングによる特性変動を抑制することができる。
【００６６】
次に、第３実施形態に係る半導体装置３００の製造方法について説明する。図１２及び１３に、第３実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
図７（ｓ）に示す工程までは、第１実施形態と同様である。
【００６７】
図７（ｓ）に示す工程後、バックプレート前駆層３０１’を形成する（図１２（ｔ））。例えば、バックプレート前駆層３０１’は、５×１０２０ａｔｏｍｓ／ｃｍ３のリンを含んだポリシリコンを堆積し、ＣＭＰ法により層間絶縁膜１１３上のポリシリコンを研磨除去して形成することができる。
【００６８】
次に、第１サイドウォール１０９及び層間絶縁膜１１３をマスクとして、バックプレート前駆層３０１’を柱状半導体層１０２の上面よりも低くなるようにエッチングして、バックプレート３０１を形成する（図１２（ｕ））。
【００６９】
次に、バックプレート３０１上に層間絶縁膜１１３を形成する（図１２（ｖ））。例えば、層間絶縁膜１１３は、ＳＯＤ法により形成することができる。
【００７０】
次に、第１サイドウォール１０９を除去する（図１３（ｗ））。例えば、シリコン窒化膜である場合、熱リン酸により除去することができる。
【００７１】
次に、第１サイドウォール１０９を除去した部分にコンタクトプラグ１１８を形成すると共に、柱状半導体層１０２の上部を上部拡散層１０２ａとする（図１３（ｘ））。例えば、５×１０２０ａｔｏｍｓ／ｃｍ３のリンを含んだポリシリコンを堆積し、不活性ガス雰囲気下において９００℃で１０秒の熱処理を実施する。次に、ＣＭＰ法により層間絶縁膜１１３上のポリシリコンを研磨除去する。
【００７２】
以上の工程により、第３実施形態に係る半導体装置３００を製造することができる。
【００７３】
第３実施形態におけるその他の形態は、第１実施形態と同様である。
【００７４】
本発明の第４実施形態に係る半導体装置について説明する。図１４に、本発明の第４実施形態に係る半導体装置の概略断面図を示す。図１４において、第１実施形態と同じ要素には同じ符号を付してある。
【００７５】
第４実施形態に係る半導体装置４００は、第１実施形態の構成に加えて、隣接する柱状半導体層１０２間の、ゲート電極１１１が形成されていない側（ゲート電極１１１に面しない側）において、空隙４０１を備える。また、半導体装置４００は、各トランジスタ、層間絶縁膜１１３等を覆うように、空隙４０１を形成するための第２絶縁膜４０３を備える。半導体装置４００においては、上部拡散層１０２ａの上にＤＯＰＯＳ４０２が形成され、コンタクトプラグ１１８は、ＤＯＰＯＳ４０２に電気的に接続されている。コンタクトプラグ１１８と柱状半導体層１０２の位置がずれたとしても、ＤＯＰＯＳ４０２を形成して縦方向の接触を確保することにより、ＤＯＰＯＳ４０２とコンタクトプラグ１１８の接触面積を確保することができるので、コンタクトプラグ１１８と柱状半導体層１０２間のコンタクト抵抗を低減することができる。
【００７６】
半導体装置の微細化が進行すると、隣接する柱状半導体層１０２間の間隔が狭くなる。この場合、隣接するトランジスタのゲート電極１１１の電位の影響により、柱状半導体層１０２の電位が変動するようになり、結果としてトランジスタ特性が変動してしまう。そこで、第４実施形態においては、隣接する柱状半導体層１０２間に、誘電率が低い空隙４０１を設けている。これにより、隣接するトランジスタの電位の影響を低減することができる。
【００７７】
空隙４０１の代わりに、層間絶縁膜１１３より誘電率の低い材料（例えばｌｏｗ−ｋ材料）を柱状半導体層１０２間に形成してもよい。この場合、例えば、比誘電率が３以下の絶縁膜を柱状半導体層１０２間に形成してもよい。
【００７８】
次に、第４実施形態に係る半導体装置４００の製造方法について説明する。図１５〜図１８に、第４実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
【００７９】
第１実施形態と同様にして、半導体基板１０１に下部拡散層１０１ａを形成する。次に、半導体基板１０１上にエピタキシャル層１０２’を形成する。次に、エピタキシャル層１０２’上にドープトポリシリコン（ＤＯＰＯＳ）４０２を形成する。例えば、２×１０２０ａｔｏｍｓ／ｃｍ３のリンをドープした厚さ２００ｍｍのＤＯＰＯＳを堆積することができる。次に、ＤＯＰＯＳ４０２上に第１マスク１０３を形成すると共に、エピタキシャル層１０２’に上部拡散層１０２ａ’を形成する。例えば、熱酸化により厚さ１０ｎｍのシリコン酸化膜を形成すると共に上部拡散層１０２ａ’を形成する。次に、第１マスク１０３上に、第２マスク１０４を形成する（図１５（ａ））。例えば、シリコン酸化膜上に厚さ１５０ｎｍのシリコン窒化膜を堆積し、パターニングする。
【００８０】
次に、第２マスク１０４をマスクとして、第１マスク１０３、ＤＯＰＯＳ４０２及びエピタキシャル層１０２’を下部拡散層１０１ａが露出するまでエッチングして、第１柱状体１０２Ａ及び上部拡散層１０２Ａａを形成する（図１５（ｂ））。例えば、異方性ドライエッチングによりエッチングする。
【００８１】
次に第１柱状体１０２Ａ及びＤＯＰＯＳ４０２の露出面を酸化してゲート絶縁膜１１０を形成する（図１５（ｃ））。
【００８２】
次に、第１柱状体１０２Ａの間にゲート電極前駆層１１１’を形成する（図１６（ｄ））。例えば、ＴｉＮ膜を堆積した後、異方性ドライエッチングにより上部拡散層１０２ａ上面から７０ｎｍ下の位置までエッチバックする。
【００８３】
次に、ゲート電極前駆層１１１’上に第１サイドウォール４０４を形成する（図１６（ｅ））。例えば、ＬＰ−ＣＶＤ法によりＴＥＯＳ酸化膜を堆積した後、エッチバックしてＴＥＯＳサイドウォールを形成する。
【００８４】
次に、第２マスク１０４及び第１サイドウォール４０４をマスクとして、ゲート電極前駆層１１１’をエッチングして、第１柱状体１０２Ａの両側面にゲート電極１１１を形成する（図１６（ｆ））。
【００８５】
次に、隣接するゲート電極１１１間及び第１サイドウォール４０４間に層間絶縁膜１１３を形成する（図１７（ｇ））。例えば、ＳＯＤ法により絶縁膜を埋め込む。
【００８６】
次に、第２マスク１０４を除去する。例えば、第２マスク１０４がシリコン窒化膜である場合、熱リン酸により除去することができる。次に、第２マスク１０４があった凹部に第２サイドウォール４０５を形成する（図１７（ｈ））。例えば、ＬＰ−ＣＶＤにより厚さ３０ｎｍのシリコン窒化膜を堆積した後、エッチバックして、第２サイドウォール４０５を形成する。
【００８７】
次に、第２サイドウォール４０５をマスクとして第１マスク１０３を除去した後、第２サイドウォール４０５及び層間絶縁膜１１３をマスクとして、下部拡散層１０１ａが露出するまでＤＯＰＯＳ４０２及び第１柱状体１０２Ａをエッチングして、第２柱状体である柱状半導体層１０２及び上部拡散層１０２ａを形成する。次に、ＤＯＰＯＳ４０２及び柱状半導体層１０２の新たな露出側面に第１絶縁膜１１４を形成する（図１７（ｉ））。
【００８８】
次に、層間絶縁膜１１３上に、第２絶縁膜４０３を形成する（図１８（ｊ））。例えば、ＰＥ−ＣＶＤ（Plasma Enhanced CVD）法により酸化膜を形成する。このとき、柱状半導体層１０２間の間隔が狭いので、第２絶縁膜４０３は、柱状半導体層１０２の間に堆積されず、空隙４０１が形成される。
【００８９】
次に、リソグラフィ技術とエッチング技術を用いて、ＤＯＰＯＳ４０２に電気的に接続されるコンタクトプラグ１１８を形成する。以上により、半導体装置４００を形成することができる（図１８（ｋ））。
【００９０】
上記方法によれば、第４実施形態に係る半導体装置４００を製造することができる。
【００９１】
第４実施形態におけるその他の形態は、第１実施形態と同様である。
【実施例】
【００９２】
第４実施形態に係る半導体装置について、ＴＣＡＤ（Technology CAD）により、ゲート電極（ワード線）ピッチ（ハーフピッチ）の変化に対するしきい値電圧及びサブスレッショルド係数の変化をシミュレーションした。図１９に、しきい値電圧のシミュレーション結果を示す。図２０に、サブスレッショルド係数のシミュレーション結果を示す。
【００９３】
図１９によれば、隣接するワード線電位がオン（隣接ＷＬ＝２．６Ｖ）のときとオフ（隣接ＷＬ＝０Ｖ）のときとを比較すると、ワード線ピッチが狭くなっても、しきい値電圧の差を小さくしたまま維持できている。
【００９４】
図２０によれば、隣接するワード線電位がオン（隣接ＷＬ＝２．６Ｖ）のときとオフ（隣接ＷＬ＝０Ｖ）のときとを比較すると、ワード線ピッチが狭くなっても、サブスレッショルド係数はほぼ同様に推移している。
【００９５】
これにより、第４実施形態によれば、隣接するトランジスタの電位による影響を抑制して、特性変動を小さくできることが分かる。
【００９６】
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００９７】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００９８】
１００，２００，３００，４００ 半導体装置
１０１ 半導体基板
１０１ａ 下部拡散層
１０２ 柱状半導体層
１０２ａ 上部拡散層
１０２’ エピタキシャル層
１０２Ａ 第１柱状体
１０２Ａａ 上部拡散層
１０３ 第１マスク
１０４ 第２マスク
１０５ トレンチ
１０６ ＳＴＩ絶縁膜
１０７ 第３マスク
１０８ 第４マスク
１０９ 第１サイドウォール
１１０ ゲート絶縁膜
１１１ ゲート電極
１１１’ ゲート電極の前駆膜
１１２ 第２サイドウォール
１１３ 層間絶縁膜
１１４ 第１絶縁膜
１１８ コンタクトプラグ
２０１ ビット線
３０１ バックプレート
３０１’ バックプレート前駆層
４０１ 空隙
４０２ ＤＯＰＯＳ
４０３ 第２絶縁膜
４０４ 第１サイドウォール
４０５ 第２サイドウォール
９１０，９２０ 半導体装置
９１１，９２１ 柱状半導体層
９１２，９２２ ワード線
９１３，９２３ ビット線
Ｘ，Ｙ 対称軸
【技術分野】
【０００１】
本発明は、埋め込みゲート構造を有する縦型トランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置においては、セル面積縮小のため、縦型トランジスタを用いた４Ｆ２セルが検討されている（例えば特許文献１及び特許文献２参照）。図２１及び図２２に、縦型トランジスタを備える背景技術に係る半導体装置の概略平面図を示す。なお、図２１及び図２２においては、簡略化のため、柱状半導体層９１１，９２１、ワード線（ゲート電極）９１２，９２２及びビット線９１３，９２３のみを示してある。また、明確化のため、柱状半導体層９１１，９２１にはハッチングを付してある。
【０００３】
特許文献１に記載のＤＲＡＭのような、図２１に示す半導体装置９１０においては、１つの柱状半導体層９１１は、その両側を２本のゲート電極９１２で挟まれている（ダブルゲート構造）。他方、特許文献２に記載の半導体構造のような、図２２に示す半導体装置９２０においては、１つの柱状半導体層９２１は、ゲート電極９２２に取り囲まれている（ＳＧＴ（Surrounding Gate Transistor）構造）。ダブルゲート構造及びＳＧＴ構造においては、柱状半導体層９１１，９２１の両側面に、ワード線の一部として形成されるゲート電極９１２，９２２が配置されており、チャネルの電位をゲート電極９１２，９２２で制御しやすくなっている。
【０００４】
特許文献３に記載の半導体記憶装置においては、メタル材料によって形成されたビット線は、柱状半導体層の直下ではなく、柱状半導体層の横に形成されたトレンチに埋め込まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００６／００１７０８８号明細書
【特許文献２】米国特許第７，４５３，１０３号明細書
【特許文献３】米国特許第７，３５５，２３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明の観点から与えられる。
【０００７】
図２１及び図２２に示すような半導体装置９１０，９２０において縮小化を図る場合、図の横方向の縮小化については、柱状半導体層９１１，９１２の幅Ｗ１，Ｗ２、ゲート電極９１２，９２２の厚さＴ１，Ｔ２、及び隣接するトランジスタのゲート電極間の間隔Ｄ１，Ｄ２のうち少なくとも１つを縮小化する必要がある。しかしながら、ワード線となるゲート電極９１２，９２２は高抵抗化を避ける必要があるので、ゲート電極９１２，９２２の厚さＴ１，Ｔ２を薄くすることはできない。ゲート電極間の間隔Ｄ１，Ｄ２は、短絡等を防止する必要があるので、一定以上の間隔を確保する必要があり、縮小化には限界がある。柱状半導体層９１１，９１２の幅Ｗ１，Ｗ２を狭くすると、ＤＲＡＭセルを駆動するのに十分な電流が得られなくなってしまう。
【０００８】
したがって、特許文献１及び特許文献２に記載のようなダブルゲート構造及びＳＧＴ構造においては、セル面積の縮小化を実現すると、良好な電流駆動能力を維持できなくなってしまう。また、特許文献３に記載の半導体記憶装置も、特許文献１及び特許文献２と同様に柱状半導体層の両側にゲート電極が形成されており、上述と同様の問題を有する。
【課題を解決するための手段】
【０００９】
本発明の第１視点によれば、一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、第１及び第２の柱状半導体層の間の空間及び第２及び第３の柱状半導体層の空間に埋め込まれた層間絶縁膜とを有する半導体装置が提供される。層間絶縁膜は、第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく第１及び第２の柱状半導体層の側面に形成され、第２及び第３の柱状半導体層の間の空間内であって第１及び第２のゲート電極を介して第２及び第３の柱状半導体層の側面に形成されている。
【００１０】
本発明の第２視点によれば、第１の柱状半導体層と、第１の柱状半導体層から第１の距離分離れて設けられた第２の柱状半導体層と、第１の柱状半導体層から第２の柱状半導体層の延長上であって第２の柱状半導体層から第１の距離よりも長い第２の距離分離れて設けられた第３の柱状半導体層と、第２及び第３の柱状半導体層の間の空間であって夫々第２及び第３の柱状半導体層の側面に設けられた第１及び第２のゲート電極とを有する半導体装置が提供される。第１及び第２の柱状半導体層の間の空間であって第１及び第２の柱状半導体層の側面にゲート電極が設けられてない。
【００１１】
本発明の第３視点によれば、半導体基板に下部拡散層を形成する工程と、下部拡散層上にエピタキシャル層を形成する工程と、エピタキシャル層の一部を下部拡散層が露出するまでエッチングして第１柱状体を形成する工程と、第１柱状体の両側面にゲート絶縁膜及びゲート電極を形成する工程と、第１柱状体の両側面のゲート電極間の第１柱状体の部分を下部拡散層が露出するまでエッチングして第２柱状体を形成する工程と、第２柱状体のゲート電極より上部に上部拡散層を形成する工程と、を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明は、以下の効果のうち少なくとも１つを有する。
【００１３】
本発明においては、ゲート電極を柱状半導体層の両側に形成せず、片側に形成する。これにより、柱状半導体層の幅を広くすることができる。この結果、上部拡散層、下部拡散層及びチャネル体積を大きくすることができ、抵抗を低減させて、電流駆動能力を向上させることができる。
【００１４】
また、ゲート電極が存在しない柱状半導体層間にバックプレート又は空隙を設けることによって、電気的特性をさらに向上させることができるようになる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る半導体装置の概略平面図。
【図２】図１のII−II線に沿った本発明の第１実施形態に係る半導体装置の概略断面図。
【図３】図１のIII−III線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図４】図１のIII−III線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】図１のII−II線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】図１のII−II線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図７】図１のII−II線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図８】図１のII−II線に沿った第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図９】本発明の第２実施形態に係る半導体装置の概略平面図。
【図１０】本発明の第３実施形態に係る半導体装置の概略平面図。
【図１１】図１０のXI−XI線に沿った本発明の第３実施形態に係る半導体装置の概略断面図。
【図１２】第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１３】第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１４】本発明の第４実施形態に係る半導体装置の概略断面図。
【図１５】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１６】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１７】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１８】第４実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１９】実施例１におけるシミュレーション結果を示すグラフ。
【図２０】実施例１におけるシミュレーション結果を示すグラフ。
【図２１】縦型トランジスタを備える背景技術に係る半導体装置の概略平面図。
【図２２】縦型トランジスタを備える背景技術に係る半導体装置の概略平面図。
【発明を実施するための形態】
【００１６】
上記第１〜第３視点の好ましい形態を以下に示す。
【００１７】
上記第１視点及び第２視点の好ましい形態によれば、第１、第２及び第３の柱状半導体層は平行に延在する。
【００１８】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置は、第１及び第２の柱状半導体層の間の空間に電位を固定するためのバックプレートをさらに備える。
【００１９】
上記第１視点及び第２視点の好ましい形態によれば、バックプレートは、不純物を含有するポリシリコンである。
【００２０】
上記第１視点及び第２視点の好ましい形態によれば、第１及び第２の柱状半導体層の間の空間に空隙が存在している。
【００２１】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置は、第１及び第２の柱状半導体層の間の空間に、層間絶縁膜より誘電率の低い材料と、をさらに備える。
【００２２】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置は、平面投影において、少なくとも一部が柱状半導体層の真下に存在しビット線として機能する下部拡散層を備える。
【００２３】
上記第１視点及び第２視点の好ましい形態によれば、下部拡散層は、平面投影において、ゲート電極と直交するように延在している。
【００２４】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置は、平面投影において、ゲート電極と直交するビット線をさらに備える。ビット線は、平面投影において、少なくとも一部が柱状半導体層と重複していない。
【００２５】
上記第３視点の好ましい形態によれば、半導体装置の製造方法は、第２柱状体を形成する工程後、第１柱状体を除去した領域に、不純物を含有するポリシリコンを形成する工程をさらに含む。
【００２６】
上記第３視点の好ましい形態によれば、半導体装置の製造方法は、隣接するゲート電極間に層間絶縁膜を形成する工程と、第２柱状体を形成する工程後、第１柱状体の一部を除去した領域に、層間絶縁膜より誘電率が低い材料を形成する工程と、をさらに含む。
【００２７】
上記第３視点の好ましい形態によれば、半導体装置の製造方法は、第２柱状体を形成する工程後、第１柱状体の一部を除去した領域が空隙となるように、第２柱状体上に絶縁層を形成する工程をさらに含む。
【００２８】
上記第３視点の好ましい形態によれば、下部拡散層を形成する工程において、下部拡散層を平面投影において線状となるように形成する。ゲート電極を形成する工程において、ゲート電極を平面投影において下部拡散層と直交するように形成する。
【００２９】
上記第３視点の好ましい形態によれば、半導体装置の製造方法は、平面投影において、少なくとも一部が第２柱状体と重複しないと共に、ゲート電極と直交するように延在するビット線を形成する工程をさらに含む。
【００３０】
本発明の第１実施形態に係る半導体装置について説明する。図１に、本発明の第１実施形態に係る半導体装置の概略平面図を示す。図１においては、簡略化のため、柱状半導体層、ワード線（ゲート電極）及びビット線のみを示してある。また、明確化のため、柱状半導体層にはハッチングを付してある。図２に、図１のII−II線に沿った本発明の第１実施形態に係る半導体装置の概略断面図を示す。
【００３１】
半導体装置１００は、半導体基板１０１と、半導体基板１０１の上部に形成された下部拡散層１０１ａと、下部拡散層１０１ａ上に形成された柱状半導体層１０２と、柱状半導体層１０２の上部に形成された上部拡散層１０２ａと、柱状半導体層１０２の側面に形成されたゲート絶縁膜１１０と、上部拡散層１０２ａと下部拡散層１０１ａ間に、柱状半導体層１０２に対してゲート絶縁膜１１０を介して対向するように形成されたゲート電極１１１と、上部拡散層１０２ａに電気的に接続されたコンタクトプラグ１１８と、ゲート電極１１１上に形成された第２サイドウォール１１２と、層間絶縁膜１１３と、を備える。
【００３２】
半導体装置１００において、下部拡散層１０１ａ、柱状半導体層１０２、上部拡散層１０２ａ、ゲート絶縁膜１１０及びゲート電極１１１はトランジスタを構成する。図２に示す断面において、隣接するトランジスタは、対称軸Ｘ及び対称軸Ｙによる線対称となるような配置となっている。
【００３３】
柱状半導体層１０２は、図１において、マス目を構成するように、左右方向及び上下方向に直線的に配列している。柱状半導体層１０２は、上下方向においては、等間隔に配列している。一方、左右方向においては、２つの柱状半導体層１０２がペアをなして規則的かつ等間隔に配列している。すなわち、隣接する柱状半導体層１０２の一方の側（例えば右側）の間隔と他方の側（例えば左側）の間隔が異なっているが、好ましくは、一方の側の間隔は均一であり、他方の側の間隔も均一である。
【００３４】
半導体装置１００において、ゲート電極１１１はワード線として機能し、下部拡散層１０１ａはビット線として機能する。各下部拡散層１０１ａは、柱状半導体層１０２の真下において、柱状半導体層１０２の配列に沿って、図面上左右方向に延在している。図１に示す平面投影において、下部拡散層１０１ａの少なくとも一部は、柱状半導体層１０２と重複している。ゲート電極１１１は、柱状半導体層１０２の側面において、柱状半導体層１０２の配列に沿って、図１において上下方向に延在している。ゲート電極１１１は、柱状半導体層１０２の片側にのみ形成されている。すなわち、１つの柱状半導体層に対して１つのゲート電極１１１が対向している。図１に示す平面投影において、ゲート電極１１１は、柱状半導体層１０２と重複していない。柱状半導体層１０２に対してゲート電極１１１が形成される側は、互い違いに異なっている。すなわち、隣接するゲート電極１１１において、より近くにある一方の側（例えば右側）と隣接するゲート電極１１１との間には柱状半導体層１０２は存在していないが、より遠くにある他方の側（例えば左側）と隣接するゲート電極１１１との間には柱状半導体層１０２は２つ配されている。隣接する柱状半導体層１０２において、一方の側（例えば右側）においては、ゲート電極１１１を介さずに２つの柱状半導体層１０２は対向しており、他方の側（例えば左側）においては、ゲート電極１１１を２つ介して２つの柱状半導体層１０２は対向している。
【００３５】
第１実施形態に係る半導体装置１００によれば、ゲート電極１１１が１つの柱状半導体層１０２に対してその片側のみに形成されている。これにより、１つの柱状半導体層の両側にゲート電極が形成されている半導体装置に比べて、柱状半導体層１０２の幅Ｗを広くすることができ、電流駆動能力を向上させることができる。
【００３６】
本発明の第１実施形態に係る半導体装置の製造方法について説明する。図３〜図８に、第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図３及び図４は、図１に示すIII−III線に沿った方向の断面を示している。図５〜図８は、図１に示すII−II線に沿った方向の断面を示している。
【００３７】
まず、半導体基板１０１を準備し（図３（ａ））、半導体基板１０１に、後にビット線として機能する下部拡散層１０１ａを形成する（図３（ｂ））。例えば、半導体基板１０１としてｐ型シリコン基板を準備し、ｐ型シリコン基板に５×１０１５ａｔｏｍｓ／ｃｍ２のヒ素を１０ｋｅＶで注入し、次いで不活性ガス雰囲気下において１０００℃で１０秒間の熱処理を施すことにより、下部拡散層１０１ａを形成することができる。
【００３８】
次に、下部拡散層１０１ａ上に、エピタキシャル層１０２’を形成する（図３（ｃ））。例えば、エピタキシャル層１０２’として、通常のエピタキシャル成長法によりボロンを１×１０１６ａｔｏｍｓ／ｃｍ２含有する厚さ２００ｎｍのｐ型シリコン層を形成することができる。
【００３９】
次に、エピタキシャル層１０２’上に、第１マスク１０３を形成する（図３（ｄ））。例えば、第１マスク１０３として、通常の熱酸化により、エピタキシャル層１０２’表面に厚さ１０ｎｍのシリコン酸化膜を形成することができる。
【００４０】
次に、第１マスク１０３上に、第２マスク１０４を形成する（図３（ｅ））。第２マスク１０４は、後述するＳＴＩ絶縁膜を形成しない領域、すなわち、ＳＴＩ絶縁膜によって分離する拡散層の形状にパターニングされている。例えば、第２マスク１０４として、厚さ１５０ｎｍのシリコン窒化膜を形成することができる。例えば、低圧ＣＶＤ法（Low Pressure Chemical Vapor Deposition）を用いてシリコン窒化膜を堆積させた後、リソグラフィ技術及び異方性ドライエッチングによりパターニングすることができる。
【００４１】
次に、第２マスク１０４をマスクとして用いて、下部拡散層１０１ａを貫通するトレンチ１０５を形成する（図４（ｆ））。例えば、まず、異方性ドライエッチングにより第１マスクであるシリコン酸化膜をエッチングした後、下部拡散層１０１ａ下の半導体基板１０１に達するまでエピタキシャル層１０２’、下部拡散層１０１ａ及び半導体基板１０１をエッチングしてトレンチを形成することができる。エッチング深さは、例えば、下部拡散層１０１ａ下縁より５０ｎｍ以上であると好ましい。
【００４２】
次に、トレンチ１０５にＳＴＩ（Shallow Trench Isolation）絶縁膜１０６を形成する（図４（ｇ））。例えば、まず、トレンチ１０５に絶縁膜をＳＯＤ（Spin on Dielectric）法及びＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）法で埋め込み、ＣＭＰ（Chemical Mechanical Polish）法により不要部分を研磨除去する。次に、例えば熱リン酸により第２マスク１０４を除去する。ＳＴＩ絶縁膜１０６によって分離された下部拡散層１０１ａは、トランジスタのソース・ドレインになると共に、ビット線としても機能する。
【００４３】
次に、第１マスク１０３上に、パターニングされた第３マスク１０７及び第４マスク１０８を形成する（図５（ｈ））。例えば、第３マスク１０７は、ＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法により厚さ１５０ｎｍのポリシリコン膜で形成することができる。第４マスク１０８は、厚さ５０ｎｍのシリコン酸化膜で形成することができる。ポリシリコン及びシリコン酸化膜は、リソグラフィ技術を用いて異方性ドライエッチングによりパターニングすることができる。
【００４４】
次に、第１サイドウォール１０９を形成する（図５（ｉ））。例えば、第１マスク１０３上にシリコン窒化膜を堆積した後、エッチバックすることにより、第３マスク１０７及び第４マスク１０８の両側に第１サイドウォール１０９を形成することができる。
【００４５】
次に、第４マスク１０８及び第１サイドウォール１０９をマスクとして、エピタキシャル層１０２’をエッチングして、第１柱状体１０２Ａを形成する（図５（ｊ））。エッチングは、下部拡散層１０１ａが露出するようにする。ビット線抵抗を低くするため、下部拡散層１０１ａのエッチング量は少なくすると好ましい。
【００４６】
次に、少なくとも第１柱状体１０２Ａの両側面にゲート絶縁膜１１０を形成する（図５（ｋ））。例えば、ゲート絶縁膜１１０は、熱酸化により厚さ５ｎｍの酸化膜として形成することができる。
【００４７】
次に、隣接する第１柱状体１０２Ａ間に、ゲート電極の前駆膜１１１’を形成する（図６（ｌ））。例えば、ゲート電極の前駆膜１１１’は、ＣＶＤ法によりＴｉ及びＷの積層膜を堆積し、当該積層膜を異方性ドライエッチングにより第１柱状体１０２Ａの上面から７０ｎｍの位置までエッチングすることにより形成することができる。
【００４８】
次に、ゲート電極前駆膜１１１’上に、第１柱状体１０２Ａに沿って、第２サイドウォール１１２を形成する（図６（ｍ））。隣接する第１柱状体１０２Ａ間にある２つの第２サイドウォール１１２はゲート電極の前駆膜１１１’をエッチングするため分離している。例えば、ＬＰ−ＣＶＤ法により、テトラオルトシリケート（ＴＥＯＳ）を堆積した後、エッチバックすることにより、第２サイドウォール１１２を形成することができる。
【００４９】
次に、第４マスク１０８、第１サイドウォール１０９及び第２サイドウォール１１２をマスクとして、ゲート電極前駆膜１１１’をエッチングしてゲート電極１１１を形成する（図６（ｎ））。
【００５０】
次に、隣接する第１柱状体１０２Ａ間に層間絶縁膜１１３を形成する（図６（ｏ））。例えば、第１層間絶縁膜１１３は、ＳＯＤ法により形成することができる。
【００５１】
次に、第４マスク１０８を除去する（図７（ｐ））。例えば、シリコン酸化膜である場合、ドライエッチングにより除去することができる。
【００５２】
次に、第３マスク１０７を除去する（図７（ｑ））。例えば、ポリシリコンである場合、ドライエッチング又はウェットエッチングにより除去することができる。
【００５３】
次に、第１サイドウォール１０９及び第１層間絶縁膜１１３をマスクとして、第１マスク１０３及び第１柱状体１０２Ａの一部を除去する。これにより、第２柱状体として柱状半導体層１０２が形成される（図７（ｒ））。例えば、第１マスク１０３がシリコン酸化膜である場合、第１マスク１０３はドライエッチングにより除去することができる。第１柱状体１０２Ａは、下部拡散層１０１ａが露出するようにエッチングする。ビット線抵抗を低くするため、下部拡散層１０１ａのエッチング量は少なくすると好ましい。
【００５４】
次に、ゲート電極１１１が形成されていない側の、柱状半導体層の露出した側面に沿って第１絶縁膜１１４を形成する（図８（ｓ））。例えば、熱酸化により厚さ５ｎｍの酸化膜を形成することができる。
【００５５】
次に、隣接する柱状半導体層１０２間に、層間絶縁膜１１３を形成する（図８（ｔ））。例えば、層間絶縁膜１１３は、ＳＯＤ法により形成することができる。
【００５６】
次に、第１サイドウォール１０９を除去する（図８（ｕ））。例えば、シリコン窒化膜である場合、熱リン酸により除去することができる。
【００５７】
次に、第１サイドウォール１０９を除去した部分にコンタクトプラグ１１８を形成すると共に、柱状半導体層１０２の上部を上部拡散層１０２ａとする（図８（ｖ））。例えば、５×１０２０ａｔｏｍｓ／ｃｍ３のリンを含んだポリシリコンを堆積し、不活性ガス中雰囲気下において９００℃で１０秒の熱処理を実施する。次に、ＣＭＰ法により層間絶縁膜１１３上のポリシリコンを研磨除去する。
【００５８】
以上の工程により、第１実施形態に係る半導体装置１００を製造することができる。上記製造方法によれば、１つの柱状半導体層１０２に対して接しているゲート電極１１１は１つである半導体装置を製造することができる。
【００５９】
本発明の第２実施形態に係る半導体装置について説明する。図９に、本発明の第２実施形態に係る半導体装置の概略平面図を示す。図９において、第１実施形態と同じ要素には同じ符号を付してある。
【００６０】
第１実施形態においては柱状半導体層の真下の下部拡散層をビット線に兼用していたが、第２実施形態に係る半導体装置２００においては、下部拡散層（不図示）とビット線２０１とを別個に設けている。下部拡散層は第１実施形態のように柱状半導体層の真下に形成されている。ビット線２０１は柱状半導体層の真下には形成されておらず、図９に示すような平面投影において、少なくとも一部が柱状半導体層１０２とは重ならない位置に形成されている。例えば、ビット線２０１は、柱状半導体層１０２の横に沿って形成したトレンチに埋め込むことができる。第２実施形態においても、１つの柱状半導体層１０２において、ゲート電極１１１は、柱状半導体層１０２の片側のみに形成されている。
【００６１】
第２実施形態におけるその他の形態は、第１実施形態と同様である。
【００６２】
第２実施形態によれば、第１実施形態と同様の効果を得ることができると共に、ビット線として金属材料を用いる形態に適している。
【００６３】
本発明の第３実施形態に係る半導体装置について説明する。図１０に、本発明の第３実施形態に係る半導体装置の概略平面図を示す。図１０においては、簡略化のため、柱状半導体層、ワード線（ゲート電極）、ビット線及びバックプレートのみを示してある。また、明確化のため、柱状半導体層にはハッチングを付してある。図１１に、図１０のXI−XI線に沿った本発明の第３実施形態に係る半導体装置の概略断面図を示す。図１０及び図１１において、第１実施形態と同じ要素には同じ符号を付してある。
【００６４】
第３実施形態に係る半導体装置３００は、第１実施形態に係る構成に加えて、バックプレート３０１をさらに備える。バックプレート３０１は、隣接するトランジスタ間に設けられている。すなわち、バックプレート３０１は、２つの柱状半導体層１０２の間において、柱状半導体層１０２のゲート電極１１１が形成されていない側（ゲート電極１１１の反対側）に、第１絶縁膜１１４を介して形成されている。バックプレート３０１は、トランジスタの特性に応じて、適宜所望の電位に接続される。図１０に示す形態において、複数のバックプレート３０１は、ゲート電極１１１の延在方向と同一方向に平行に延在している。バックプレート３０１は、隣接するゲート電極１１１間に１つおきに配されている。
【００６５】
第３実施形態によれば、バックプレートを設けることにより、隣接するトランジスタの電位を固定することができる。これにより、半導体装置の微細化にあたり、隣接するトランジスタのカップリングによる特性変動を抑制することができる。
【００６６】
次に、第３実施形態に係る半導体装置３００の製造方法について説明する。図１２及び１３に、第３実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
図７（ｓ）に示す工程までは、第１実施形態と同様である。
【００６７】
図７（ｓ）に示す工程後、バックプレート前駆層３０１’を形成する（図１２（ｔ））。例えば、バックプレート前駆層３０１’は、５×１０２０ａｔｏｍｓ／ｃｍ３のリンを含んだポリシリコンを堆積し、ＣＭＰ法により層間絶縁膜１１３上のポリシリコンを研磨除去して形成することができる。
【００６８】
次に、第１サイドウォール１０９及び層間絶縁膜１１３をマスクとして、バックプレート前駆層３０１’を柱状半導体層１０２の上面よりも低くなるようにエッチングして、バックプレート３０１を形成する（図１２（ｕ））。
【００６９】
次に、バックプレート３０１上に層間絶縁膜１１３を形成する（図１２（ｖ））。例えば、層間絶縁膜１１３は、ＳＯＤ法により形成することができる。
【００７０】
次に、第１サイドウォール１０９を除去する（図１３（ｗ））。例えば、シリコン窒化膜である場合、熱リン酸により除去することができる。
【００７１】
次に、第１サイドウォール１０９を除去した部分にコンタクトプラグ１１８を形成すると共に、柱状半導体層１０２の上部を上部拡散層１０２ａとする（図１３（ｘ））。例えば、５×１０２０ａｔｏｍｓ／ｃｍ３のリンを含んだポリシリコンを堆積し、不活性ガス雰囲気下において９００℃で１０秒の熱処理を実施する。次に、ＣＭＰ法により層間絶縁膜１１３上のポリシリコンを研磨除去する。
【００７２】
以上の工程により、第３実施形態に係る半導体装置３００を製造することができる。
【００７３】
第３実施形態におけるその他の形態は、第１実施形態と同様である。
【００７４】
本発明の第４実施形態に係る半導体装置について説明する。図１４に、本発明の第４実施形態に係る半導体装置の概略断面図を示す。図１４において、第１実施形態と同じ要素には同じ符号を付してある。
【００７５】
第４実施形態に係る半導体装置４００は、第１実施形態の構成に加えて、隣接する柱状半導体層１０２間の、ゲート電極１１１が形成されていない側（ゲート電極１１１に面しない側）において、空隙４０１を備える。また、半導体装置４００は、各トランジスタ、層間絶縁膜１１３等を覆うように、空隙４０１を形成するための第２絶縁膜４０３を備える。半導体装置４００においては、上部拡散層１０２ａの上にＤＯＰＯＳ４０２が形成され、コンタクトプラグ１１８は、ＤＯＰＯＳ４０２に電気的に接続されている。コンタクトプラグ１１８と柱状半導体層１０２の位置がずれたとしても、ＤＯＰＯＳ４０２を形成して縦方向の接触を確保することにより、ＤＯＰＯＳ４０２とコンタクトプラグ１１８の接触面積を確保することができるので、コンタクトプラグ１１８と柱状半導体層１０２間のコンタクト抵抗を低減することができる。
【００７６】
半導体装置の微細化が進行すると、隣接する柱状半導体層１０２間の間隔が狭くなる。この場合、隣接するトランジスタのゲート電極１１１の電位の影響により、柱状半導体層１０２の電位が変動するようになり、結果としてトランジスタ特性が変動してしまう。そこで、第４実施形態においては、隣接する柱状半導体層１０２間に、誘電率が低い空隙４０１を設けている。これにより、隣接するトランジスタの電位の影響を低減することができる。
【００７７】
空隙４０１の代わりに、層間絶縁膜１１３より誘電率の低い材料（例えばｌｏｗ−ｋ材料）を柱状半導体層１０２間に形成してもよい。この場合、例えば、比誘電率が３以下の絶縁膜を柱状半導体層１０２間に形成してもよい。
【００７８】
次に、第４実施形態に係る半導体装置４００の製造方法について説明する。図１５〜図１８に、第４実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
【００７９】
第１実施形態と同様にして、半導体基板１０１に下部拡散層１０１ａを形成する。次に、半導体基板１０１上にエピタキシャル層１０２’を形成する。次に、エピタキシャル層１０２’上にドープトポリシリコン（ＤＯＰＯＳ）４０２を形成する。例えば、２×１０２０ａｔｏｍｓ／ｃｍ３のリンをドープした厚さ２００ｍｍのＤＯＰＯＳを堆積することができる。次に、ＤＯＰＯＳ４０２上に第１マスク１０３を形成すると共に、エピタキシャル層１０２’に上部拡散層１０２ａ’を形成する。例えば、熱酸化により厚さ１０ｎｍのシリコン酸化膜を形成すると共に上部拡散層１０２ａ’を形成する。次に、第１マスク１０３上に、第２マスク１０４を形成する（図１５（ａ））。例えば、シリコン酸化膜上に厚さ１５０ｎｍのシリコン窒化膜を堆積し、パターニングする。
【００８０】
次に、第２マスク１０４をマスクとして、第１マスク１０３、ＤＯＰＯＳ４０２及びエピタキシャル層１０２’を下部拡散層１０１ａが露出するまでエッチングして、第１柱状体１０２Ａ及び上部拡散層１０２Ａａを形成する（図１５（ｂ））。例えば、異方性ドライエッチングによりエッチングする。
【００８１】
次に第１柱状体１０２Ａ及びＤＯＰＯＳ４０２の露出面を酸化してゲート絶縁膜１１０を形成する（図１５（ｃ））。
【００８２】
次に、第１柱状体１０２Ａの間にゲート電極前駆層１１１’を形成する（図１６（ｄ））。例えば、ＴｉＮ膜を堆積した後、異方性ドライエッチングにより上部拡散層１０２ａ上面から７０ｎｍ下の位置までエッチバックする。
【００８３】
次に、ゲート電極前駆層１１１’上に第１サイドウォール４０４を形成する（図１６（ｅ））。例えば、ＬＰ−ＣＶＤ法によりＴＥＯＳ酸化膜を堆積した後、エッチバックしてＴＥＯＳサイドウォールを形成する。
【００８４】
次に、第２マスク１０４及び第１サイドウォール４０４をマスクとして、ゲート電極前駆層１１１’をエッチングして、第１柱状体１０２Ａの両側面にゲート電極１１１を形成する（図１６（ｆ））。
【００８５】
次に、隣接するゲート電極１１１間及び第１サイドウォール４０４間に層間絶縁膜１１３を形成する（図１７（ｇ））。例えば、ＳＯＤ法により絶縁膜を埋め込む。
【００８６】
次に、第２マスク１０４を除去する。例えば、第２マスク１０４がシリコン窒化膜である場合、熱リン酸により除去することができる。次に、第２マスク１０４があった凹部に第２サイドウォール４０５を形成する（図１７（ｈ））。例えば、ＬＰ−ＣＶＤにより厚さ３０ｎｍのシリコン窒化膜を堆積した後、エッチバックして、第２サイドウォール４０５を形成する。
【００８７】
次に、第２サイドウォール４０５をマスクとして第１マスク１０３を除去した後、第２サイドウォール４０５及び層間絶縁膜１１３をマスクとして、下部拡散層１０１ａが露出するまでＤＯＰＯＳ４０２及び第１柱状体１０２Ａをエッチングして、第２柱状体である柱状半導体層１０２及び上部拡散層１０２ａを形成する。次に、ＤＯＰＯＳ４０２及び柱状半導体層１０２の新たな露出側面に第１絶縁膜１１４を形成する（図１７（ｉ））。
【００８８】
次に、層間絶縁膜１１３上に、第２絶縁膜４０３を形成する（図１８（ｊ））。例えば、ＰＥ−ＣＶＤ（Plasma Enhanced CVD）法により酸化膜を形成する。このとき、柱状半導体層１０２間の間隔が狭いので、第２絶縁膜４０３は、柱状半導体層１０２の間に堆積されず、空隙４０１が形成される。
【００８９】
次に、リソグラフィ技術とエッチング技術を用いて、ＤＯＰＯＳ４０２に電気的に接続されるコンタクトプラグ１１８を形成する。以上により、半導体装置４００を形成することができる（図１８（ｋ））。
【００９０】
上記方法によれば、第４実施形態に係る半導体装置４００を製造することができる。
【００９１】
第４実施形態におけるその他の形態は、第１実施形態と同様である。
【実施例】
【００９２】
第４実施形態に係る半導体装置について、ＴＣＡＤ（Technology CAD）により、ゲート電極（ワード線）ピッチ（ハーフピッチ）の変化に対するしきい値電圧及びサブスレッショルド係数の変化をシミュレーションした。図１９に、しきい値電圧のシミュレーション結果を示す。図２０に、サブスレッショルド係数のシミュレーション結果を示す。
【００９３】
図１９によれば、隣接するワード線電位がオン（隣接ＷＬ＝２．６Ｖ）のときとオフ（隣接ＷＬ＝０Ｖ）のときとを比較すると、ワード線ピッチが狭くなっても、しきい値電圧の差を小さくしたまま維持できている。
【００９４】
図２０によれば、隣接するワード線電位がオン（隣接ＷＬ＝２．６Ｖ）のときとオフ（隣接ＷＬ＝０Ｖ）のときとを比較すると、ワード線ピッチが狭くなっても、サブスレッショルド係数はほぼ同様に推移している。
【００９５】
これにより、第４実施形態によれば、隣接するトランジスタの電位による影響を抑制して、特性変動を小さくできることが分かる。
【００９６】
本発明の半導体装置及びその製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
【００９７】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００９８】
１００，２００，３００，４００ 半導体装置
１０１ 半導体基板
１０１ａ 下部拡散層
１０２ 柱状半導体層
１０２ａ 上部拡散層
１０２’ エピタキシャル層
１０２Ａ 第１柱状体
１０２Ａａ 上部拡散層
１０３ 第１マスク
１０４ 第２マスク
１０５ トレンチ
１０６ ＳＴＩ絶縁膜
１０７ 第３マスク
１０８ 第４マスク
１０９ 第１サイドウォール
１１０ ゲート絶縁膜
１１１ ゲート電極
１１１’ ゲート電極の前駆膜
１１２ 第２サイドウォール
１１３ 層間絶縁膜
１１４ 第１絶縁膜
１１８ コンタクトプラグ
２０１ ビット線
３０１ バックプレート
３０１’ バックプレート前駆層
４０１ 空隙
４０２ ＤＯＰＯＳ
４０３ 第２絶縁膜
４０４ 第１サイドウォール
４０５ 第２サイドウォール
９１０，９２０ 半導体装置
９１１，９２１ 柱状半導体層
９１２，９２２ ワード線
９１３，９２３ ビット線
Ｘ，Ｙ 対称軸
【特許請求の範囲】
【請求項１】
一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、
前記第２及び第３の柱状半導体層の間の空間であって前記第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、
前記第１及び第２の柱状半導体層の間の空間及び前記第２及び第３の柱状半導体層の前記空間に埋め込まれた層間絶縁膜とを有し、
前記層間絶縁膜は、前記第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく前記第１及び第２の柱状半導体層の側面に形成され、前記第２及び第３の柱状半導体層の間の空間内であって前記第１及び第２のゲート電極を介して前記第２及び第３の柱状半導体層の前記側面に形成されていることを特徴とする半導体装置。
【請求項２】
第１の柱状半導体層と、
前記第１の柱状半導体層から第１の距離分離れて設けられた第２の柱状半導体層と、
前記第１の柱状半導体層から前記第２の柱状半導体層の延長上であって前記第２の柱状半導体層から前記第１の距離よりも長い第２の距離分離れて設けられた第３の柱状半導体層と、
前記第２及び第３の柱状半導体層の間の空間であって夫々第２及び第３の柱状半導体層の側面に設けられた第１及び第２のゲート電極とを有し、
前記第１及び第２の柱状半導体層の間の空間であって前記第１及び第２の柱状半導体層の側面にゲート電極が設けられてないことを特徴とする半導体装置。
【請求項３】
前記第１、第２及び第３の柱状半導体層は平行に延在することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の柱状半導体層の間の空間に電位を固定するためのバックプレートをさらに備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記バックプレートは、不純物を含有するポリシリコンであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２の柱状半導体層の間の空間に空隙が存在していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第１及び第２の柱状半導体層の間の空間に、前記層間絶縁膜より誘電率の低い材料と、をさらに備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項８】
平面投影において、少なくとも一部が前記柱状半導体層の真下に存在しビット線として機能する下部拡散層を備えることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記下部拡散層は、平面投影において、前記ゲート電極と直交するように延在していることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
平面投影において、前記ゲート電極と直交するビット線をさらに備え、
前記ビット線は、平面投影において、少なくとも一部が前記柱状半導体層と重複していないことを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
半導体基板に下部拡散層を形成する工程と、
前記下部拡散層上にエピタキシャル層を形成する工程と、
前記エピタキシャル層の一部を前記下部拡散層が露出するまでエッチングして第１柱状体を形成する工程と、
前記第１柱状体の両側面にゲート絶縁膜及びゲート電極を形成する工程と、
前記第１柱状体の両側面の前記ゲート電極間の前記第１柱状体の部分を前記下部拡散層が露出するまでエッチングして第２柱状体を形成する工程と、
前記第２柱状体の前記ゲート電極より上部に上部拡散層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２柱状体を形成する工程後、前記第１柱状体を除去した領域に、不純物を含有するポリシリコンを形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
隣接する前記ゲート電極間に層間絶縁膜を形成する工程と、
前記第２柱状体を形成する工程後、前記第１柱状体の一部を除去した領域に、前記層間絶縁膜より誘電率が低い材料を形成する工程と、をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第２柱状体を形成する工程後、前記第１柱状体の一部を除去した領域が空隙となるように、前記第２柱状体上に絶縁層を形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記下部拡散層を形成する工程において、前記下部拡散層を平面投影において線状となるように形成し、
前記ゲート電極を形成する工程において、前記ゲート電極を平面投影において前記下部拡散層と直交するように形成することを特徴とする請求項１１〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
平面投影において、少なくとも一部が前記第２柱状体と重複しないと共に、前記ゲート電極と直交するように延在するビット線を形成する工程をさらに含むことを特徴とする請求項１１〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
一つの直線上に順に形成された、第１、第２及び第３の柱状半導体層と、
前記第２及び第３の柱状半導体層の間の空間であって前記第２及び第３の柱状半導体層の側面に夫々設けられた第１及び第２のゲート電極と、
前記第１及び第２の柱状半導体層の間の空間及び前記第２及び第３の柱状半導体層の前記空間に埋め込まれた層間絶縁膜とを有し、
前記層間絶縁膜は、前記第１及び第２の柱状半導体層の間の空間内であってゲート電極を介することなく前記第１及び第２の柱状半導体層の側面に形成され、前記第２及び第３の柱状半導体層の間の空間内であって前記第１及び第２のゲート電極を介して前記第２及び第３の柱状半導体層の前記側面に形成されていることを特徴とする半導体装置。
【請求項２】
第１の柱状半導体層と、
前記第１の柱状半導体層から第１の距離分離れて設けられた第２の柱状半導体層と、
前記第１の柱状半導体層から前記第２の柱状半導体層の延長上であって前記第２の柱状半導体層から前記第１の距離よりも長い第２の距離分離れて設けられた第３の柱状半導体層と、
前記第２及び第３の柱状半導体層の間の空間であって夫々第２及び第３の柱状半導体層の側面に設けられた第１及び第２のゲート電極とを有し、
前記第１及び第２の柱状半導体層の間の空間であって前記第１及び第２の柱状半導体層の側面にゲート電極が設けられてないことを特徴とする半導体装置。
【請求項３】
前記第１、第２及び第３の柱状半導体層は平行に延在することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１及び第２の柱状半導体層の間の空間に電位を固定するためのバックプレートをさらに備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記バックプレートは、不純物を含有するポリシリコンであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２の柱状半導体層の間の空間に空隙が存在していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第１及び第２の柱状半導体層の間の空間に、前記層間絶縁膜より誘電率の低い材料と、をさらに備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項８】
平面投影において、少なくとも一部が前記柱状半導体層の真下に存在しビット線として機能する下部拡散層を備えることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記下部拡散層は、平面投影において、前記ゲート電極と直交するように延在していることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
平面投影において、前記ゲート電極と直交するビット線をさらに備え、
前記ビット線は、平面投影において、少なくとも一部が前記柱状半導体層と重複していないことを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
半導体基板に下部拡散層を形成する工程と、
前記下部拡散層上にエピタキシャル層を形成する工程と、
前記エピタキシャル層の一部を前記下部拡散層が露出するまでエッチングして第１柱状体を形成する工程と、
前記第１柱状体の両側面にゲート絶縁膜及びゲート電極を形成する工程と、
前記第１柱状体の両側面の前記ゲート電極間の前記第１柱状体の部分を前記下部拡散層が露出するまでエッチングして第２柱状体を形成する工程と、
前記第２柱状体の前記ゲート電極より上部に上部拡散層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２柱状体を形成する工程後、前記第１柱状体を除去した領域に、不純物を含有するポリシリコンを形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
隣接する前記ゲート電極間に層間絶縁膜を形成する工程と、
前記第２柱状体を形成する工程後、前記第１柱状体の一部を除去した領域に、前記層間絶縁膜より誘電率が低い材料を形成する工程と、をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記第２柱状体を形成する工程後、前記第１柱状体の一部を除去した領域が空隙となるように、前記第２柱状体上に絶縁層を形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記下部拡散層を形成する工程において、前記下部拡散層を平面投影において線状となるように形成し、
前記ゲート電極を形成する工程において、前記ゲート電極を平面投影において前記下部拡散層と直交するように形成することを特徴とする請求項１１〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
平面投影において、少なくとも一部が前記第２柱状体と重複しないと共に、前記ゲート電極と直交するように延在するビット線を形成する工程をさらに含むことを特徴とする請求項１１〜１４のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１３−７７７３６（Ｐ２０１３−７７７３６Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１７３９５（Ｐ２０１１−２１７３９５）
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月３０日（２０１１．９．３０）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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