【課題】半導体記憶装置において誤動作が生じる蓋然性を低減する。
【解決手段】積層配置されるメモリセルアレイ（例えば、酸化物半導体材料を用いて構成されているトランジスタを含むメモリセルアレイ）と周辺回路（例えば、半導体基板を用いて構成されているトランジスタを含む周辺回路）の間に遮蔽層を配置する。これにより、当該メモリセルアレイと当該周辺回路の間に生じる放射ノイズを遮蔽することが可能となる。よって、半導体記憶装置において誤動作が生じる蓋然性を低減することが可能となる。 （もっと読む）

【課題】高周波配線と相異なる層に設けられたダミー導体パターンに発生する渦電流を抑制する。
【解決手段】半導体装置１は、高周波配線、およびダミー導体パターン２０（第２のダミー導体パターン）を備えている。ダミー導体パターン２０は、高周波配線と相異なる層中に形成されている。ダミー導体パターン２０は、平面視で、高周波配線と重なる領域を避けるように配置されている。これにより、高周波配線と相異なる層に設けられたダミー導体パターンに発生する渦電流を抑制できる。 （もっと読む）

【課題】従来の半導体装置においては、配線の伝送特性が不安定となってしまう。
【解決手段】半導体装置１は、配線１０、およびダミー導体パターン２０を備えている。配線１０は、５ＧＨｚ以上の周波数を有する電流が流れる配線である。配線１０の近傍には、ダミー導体パターン２０が配置されている。ダミー導体パターン２０の平面形状は、１８０°を超える内角を有する図形に等しい。 （もっと読む）

【課題】シリコン基板、半導体回路素子または絶縁層にクラックが発生することのない高信頼度のＴＳＶを有する半導体基板、電子デバイス及びその製造方法を提供する。
【解決手段】貫通電極を囲む環状の溝に形成された絶縁層３は、シリカ微粒子３１１と、シリカ微粒子３１１−３１１間に生じる隙間に浸透してこれを埋めるナノ結晶またはナノアモルファスのシリカ３２０とからなるナノコンポジット構造である。 （もっと読む）

【課題】配線間の影響を抑制することができる多層配線を有する半導体装置を実現する。
【解決手段】本発明の実施形態における半導体装置は、下層の配線層に第１の方向に沿って形成された信号配線１１と、下層の配線層と絶縁膜を介して配置される上層の配線層に第１の方向と交差する第２の方向に沿って形成された基準電位配線１３と、 上層の配線層に基準電位配線１３に沿って近接して形成されたシールド線１４ａ、１４ｂと、を有し、信号配線１１と基準電位配線１３の交差部１５ｃにおいて基準電位配線１３とシールド線１４ａ、１４ｂとの距離が他の部分に比べてより狭くなっていることを特徴とする。 （もっと読む）

【課題】 対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和する。
【解決手段】 半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する半導体装置。 （もっと読む）

【課題】多層配線内の信号線とそれに接続されるビアとを共に同軸構造にする。
【解決手段】多層配線には、例えば、異なる層に設けられる信号線１０，２０と、これらの信号線１０，２０間を接続する接続部３０（ビア）が設けられる。信号線１０，２０は、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。更に、信号線１０，２０間を接続する接続部３０も、配線層及び配線層間を接続する接続層で囲み、同軸構造とする。信号線１０，２０のほか接続部３０も同軸構造とすることで、信号線１０，２０及び接続部３０を伝送される信号の、周囲からの、又は周囲への、電磁気的な影響が効果的に抑制されるようになる。 （もっと読む）

【課題】配線レイアウトや配線構造の複雑化や大幅な変更を伴うことなく、積層配線間に生じるクロストークノイズを低減する。
【解決手段】配線１０３上に絶縁膜１０４及び１０６を挟んで配線１０８が形成されている。配線１０３と配線１０８とは平面視において少なくとも部分的にオーバーラップしている。少なくとも配線１０３と配線１０８とのオーバーラップ部分の前記絶縁膜中に導電性シールド層１０５が形成されている。 （もっと読む）

【課題】容量素子のＱ値（Ｑｕａｌｉｔｙ Ｆａｃｔｏｒ）特性を向上する。
【解決手段】容量素子は、互いに対向する一対の電極ＥＬ１０、ＥＬ２０と、一対の電極の一方の電極に設けられ、一方の電極の両端部から間隔を置いて配置された第１端子部とＴＥ１０、一対の電極の他方の電極に設けられ、他方の電極の両端部から間隔を置いて配置された第２端子部とＴＥ２０を有している。 （もっと読む）

【課題】立体的な集積に適した、電磁妨害耐性に優れる半導体チップを提供する。また、その半導体チップを用いた、高い電磁妨害耐性と高い処理能力を両立する半導体装置を提供する。
【解決手段】能動素子もしくは受動素子と、それらの素子を電気的に接続する配線部を備えた半導体チップについて、配線部を被覆するように導電性薄膜を設ける。この導電性薄膜は配線部に対して、不要電磁波を遮蔽するシールドとして働くので、半導体チップの電磁妨害耐性が向上する。また、この半導体チップを三次元集積半導体装置に組み込むことで、隣接するチップをフェイス・トゥ・フェイス接続した場合でも、チップ間のクロストークを遮断できる。 （もっと読む）

【課題】入力の整合回路における損失の低減、並びに、回路の簡略化及び小型化が可能な電力分配合成器を提供する。
【解決手段】入力信号が入力される１次巻線としての環状の第１金属配線、及び、２次巻線としての複数の第２金属配線を有し、入力インピーダンスの整合をとるとともに、入力信号を複数の分配信号に分配する入力側トランスフォーマ１２０と、出力信号が出力される２次巻線としての環状の第３金属配線、及び、１次巻線としての複数の第４金属配線を有し、複数の分配信号を合成することで出力信号を出力するとともに、出力インピーダンスの整合をとる出力側トランスフォーマ１３０とを備え、入力側トランスフォーマ１２０が有する金属配線と出力側トランスフォーマ１３０が有する金属配線とは、互いに異なる金属配線層を用いて構成され、かつ、平面視した場合に交差している。 （もっと読む）

【課題】基板を介したクロストークを抑制でき、放熱性が高い半導体装置を提供する。
【解決手段】実施形態に係る半導体装置１は、半導体基板１０を備える。前記半導体基板の内部には空洞１１が形成されている。また、前記半導体基板の内部には、前記空洞を前記半導体基板の上面に連通させる連通孔１２も形成されている。前記半導体装置は、さらに、前記空洞及び前記連通孔の内面上に設けられた絶縁膜１３と、前記空洞及び前記連通孔の内部に埋め込まれ、熱伝導率が前記絶縁膜の熱伝導率よりも高い伝熱部材１４と、前記半導体基板における前記空洞の直上域に形成された素子２１，２２と、を備える。 （もっと読む）

【課題】規格により規定された速度による信号の転送を実現し、半導体装置やそれを内蔵した電子機器の誤動作を防止する。
【解決手段】第１の半導体素子１０１の導体配線層１０６に、パッケージ基板１００の信号端子１０３と第２の半導体素子１０２の信号端子１１７とを接続する信号線導体１１３ａと、パッケージ基板１００の電源端子１０４と第２の半導体素子１０２の電源端子１１８とを接続する電源導体１１４とを、信号線導体１１３ａが導体配線層１０６において、信号線導体１１３ａとの間に水平方向に一定の間隔をあけて隣接する電源導体１１４に挟まれるように形成する。 （もっと読む）

【課題】埋め込み電極プラグからの応力伝播による半導体装置の特性変動、および、埋め込み電極プラグからの電気的雑音伝播による、半導体装置の動作不安定化を防止する。
【解決手段】半導体基板と、半導体基板上に形成された半導体素子を有する素子形成領域と、半導体基板を貫通するように設けられた１以上の埋め込み電極プラグと、素子形成領域と埋め込み電極プラグの間の半導体基板内に位置するトレンチ内に埋め込まれた溝型電極と、を有する半導体装置。 （もっと読む）

【課題】高出力の高周波信号の影響を抑制することが可能な半導体装置を提供する。
【解決手段】半導体装置は、電子回路が設けられた主面を有する半導体基板１０と、前記主面の上に絶縁膜２，３，４を介して設けられたパッシブ回路３０と、を備える。そして、前記半導体基板と前記パッシブ回路との間に前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙４５を有した第１の導体層４０と、前記第１の導体層と前記パッシブ回路との間に、前記第１の導体層および前記パッシブ回路から絶縁されて設けられ、前記主面に平行な少なくとも１方向に流れる電流を遮断する間隙５５を有し、前記パッシブ回路から見た前記第１の導体層の間隙を覆う第２の導体層５０と、を備える。 （もっと読む）

【課題】浅いトレンチ分離および基板貫通ビアの集積回路設計への統合を提供すること。
【解決手段】ＩＣを製造する方法は、第１の側、および第２の対向する側を有する基板を用意すること、基板の第１の側にＳＴＩ開口を形成すること、および基板の第１の側に部分的ＴＳＶ開口を形成すること、および部分的ＴＳＶ開口を延長することを含む。延長された部分的ＴＳＶ開口は、ＳＴＩ開口より基板内への深さが深い。方法はまた、ＳＴＩ開口を第１の固体材料で充填すること、および延長された部分的ＴＳＶ開口を第２の固体材料で充填することを含む。ＳＴＩ開口、部分的ＴＳＶ開口、または延長された部分的ＴＳＶ開口のいずれも、基板の第２の側の外面を貫通しない。少なくとも、ＳＴＩ開口および部分的ＴＳＶ開口は同時に形成され、またはＳＴＩ開口および延長された部分的ＴＳＶ開口は同時に充填される。 （もっと読む）

【課題】隣接デバイスの特性への悪影響を低減するＴＳＶ相互接続構造の製造方法を提供する。
【解決手段】第１の主面Ｓ１を有する基板を設け、少なくとも一つのＴＳＶ穴部と、ＴＳＶ穴部を囲み残りの基板材料によって分離されるトレンチ状構造３、とをエッチングにより同時に作製する。基板の第１の主面でトレンチ状構造の開口をピンチオフするためと、ＴＳＶ穴部側壁を平滑にするために、誘電性のライナー２ａ、２ｂを堆積し、トレンチ状構造にエアギャップ４を作製する。ＴＳＶ相互接続１０を生成するためにＴＳＶ穴部に導体材料を堆積する。 （もっと読む）

【課題】低誘電率特性、低リーク電流特性、および高絶縁破壊電圧特性に優れ、しかも、透明性が高い樹脂膜を備える半導体素子基板を提供すること。
【解決手段】バインダー樹脂（Ａ）、酸性基を有する化合物（Ｂ）、及び架橋剤（Ｃ）を含有してなる樹脂組成物からなる樹脂膜を有する半導体素子基板であって、
前記バインダー樹脂（Ａ）は、重量平均分子量（Ｍｗ）が１０，０００以上、吸水率が０．０３重量％以上であり、前記バインダー樹脂（Ａ）の重量平均分子量（Ｍｗ）に対する、前記架橋剤（Ｃ）の分子量の比率が、０．０５以下であり、前記バインダー樹脂（Ａ）１００重量部に対する、前記架橋剤（Ｃ）の含有量が２１〜１５０重量部であり、前記樹脂膜は、前記半導体素子基板に実装されている半導体素子表面、または前記半導体素子に含まれる半導体層と接触して形成されていることを特徴とする半導体素子基板を提供する。 （もっと読む）

【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。 （もっと読む）

【課題】外部からの磁場を遮蔽する磁気シールド効果が高い半導体装置を提供する。
【解決手段】半導体基板ＳＵＢの主表面上に形成されたスイッチング素子ＴＲを覆うように形成された層間絶縁膜ＩＩＩ１と、平板状の引出配線ＬＥＬと、引出配線ＬＥＬとスイッチング素子ＴＲとを接続する接続配線ＩＣＬと、磁化の向きが可変とされた磁化自由層ＭＦＬを含み、引出配線ＬＥＬ上に形成された磁気抵抗素子ＴＭＲとを備える。磁化自由層ＭＦＬの磁化状態を変化させることが可能な配線ＤＬと配線ＢＬとを備えている。磁気抵抗素子ＴＭＲが複数並んだメモリセル領域において、磁気抵抗素子ＴＭＲの上部に配置された第１の高透磁率膜ＣＬＡＤ２が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。 （もっと読む）