半導体集積回路装置およびその製造方法
【課題】多層配線構造を使って、キャパシタンスが大きく、かつキャパシタンス値が安定なキャパシタ素子を半導体基板上に集積化する。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。
【解決手段】多層配線構造１８は、少なくとも第１層目の層間絶縁膜１６と、第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ン１５Ｃ１と、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ン１５Ｃ２と、を含み、第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、第１の配線パタ―ンは積層配線パタ―ン１３Ｃ上に形成されて、前記第４の電極パターン１３Ｇと容量結合して第２のキャパシタを形成し、第４の電極パターンは第２の配線パタ―ンに電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に不揮発性半導体装置とアナログキャパシタとを集積化した半導体集積回路装置、およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリはフローティングゲート電極中に情報を電荷の形で蓄積する不揮発性半導体記憶装置であり、簡単な素子構成を有しているため、大規模集積回路装置を構成するのに適している。
【０００３】
典型的なフラッシュメモリは、シリコン基板上に熱酸化膜などよりなるトンネル絶縁膜を介してポリシリコンよりなるフローティングゲート電極を形成し、かかるフローティングゲート電極上に層間絶縁膜を介してコントロールゲート電極を積層したスタックドゲート構造を有し、シリコン基板中、前記スタックドゲート構造の第１の側おおよび第２の側に、それぞれソース領域およびドレイン領域が形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２８１６４号公報
【特許文献２】米国特許第６６３５９１６号公報
【特許文献３】米国特許第５５８３３５９号公報
【特許文献４】米国特許第７３４８６２４号公報
【特許文献５】米国特許第５２０８７２５号公報
【特許文献６】米国特許第６７３７６９８号公報
【特許文献７】米国特許第５９７８２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方最近では、このような不揮発性半導体装置を、アナログキャパシタを有するアナログ装置やロジック装置などと共に、共通の半導体基板上で集積化した半導体集積回路装置が求められている。
【０００６】
このようなアナログ装置を集積化した半導体集積回路装置において、下部電極パタ―ンと上部電極パターンを、層間絶縁膜を介して上下方向に対向させる構成のアナログキャパシタを形成した場合、十分なキャパシタンスを得ることが困難となる問題が生じている。
【０００７】
このため従来、例えば多層配線構造中に形成される配線パタ―ンを使って櫛歯型のアナログキャパシタを形成する構成の半導体集積回路装置が提案されている。
【０００８】
しかしながら、最近の超微細化半導体装置では、パタ―ン形状の微細化に伴って、このような多層配線構造中に形成された櫛形形状を有するキャパシタであっても、さらなるキャパシタンスの増大が望まれている。
【課題を解決するための手段】
【０００９】
一の側面によれば半導体集積回路装置は、素子分離領域により素子領域を画成された半導体基板と、前記半導体基板の前記素子領域内に形成され、前記半導体基板上にトンネル絶縁膜を介して形成され、フローティングゲートとなる第１の電極パタ―ンとコントロール電極となる第２の電極パターンとを、電極間絶縁膜となる第１の絶縁膜を挟んで順次積層した積層構造を有するスタックドゲート電極と、前記半導体基板中に、前記スタックドゲート電極を隔てて相対向して形成されたソース領域およびドレイン領域とを備えたフラッシュメモリセルと、前記半導体基板上、前記素子領域外に形成され、第３の電極パタ―ンと第４の電極パターンとを第２の絶縁膜を挟んで順次積層した積層構造を有する積層配線パタ―ンと、前記基板上に、少なくとも前記スタックドゲート電極と積層配線パタ―ンとを覆って形成された多層配線構造と、を含み、前記多層配線構造は、少なくとも第１層目の層間絶縁膜と、前記第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、前記第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ンと、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ンと、を含み、前記第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、前記第１の配線パタ―ンは前記積層配線パタ―ン上に形成されて、前記第４の電極パターンと容量結合して第２のキャパシタを形成し、前記第４の電極パターンは前記第２の配線パタ―ンに電気的に接続されている。
【００１０】
他の側面によれば半導体集積回路装置の製造方法は、素子分離領域により素子領域を画成された半導体基板上に、前記素子領域内においてはトンネル絶縁膜を介して、フローティングゲート電極となる第１の電極パタ―ンとコントロール電極となる第２の電極パターンとを電極間絶縁膜となる第１の絶縁膜を挟んで順次積層した積層構造を有するスタックドゲート電極を、また前記半導体基板上、前記素子領域外には、第３の電極パタ―ンと第４の電極パターンとを第２の絶縁膜を挟んで順次積層した積層構造を有する積層配線パタ―ンを、形成する工程と、前記半導体基板上に、少なくとも前記スタックドゲート電極と積層配線パタ―ンとを覆って最下層の層間絶縁膜を形成する工程と、前記最下層の層間絶縁膜中に、前記積層配線パタ―ンの第４の電極パターンに達する導電性ビアプラグを形成する工程と、前記最下層の層間絶縁膜上に、前記導電性ビアプラグを介して前記第４の電極パターンに電気的に接続された第２の配線パタ―ンと、前記第２の配線パターンに対して容量結合する第１の電極パターンとを形成する工程と、を含む。
【発明の効果】
【００１１】
前記第１および第２の側面によれば、前記第１の配線パタ―ンは第２の配線パタ―ンとの間で静電結合するのみならず、前記第４の電極パターンとの間でも静電結合を生じ、その結果、前記半導体集積回路装置では、前記積層配線パタ―ンと多層配線パタ―ンとにより、従来よりも大きな容量のキャパシタを形成することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態による半導体集積回路装置の全体的な構成を示す断面図である。
【図２】図１の半導体集積回路装置中の積層配線パタ―ンの構造を示す断面図である。
【図３】図１の半導体集積回路装置中のキャパシタ素子を示す透視斜視図である。
【図４】図１の半導体集積回路装置中のキャパシタ素子の電極パターンを示す分解図である。
【図５】図１の半導体集積回路装置中のキャパシタ素子の動作を説明する図である。
【図６】図７に示す半導体集積回路装置のモデル構造中の各種キャパシタによる、前記キャパシタ素子のキャパシタンスに対する寄与を示す円グラフである。
【図７】図１の半導体集積回路装置中のキャパシタ素子のモデル構造を示す図である。
【図８】第１の実施形態によるキャパシタ素子の一変形例を示す図である。
【図９】図１の半導体集積回路中のキャパシタ素子の応用例を示す回路図である。
【図１０Ａ】図１の半導体集積回路装置の製造工程を説明する図（その１）である。
【図１０Ｂ】図１の半導体集積回路装置の製造工程を説明する図（その２）である。
【図１０Ｃ】図１の半導体集積回路装置の製造工程を説明する図（その３）である。
【図１０Ｄ】図１の半導体集積回路装置の製造工程を説明する図（その４）である。
【図１０Ｅ】図１の半導体集積回路装置の製造工程を説明する図（その５）である。
【図１０Ｆ】図１の半導体集積回路装置の製造工程を説明する図（その６）である。
【図１０Ｇ】図１の半導体集積回路装置の製造工程を説明する図（その７）である。
【図１０Ｈ】図１の半導体集積回路装置の製造工程を説明する図（その８）である。
【図１０Ｉ】図１の半導体集積回路装置の製造工程を説明する図（その９）である。
【図１０Ｊ】図１の半導体集積回路装置の製造工程を説明する図（その１０）である。
【図１０Ｋ】図１の半導体集積回路装置の製造工程を説明する図（その１１）である。
【図１０Ｌ】図１の半導体集積回路装置の製造工程を説明する図（その１２）である。
【図１０Ｍ】図１の半導体集積回路装置の製造工程を説明する図（その１３）である。
【図１０Ｎ】図１の半導体集積回路装置の製造工程を説明する図（その１４）である。
【図１０Ｏ】図１の半導体集積回路装置の製造工程を説明する図（その１５）である。
【図１０Ｐ】図１の半導体集積回路装置の製造工程を説明する図（その１６）である。
【図１０Ｑ】図１の半導体集積回路装置の製造工程を説明する図（その１７）である。
【図１０Ｒ】図１の半導体集積回路装置の製造工程を説明する図（その１８）である。
【図１０Ｓ】図１の半導体集積回路装置の製造工程を説明する図（その１９）である。
【図１１Ａ】図１０Ｓの工程を詳細に示す図（その１）である。
【図１１Ｂ】図１０Ｓの工程を詳細に示す図（その２）である。
【図１１Ｃ】図１０Ｓの工程を詳細に示す図（その３）である。
【図１１Ｄ】図１０Ｓの工程を詳細に示す図（その４）である。
【図１１Ｅ】図１０Ｓの工程を詳細に示す図（その５）である。
【図１１Ｆ】図１０Ｓの工程を詳細に示す図（その６）である。
【図１２Ａ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その１）である。
【図１２Ｂ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その２）である。
【図１２Ｃ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その３）である。
【図１２Ｄ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その４）である。
【図１２Ｅ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その５）である。
【図１３】形成されたビアコンタクトの積層構造を示す断面図である。
【図１４】第２の実施形態による半導体集積回路装置の製造工程を説明する図である。
【図１５】第２の実施形態によるキャパシタ素子を示す断面図である。
【発明を実施するための形態】
【００１３】
［第１の実施形態］
図１は、第１の実施形態による半導体集積回路装置１０の概略を説明する断面図である。
【００１４】
図１を参照するに、半導体集積回路装置１０はＳＴＩ構造の素子分離領域１１Ｉにより素子領域１１Ａ，１１Ｂが画成されたシリコン基板１１上に形成されており、前記素子領域１１Ａには図２に拡大して示すように、ｎ＋型あるいはｐ＋型に高濃度ドープされたポリシリコン層１３ｆよりなるフローティングゲート電極と同様にｎ＋型あるいはｐ＋型に高濃度ドープされたポリシリコン層１３ｇよりなるコントロールゲート電極とを、ＯＮＯ構造の絶縁膜よりなる電極間絶縁層１３ｉを介して順次積層した構造のスタックドゲート電極１３Ａが、トンネル絶縁膜１２Ａを介して形成されている。
【００１５】
前記素子領域１１Ａでは前記シリコン基板１１中、前記スタックドゲート電極１３Ａ直下のチャネル領域１１ＣｈＡを挟んで相対向するように、ｎ−型あるいはｐ−型のＬＤＤ領域１１ａＡ，１１ｂＡが形成されている。さらに前記スタックドゲート電極１３Ａの前記ＬＤＤ領域１１ａの側の側壁面、および前記ＬＤＤ領域１１ｂの側の側壁面には、側壁絶縁膜１３Ｗ1Ａ，１３Ｗ2Ａがそれぞれ形成されており、前記シリコン基板中、前記チャネル領域１１Ｃｈaから見て前記側壁絶縁膜１３Ｗ1Ａ，１３Ｗ2Ａのそれぞれ外側には、ｎ＋型あるいはｐ＋型のソース拡散領域１１ｃＡおよびドレイン拡散領域１１ｄＡが形成されている。前記スタックドゲート電極１３Ａは、その下のトンネル絶縁膜１２Ａ，チャネル領域１１ＣｈＡ，ＬＤＤ領域１１ａＡ，１１ｂＡおよびソース拡散領域１１ｃＡ，１１ｄＡと共に、一つのフラッシュメモリセルを構成する。通常、前記フローティングゲート電極を構成するポリシリコン層１３ｆとコントロールゲート電極を構成するポリシリコン層１３ｇをｎ＋型にドープした場合には、前記ＬＤＤ領域１１ａＡ，１１ｂＡはｎ−型に、またソース領域１１ｃＡおよびドレイン領域１１ｄＡはｎ＋型にドープされる。また前記フローティングゲート電極を構成するポリシリコン層１３ｆとコントロールゲート電極を構成するポリシリコン層１３ｇをｐ＋型にドープした場合には、前記ＬＤＤ領域１１ａＡ，１１ｂＡはｐ−型に、またソース領域１１ｃＡおよびドレイン領域１１ｄＡはｐ＋型にドープされる。
【００１６】
図示の例では、前記素子領域１１Ａにおいてこのようなフラッシュメモリセルが多数、隣接するフラッシュメモリセル同士でそれぞれのソース領域１１ｃＡとドレイン領域１１ｄＡを共有し、またそれぞれのＬＤＤ領域１１ａＡと１１ｂＡとを共有して繰り返し形成され、ＮＡＮＤ型のメモリセルアレイを形成している。なお前記ソース領域１１ｃＡおよびドレイン領域１１ｄＡの表面には低抵抗シリサイド層１１ｓＡが形成されており、同様なシリサイド層が、前記ポリシリコンコントロールゲート電極１３Ｇの表面に、シリサイド層１３ｇｓＡとして形成されている。ただし本実施形態はＮＡＮＤ型のメモリセルアレイに限定されるものではなく、例えばＮＯＲ型のメモリセルアレイの場合にも適用可能である。
【００１７】
一方、前記素子領域１１Ｂにおいては前記シリコン基板１１上に、前記トンネル絶縁膜１２Ａよりも薄いゲ―ト絶縁膜１２Ｂを介して単層のポリシリコン膜よりなるゲート電極１３Ｂが形成されており、前記シリコン基板１１中には前記ゲート電極１３Ｂ直下のチャネル領域１１ＣｈＢを挟んで相対向するように、ｎ−型あるいはｐ−型のＬＤＤ領域１１ａＢ，１１ｂＢが形成されている。さらに前記単層ゲート電極１３Ｂの前記ＬＤＤ領域１１ａＢの側の側壁面、および前記ＬＤＤ領域１１ｂＢの側の側壁面には、側壁絶縁膜１３Ｗ1Ｂ，１３Ｗ2Ｂがそれぞれ形成されており、前記シリコン基板中、前記チャネル領域１１Ｃｈｂから見て前記側壁絶縁膜１３Ｗ1Ｂ，１３Ｗ2Ｂのそれぞれ外側には、ｎ＋型あるいはｐ＋型のソース拡散領域１１ｃＢおよびドレイン拡散領域１１ｄＢが形成されている。前記単層ドゲート電極１３Ｂは、その下のゲート絶縁膜１２Ｂ，チャネル領域１１ＣｈＢ，ＬＤＤ領域１１ａＢ，１１ｂＢおよびソース拡散領域１１ｃＢ，１１ｄＢと共に、一つの高速論理トランジスタを構成する。前記高速論理トランジスタは、前記シリコン基板１１上の他の同様な高速論理トランジスタとともに、例えばＣＭＯＳ素子を構成してもよい。
【００１８】
なお前記ソース領域１１ｃＢおよびドレイン領域１１ｄＢの表面には低抵抗シリサイド層１１ｓＢが形成されており、同様なシリサイド層が、前記単層ゲート電極１３Ｂの表面に、シリサイド層１３ｇｓＢとして形成されている。
【００１９】
さらに図１の半導体集積回路装置１０では、前記素子領域ＡおよびＢ以外の、前記素子分離構造１１Ｉを構成する絶縁膜で覆われた領域１１Ｃ上に、図２に拡大して示すように、前記スタックドゲート電極１３Ａと同一の層構造を有する積層配線パタ―ン１３Ｃおよび１３Ｄが、互いに平行に、前記スタックドゲート電極１３Ａの幅Ｗ１よりも広い幅Ｗ２で形成されている。また前記積層配線パタ―ン１３Ｃと１３Ｄには、対向する側壁面に、前記スタックドゲート電極１３Ａの場合と同様に、側壁絶縁膜１３Ｗ1Ｃおよび１３Ｗ2Ｃあるいは１３Ｗ1Ｄおよび１３Ｗ2Ｄが形成されている。また前記積層配線パタ―ン１３Ｃあるいは１３Ｄでは、前記ポリシリコン層１３ｇの最上部にシリサイド層１３ｇｓＣあるいは１３ｇｓＤが形成されている。
【００２０】
このような配線パタ―ン１３Ｃ，１３Ｄは前記領域Ｃにおいて、前記素子領域Ａにおけるスタックドゲート電極１３Ａの高さと、フローティング絶縁膜１２Ａの膜厚分を除き、略等しい高さを有する。
【００２１】
前記スタックドゲート電極１３Ａ，単層ゲート電極１３Ｂ，積層配線パタ―ン１３Ｃおよび１３Ｄは、前記基板１１上に形成され平坦化表面を有する層間絶縁膜１４により覆われ、前記素子領域１１Ａにおいては前記層間絶縁膜１４中に、前記ソース領域１１ｃＡおよびドレイン領域１１ｄＡにそれぞれ電気的に接続されたビアプラグ１４ｃＡおよび１４ｄＡが形成されている。同様に前記層間絶縁膜１４中には、前記素子領域１１Ｂにおいて、前記ソース領域１１ｃＢおよびドレイン領域１１ｄＢにそれぞれ電気的に接続されて、ビアプラグ１４ｃＢおよび１４ｄＢが形成されている。
【００２２】
さらに前記層間絶縁膜１４上には、層間絶縁膜１５，１６および１７を積層した多層配線構造１８が形成されており、前記層間絶縁膜１５中には素子領域１１Ａにおいて配線層を構成する複数の配線パタ―ン１５Ａが、それぞれのバリアメタル膜１５ａを介して、例えばダマシン法あるいはデュアルダマシン法により形成されており、同様に素子領域１１Ｂにおいては複数の配線パタ―ン１５Ｂがそれぞれのバリアメタル膜１５ｂを介して、ダマシン法あるいはデュアルダマシン法により形成されている。前記配線パタ―ン１５Ａはビアプラグ１４ｃＡを介して前記ソース領域１１ｃＡに、あるいはビアプラグ１４ｄＡを介して前記ドレイン領域１１ｄＡに電気的に接続されており、また前記配線パタ―ン１５Ｂはビアプラグ１４ｃＢを介して前記ソース領域１１ｃＢに、あるいはビアプラグ１４ｄＢを介して前記ドレイン領域１１ｄＢに電気的に接続されている。
【００２３】
さらに前記層間絶縁膜１６中には前記素子領域１１Ａにおいて、図中には一つしか図示していないが実際には複数の配線パタ―ン１６Ａが、それぞれのバリアメタル膜１６ａを介して形成されており、素子領域１１Ｂにおいて複数の配線パタ―ン１６Ｂが、それぞれのバリアメタル膜１６ｂを介して形成されている。また前記層間絶縁膜１７中には前記素子領域１１Ａにおいて複数の配線パタ―ン１７Ａが、それぞれのバリアメタル膜１７ａを介して形成されており、また素子領域１１Ｂにおいて複数の配線パタ―ン１７Ｂが、それぞれのバリアメタル膜１７ｂを介して形成されている。
【００２４】
一方前記領域１１Ｃにおいては前記層間絶縁膜１５中に、前記積層配線パタ―ン１３Ｃあるいは１３Ｄに対し平行に延在する配線パタ―ン１５Ｃ１および１５Ｃ２が、それぞれのバリアメタル膜１５ｃを介して交互に繰り返し、例えばダマシン法により形成されており、その際、前記配線パタ―ン１５Ｃ１は前記積層配線パタ―ン１３Ｃあるいは１３Ｄの直上に位置するように配置されている。
【００２５】
さらに前記領域１１Ｃにおいては前記層間絶縁膜１６中に、前記配線パタ―ン１５Ｃ１および１５Ｃ２に平行に延在する配線パタ―ン１６Ｃ１，１６Ｃ２が、前記配線パタ―ン１６Ｃ２が前記配線パタ―ン１５Ｃ１直上に位置するように、また前記配線パタ―ン１６Ｃ1が前記配線パタ―ン１５Ｃ２直上に位置するように交互に繰り返し、例えばダマシン法により、それぞれのバリアメタル膜１６ｃを介して形成されている。
【００２６】
さらに前記領域１１Ｃにおいては前記層間絶縁膜１７中に、前記配線パタ―ン１６Ｃ１および１６Ｃ２に平行に延在する配線パタ―ン１７Ｃ１，１７Ｃ２が、前記配線パタ―ン１７Ｃ１が前記配線パタ―ン１６Ｃ２直上に位置するように、また前記配線パタ―ン１７Ｃ２が前記配線パタ―ン１６Ｃ１直上に位置するように交互に繰り返し、例えばダマシン法により、それぞれのバリアメタル膜１７ｃを介して形成されている。
【００２７】
図３は、前記領域Ｃにおける前記積層配線パタ―ン１３Ｃ，１３Ｄを含む多層配線構造より構成される櫛歯形キャパシタ素子を示す透視斜視図、図４は前記ポリシリコン層１３ｆ，１３ｇおよび配線パタ―ン１５Ｃ１，１５Ｃ２の形状を示す平面図である。
【００２８】
図３および図４を参照するに、前記積層配線パタ―ン１３Ｃ，１３Ｄは共通の配線基部１３ＣＤから平行に延出して櫛歯形状を形成しており、これに対応して前記ポリシリコン層１３ｆ，１３ｇおよび配線パタ―ン１５Ｃ１，１５Ｃ２、さらに図示はされていないが配線パタ―ン１６Ｃ１，１６Ｃ２，１７Ｃ１，１７Ｃ２も、同様な櫛歯形状を有している。例えば前記配線パタ―ン１５Ｃ２は、共通の基部１５ＣＤから互いに平行に延出しており、前記配線パタ―ン１６Ｃ２は、共通の基部１６ＣＤから互いに平行に延出している。また前記配線パタ―ン１５Ｃ１は、共通の基部１５ＤＤから互いに平行に延出しており、配線パタ―ン１６Ｃ１は共通の基部１６ＤＤから互いに平行に延出している。図示はしていないが、配線パタ―ン１７Ｃ１，１７Ｃ２についても同様である。
【００２９】
また前記ポリシリコン層１３ｆはビアコンタクトＶｉａ−Ｇにおいて接地され、これにより、その上のポリシリコン層１３ｇおよびシリサイド層１３ｇｓＣ，１３ｇｓＤが静電遮蔽される。一方前記ポリシリコン層１３ｇおよび配線パタ―ン１５Ｃ２には、ビアコンタクトＶｉａ−Ｖ１により、電圧Ｖ１が供給され、また配線パタ―ン１５Ｃ１にはビアコンタクトＶｉａ−Ｖ2により、前記電圧Ｖ１とは異なる電圧Ｖ２が供給される。
【００３０】
同様に、図示は省略するが、前記配線パタ―ン１６Ｃ１には前記電圧Ｖ２が供給され、前記配線パタ―ン１６Ｃ２には前記電圧Ｖ１が供給され、前記配線パタ―ン１７Ｃ１には前記電圧Ｖ２が供給され、さらに前記配線パタ―ン１７Ｃ２には前記電圧Ｖ１が供給される。なおこれらのビアコンタクトは、例えばデュアルダマシン法により形成することが可能である。
【００３１】
その結果、図５に示すように前記領域１１Ｃにおける多層配線構造においては、層間絶縁膜１５においては配線パタ―ン１５Ｃ１と１５Ｃ２の間、層間絶縁膜１６においては配線パタ―ン１６Ｃ１と１６Ｃ２の間、さらに層間絶縁膜１７においては配線パタ―ン１７Ｃ１と１７Ｃ２の間にキャパシタンスＣ１が形成され、また上下に隣接する配線パタ―ン１５Ｃ１と１６Ｃ２、１５Ｃ２と１６Ｃ１、１６Ｃ１と１７Ｃ２、１６Ｃ２と１７Ｃ１の間にキャパシタンスＣ２が形成される。また図５の実施形態では前記配線パタ―ン１３Ｃおよび１３Ｄが前記スタックドゲート電極１３Ａとの高さと実質的に等しい高さを有しているため、前記配線パタ―ン１３Ｃのシリサイド層１３ｇｓＣとその上で隣接する配線パタ―ン１５Ｃ１との間、および前記配線パタ―ン１３Ｄのシリサイド層１３ｇｓＤとその上で隣接する配線パタ―ン１５Ｃ２との間に、キャパシタンスＣ３が形成される。
【００３２】
このように本実施形態によれば、前記領域１１Ｃに、キャパシタンスＣ１，Ｃ２およびＣ３を実効的に並列接続したキャパシタ素子を形成することが可能である。
【００３３】
図６は、前記領域１１Ｃの多層配線構造として図７のモデル構造に示すパラメータを使った場合のキャパシタンスＣ１，Ｃ２，Ｃ３の割合を示すグラフである。
【００３４】
最初に図７を参照するに、このモデル構造では多層配線構造中に３層の配線パタ―ン１５Ｃ１，１５Ｃ２，１６Ｃ１，１６Ｃ２，１７Ｃ１，１７Ｃ２を有しており、層間絶縁膜１４として比誘電率が４．１で膜厚が４００ｎｍのシリコン酸化膜を使っている。またこのモデル構造では、積層配線パタ―ン１３Ｃあるいは１３Ｄの上端から前記層間絶縁膜１４の平坦化された表面までの距離は２００ｎｍとなっている。またこのモデル構造では、配線パタ―ン１５Ｃ１，１５Ｃ２，１６Ｃ１，１６Ｃ２，１７Ｃ１，１７Ｃ２はいずれも１０００ｎｍの幅と２５０ｎｍの厚さを有し、同一の層間絶縁膜中において隣接する配線パタ―ンとの間隔が３００ｎｍ、上下に隣接する配線パタ―ンとの間隔が３００ｎｍに設定されている。また前記層間絶縁膜１５，１６，１７は、３．１の比誘電率を有するものとしている。
【００３５】
図６を参照するに、このようなモデル構造では、前記キャパシタンスＣ１の寄与Ａが２５％、キャパシタンスＣ２の寄与Ｂが３８％であるのに対し、キャパシタンスＣ３の寄与Ｃが３７％もあり、これは、前記領域１１Ｃにキャパシタ素子を形成する際に、前記キャパシタンスＣ３の寄与Ｃにより、前記領域１１Ｃの面積を３７％低減できることを意味している。
【００３６】
本実施形態において前記領域１１Ｃにこのようにして形成されるキャパシタ素子は、特に前記キャパシタンスＣ３が配線パタ―ン１５Ｃ１と積層配線パタ―ン１３Ｃあるいは１３Ｄの最上部をなすシリサイド層１３ｇｓＣあるいは１３ｇｓＤとの間に形成されるため、前記積層配線パタ―ン１３Ｃ，１３Ｄとして半導体であるポリシリコンを使っていながら、キャパシタンスＣ３の値が前記電圧Ｖ１，Ｖ２の値によって変動することがないという、優れた性質を有している。
【００３７】
仮に図８に示すように前記領域１１Cにおいて積層配線パタ―ン１３Ｃと１３Ｄの間に別の積層配線パタ―ン１３Ｅが設けられ、そのポリシリコン層１３ｇに電圧Ｖ２が供給された場合、図８に示すように、積層配線パタ―ン１３Ｅ直上の配線パタ―ン１５Ｃ２との間に追加のキャパシタンスＣ３が発生するほかに、左右に隣接する積層配線パタ―ン１３Ｃおよび１３Ｄとの間にも追加のキャパシタンスＣ４が発生する。
【００３８】
そこでこのような構成は、キャパシタンスを増加させる好ましい効果を有してはいるものの、ポリシリコン層１３ｇ中に電圧印加に伴って、特に前記電極間絶縁膜１３ｉとの界面において空乏層が発生する問題を考慮する必要がある。このような空乏層の厚さは一般に印加電圧により変化するため、前記キャパシタンスＣ４の値は、この空乏層のキャパシタンスの影響を受けて、前記積層配線パタ―ン１３Ｃ〜１３Ｅに印加される印加電圧Ｖ１，Ｖ２の大きさにより変化してしまう問題が発生する。
【００３９】
これに対し先の図７の構成では、このような印加電圧により値の変わるキャパシタンスＣ４が含まれないため、前記領域１１Ｃに形成されるキャパシタ素子のキャパシタンスを高い精度で確定させることが可能となる。
【００４０】
図９は、このような高精度のキャパシタンスが要求される回路の一例として、Ｄ／Ａコンバータ３０の構成を示す。
【００４１】
図９を参照するに、Ｄ／Ａコンバータ３０はライン３１に共通に接続され、それぞれキャパシタンスＣ，Ｃ／２，Ｃ／４・・・Ｃ／２Ｎ−３，Ｃ／２Ｎ−２，Ｃ／２Ｎ−１，Ｃ／２Ｎを有する多数のキャパシタを含み、前記キャパシタはそれぞれのスイッチＳＷ０，ＳＷ１，ＳＷ２・・・ＳＷＮ−３，ＳＷＮ−２，ＳＷＮ−１により、グランドあるいは基準電圧Ｖｒｅｆに接続される。
【００４２】
前記スイッチスイッチＳＷ０，ＳＷ１，ＳＷ２・・・ＳＷＮ−３，ＳＷＮ−２，ＳＷＮ−１は、最小ビット（ＬＳＢ）から最大ビット（ＭＳＢ）までを含むデジタル信号を供給されるスイッチコントローラ３２により制御され、前記デジタル信号により指定されたスイッチが、対応するキャパシタを前記基準電圧源に接続する一方、他のスイッチは、対応するキャパシタをグランドに接続する。図示の例では、スイッチＳＷ２とスイッチＳＷＮ−１が、対応するキャパシタを前記基準電圧源に接続している。
【００４３】
このような構成のＤ／Ａコンバータ３０では、前記ライン３１には、前記基準電圧Ｖｒｅｆを比率Ｃset／（Ｃset＋Ｃb）、ただしＣsetは基準電圧源Ｖrefに接続されたキャパシタのキャパシタンス、Ｃｂはグランドに接続されたキャパシタのキャパシタンス、により分割した電圧が得られ、増幅器３３で増幅された後、アナログ信号出力として出力される。
【００４４】
このようなキャパシタンス比により電圧分割を行う回路あるいは装置では、高精度のキャパシタンス値が要求される。本実施形態における、前記領域１１に形成されるキャパシタ素子は、このような用途に好適である。
【００４５】
なお図８の構成のキャパシタ素子では、このようにキャパシタンスの値が電圧Ｖ１，Ｖ２により変化するが、キャパシタンスの値自体は図７の構成に比べて増大しているため、高精度なキャパシタンス値を要求しない用途に対しては有効である。このため図８の構成は本実施形態に、一変形例として含めておく。
【００４６】
以下、図１０Ａ〜図１０Ｓを参照しながら、前記図１の半導体集積回路装置１０の製造方法について説明する。
【００４７】
図１０Ａを参照するに、前記シリコン基板１１上にはＳＴＩ型の素子分離領域１１Ｉによりフラッシュメモリのための素子領域１１Ａおよび高速論理トランジスタのための素子領域１１Ｂと、それ以外の領域１１Ｃとが画成されており、前記領域１１Ｃでは、素子分離領域１１Ｉを構成するシリコン酸化膜１１Ｏｘにより覆われている。さらに図１０Ａの工程では、前記素子領域１１Ａに、図示は省略するがｐ型ウェルを、ｎ型ウェルに囲まれた状態で形成している。一方前記素子領域１１Ｂにおいては、形成される高速論理トランジスタがｎチャネルＭＯＳトランジスタである場合にはｐ型の、また形成される高速論理トランジスタがｐチャネルＭＯＳトランジスタである場合にはｎ型のウェルが形成されている。さらに図１０Ａの状態では、図示は省略するが、前記素子領域１１Ａに、前記フラメモリセルトランジスタの閾値制御のためのイオン注入がなされている。
【００４８】
次に図１０Ｂの工程において前記図１０Ａの構造をＨＦにて洗浄した後、露出シリコン面に対し熱酸化を行い、前記素子領域１１Ａおよび１１Ｂにおいて、シリコン酸化膜１２を、例えば１０ｎｍの膜厚に形成する。
【００４９】
さらに図１０Ｃの工程において、前記図１０Ｂの構造上にＰ（リン）を１×１０20ｃｍ-3の濃度でドープしたアモルファスシリコン膜を、前記ポリシリコン層１３ｆに対応して減圧ＣＶＤ法により、例えば９０ｎｍの膜厚に形成する。この１×１０20ｃｍ-3のドーピング濃度は、フラッシュメモリにおけるデータ保持に適した濃度であることに注意すべきである。これよりもドーピング濃度を高くすると、データ保持性能が劣化し、フラッシュメモリの信頼性が低下する。
【００５０】
さらに図１０Ｄの工程において前記ポリシリコン層１３ｆを構成するアモルファスシリコン膜をパターニングして、前記素子領域１１Ｂから除去する。
【００５１】
次に図１０Ｅの工程において前記図１０Ｄの構造上にＯＮＯ膜が前記電極間絶縁層１３ｉに対応して形成される。図１０Ｄでは前記ＯＮＯ膜に符号１３ｉを付している。このようにして形成された前記電極間絶縁層１３ｉに対応するＯＮＯ膜は、ＣＶＤ法により５〜１０ｎｍの厚さに形成されたシリコン酸化膜と、ＣＶＤ法により３〜１０ｎｍの厚さに形成されたＳｉＮ膜と、前記ＳｉＮ膜の表面を熱酸化して形成した熱酸化膜の積層により構成される。また図１０Ｅの状態では、このようにして形成したＯＮＯ膜１３ｉを介して、前記素子領域１１Ｂに、素子領域１１Ｂに形成される高速論理トランジスタの閾値制御のためのイオン注入を行うことも、可能である。
【００５２】
次に図１０Ｆの工程において前記素子領域１１Ａおよび領域１１Ｃを、図示は省略するがレジストパターンで覆い、前記素子領域１１ＢからＯＮＯ膜１３ｉおよび熱酸化膜１２を選択的に除去する。ＯＮＯ膜１３ｉの除去はドライエッチングにより、また熱酸化膜１２の除去は、ＨＦ水溶液を使ったウェットエッチングによりなされる。このパターニングの結果、前記素子領域１１Ａには熱酸膜パタ―ン１２Ａが形成される。
【００５３】
次に図１０Ｇの工程において、前記図１０Ｆの構造に対し、前記レジストパターンを除去した後、熱酸化処理を行い、前記素子領域１１Ｂにおいて露出シリコン表面に、厚さが約２ｎｍのゲート酸化膜１２Ｂを形成する。この２ｎｍの膜厚は、ゲート長が９０ｎｍのトランジスタを想定した場合に対応している。
【００５４】
次に図１０Ｈの工程において、前記図１０Ｇの構造上に前記ポリシリコン層１３ｇを構成するポリシリコン膜をＣＶＤ法により、例えば１００ｎｍの膜厚に形成する。なお前記ポリシリコン層１３ｆに対応するアモルファスシリコン膜は、この時点までには再結晶してポリシリコンになっているため、以下ではポリシリコン層１３ｆとよぶことにする。
【００５５】
さらに図１０Ｉの工程において、前記素子領域１１Ａおよび領域１１Ｃにおいて形成されている、ポリシリコン層１３ｆとＯＮＯ層１３ｉとポリシリコン層１３ｇの積層構造体をパターニングし、前記素子領域１１Ａにおいては前記スタックドゲート電極１３Ａを幅がＷ１のラインアンドスペースパタ―ン形状に、また前記領域１１Ｃにおいては積層配線構造１３Ｃ，１３Ｄ・・・を、幅がＷ2のラインアンドスペースパタ―ン形状に形成する。
【００５６】
次に図１０Ｊの工程において、前記素子領域１１Ｂおよび領域１１Ｃをレジストパターンで覆い、前記素子領域１１ＡにおいてＡｓ（ヒ素）イオン（Ａｓ＋）を、前記スタックドゲート電極１３Ａをマスクに、例えば３０ｋｅＶ〜８０ｋｅＶの加速電圧下、１×１０14ｃｍ-2〜５×１０14ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１中、前記スタックドゲート電極１３Ａ直下のチャネル領域１１ＣｈＡを隔てて相対向するｎ型ＬＤＤ領域１１ａおよび１１ｂを形成する。なお前記スタックドゲート電極１３Ａは前記素子領域１１Ａに繰り返し形成されるので、一のスタックドゲート電極１３Ａに形成されたＬＤＤ領域１１ｂは隣接するスタックドゲート電極１３ＡのＬＤＤ領域１１ａに連続する。
【００５７】
さらに図１０Ｊの工程では、図示はしないが前記イオン注入工程の後、図１０Ｊの構造を熱酸化処理し、前記スタックドゲート電極１３Ａ中、前記ポリシリコン層１３ｆにより構成されるフローティングゲート電極の側壁面に熱酸化膜を形成し、フラッシュメモリの信頼性を向上させるのが好ましい。
【００５８】
次に図１０Ｋの工程において前記図１０Ｊの構造上にシリコン窒化膜を例えば８０ｎｍの膜厚に、ＣＶＤ法により下地形状に整合した形状に形成し、さらにこれを前記シリコン基板１１の主面に略垂直方向に作用するドライエッチングにより、前記シリコン基板１１の表面が露出するまでエッチバックし、前記スタックドゲート電極１３Ａの側壁面に側壁絶縁膜１３Ｗ1Ａ，１３Ｗ2Ａを形成する。同時に、前記領域１１Ｃにおいても、積層配線パタ―ン１３Ｃ，１３Ｄ・・・の側壁面に同様な側壁絶縁膜１３Ｗ1Ｃおよび１３Ｗ２Ｃが形成される。
【００５９】
次に図１０Ｌの工程において前記素子領域１１Ｂにおいてポリシリコンパタ―ン１３Ｂが単層のゲート電極へとパターニングされ、さらに図１０Ｍの工程において、前記素子領域１１Aおよび領域１１Ｃをレジストパターンにより保護し、前記素子領域１１Ｂに、ＡｓやＰなどのｎ型不純物元素、あるいはＢ（ボロン）などのｐ型不純物元素を、前記単層委ゲート電極１３Ｂをマスクにイオン注入により導入し、前記シリコン基板１１中に前記単層ゲート電極１３Ｂ直下のチャネル領域１１ＣｈＢを挟んで相対向するように、ｎ型あるいはｐ型のソースおよびドレインエクステンション領域１１ａＢおよび１１ｂＢが形成される。また図１０Ｍの工程においては、同様に前記素子領域１１Ｂに、前記ソースおよびドレインエクステンション領域１１ａＢ，１１ｂＢがｎ型の場合にはｐ型の不純物元素を、また前記ソースおよびドレインエクステンション領域１１ａＢ，１１ｂＢがｐ型の場合にはｎ型の不純物元素を、斜め方向からイオン注入し、ポケット注入を行ってもよい。
【００６０】
さらに図１０Ｎの工程において前記図１０Ｍの構造上に、前記素子領域１１Ａおよび１１Ｃからレジストパターンを除去した後、シリコン酸化膜をＣＶＤ法により、下地形状に整合して例えば１００ｎｍの厚さに形成し、これを前記シリコン基板１１の主面に略垂直方向に作用するドライエッチングによりエッチバックし、前記単層ゲート電極１３の両側壁面上に側壁絶縁膜１３Ｗ１Ｂ，１３Ｗ２Ｂをそれぞれ形成する。
【００６１】
さらに図１０Ｏの工程において、前記素子領域１１Ｂに形成される高速論理トランジスタがｎチャネルＭＯＳトランジスタである場合には、前記素子領域１１Ａ、１１Ｂおよび前記領域１１ＣにＡｓイオンを５ｋｅＶの加速電圧下、１×１０15ｃｍ-2程度のドーズ量でイオン注入し、前記素子領域１１Ａにおいては前記シリコン基板１１のうち、前記スタックドゲート電極１３Ａのチャネル領域１１ＣｈＡから見て前記側壁絶縁膜１３Ｗ１Ａ，１３Ｗ２Ａの外側の領域をｎ＋型にドープし、ソース領域１１ｃＡおよびドレイン領域１１ｄＡを形成する。またこの工程では、前記スタックドゲート電極１３Ａ中においてコントロール電極を構成し、前記素子領域１１Ｂ中において前記単層ゲート電極１３Ｂを構成し、前記領域１１Ｃ中において前記積層配線パタ―ン１３C，１３Ｄの一部を構成するポリシリコン層１３ｇもｎ＋型にドープされる。
【００６２】
なお前記素子領域１１Ｂに形成される高速論理トランジスタがｐチャネルＭＯＳトランジスタである場合には、図１０Ｏの工程において前記素子領域１１Ａおよび領域１１Ｃへのイオン注入の際には前記素子領域１１Ｂをレジストパターンで保護しておく。さらに素子領域１１Ａおよび領域１１Ｃをレジストパターンで保護し、この状態で前記シリコン基板１１中に、例えばＢなどのｐ型不純物元素をイオン注入することにより、前記シリコン基板１１中、前記単層ゲート電極１３Ｂ直下のチャネル領域１１ＣｈＢから見て前記側壁絶縁膜１３Ｗ１Ｂ，１３Ｗ２Ｂの外側の領域をｐ＋型にドープし、前記ソース領域１１ｃＢおよび１１ｄＢをｐ＋型拡散領域として形成する。
【００６３】
さらに図１０Ｐの工程において、前記図１１Ｏの構造上に例えばコバルト（Ｃｏ）膜を約１０ｎｍの膜厚で堆積し、１０００℃で１０秒程度の急速熱処理を行うことにより、前記ソース領域１１ａＡ，ドレイン領域１１ｂＡの表面にシリサイド層１１ｓＡを、また前記ソース領域１１ａＢ，ドレイン領域１１ｂＢの表面にシリサイド層１１ｓＢを形成する。また同時に前記スタックドゲート電極１３Ａにおいてはポリシリコン層１３ｇの表面に同様なシリサイド層１３ｇｓＡが、単層ゲート電極１３Ｂにおいてはポリシリコン層１３ｇの表面にシリサイド層１３ｇｓＢが形成され、さらに前記領域１１Ｃにおいては前記積層配線パタ―ン１３Ｃ，１３Ｄ上部のポリシリコン層１３ｇの表面に、同様なシリサイド層１３ｇＣ，１３ｇＤが形成される。
【００６４】
次に図１０Ｑの工程において前記図１０Ｐの構造上に例えばスパッタ法により、前記シリコン基板１１の露出表面および素子分離構造１１Ｉ、さらに前記スタックドゲート電極１３Ａ、単層ゲート電極１３Ｂおよび積層配線パタ―ン１３Ｃ，１３Ｄを覆うＳｉＮ膜１４Ｎを形成し、さらにその上に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜よりなる層間絶縁膜１４を形成する。
【００６５】
次に図１０Ｒの工程において前記層間絶縁膜１４に対し、化学機械研磨（ＣＭＰ）法による研磨を行い、層間絶縁膜１４の表面を平坦化する。このようにして研磨された層間絶縁膜１４は、前記素子分離絶縁膜１１Ｉの表面から測って約４００ｎｍの厚さを有する。さらに図１０Ｒの工程では、前記層間絶縁膜１４中に前記素子領域１１Ａにおいては前記ソース領域１１ｃＡおよびドレイン領域１１ｄＡと、それぞれシリサイド層１１ｓＡを介して電気的にコンタクトするビアプラグ１４ｃＡ，１４ｄＡが形成され、また前記素子領域１１Ｂにおいては前記ソース領域１１ｃＢおよびドレイン領域１１ｃＢと、それぞれシリサイド層１１ｓＢを介して電気的にコンタクトするビアプラグ１４ｃＢ，１４ｄＢが形成される。かかるビアプラグ１４ｃＡ，１４ｄＡ，１４ｃＢ，１４ｄＢは、例えばタングステンプラグにより形成することができる。
【００６６】
さらに図１０Ｓの工程において、前記図１０Ｒの構造上に、前記多層配線構造１８が形成される。
【００６７】
以下、前記多層配線構造１８の形成方法を、特に領域１１Ｃへのキャパシタ素子の形成に焦点を当てて、図１１Ａ−図１１Ｆを参照しながら説明する。
【００６８】
図１１Ａを参照するに、前記領域１１Ｃにおいては前記素子分離域１１Ｉ上に積層配線パタ―ン１１Ｃ，１１Ｄが平行に形成されており、前記積層配線パタ―ン１１Ｃ，１１Ｄは前記層間絶縁膜１４により覆われている。前記層間絶縁膜１４は平坦化された上面を有し、前記層間絶縁膜１４上には、例えばＳｉＣ膜１５ＤｉｆｆがＣｕの拡散防止膜として５０ｎｍの厚さに形成され、さらに前記ＳｉＣ膜１５Ｄｉｆｆ上にＳｉＯＣ膜のような、いわゆるｌｏｗ−Ｋ誘電体膜が前記層間絶縁膜１５として、例えば２００ｎｍの厚さに形成される。さらに前記層間絶縁膜１５中には前記ＳｉＣ拡散防止膜１５Ｄｉｆｆをエッチングストッパに、溝部１５ａが前記配線パタ―ン１５Ｃ１，１５Ｃ２に対応して繰り返し形成される。
【００６９】
次に図１１Ｂの工程において前記図１１Ａの構造上にＴａ膜とＴａＮ膜を積層した積層構造のバリアメタル膜１５ｃをスパッタ法などにより数十ナノメートルの膜厚に形成し、図１１Ｃの工程において前記図１１Ｂの構造上に銅（Ｃｕ）層を例えばスパッタおよび電解メッキ法などにより、前記溝部１５ａを充填するように形成する。
【００７０】
さらに図１１Ｄの工程において、前記層間絶縁膜１５上の余分なＣｕ層１５Ｃｕを、前記層間絶縁膜１５の上面が露出するまで、ＣＭＰ法により研磨して除去する。これにより、前記層間絶縁膜１５中には前記配線パタ―ン１５Ｃ１，１５Ｃ２が前記溝部１５ａを充填して形成される。
【００７１】
さらに図１１Ｅの工程において前記層間絶縁膜１４上に、ＳｉＣ膜１６ＤｉｆｆがＣｕの拡散防止膜として５０ｎｍの厚さに形成され、さらに前記ＳｉＣ膜１６Ｄｉｆｆ上に前記層間絶縁膜１５と同様な層間絶縁膜１６が、例えば５００ｎｍの厚さに形成される。さらに前記層間絶縁膜１６中には溝部１６ａが前記配線パタ―ン１６Ｃ１，１６Ｃ２に対応して繰り返し形成される。前記溝部１６ａの形成は前記層間絶縁膜１６内において打ち切られ、このため前記溝部１６ａの側壁面および底面には前記層間絶縁膜１６を構成するｌｏｗ−Ｋ誘電体膜が露出している。
【００７２】
次に図１１Ｆの工程において前記図１６Ｅの構造上に前記バリアメタル膜１５ｃと同様なバリアメタル膜１６ｃをスパッタ法などにより数十ナノメートルの膜厚に形成し、さらに前記溝部１６ａを銅（Ｃｕ）層により、前記溝部１５ａの場合と同様に充填する。
【００７３】
前記層間絶縁膜１６上の余分なＣｕ層を、前記層間絶縁膜１６の上面が露出するまで、ＣＭＰ法により研磨して除去することにより、前記層間絶縁膜１６中に前記溝部１５ａを充填して、前記配線パタ―ン１６Ｃ１，１６Ｃ２が形成される。
【００７４】
さらに同様な工程を繰り返すことにより、前記層間絶縁膜１６上に層間絶縁膜１７がＳｉＣ膜１７Ｄｉｆｆを介して、形成され、前記層間絶縁膜１７中には配線パタ―ン１７Ｃ１，１７Ｃ２が、バリアメタル１７ｃを介して形成される。
【００７５】
図１２Ａ〜図１２Ｆは、前記図３に示した、前記領域１１ＣにおけるビアコンタクトＶｉａ−Ｖ1の形成工程を説明する図である。
【００７６】
図１２Ａを参照するに、前記素子分離領域１１Ｉ上には前記図３に示す積層配線パタ―ン１３Ｃおよび１３Ｄが延在する基部１３ＣＤが形成されており、前記基部１３ＣＤは前記層間絶縁膜１４により覆われている。もちろん前記基部１３ＣＤは、前記積層配線パタ―ン１３Ｃおよび１３Ｄと同一の積層構造を有している。
【００７７】
図１２Ａの工程では、前記層間絶縁膜１４中に、前記基部１３ＣＤにコンタクトする、例えばタングステンよりなるビアプラグ１４Ｄが、例えばＴｉ／ＴｉＮ積層構造を有するバリアメタル膜１４ｄを伴って、前記図１１Ｄにおけるビアプラグ１４ｃＡ，１４ｄＡ、あるいはビアプラグ１４ｃＢ，１４ｄＢと同様に形成されている。先にも説明したように、前記層間絶縁膜１４の上面はＣＭＰ法により平坦化されている。
【００７８】
さらに図１２Ａの工程では前記層間絶縁膜１４上に前記拡散防止膜１５Ｄｉｆｆおよび層間絶縁膜１５が図１１Ｅと同様にして形成され、さらに前記図１２Ｃの工程において前記層間絶縁膜１６中に、前記図３における配線パタ―ン１５Ｃ１，１５Ｃ２の基部１５ＣＤに対応した溝部１５ＣＤｔが形成され、さらに前記溝部１５ＣＤｔ中に、前記ビアプラグ１４Ｄを露出するコンタクトホール１５Ｄｃが形成される。あるいは先に前記層間絶縁膜１５中に前記コンタクトホール１５Ｄｃを形成し、その後で前記溝部１５ＣＤｔを形成してもよい。
【００７９】
さらに図１２Ｄに示すように前記溝部１５ＣＤｔに前記バリアメタル膜１５ｃに対応するバリアメタル膜１５ｃｄを介してＣｕ層を充填し、ＣＭＰ法により前記層間絶縁膜１５上の余剰部を除去することにより、前記溝部１５ＣＤｔを、前記基部１５ＣＤを構成するＣｕパタ―ンで充填した構造が得られる。先に図３で説明したように前記基部１５ＣＤからは複数の配線パタ―ン１５Ｃ2が互いに平行に延出する。
【００８０】
さらに図１２Ｅに示すように図１２Ｄの構造上に形成された層間絶縁膜１６中にＣｕパタ―ンにより前記基部１６ＣＤが、前記基部１５ＣＤにコンタクトするＣｕビアプラグ１６Ｃを伴って、デュアルダマシン法により形成され、さらにその上の層間絶縁膜１７中にＣｕパタ―ンにより前記基部１７ＣＤが、前記基部１６ＣＤにコンタクトするＣｕビアプラグ１７Ｃを伴って、やはりデュアルダマシン法により形成される。なお図１２Ｅ中、図３におけるビアプラグＶｉａ−Ｖ１の位置を破線で示している。
【００８１】
さらに前記図１２Ｅと同様な積層構造が、図１３に示すように、図３において前記配線パタ―ン１５Ｃ１が延出する基部１５ＤＤ，前記配線パタ―ン１６Ｃ１が延出する基部１６ＤＤ、そして図３には示されていないが前記配線パタ―ン１７Ｃ１が延出する基部１７ＤＤが、それぞれ前記層間絶縁膜１５，１６および１７中にデュアルダマシン法により形成される。同様に図１３においても、図３のビアプラグＶｉａ−Ｖ２の位置を破線で示している。
【００８２】
そこで図１２Ｅの構造において前記基部１７ＣＤに電圧Ｖ１を供給し、図１３の構造において前記基部１７ＤＤに電圧Ｖ２を供給することにより、図５に示すように領域１１Ｃにおいてキャパシタ素子にキャパシタンスを発生させることができる。このようにして発生したキャパシタンスはポリシリコンパタ―ン内の空乏化の影響を受けることがなく、印加電圧が変化しても所定のキャパシタンスが維持される。このため、本実施形態によるキャパシタ素子は、先に説明したＤ／Ａコンバータなど、正確なキャパシタンス値を要求する用途に好適である。
【００８３】
［第２の実施形態］
図１４は第２の実施形態による半導体集積回路装置の製造工程の一部を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８４】
本実施形態では、先の実施形態における図１０Ｉの工程において前記ポリシリコン層１３ｆをパターニングせずにおく。その結果、本実施形態では前記図１０Ｉ〜図１０Ｋの工程まで、前記ポリシリコン層１３ｆのみならず、その上の電極間絶縁膜１３ｉおよびポリシリコン層１３ｇも、素子領域１１Ａ以外ではパターニングされていない。
【００８５】
図１４の工程は、先の実施形態における図１０Ｌの工程に対応しており、前記ポリシリコン層１３ｇを前記素子領域１１Ｂにおいてパターニングしてゲート電極１３Ｂを形成する際に、前記領域１１Ｃにおいても前記ポリシリコン層１３ｇを、前記絶縁膜１３ｉをエッチングストッパとしてパターニングし、前記積層配線パタ―ン１３Ｃ，１３Ｄを形成している。
【００８６】
本実施形態の場合、前記ポリシリコン層１３ｆは、最終的な半導体集積回路装置において図１５に示すように前記領域１１Ｃを連続して覆い、その上部に形成されるキャパシタ素子の電気的遮蔽効果を向上させることができる。
【００８７】
なお本実施形態では、前記領域１１Ｃにおける側壁絶縁膜１３Ｗ１Ｃ，１３Ｗ２Ｃ，１３Ｗ１Ｄ，１３Ｗ２Ｄなどは、先の実施形態における図１０Ｎの工程に対応する工程において、前記絶縁膜１３ｉが露出した図１４の構造上に堆積された絶縁膜をパタ―ニングして形成されるため、図１５に示されるように絶縁膜１３ｉ上に形成されているのがわかる。
【００８８】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
素子分離領域により第１の素子領域を画成された半導体基板と、
前記半導体基板の前記第１の素子領域内に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたコントロールゲートと、前記半導体基板中に形成されたソース領域およびドレイン領域とを備えたフラッシュメモリセルと、
前記半導体基板上、前記素子領域外に形成され、第１の電極パタ―ンと、前記第１の電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の電極パターンとを有する第１積層配線パタ―ンと、
前記基板上に、前記フラッシュメモリセルと前記第１積層配線パタ―ン上に形成された第１層間絶縁膜と、前記第１層間絶縁膜中に形成された第１配線層と、を含み、
前記第１配線層は、第１の電源に接続された第１の配線パタ―ンと、第２の電源に接続された第２の配線パタ―ンと、を含み、
前記第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、
前記第１の配線パタ―ンは前記第１積層配線パタ―ン上に形成されて、前記第２の電極パターンと容量結合して第２のキャパシタを形成し、
前記第２の電極パターンは前記第２の配線パタ―ンに電気的に接続されていることを特徴とする半導体集積回路装置。
（付記２）
前記第１の電極パターンは、固定電位電源に接続されることを特徴とする付記１記載の半導体集積回路装置。
（付記３）
前記フローティングゲートは前記第１の電極パターンと同一の膜厚を有し、前記第１の絶縁膜は前記第２の絶縁膜と同一の膜厚を有し、前記コントロールゲートは前記第２の電極パターンと同一の膜厚を有することを特徴とする付記１または２記載の半導体集積回路装置。
（付記４）
前記フローティングゲート、前記コントロールゲート、前記第１の電極パターンおよび前記第２の電極パターンは、いずれもポリシリコンよりなり、前記コントロールゲートの上面には第１のシリサイド層が、また前記第２の電極パターンの上面には第２のシリサイド層が形成されていることを特徴とする付記１〜３のうち、いずれか一項記載の半導体集積回路装置。
（付記５）
フラッシュメモリセルと前記第１積層配線パタ―ンとを覆う第２層間絶縁膜を更に有し、前記第１層間絶縁膜は、前記第２層間絶縁膜上に形成されることを特徴とする付記１〜４のうち、いずれか一項記載の半導体集積回路装置。
（付記６）
前記半導体上であって前記素子領域外に形成され、第３の電極パタ―ンと、前記第３の電極パターン上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された第４の電極パターンとを有する第２積層配線パタ―ンを更に有し、
前記第１積層配線パターンと前記第２積層配線パターンとは、互いに平行に形成され、
前記第１の電極パターンと前記第３の電極パターンとは一体の導電体形成されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体集積回路装置。
（付記７）
前記第１層間絶縁膜上に形成された第３層間絶縁膜と、前記第３層間絶縁膜中に形成された第２配線層とを更に含み、前記第２配線層は、前記第１の配線パタ―ン上に配設された第３の配線パタ―ンを含み、前記第３の配線パタ―ンは前記第２の配線パタ―ンに電気的に接続されていることを特徴とする付記１〜６のうち、いずれか一項記載の半導体集積回路装置。
（付記８）
前記第２の電極パタ―ンは、前記コントロールゲートよりも広い幅を有することを特徴とする付記１〜７のうち、いずれか一項記載の半導体集積回路装置。
（付記９）
前記第１積層配線パタ―ンは、前記素子分離領域上に形成されることを特徴とする付記１〜８のうち、いずれか一項記載の半導体集積回路装置。
（付記１０）
前記素子分離領域は前記半導体基板上において第２の素子領域を画成し、前記半導体基板の前記第２の素子領域内に、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板中に形成されたソース領域とドレイン領域と、を備えたＭＯＳトランジスタを更に有することを特徴とする付記１〜９のうち、いずれか一項記載の半導体集積回路装置。
（付記１１）
半導体基板に素子分離領域を形成して第１の素子領域を画成する工程と、
前記第１の素子領域内にトンネル絶縁膜を形成する工程とし、
前記トンネル絶縁膜上にフローティングゲートを形成するとともに、前記素子分離領域上に第１の電極パターンを形成する工程と、
前記フローティングゲート上に第１の絶縁膜を形成するとともに、前記第１の電極パターン上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上にコントロールゲートを形成するとともに、前記第２の絶縁膜上に第２の電極パタ―ンを形成する工程と、
前記素子領域内にソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記コントールゲートと前記第２の電極パターンとを覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に、第２の電極パターンに達する導電性ビアプラグを形成する工程と、
前記第１層間絶縁膜上に、前記導電性ビアプラグを介して前記第２の電極パターンに電気的に接続された第２の配線パタ―ンと、前記第２の配線パターンに対して容量結合するとともに、前記第２の電極パターンに対して容量結合する第１の電極パターンとを形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
（付記１２）
さらに前記第２の電極パターンの表面にシリサイド層を形成する工程を含むことを特徴とする付記１１記載の半導体集積回路装置の製造方法。
（付記１３）
前記第１層間絶縁膜を形成する工程の後、前記導電性ビアプラグを形成する工程の前に、前記第１層間絶縁膜の表面を平坦化する工程を含むことを特徴とする付記１１または１２記載の半導体集積回路装置の製造方法。
（付記１４）
前記素子分離領域は、前記半導体基板上において第２の素子領域を画成し、前記第２の素子領域には、前記第１層間絶縁膜の形成工程より前に、単層のゲート電極を有する半導体装置を形成する工程を更に有することを特徴とする付記１１〜１３のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【符号の説明】
【００８９】
１０ 半導体集積回路装置
１１ シリコン基板
１１Ａ，１１Ｂ 素子領域
１１Ｃ 領域
１１Ｉ 素子分離領域
１１ａＡ，１１ａＢ，１１ｂＡ，１１ｂＢ ＬＤＤ領域
１１ｃＡ，１１ｃＢ ソース領域
１１ｄＡ，１１ｄＢ ドレイン領域
１１ＣｈＡ，１１ＣｈＢ チャネル領域
１１ｓＡ，１１ｓＢ ソース／ドレインシリサイド層
１２Ａ トンネル絶縁膜
１２Ｂ ゲート絶縁膜
１３Ａ スタックドゲート電極
１３Ｂ 単層ゲート電極
１３Ｃ，１３Ｄ 積層配線パタ―ン
１３ＣＤ，１５ＣＤ，１５ＤＤ，１６ＣＤ，１６ＤＤ 配線基部
１３Ｗ１Ａ，１３Ｗ２Ａ，１３Ｗ１Ｂ，１３Ｗ２Ｂ ゲート側壁絶縁膜
１３ｆ，１３ｇ ポリシリコン層
１３ｉ 絶縁膜
１３ｇｓＡ，１３ｓｇＢ ゲートシリサイド層
１３ｇｓＣ，１３ｇｓＤ シリサイド層
１４ 層間絶縁膜
１４ｃＡ，１４ｄＡ，１４ｃＢ，１４ｄＢ ビアプラグ
１５，１６，１７ 層間絶縁膜
１５Ａ，１５Ｂ，１６Ａ，１６Ｂ，１７Ａ，１７Ｂ 配線層
１５Ｃ１，１５Ｃ２，１６Ｃ１，１６Ｃ２，１７Ｃ１，１７Ｃ２ 配線パタ―ン
１５ａ，１６ａ，１７ａ バリアメタル膜
１８ 多層配線構造
Ｖｉａ−Ｖ１，Ｖｉａ−Ｖ２，Ｖｉａ−Ｇ ビアコンタクト
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に不揮発性半導体装置とアナログキャパシタとを集積化した半導体集積回路装置、およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリはフローティングゲート電極中に情報を電荷の形で蓄積する不揮発性半導体記憶装置であり、簡単な素子構成を有しているため、大規模集積回路装置を構成するのに適している。
【０００３】
典型的なフラッシュメモリは、シリコン基板上に熱酸化膜などよりなるトンネル絶縁膜を介してポリシリコンよりなるフローティングゲート電極を形成し、かかるフローティングゲート電極上に層間絶縁膜を介してコントロールゲート電極を積層したスタックドゲート構造を有し、シリコン基板中、前記スタックドゲート構造の第１の側おおよび第２の側に、それぞれソース領域およびドレイン領域が形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２８１６４号公報
【特許文献２】米国特許第６６３５９１６号公報
【特許文献３】米国特許第５５８３３５９号公報
【特許文献４】米国特許第７３４８６２４号公報
【特許文献５】米国特許第５２０８７２５号公報
【特許文献６】米国特許第６７３７６９８号公報
【特許文献７】米国特許第５９７８２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一方最近では、このような不揮発性半導体装置を、アナログキャパシタを有するアナログ装置やロジック装置などと共に、共通の半導体基板上で集積化した半導体集積回路装置が求められている。
【０００６】
このようなアナログ装置を集積化した半導体集積回路装置において、下部電極パタ―ンと上部電極パターンを、層間絶縁膜を介して上下方向に対向させる構成のアナログキャパシタを形成した場合、十分なキャパシタンスを得ることが困難となる問題が生じている。
【０００７】
このため従来、例えば多層配線構造中に形成される配線パタ―ンを使って櫛歯型のアナログキャパシタを形成する構成の半導体集積回路装置が提案されている。
【０００８】
しかしながら、最近の超微細化半導体装置では、パタ―ン形状の微細化に伴って、このような多層配線構造中に形成された櫛形形状を有するキャパシタであっても、さらなるキャパシタンスの増大が望まれている。
【課題を解決するための手段】
【０００９】
一の側面によれば半導体集積回路装置は、素子分離領域により素子領域を画成された半導体基板と、前記半導体基板の前記素子領域内に形成され、前記半導体基板上にトンネル絶縁膜を介して形成され、フローティングゲートとなる第１の電極パタ―ンとコントロール電極となる第２の電極パターンとを、電極間絶縁膜となる第１の絶縁膜を挟んで順次積層した積層構造を有するスタックドゲート電極と、前記半導体基板中に、前記スタックドゲート電極を隔てて相対向して形成されたソース領域およびドレイン領域とを備えたフラッシュメモリセルと、前記半導体基板上、前記素子領域外に形成され、第３の電極パタ―ンと第４の電極パターンとを第２の絶縁膜を挟んで順次積層した積層構造を有する積層配線パタ―ンと、前記基板上に、少なくとも前記スタックドゲート電極と積層配線パタ―ンとを覆って形成された多層配線構造と、を含み、前記多層配線構造は、少なくとも第１層目の層間絶縁膜と、前記第１層目の層間絶縁膜中に埋設された第１配線層と、を含み、前記第１配線層は、第１の電源に接続され前記第１の層間絶縁膜中に埋設された第１の配線パタ―ンと、第２の電源に接続され前記第１の層間絶縁膜中に埋設された第２の配線パタ―ンと、を含み、前記第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、前記第１の配線パタ―ンは前記積層配線パタ―ン上に形成されて、前記第４の電極パターンと容量結合して第２のキャパシタを形成し、前記第４の電極パターンは前記第２の配線パタ―ンに電気的に接続されている。
【００１０】
他の側面によれば半導体集積回路装置の製造方法は、素子分離領域により素子領域を画成された半導体基板上に、前記素子領域内においてはトンネル絶縁膜を介して、フローティングゲート電極となる第１の電極パタ―ンとコントロール電極となる第２の電極パターンとを電極間絶縁膜となる第１の絶縁膜を挟んで順次積層した積層構造を有するスタックドゲート電極を、また前記半導体基板上、前記素子領域外には、第３の電極パタ―ンと第４の電極パターンとを第２の絶縁膜を挟んで順次積層した積層構造を有する積層配線パタ―ンを、形成する工程と、前記半導体基板上に、少なくとも前記スタックドゲート電極と積層配線パタ―ンとを覆って最下層の層間絶縁膜を形成する工程と、前記最下層の層間絶縁膜中に、前記積層配線パタ―ンの第４の電極パターンに達する導電性ビアプラグを形成する工程と、前記最下層の層間絶縁膜上に、前記導電性ビアプラグを介して前記第４の電極パターンに電気的に接続された第２の配線パタ―ンと、前記第２の配線パターンに対して容量結合する第１の電極パターンとを形成する工程と、を含む。
【発明の効果】
【００１１】
前記第１および第２の側面によれば、前記第１の配線パタ―ンは第２の配線パタ―ンとの間で静電結合するのみならず、前記第４の電極パターンとの間でも静電結合を生じ、その結果、前記半導体集積回路装置では、前記積層配線パタ―ンと多層配線パタ―ンとにより、従来よりも大きな容量のキャパシタを形成することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態による半導体集積回路装置の全体的な構成を示す断面図である。
【図２】図１の半導体集積回路装置中の積層配線パタ―ンの構造を示す断面図である。
【図３】図１の半導体集積回路装置中のキャパシタ素子を示す透視斜視図である。
【図４】図１の半導体集積回路装置中のキャパシタ素子の電極パターンを示す分解図である。
【図５】図１の半導体集積回路装置中のキャパシタ素子の動作を説明する図である。
【図６】図７に示す半導体集積回路装置のモデル構造中の各種キャパシタによる、前記キャパシタ素子のキャパシタンスに対する寄与を示す円グラフである。
【図７】図１の半導体集積回路装置中のキャパシタ素子のモデル構造を示す図である。
【図８】第１の実施形態によるキャパシタ素子の一変形例を示す図である。
【図９】図１の半導体集積回路中のキャパシタ素子の応用例を示す回路図である。
【図１０Ａ】図１の半導体集積回路装置の製造工程を説明する図（その１）である。
【図１０Ｂ】図１の半導体集積回路装置の製造工程を説明する図（その２）である。
【図１０Ｃ】図１の半導体集積回路装置の製造工程を説明する図（その３）である。
【図１０Ｄ】図１の半導体集積回路装置の製造工程を説明する図（その４）である。
【図１０Ｅ】図１の半導体集積回路装置の製造工程を説明する図（その５）である。
【図１０Ｆ】図１の半導体集積回路装置の製造工程を説明する図（その６）である。
【図１０Ｇ】図１の半導体集積回路装置の製造工程を説明する図（その７）である。
【図１０Ｈ】図１の半導体集積回路装置の製造工程を説明する図（その８）である。
【図１０Ｉ】図１の半導体集積回路装置の製造工程を説明する図（その９）である。
【図１０Ｊ】図１の半導体集積回路装置の製造工程を説明する図（その１０）である。
【図１０Ｋ】図１の半導体集積回路装置の製造工程を説明する図（その１１）である。
【図１０Ｌ】図１の半導体集積回路装置の製造工程を説明する図（その１２）である。
【図１０Ｍ】図１の半導体集積回路装置の製造工程を説明する図（その１３）である。
【図１０Ｎ】図１の半導体集積回路装置の製造工程を説明する図（その１４）である。
【図１０Ｏ】図１の半導体集積回路装置の製造工程を説明する図（その１５）である。
【図１０Ｐ】図１の半導体集積回路装置の製造工程を説明する図（その１６）である。
【図１０Ｑ】図１の半導体集積回路装置の製造工程を説明する図（その１７）である。
【図１０Ｒ】図１の半導体集積回路装置の製造工程を説明する図（その１８）である。
【図１０Ｓ】図１の半導体集積回路装置の製造工程を説明する図（その１９）である。
【図１１Ａ】図１０Ｓの工程を詳細に示す図（その１）である。
【図１１Ｂ】図１０Ｓの工程を詳細に示す図（その２）である。
【図１１Ｃ】図１０Ｓの工程を詳細に示す図（その３）である。
【図１１Ｄ】図１０Ｓの工程を詳細に示す図（その４）である。
【図１１Ｅ】図１０Ｓの工程を詳細に示す図（その５）である。
【図１１Ｆ】図１０Ｓの工程を詳細に示す図（その６）である。
【図１２Ａ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その１）である。
【図１２Ｂ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その２）である。
【図１２Ｃ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その３）である。
【図１２Ｄ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その４）である。
【図１２Ｅ】図１０Ｓの工程におけるビアコンタクト形成を詳細に説明する図（その５）である。
【図１３】形成されたビアコンタクトの積層構造を示す断面図である。
【図１４】第２の実施形態による半導体集積回路装置の製造工程を説明する図である。
【図１５】第２の実施形態によるキャパシタ素子を示す断面図である。
【発明を実施するための形態】
【００１３】
［第１の実施形態］
図１は、第１の実施形態による半導体集積回路装置１０の概略を説明する断面図である。
【００１４】
図１を参照するに、半導体集積回路装置１０はＳＴＩ構造の素子分離領域１１Ｉにより素子領域１１Ａ，１１Ｂが画成されたシリコン基板１１上に形成されており、前記素子領域１１Ａには図２に拡大して示すように、ｎ＋型あるいはｐ＋型に高濃度ドープされたポリシリコン層１３ｆよりなるフローティングゲート電極と同様にｎ＋型あるいはｐ＋型に高濃度ドープされたポリシリコン層１３ｇよりなるコントロールゲート電極とを、ＯＮＯ構造の絶縁膜よりなる電極間絶縁層１３ｉを介して順次積層した構造のスタックドゲート電極１３Ａが、トンネル絶縁膜１２Ａを介して形成されている。
【００１５】
前記素子領域１１Ａでは前記シリコン基板１１中、前記スタックドゲート電極１３Ａ直下のチャネル領域１１ＣｈＡを挟んで相対向するように、ｎ−型あるいはｐ−型のＬＤＤ領域１１ａＡ，１１ｂＡが形成されている。さらに前記スタックドゲート電極１３Ａの前記ＬＤＤ領域１１ａの側の側壁面、および前記ＬＤＤ領域１１ｂの側の側壁面には、側壁絶縁膜１３Ｗ1Ａ，１３Ｗ2Ａがそれぞれ形成されており、前記シリコン基板中、前記チャネル領域１１Ｃｈaから見て前記側壁絶縁膜１３Ｗ1Ａ，１３Ｗ2Ａのそれぞれ外側には、ｎ＋型あるいはｐ＋型のソース拡散領域１１ｃＡおよびドレイン拡散領域１１ｄＡが形成されている。前記スタックドゲート電極１３Ａは、その下のトンネル絶縁膜１２Ａ，チャネル領域１１ＣｈＡ，ＬＤＤ領域１１ａＡ，１１ｂＡおよびソース拡散領域１１ｃＡ，１１ｄＡと共に、一つのフラッシュメモリセルを構成する。通常、前記フローティングゲート電極を構成するポリシリコン層１３ｆとコントロールゲート電極を構成するポリシリコン層１３ｇをｎ＋型にドープした場合には、前記ＬＤＤ領域１１ａＡ，１１ｂＡはｎ−型に、またソース領域１１ｃＡおよびドレイン領域１１ｄＡはｎ＋型にドープされる。また前記フローティングゲート電極を構成するポリシリコン層１３ｆとコントロールゲート電極を構成するポリシリコン層１３ｇをｐ＋型にドープした場合には、前記ＬＤＤ領域１１ａＡ，１１ｂＡはｐ−型に、またソース領域１１ｃＡおよびドレイン領域１１ｄＡはｐ＋型にドープされる。
【００１６】
図示の例では、前記素子領域１１Ａにおいてこのようなフラッシュメモリセルが多数、隣接するフラッシュメモリセル同士でそれぞれのソース領域１１ｃＡとドレイン領域１１ｄＡを共有し、またそれぞれのＬＤＤ領域１１ａＡと１１ｂＡとを共有して繰り返し形成され、ＮＡＮＤ型のメモリセルアレイを形成している。なお前記ソース領域１１ｃＡおよびドレイン領域１１ｄＡの表面には低抵抗シリサイド層１１ｓＡが形成されており、同様なシリサイド層が、前記ポリシリコンコントロールゲート電極１３Ｇの表面に、シリサイド層１３ｇｓＡとして形成されている。ただし本実施形態はＮＡＮＤ型のメモリセルアレイに限定されるものではなく、例えばＮＯＲ型のメモリセルアレイの場合にも適用可能である。
【００１７】
一方、前記素子領域１１Ｂにおいては前記シリコン基板１１上に、前記トンネル絶縁膜１２Ａよりも薄いゲ―ト絶縁膜１２Ｂを介して単層のポリシリコン膜よりなるゲート電極１３Ｂが形成されており、前記シリコン基板１１中には前記ゲート電極１３Ｂ直下のチャネル領域１１ＣｈＢを挟んで相対向するように、ｎ−型あるいはｐ−型のＬＤＤ領域１１ａＢ，１１ｂＢが形成されている。さらに前記単層ゲート電極１３Ｂの前記ＬＤＤ領域１１ａＢの側の側壁面、および前記ＬＤＤ領域１１ｂＢの側の側壁面には、側壁絶縁膜１３Ｗ1Ｂ，１３Ｗ2Ｂがそれぞれ形成されており、前記シリコン基板中、前記チャネル領域１１Ｃｈｂから見て前記側壁絶縁膜１３Ｗ1Ｂ，１３Ｗ2Ｂのそれぞれ外側には、ｎ＋型あるいはｐ＋型のソース拡散領域１１ｃＢおよびドレイン拡散領域１１ｄＢが形成されている。前記単層ドゲート電極１３Ｂは、その下のゲート絶縁膜１２Ｂ，チャネル領域１１ＣｈＢ，ＬＤＤ領域１１ａＢ，１１ｂＢおよびソース拡散領域１１ｃＢ，１１ｄＢと共に、一つの高速論理トランジスタを構成する。前記高速論理トランジスタは、前記シリコン基板１１上の他の同様な高速論理トランジスタとともに、例えばＣＭＯＳ素子を構成してもよい。
【００１８】
なお前記ソース領域１１ｃＢおよびドレイン領域１１ｄＢの表面には低抵抗シリサイド層１１ｓＢが形成されており、同様なシリサイド層が、前記単層ゲート電極１３Ｂの表面に、シリサイド層１３ｇｓＢとして形成されている。
【００１９】
さらに図１の半導体集積回路装置１０では、前記素子領域ＡおよびＢ以外の、前記素子分離構造１１Ｉを構成する絶縁膜で覆われた領域１１Ｃ上に、図２に拡大して示すように、前記スタックドゲート電極１３Ａと同一の層構造を有する積層配線パタ―ン１３Ｃおよび１３Ｄが、互いに平行に、前記スタックドゲート電極１３Ａの幅Ｗ１よりも広い幅Ｗ２で形成されている。また前記積層配線パタ―ン１３Ｃと１３Ｄには、対向する側壁面に、前記スタックドゲート電極１３Ａの場合と同様に、側壁絶縁膜１３Ｗ1Ｃおよび１３Ｗ2Ｃあるいは１３Ｗ1Ｄおよび１３Ｗ2Ｄが形成されている。また前記積層配線パタ―ン１３Ｃあるいは１３Ｄでは、前記ポリシリコン層１３ｇの最上部にシリサイド層１３ｇｓＣあるいは１３ｇｓＤが形成されている。
【００２０】
このような配線パタ―ン１３Ｃ，１３Ｄは前記領域Ｃにおいて、前記素子領域Ａにおけるスタックドゲート電極１３Ａの高さと、フローティング絶縁膜１２Ａの膜厚分を除き、略等しい高さを有する。
【００２１】
前記スタックドゲート電極１３Ａ，単層ゲート電極１３Ｂ，積層配線パタ―ン１３Ｃおよび１３Ｄは、前記基板１１上に形成され平坦化表面を有する層間絶縁膜１４により覆われ、前記素子領域１１Ａにおいては前記層間絶縁膜１４中に、前記ソース領域１１ｃＡおよびドレイン領域１１ｄＡにそれぞれ電気的に接続されたビアプラグ１４ｃＡおよび１４ｄＡが形成されている。同様に前記層間絶縁膜１４中には、前記素子領域１１Ｂにおいて、前記ソース領域１１ｃＢおよびドレイン領域１１ｄＢにそれぞれ電気的に接続されて、ビアプラグ１４ｃＢおよび１４ｄＢが形成されている。
【００２２】
さらに前記層間絶縁膜１４上には、層間絶縁膜１５，１６および１７を積層した多層配線構造１８が形成されており、前記層間絶縁膜１５中には素子領域１１Ａにおいて配線層を構成する複数の配線パタ―ン１５Ａが、それぞれのバリアメタル膜１５ａを介して、例えばダマシン法あるいはデュアルダマシン法により形成されており、同様に素子領域１１Ｂにおいては複数の配線パタ―ン１５Ｂがそれぞれのバリアメタル膜１５ｂを介して、ダマシン法あるいはデュアルダマシン法により形成されている。前記配線パタ―ン１５Ａはビアプラグ１４ｃＡを介して前記ソース領域１１ｃＡに、あるいはビアプラグ１４ｄＡを介して前記ドレイン領域１１ｄＡに電気的に接続されており、また前記配線パタ―ン１５Ｂはビアプラグ１４ｃＢを介して前記ソース領域１１ｃＢに、あるいはビアプラグ１４ｄＢを介して前記ドレイン領域１１ｄＢに電気的に接続されている。
【００２３】
さらに前記層間絶縁膜１６中には前記素子領域１１Ａにおいて、図中には一つしか図示していないが実際には複数の配線パタ―ン１６Ａが、それぞれのバリアメタル膜１６ａを介して形成されており、素子領域１１Ｂにおいて複数の配線パタ―ン１６Ｂが、それぞれのバリアメタル膜１６ｂを介して形成されている。また前記層間絶縁膜１７中には前記素子領域１１Ａにおいて複数の配線パタ―ン１７Ａが、それぞれのバリアメタル膜１７ａを介して形成されており、また素子領域１１Ｂにおいて複数の配線パタ―ン１７Ｂが、それぞれのバリアメタル膜１７ｂを介して形成されている。
【００２４】
一方前記領域１１Ｃにおいては前記層間絶縁膜１５中に、前記積層配線パタ―ン１３Ｃあるいは１３Ｄに対し平行に延在する配線パタ―ン１５Ｃ１および１５Ｃ２が、それぞれのバリアメタル膜１５ｃを介して交互に繰り返し、例えばダマシン法により形成されており、その際、前記配線パタ―ン１５Ｃ１は前記積層配線パタ―ン１３Ｃあるいは１３Ｄの直上に位置するように配置されている。
【００２５】
さらに前記領域１１Ｃにおいては前記層間絶縁膜１６中に、前記配線パタ―ン１５Ｃ１および１５Ｃ２に平行に延在する配線パタ―ン１６Ｃ１，１６Ｃ２が、前記配線パタ―ン１６Ｃ２が前記配線パタ―ン１５Ｃ１直上に位置するように、また前記配線パタ―ン１６Ｃ1が前記配線パタ―ン１５Ｃ２直上に位置するように交互に繰り返し、例えばダマシン法により、それぞれのバリアメタル膜１６ｃを介して形成されている。
【００２６】
さらに前記領域１１Ｃにおいては前記層間絶縁膜１７中に、前記配線パタ―ン１６Ｃ１および１６Ｃ２に平行に延在する配線パタ―ン１７Ｃ１，１７Ｃ２が、前記配線パタ―ン１７Ｃ１が前記配線パタ―ン１６Ｃ２直上に位置するように、また前記配線パタ―ン１７Ｃ２が前記配線パタ―ン１６Ｃ１直上に位置するように交互に繰り返し、例えばダマシン法により、それぞれのバリアメタル膜１７ｃを介して形成されている。
【００２７】
図３は、前記領域Ｃにおける前記積層配線パタ―ン１３Ｃ，１３Ｄを含む多層配線構造より構成される櫛歯形キャパシタ素子を示す透視斜視図、図４は前記ポリシリコン層１３ｆ，１３ｇおよび配線パタ―ン１５Ｃ１，１５Ｃ２の形状を示す平面図である。
【００２８】
図３および図４を参照するに、前記積層配線パタ―ン１３Ｃ，１３Ｄは共通の配線基部１３ＣＤから平行に延出して櫛歯形状を形成しており、これに対応して前記ポリシリコン層１３ｆ，１３ｇおよび配線パタ―ン１５Ｃ１，１５Ｃ２、さらに図示はされていないが配線パタ―ン１６Ｃ１，１６Ｃ２，１７Ｃ１，１７Ｃ２も、同様な櫛歯形状を有している。例えば前記配線パタ―ン１５Ｃ２は、共通の基部１５ＣＤから互いに平行に延出しており、前記配線パタ―ン１６Ｃ２は、共通の基部１６ＣＤから互いに平行に延出している。また前記配線パタ―ン１５Ｃ１は、共通の基部１５ＤＤから互いに平行に延出しており、配線パタ―ン１６Ｃ１は共通の基部１６ＤＤから互いに平行に延出している。図示はしていないが、配線パタ―ン１７Ｃ１，１７Ｃ２についても同様である。
【００２９】
また前記ポリシリコン層１３ｆはビアコンタクトＶｉａ−Ｇにおいて接地され、これにより、その上のポリシリコン層１３ｇおよびシリサイド層１３ｇｓＣ，１３ｇｓＤが静電遮蔽される。一方前記ポリシリコン層１３ｇおよび配線パタ―ン１５Ｃ２には、ビアコンタクトＶｉａ−Ｖ１により、電圧Ｖ１が供給され、また配線パタ―ン１５Ｃ１にはビアコンタクトＶｉａ−Ｖ2により、前記電圧Ｖ１とは異なる電圧Ｖ２が供給される。
【００３０】
同様に、図示は省略するが、前記配線パタ―ン１６Ｃ１には前記電圧Ｖ２が供給され、前記配線パタ―ン１６Ｃ２には前記電圧Ｖ１が供給され、前記配線パタ―ン１７Ｃ１には前記電圧Ｖ２が供給され、さらに前記配線パタ―ン１７Ｃ２には前記電圧Ｖ１が供給される。なおこれらのビアコンタクトは、例えばデュアルダマシン法により形成することが可能である。
【００３１】
その結果、図５に示すように前記領域１１Ｃにおける多層配線構造においては、層間絶縁膜１５においては配線パタ―ン１５Ｃ１と１５Ｃ２の間、層間絶縁膜１６においては配線パタ―ン１６Ｃ１と１６Ｃ２の間、さらに層間絶縁膜１７においては配線パタ―ン１７Ｃ１と１７Ｃ２の間にキャパシタンスＣ１が形成され、また上下に隣接する配線パタ―ン１５Ｃ１と１６Ｃ２、１５Ｃ２と１６Ｃ１、１６Ｃ１と１７Ｃ２、１６Ｃ２と１７Ｃ１の間にキャパシタンスＣ２が形成される。また図５の実施形態では前記配線パタ―ン１３Ｃおよび１３Ｄが前記スタックドゲート電極１３Ａとの高さと実質的に等しい高さを有しているため、前記配線パタ―ン１３Ｃのシリサイド層１３ｇｓＣとその上で隣接する配線パタ―ン１５Ｃ１との間、および前記配線パタ―ン１３Ｄのシリサイド層１３ｇｓＤとその上で隣接する配線パタ―ン１５Ｃ２との間に、キャパシタンスＣ３が形成される。
【００３２】
このように本実施形態によれば、前記領域１１Ｃに、キャパシタンスＣ１，Ｃ２およびＣ３を実効的に並列接続したキャパシタ素子を形成することが可能である。
【００３３】
図６は、前記領域１１Ｃの多層配線構造として図７のモデル構造に示すパラメータを使った場合のキャパシタンスＣ１，Ｃ２，Ｃ３の割合を示すグラフである。
【００３４】
最初に図７を参照するに、このモデル構造では多層配線構造中に３層の配線パタ―ン１５Ｃ１，１５Ｃ２，１６Ｃ１，１６Ｃ２，１７Ｃ１，１７Ｃ２を有しており、層間絶縁膜１４として比誘電率が４．１で膜厚が４００ｎｍのシリコン酸化膜を使っている。またこのモデル構造では、積層配線パタ―ン１３Ｃあるいは１３Ｄの上端から前記層間絶縁膜１４の平坦化された表面までの距離は２００ｎｍとなっている。またこのモデル構造では、配線パタ―ン１５Ｃ１，１５Ｃ２，１６Ｃ１，１６Ｃ２，１７Ｃ１，１７Ｃ２はいずれも１０００ｎｍの幅と２５０ｎｍの厚さを有し、同一の層間絶縁膜中において隣接する配線パタ―ンとの間隔が３００ｎｍ、上下に隣接する配線パタ―ンとの間隔が３００ｎｍに設定されている。また前記層間絶縁膜１５，１６，１７は、３．１の比誘電率を有するものとしている。
【００３５】
図６を参照するに、このようなモデル構造では、前記キャパシタンスＣ１の寄与Ａが２５％、キャパシタンスＣ２の寄与Ｂが３８％であるのに対し、キャパシタンスＣ３の寄与Ｃが３７％もあり、これは、前記領域１１Ｃにキャパシタ素子を形成する際に、前記キャパシタンスＣ３の寄与Ｃにより、前記領域１１Ｃの面積を３７％低減できることを意味している。
【００３６】
本実施形態において前記領域１１Ｃにこのようにして形成されるキャパシタ素子は、特に前記キャパシタンスＣ３が配線パタ―ン１５Ｃ１と積層配線パタ―ン１３Ｃあるいは１３Ｄの最上部をなすシリサイド層１３ｇｓＣあるいは１３ｇｓＤとの間に形成されるため、前記積層配線パタ―ン１３Ｃ，１３Ｄとして半導体であるポリシリコンを使っていながら、キャパシタンスＣ３の値が前記電圧Ｖ１，Ｖ２の値によって変動することがないという、優れた性質を有している。
【００３７】
仮に図８に示すように前記領域１１Cにおいて積層配線パタ―ン１３Ｃと１３Ｄの間に別の積層配線パタ―ン１３Ｅが設けられ、そのポリシリコン層１３ｇに電圧Ｖ２が供給された場合、図８に示すように、積層配線パタ―ン１３Ｅ直上の配線パタ―ン１５Ｃ２との間に追加のキャパシタンスＣ３が発生するほかに、左右に隣接する積層配線パタ―ン１３Ｃおよび１３Ｄとの間にも追加のキャパシタンスＣ４が発生する。
【００３８】
そこでこのような構成は、キャパシタンスを増加させる好ましい効果を有してはいるものの、ポリシリコン層１３ｇ中に電圧印加に伴って、特に前記電極間絶縁膜１３ｉとの界面において空乏層が発生する問題を考慮する必要がある。このような空乏層の厚さは一般に印加電圧により変化するため、前記キャパシタンスＣ４の値は、この空乏層のキャパシタンスの影響を受けて、前記積層配線パタ―ン１３Ｃ〜１３Ｅに印加される印加電圧Ｖ１，Ｖ２の大きさにより変化してしまう問題が発生する。
【００３９】
これに対し先の図７の構成では、このような印加電圧により値の変わるキャパシタンスＣ４が含まれないため、前記領域１１Ｃに形成されるキャパシタ素子のキャパシタンスを高い精度で確定させることが可能となる。
【００４０】
図９は、このような高精度のキャパシタンスが要求される回路の一例として、Ｄ／Ａコンバータ３０の構成を示す。
【００４１】
図９を参照するに、Ｄ／Ａコンバータ３０はライン３１に共通に接続され、それぞれキャパシタンスＣ，Ｃ／２，Ｃ／４・・・Ｃ／２Ｎ−３，Ｃ／２Ｎ−２，Ｃ／２Ｎ−１，Ｃ／２Ｎを有する多数のキャパシタを含み、前記キャパシタはそれぞれのスイッチＳＷ０，ＳＷ１，ＳＷ２・・・ＳＷＮ−３，ＳＷＮ−２，ＳＷＮ−１により、グランドあるいは基準電圧Ｖｒｅｆに接続される。
【００４２】
前記スイッチスイッチＳＷ０，ＳＷ１，ＳＷ２・・・ＳＷＮ−３，ＳＷＮ−２，ＳＷＮ−１は、最小ビット（ＬＳＢ）から最大ビット（ＭＳＢ）までを含むデジタル信号を供給されるスイッチコントローラ３２により制御され、前記デジタル信号により指定されたスイッチが、対応するキャパシタを前記基準電圧源に接続する一方、他のスイッチは、対応するキャパシタをグランドに接続する。図示の例では、スイッチＳＷ２とスイッチＳＷＮ−１が、対応するキャパシタを前記基準電圧源に接続している。
【００４３】
このような構成のＤ／Ａコンバータ３０では、前記ライン３１には、前記基準電圧Ｖｒｅｆを比率Ｃset／（Ｃset＋Ｃb）、ただしＣsetは基準電圧源Ｖrefに接続されたキャパシタのキャパシタンス、Ｃｂはグランドに接続されたキャパシタのキャパシタンス、により分割した電圧が得られ、増幅器３３で増幅された後、アナログ信号出力として出力される。
【００４４】
このようなキャパシタンス比により電圧分割を行う回路あるいは装置では、高精度のキャパシタンス値が要求される。本実施形態における、前記領域１１に形成されるキャパシタ素子は、このような用途に好適である。
【００４５】
なお図８の構成のキャパシタ素子では、このようにキャパシタンスの値が電圧Ｖ１，Ｖ２により変化するが、キャパシタンスの値自体は図７の構成に比べて増大しているため、高精度なキャパシタンス値を要求しない用途に対しては有効である。このため図８の構成は本実施形態に、一変形例として含めておく。
【００４６】
以下、図１０Ａ〜図１０Ｓを参照しながら、前記図１の半導体集積回路装置１０の製造方法について説明する。
【００４７】
図１０Ａを参照するに、前記シリコン基板１１上にはＳＴＩ型の素子分離領域１１Ｉによりフラッシュメモリのための素子領域１１Ａおよび高速論理トランジスタのための素子領域１１Ｂと、それ以外の領域１１Ｃとが画成されており、前記領域１１Ｃでは、素子分離領域１１Ｉを構成するシリコン酸化膜１１Ｏｘにより覆われている。さらに図１０Ａの工程では、前記素子領域１１Ａに、図示は省略するがｐ型ウェルを、ｎ型ウェルに囲まれた状態で形成している。一方前記素子領域１１Ｂにおいては、形成される高速論理トランジスタがｎチャネルＭＯＳトランジスタである場合にはｐ型の、また形成される高速論理トランジスタがｐチャネルＭＯＳトランジスタである場合にはｎ型のウェルが形成されている。さらに図１０Ａの状態では、図示は省略するが、前記素子領域１１Ａに、前記フラメモリセルトランジスタの閾値制御のためのイオン注入がなされている。
【００４８】
次に図１０Ｂの工程において前記図１０Ａの構造をＨＦにて洗浄した後、露出シリコン面に対し熱酸化を行い、前記素子領域１１Ａおよび１１Ｂにおいて、シリコン酸化膜１２を、例えば１０ｎｍの膜厚に形成する。
【００４９】
さらに図１０Ｃの工程において、前記図１０Ｂの構造上にＰ（リン）を１×１０20ｃｍ-3の濃度でドープしたアモルファスシリコン膜を、前記ポリシリコン層１３ｆに対応して減圧ＣＶＤ法により、例えば９０ｎｍの膜厚に形成する。この１×１０20ｃｍ-3のドーピング濃度は、フラッシュメモリにおけるデータ保持に適した濃度であることに注意すべきである。これよりもドーピング濃度を高くすると、データ保持性能が劣化し、フラッシュメモリの信頼性が低下する。
【００５０】
さらに図１０Ｄの工程において前記ポリシリコン層１３ｆを構成するアモルファスシリコン膜をパターニングして、前記素子領域１１Ｂから除去する。
【００５１】
次に図１０Ｅの工程において前記図１０Ｄの構造上にＯＮＯ膜が前記電極間絶縁層１３ｉに対応して形成される。図１０Ｄでは前記ＯＮＯ膜に符号１３ｉを付している。このようにして形成された前記電極間絶縁層１３ｉに対応するＯＮＯ膜は、ＣＶＤ法により５〜１０ｎｍの厚さに形成されたシリコン酸化膜と、ＣＶＤ法により３〜１０ｎｍの厚さに形成されたＳｉＮ膜と、前記ＳｉＮ膜の表面を熱酸化して形成した熱酸化膜の積層により構成される。また図１０Ｅの状態では、このようにして形成したＯＮＯ膜１３ｉを介して、前記素子領域１１Ｂに、素子領域１１Ｂに形成される高速論理トランジスタの閾値制御のためのイオン注入を行うことも、可能である。
【００５２】
次に図１０Ｆの工程において前記素子領域１１Ａおよび領域１１Ｃを、図示は省略するがレジストパターンで覆い、前記素子領域１１ＢからＯＮＯ膜１３ｉおよび熱酸化膜１２を選択的に除去する。ＯＮＯ膜１３ｉの除去はドライエッチングにより、また熱酸化膜１２の除去は、ＨＦ水溶液を使ったウェットエッチングによりなされる。このパターニングの結果、前記素子領域１１Ａには熱酸膜パタ―ン１２Ａが形成される。
【００５３】
次に図１０Ｇの工程において、前記図１０Ｆの構造に対し、前記レジストパターンを除去した後、熱酸化処理を行い、前記素子領域１１Ｂにおいて露出シリコン表面に、厚さが約２ｎｍのゲート酸化膜１２Ｂを形成する。この２ｎｍの膜厚は、ゲート長が９０ｎｍのトランジスタを想定した場合に対応している。
【００５４】
次に図１０Ｈの工程において、前記図１０Ｇの構造上に前記ポリシリコン層１３ｇを構成するポリシリコン膜をＣＶＤ法により、例えば１００ｎｍの膜厚に形成する。なお前記ポリシリコン層１３ｆに対応するアモルファスシリコン膜は、この時点までには再結晶してポリシリコンになっているため、以下ではポリシリコン層１３ｆとよぶことにする。
【００５５】
さらに図１０Ｉの工程において、前記素子領域１１Ａおよび領域１１Ｃにおいて形成されている、ポリシリコン層１３ｆとＯＮＯ層１３ｉとポリシリコン層１３ｇの積層構造体をパターニングし、前記素子領域１１Ａにおいては前記スタックドゲート電極１３Ａを幅がＷ１のラインアンドスペースパタ―ン形状に、また前記領域１１Ｃにおいては積層配線構造１３Ｃ，１３Ｄ・・・を、幅がＷ2のラインアンドスペースパタ―ン形状に形成する。
【００５６】
次に図１０Ｊの工程において、前記素子領域１１Ｂおよび領域１１Ｃをレジストパターンで覆い、前記素子領域１１ＡにおいてＡｓ（ヒ素）イオン（Ａｓ＋）を、前記スタックドゲート電極１３Ａをマスクに、例えば３０ｋｅＶ〜８０ｋｅＶの加速電圧下、１×１０14ｃｍ-2〜５×１０14ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板１１中、前記スタックドゲート電極１３Ａ直下のチャネル領域１１ＣｈＡを隔てて相対向するｎ型ＬＤＤ領域１１ａおよび１１ｂを形成する。なお前記スタックドゲート電極１３Ａは前記素子領域１１Ａに繰り返し形成されるので、一のスタックドゲート電極１３Ａに形成されたＬＤＤ領域１１ｂは隣接するスタックドゲート電極１３ＡのＬＤＤ領域１１ａに連続する。
【００５７】
さらに図１０Ｊの工程では、図示はしないが前記イオン注入工程の後、図１０Ｊの構造を熱酸化処理し、前記スタックドゲート電極１３Ａ中、前記ポリシリコン層１３ｆにより構成されるフローティングゲート電極の側壁面に熱酸化膜を形成し、フラッシュメモリの信頼性を向上させるのが好ましい。
【００５８】
次に図１０Ｋの工程において前記図１０Ｊの構造上にシリコン窒化膜を例えば８０ｎｍの膜厚に、ＣＶＤ法により下地形状に整合した形状に形成し、さらにこれを前記シリコン基板１１の主面に略垂直方向に作用するドライエッチングにより、前記シリコン基板１１の表面が露出するまでエッチバックし、前記スタックドゲート電極１３Ａの側壁面に側壁絶縁膜１３Ｗ1Ａ，１３Ｗ2Ａを形成する。同時に、前記領域１１Ｃにおいても、積層配線パタ―ン１３Ｃ，１３Ｄ・・・の側壁面に同様な側壁絶縁膜１３Ｗ1Ｃおよび１３Ｗ２Ｃが形成される。
【００５９】
次に図１０Ｌの工程において前記素子領域１１Ｂにおいてポリシリコンパタ―ン１３Ｂが単層のゲート電極へとパターニングされ、さらに図１０Ｍの工程において、前記素子領域１１Aおよび領域１１Ｃをレジストパターンにより保護し、前記素子領域１１Ｂに、ＡｓやＰなどのｎ型不純物元素、あるいはＢ（ボロン）などのｐ型不純物元素を、前記単層委ゲート電極１３Ｂをマスクにイオン注入により導入し、前記シリコン基板１１中に前記単層ゲート電極１３Ｂ直下のチャネル領域１１ＣｈＢを挟んで相対向するように、ｎ型あるいはｐ型のソースおよびドレインエクステンション領域１１ａＢおよび１１ｂＢが形成される。また図１０Ｍの工程においては、同様に前記素子領域１１Ｂに、前記ソースおよびドレインエクステンション領域１１ａＢ，１１ｂＢがｎ型の場合にはｐ型の不純物元素を、また前記ソースおよびドレインエクステンション領域１１ａＢ，１１ｂＢがｐ型の場合にはｎ型の不純物元素を、斜め方向からイオン注入し、ポケット注入を行ってもよい。
【００６０】
さらに図１０Ｎの工程において前記図１０Ｍの構造上に、前記素子領域１１Ａおよび１１Ｃからレジストパターンを除去した後、シリコン酸化膜をＣＶＤ法により、下地形状に整合して例えば１００ｎｍの厚さに形成し、これを前記シリコン基板１１の主面に略垂直方向に作用するドライエッチングによりエッチバックし、前記単層ゲート電極１３の両側壁面上に側壁絶縁膜１３Ｗ１Ｂ，１３Ｗ２Ｂをそれぞれ形成する。
【００６１】
さらに図１０Ｏの工程において、前記素子領域１１Ｂに形成される高速論理トランジスタがｎチャネルＭＯＳトランジスタである場合には、前記素子領域１１Ａ、１１Ｂおよび前記領域１１ＣにＡｓイオンを５ｋｅＶの加速電圧下、１×１０15ｃｍ-2程度のドーズ量でイオン注入し、前記素子領域１１Ａにおいては前記シリコン基板１１のうち、前記スタックドゲート電極１３Ａのチャネル領域１１ＣｈＡから見て前記側壁絶縁膜１３Ｗ１Ａ，１３Ｗ２Ａの外側の領域をｎ＋型にドープし、ソース領域１１ｃＡおよびドレイン領域１１ｄＡを形成する。またこの工程では、前記スタックドゲート電極１３Ａ中においてコントロール電極を構成し、前記素子領域１１Ｂ中において前記単層ゲート電極１３Ｂを構成し、前記領域１１Ｃ中において前記積層配線パタ―ン１３C，１３Ｄの一部を構成するポリシリコン層１３ｇもｎ＋型にドープされる。
【００６２】
なお前記素子領域１１Ｂに形成される高速論理トランジスタがｐチャネルＭＯＳトランジスタである場合には、図１０Ｏの工程において前記素子領域１１Ａおよび領域１１Ｃへのイオン注入の際には前記素子領域１１Ｂをレジストパターンで保護しておく。さらに素子領域１１Ａおよび領域１１Ｃをレジストパターンで保護し、この状態で前記シリコン基板１１中に、例えばＢなどのｐ型不純物元素をイオン注入することにより、前記シリコン基板１１中、前記単層ゲート電極１３Ｂ直下のチャネル領域１１ＣｈＢから見て前記側壁絶縁膜１３Ｗ１Ｂ，１３Ｗ２Ｂの外側の領域をｐ＋型にドープし、前記ソース領域１１ｃＢおよび１１ｄＢをｐ＋型拡散領域として形成する。
【００６３】
さらに図１０Ｐの工程において、前記図１１Ｏの構造上に例えばコバルト（Ｃｏ）膜を約１０ｎｍの膜厚で堆積し、１０００℃で１０秒程度の急速熱処理を行うことにより、前記ソース領域１１ａＡ，ドレイン領域１１ｂＡの表面にシリサイド層１１ｓＡを、また前記ソース領域１１ａＢ，ドレイン領域１１ｂＢの表面にシリサイド層１１ｓＢを形成する。また同時に前記スタックドゲート電極１３Ａにおいてはポリシリコン層１３ｇの表面に同様なシリサイド層１３ｇｓＡが、単層ゲート電極１３Ｂにおいてはポリシリコン層１３ｇの表面にシリサイド層１３ｇｓＢが形成され、さらに前記領域１１Ｃにおいては前記積層配線パタ―ン１３Ｃ，１３Ｄ上部のポリシリコン層１３ｇの表面に、同様なシリサイド層１３ｇＣ，１３ｇＤが形成される。
【００６４】
次に図１０Ｑの工程において前記図１０Ｐの構造上に例えばスパッタ法により、前記シリコン基板１１の露出表面および素子分離構造１１Ｉ、さらに前記スタックドゲート電極１３Ａ、単層ゲート電極１３Ｂおよび積層配線パタ―ン１３Ｃ，１３Ｄを覆うＳｉＮ膜１４Ｎを形成し、さらにその上に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜よりなる層間絶縁膜１４を形成する。
【００６５】
次に図１０Ｒの工程において前記層間絶縁膜１４に対し、化学機械研磨（ＣＭＰ）法による研磨を行い、層間絶縁膜１４の表面を平坦化する。このようにして研磨された層間絶縁膜１４は、前記素子分離絶縁膜１１Ｉの表面から測って約４００ｎｍの厚さを有する。さらに図１０Ｒの工程では、前記層間絶縁膜１４中に前記素子領域１１Ａにおいては前記ソース領域１１ｃＡおよびドレイン領域１１ｄＡと、それぞれシリサイド層１１ｓＡを介して電気的にコンタクトするビアプラグ１４ｃＡ，１４ｄＡが形成され、また前記素子領域１１Ｂにおいては前記ソース領域１１ｃＢおよびドレイン領域１１ｃＢと、それぞれシリサイド層１１ｓＢを介して電気的にコンタクトするビアプラグ１４ｃＢ，１４ｄＢが形成される。かかるビアプラグ１４ｃＡ，１４ｄＡ，１４ｃＢ，１４ｄＢは、例えばタングステンプラグにより形成することができる。
【００６６】
さらに図１０Ｓの工程において、前記図１０Ｒの構造上に、前記多層配線構造１８が形成される。
【００６７】
以下、前記多層配線構造１８の形成方法を、特に領域１１Ｃへのキャパシタ素子の形成に焦点を当てて、図１１Ａ−図１１Ｆを参照しながら説明する。
【００６８】
図１１Ａを参照するに、前記領域１１Ｃにおいては前記素子分離域１１Ｉ上に積層配線パタ―ン１１Ｃ，１１Ｄが平行に形成されており、前記積層配線パタ―ン１１Ｃ，１１Ｄは前記層間絶縁膜１４により覆われている。前記層間絶縁膜１４は平坦化された上面を有し、前記層間絶縁膜１４上には、例えばＳｉＣ膜１５ＤｉｆｆがＣｕの拡散防止膜として５０ｎｍの厚さに形成され、さらに前記ＳｉＣ膜１５Ｄｉｆｆ上にＳｉＯＣ膜のような、いわゆるｌｏｗ−Ｋ誘電体膜が前記層間絶縁膜１５として、例えば２００ｎｍの厚さに形成される。さらに前記層間絶縁膜１５中には前記ＳｉＣ拡散防止膜１５Ｄｉｆｆをエッチングストッパに、溝部１５ａが前記配線パタ―ン１５Ｃ１，１５Ｃ２に対応して繰り返し形成される。
【００６９】
次に図１１Ｂの工程において前記図１１Ａの構造上にＴａ膜とＴａＮ膜を積層した積層構造のバリアメタル膜１５ｃをスパッタ法などにより数十ナノメートルの膜厚に形成し、図１１Ｃの工程において前記図１１Ｂの構造上に銅（Ｃｕ）層を例えばスパッタおよび電解メッキ法などにより、前記溝部１５ａを充填するように形成する。
【００７０】
さらに図１１Ｄの工程において、前記層間絶縁膜１５上の余分なＣｕ層１５Ｃｕを、前記層間絶縁膜１５の上面が露出するまで、ＣＭＰ法により研磨して除去する。これにより、前記層間絶縁膜１５中には前記配線パタ―ン１５Ｃ１，１５Ｃ２が前記溝部１５ａを充填して形成される。
【００７１】
さらに図１１Ｅの工程において前記層間絶縁膜１４上に、ＳｉＣ膜１６ＤｉｆｆがＣｕの拡散防止膜として５０ｎｍの厚さに形成され、さらに前記ＳｉＣ膜１６Ｄｉｆｆ上に前記層間絶縁膜１５と同様な層間絶縁膜１６が、例えば５００ｎｍの厚さに形成される。さらに前記層間絶縁膜１６中には溝部１６ａが前記配線パタ―ン１６Ｃ１，１６Ｃ２に対応して繰り返し形成される。前記溝部１６ａの形成は前記層間絶縁膜１６内において打ち切られ、このため前記溝部１６ａの側壁面および底面には前記層間絶縁膜１６を構成するｌｏｗ−Ｋ誘電体膜が露出している。
【００７２】
次に図１１Ｆの工程において前記図１６Ｅの構造上に前記バリアメタル膜１５ｃと同様なバリアメタル膜１６ｃをスパッタ法などにより数十ナノメートルの膜厚に形成し、さらに前記溝部１６ａを銅（Ｃｕ）層により、前記溝部１５ａの場合と同様に充填する。
【００７３】
前記層間絶縁膜１６上の余分なＣｕ層を、前記層間絶縁膜１６の上面が露出するまで、ＣＭＰ法により研磨して除去することにより、前記層間絶縁膜１６中に前記溝部１５ａを充填して、前記配線パタ―ン１６Ｃ１，１６Ｃ２が形成される。
【００７４】
さらに同様な工程を繰り返すことにより、前記層間絶縁膜１６上に層間絶縁膜１７がＳｉＣ膜１７Ｄｉｆｆを介して、形成され、前記層間絶縁膜１７中には配線パタ―ン１７Ｃ１，１７Ｃ２が、バリアメタル１７ｃを介して形成される。
【００７５】
図１２Ａ〜図１２Ｆは、前記図３に示した、前記領域１１ＣにおけるビアコンタクトＶｉａ−Ｖ1の形成工程を説明する図である。
【００７６】
図１２Ａを参照するに、前記素子分離領域１１Ｉ上には前記図３に示す積層配線パタ―ン１３Ｃおよび１３Ｄが延在する基部１３ＣＤが形成されており、前記基部１３ＣＤは前記層間絶縁膜１４により覆われている。もちろん前記基部１３ＣＤは、前記積層配線パタ―ン１３Ｃおよび１３Ｄと同一の積層構造を有している。
【００７７】
図１２Ａの工程では、前記層間絶縁膜１４中に、前記基部１３ＣＤにコンタクトする、例えばタングステンよりなるビアプラグ１４Ｄが、例えばＴｉ／ＴｉＮ積層構造を有するバリアメタル膜１４ｄを伴って、前記図１１Ｄにおけるビアプラグ１４ｃＡ，１４ｄＡ、あるいはビアプラグ１４ｃＢ，１４ｄＢと同様に形成されている。先にも説明したように、前記層間絶縁膜１４の上面はＣＭＰ法により平坦化されている。
【００７８】
さらに図１２Ａの工程では前記層間絶縁膜１４上に前記拡散防止膜１５Ｄｉｆｆおよび層間絶縁膜１５が図１１Ｅと同様にして形成され、さらに前記図１２Ｃの工程において前記層間絶縁膜１６中に、前記図３における配線パタ―ン１５Ｃ１，１５Ｃ２の基部１５ＣＤに対応した溝部１５ＣＤｔが形成され、さらに前記溝部１５ＣＤｔ中に、前記ビアプラグ１４Ｄを露出するコンタクトホール１５Ｄｃが形成される。あるいは先に前記層間絶縁膜１５中に前記コンタクトホール１５Ｄｃを形成し、その後で前記溝部１５ＣＤｔを形成してもよい。
【００７９】
さらに図１２Ｄに示すように前記溝部１５ＣＤｔに前記バリアメタル膜１５ｃに対応するバリアメタル膜１５ｃｄを介してＣｕ層を充填し、ＣＭＰ法により前記層間絶縁膜１５上の余剰部を除去することにより、前記溝部１５ＣＤｔを、前記基部１５ＣＤを構成するＣｕパタ―ンで充填した構造が得られる。先に図３で説明したように前記基部１５ＣＤからは複数の配線パタ―ン１５Ｃ2が互いに平行に延出する。
【００８０】
さらに図１２Ｅに示すように図１２Ｄの構造上に形成された層間絶縁膜１６中にＣｕパタ―ンにより前記基部１６ＣＤが、前記基部１５ＣＤにコンタクトするＣｕビアプラグ１６Ｃを伴って、デュアルダマシン法により形成され、さらにその上の層間絶縁膜１７中にＣｕパタ―ンにより前記基部１７ＣＤが、前記基部１６ＣＤにコンタクトするＣｕビアプラグ１７Ｃを伴って、やはりデュアルダマシン法により形成される。なお図１２Ｅ中、図３におけるビアプラグＶｉａ−Ｖ１の位置を破線で示している。
【００８１】
さらに前記図１２Ｅと同様な積層構造が、図１３に示すように、図３において前記配線パタ―ン１５Ｃ１が延出する基部１５ＤＤ，前記配線パタ―ン１６Ｃ１が延出する基部１６ＤＤ、そして図３には示されていないが前記配線パタ―ン１７Ｃ１が延出する基部１７ＤＤが、それぞれ前記層間絶縁膜１５，１６および１７中にデュアルダマシン法により形成される。同様に図１３においても、図３のビアプラグＶｉａ−Ｖ２の位置を破線で示している。
【００８２】
そこで図１２Ｅの構造において前記基部１７ＣＤに電圧Ｖ１を供給し、図１３の構造において前記基部１７ＤＤに電圧Ｖ２を供給することにより、図５に示すように領域１１Ｃにおいてキャパシタ素子にキャパシタンスを発生させることができる。このようにして発生したキャパシタンスはポリシリコンパタ―ン内の空乏化の影響を受けることがなく、印加電圧が変化しても所定のキャパシタンスが維持される。このため、本実施形態によるキャパシタ素子は、先に説明したＤ／Ａコンバータなど、正確なキャパシタンス値を要求する用途に好適である。
【００８３】
［第２の実施形態］
図１４は第２の実施形態による半導体集積回路装置の製造工程の一部を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８４】
本実施形態では、先の実施形態における図１０Ｉの工程において前記ポリシリコン層１３ｆをパターニングせずにおく。その結果、本実施形態では前記図１０Ｉ〜図１０Ｋの工程まで、前記ポリシリコン層１３ｆのみならず、その上の電極間絶縁膜１３ｉおよびポリシリコン層１３ｇも、素子領域１１Ａ以外ではパターニングされていない。
【００８５】
図１４の工程は、先の実施形態における図１０Ｌの工程に対応しており、前記ポリシリコン層１３ｇを前記素子領域１１Ｂにおいてパターニングしてゲート電極１３Ｂを形成する際に、前記領域１１Ｃにおいても前記ポリシリコン層１３ｇを、前記絶縁膜１３ｉをエッチングストッパとしてパターニングし、前記積層配線パタ―ン１３Ｃ，１３Ｄを形成している。
【００８６】
本実施形態の場合、前記ポリシリコン層１３ｆは、最終的な半導体集積回路装置において図１５に示すように前記領域１１Ｃを連続して覆い、その上部に形成されるキャパシタ素子の電気的遮蔽効果を向上させることができる。
【００８７】
なお本実施形態では、前記領域１１Ｃにおける側壁絶縁膜１３Ｗ１Ｃ，１３Ｗ２Ｃ，１３Ｗ１Ｄ，１３Ｗ２Ｄなどは、先の実施形態における図１０Ｎの工程に対応する工程において、前記絶縁膜１３ｉが露出した図１４の構造上に堆積された絶縁膜をパタ―ニングして形成されるため、図１５に示されるように絶縁膜１３ｉ上に形成されているのがわかる。
【００８８】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
素子分離領域により第１の素子領域を画成された半導体基板と、
前記半導体基板の前記第１の素子領域内に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたコントロールゲートと、前記半導体基板中に形成されたソース領域およびドレイン領域とを備えたフラッシュメモリセルと、
前記半導体基板上、前記素子領域外に形成され、第１の電極パタ―ンと、前記第１の電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の電極パターンとを有する第１積層配線パタ―ンと、
前記基板上に、前記フラッシュメモリセルと前記第１積層配線パタ―ン上に形成された第１層間絶縁膜と、前記第１層間絶縁膜中に形成された第１配線層と、を含み、
前記第１配線層は、第１の電源に接続された第１の配線パタ―ンと、第２の電源に接続された第２の配線パタ―ンと、を含み、
前記第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、
前記第１の配線パタ―ンは前記第１積層配線パタ―ン上に形成されて、前記第２の電極パターンと容量結合して第２のキャパシタを形成し、
前記第２の電極パターンは前記第２の配線パタ―ンに電気的に接続されていることを特徴とする半導体集積回路装置。
（付記２）
前記第１の電極パターンは、固定電位電源に接続されることを特徴とする付記１記載の半導体集積回路装置。
（付記３）
前記フローティングゲートは前記第１の電極パターンと同一の膜厚を有し、前記第１の絶縁膜は前記第２の絶縁膜と同一の膜厚を有し、前記コントロールゲートは前記第２の電極パターンと同一の膜厚を有することを特徴とする付記１または２記載の半導体集積回路装置。
（付記４）
前記フローティングゲート、前記コントロールゲート、前記第１の電極パターンおよび前記第２の電極パターンは、いずれもポリシリコンよりなり、前記コントロールゲートの上面には第１のシリサイド層が、また前記第２の電極パターンの上面には第２のシリサイド層が形成されていることを特徴とする付記１〜３のうち、いずれか一項記載の半導体集積回路装置。
（付記５）
フラッシュメモリセルと前記第１積層配線パタ―ンとを覆う第２層間絶縁膜を更に有し、前記第１層間絶縁膜は、前記第２層間絶縁膜上に形成されることを特徴とする付記１〜４のうち、いずれか一項記載の半導体集積回路装置。
（付記６）
前記半導体上であって前記素子領域外に形成され、第３の電極パタ―ンと、前記第３の電極パターン上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された第４の電極パターンとを有する第２積層配線パタ―ンを更に有し、
前記第１積層配線パターンと前記第２積層配線パターンとは、互いに平行に形成され、
前記第１の電極パターンと前記第３の電極パターンとは一体の導電体形成されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体集積回路装置。
（付記７）
前記第１層間絶縁膜上に形成された第３層間絶縁膜と、前記第３層間絶縁膜中に形成された第２配線層とを更に含み、前記第２配線層は、前記第１の配線パタ―ン上に配設された第３の配線パタ―ンを含み、前記第３の配線パタ―ンは前記第２の配線パタ―ンに電気的に接続されていることを特徴とする付記１〜６のうち、いずれか一項記載の半導体集積回路装置。
（付記８）
前記第２の電極パタ―ンは、前記コントロールゲートよりも広い幅を有することを特徴とする付記１〜７のうち、いずれか一項記載の半導体集積回路装置。
（付記９）
前記第１積層配線パタ―ンは、前記素子分離領域上に形成されることを特徴とする付記１〜８のうち、いずれか一項記載の半導体集積回路装置。
（付記１０）
前記素子分離領域は前記半導体基板上において第２の素子領域を画成し、前記半導体基板の前記第２の素子領域内に、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板中に形成されたソース領域とドレイン領域と、を備えたＭＯＳトランジスタを更に有することを特徴とする付記１〜９のうち、いずれか一項記載の半導体集積回路装置。
（付記１１）
半導体基板に素子分離領域を形成して第１の素子領域を画成する工程と、
前記第１の素子領域内にトンネル絶縁膜を形成する工程とし、
前記トンネル絶縁膜上にフローティングゲートを形成するとともに、前記素子分離領域上に第１の電極パターンを形成する工程と、
前記フローティングゲート上に第１の絶縁膜を形成するとともに、前記第１の電極パターン上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上にコントロールゲートを形成するとともに、前記第２の絶縁膜上に第２の電極パタ―ンを形成する工程と、
前記素子領域内にソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記コントールゲートと前記第２の電極パターンとを覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に、第２の電極パターンに達する導電性ビアプラグを形成する工程と、
前記第１層間絶縁膜上に、前記導電性ビアプラグを介して前記第２の電極パターンに電気的に接続された第２の配線パタ―ンと、前記第２の配線パターンに対して容量結合するとともに、前記第２の電極パターンに対して容量結合する第１の電極パターンとを形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
（付記１２）
さらに前記第２の電極パターンの表面にシリサイド層を形成する工程を含むことを特徴とする付記１１記載の半導体集積回路装置の製造方法。
（付記１３）
前記第１層間絶縁膜を形成する工程の後、前記導電性ビアプラグを形成する工程の前に、前記第１層間絶縁膜の表面を平坦化する工程を含むことを特徴とする付記１１または１２記載の半導体集積回路装置の製造方法。
（付記１４）
前記素子分離領域は、前記半導体基板上において第２の素子領域を画成し、前記第２の素子領域には、前記第１層間絶縁膜の形成工程より前に、単層のゲート電極を有する半導体装置を形成する工程を更に有することを特徴とする付記１１〜１３のうち、いずれか一項記載の半導体集積回路装置の製造方法。
【符号の説明】
【００８９】
１０ 半導体集積回路装置
１１ シリコン基板
１１Ａ，１１Ｂ 素子領域
１１Ｃ 領域
１１Ｉ 素子分離領域
１１ａＡ，１１ａＢ，１１ｂＡ，１１ｂＢ ＬＤＤ領域
１１ｃＡ，１１ｃＢ ソース領域
１１ｄＡ，１１ｄＢ ドレイン領域
１１ＣｈＡ，１１ＣｈＢ チャネル領域
１１ｓＡ，１１ｓＢ ソース／ドレインシリサイド層
１２Ａ トンネル絶縁膜
１２Ｂ ゲート絶縁膜
１３Ａ スタックドゲート電極
１３Ｂ 単層ゲート電極
１３Ｃ，１３Ｄ 積層配線パタ―ン
１３ＣＤ，１５ＣＤ，１５ＤＤ，１６ＣＤ，１６ＤＤ 配線基部
１３Ｗ１Ａ，１３Ｗ２Ａ，１３Ｗ１Ｂ，１３Ｗ２Ｂ ゲート側壁絶縁膜
１３ｆ，１３ｇ ポリシリコン層
１３ｉ 絶縁膜
１３ｇｓＡ，１３ｓｇＢ ゲートシリサイド層
１３ｇｓＣ，１３ｇｓＤ シリサイド層
１４ 層間絶縁膜
１４ｃＡ，１４ｄＡ，１４ｃＢ，１４ｄＢ ビアプラグ
１５，１６，１７ 層間絶縁膜
１５Ａ，１５Ｂ，１６Ａ，１６Ｂ，１７Ａ，１７Ｂ 配線層
１５Ｃ１，１５Ｃ２，１６Ｃ１，１６Ｃ２，１７Ｃ１，１７Ｃ２ 配線パタ―ン
１５ａ，１６ａ，１７ａ バリアメタル膜
１８ 多層配線構造
Ｖｉａ−Ｖ１，Ｖｉａ−Ｖ２，Ｖｉａ−Ｇ ビアコンタクト
【特許請求の範囲】
【請求項１】
素子分離領域により第１の素子領域を画成された半導体基板と、
前記半導体基板の前記第１の素子領域内に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたコントロールゲートと、前記半導体基板中に形成されたソース領域およびドレイン領域とを備えたフラッシュメモリセルと、
前記半導体基板上、前記素子領域外に形成され、第１の電極パタ―ンと、前記第１の電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の電極パターンとを有する第１積層配線パタ―ンと、
前記基板上に、前記フラッシュメモリセルと前記第１積層配線パタ―ン上に形成された第１層間絶縁膜と、前記第１層間絶縁膜中に形成された第１配線層と、を含み、
前記第１配線層は、第１の電源に接続された第１の配線パタ―ンと、第２の電源に接続された第２の配線パタ―ンと、を含み、
前記第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、
前記第１の配線パタ―ンは前記第１積層配線パタ―ン上に形成されて、前記第２の電極パターンと容量結合して第２のキャパシタを形成し、
前記第２の電極パターンは前記第２の配線パタ―ンに電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１の電極パターンは、固定電位電源に接続されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記フローティングゲート、前記コントロールゲート、前記第１の電極パターンおよび前記第２の電極パターンは、いずれもポリシリコンよりなり、前記コントロールゲートの上面には第１のシリサイド層が、また前記第２の電極パターンの上面には第２のシリサイド層が形成されていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
フラッシュメモリセルと前記第１積層配線パタ―ンとを覆う第２層間絶縁膜を更に有し、前記第１層間絶縁膜は、前記第２層間絶縁膜上に形成されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体集積回路装置。
【請求項５】
前記半導体上であって前記素子領域外に形成され、第３の電極パタ―ンと、前記第３の電極パターン上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された第４の電極パターンとを有する第２積層配線パタ―ンを更に有し、
前記第１積層配線パターンと前記第２積層配線パターンとは、互いに平行に形成され、
前記第１の電極パターンと前記第３の電極パターンとは一体の導電体形成されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体集積回路装置。
【請求項６】
前記第１層間絶縁膜上に形成された第３層間絶縁膜と、前記第３層間絶縁膜中に形成された第２配線層とを更に含み、前記第２配線層は、前記第１の配線パタ―ン上に配設された第３の配線パタ―ンを含み、前記第３の配線パタ―ンは前記第２の配線パタ―ンに電気的に接続されていることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体集積回路装置。
【請求項７】
半導体基板に素子分離領域を形成して第１の素子領域を画成する工程と、
前記第１の素子領域内にトンネル絶縁膜を形成する工程とし、
前記トンネル絶縁膜上にフローティングゲートを形成するとともに、前記素子分離領域上に第１の電極パターンを形成する工程と、
前記フローティングゲート上に第１の絶縁膜を形成するとともに、前記第１の電極パターン上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上にコントロールゲートを形成するとともに、前記第２の絶縁膜上に第２の電極パタ―ンを形成する工程と、
前記素子領域内にソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記コントールゲートと前記第２の電極パターンとを覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に、第２の電極パターンに達する導電性ビアプラグを形成する工程と、
前記第１層間絶縁膜上に、前記導電性ビアプラグを介して前記第２の電極パターンに電気的に接続された第２の配線パタ―ンと、前記第２の配線パターンに対して容量結合するとともに、前記第２の電極パターンに対して容量結合する第１の電極パターンとを形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
さらに前記第２の電極パターンの表面にシリサイド層を形成する工程を含むことを特徴とする請求項７記載の半導体集積回路装置の製造方法。
【請求項９】
前記第１層間絶縁膜を形成する工程の後、前記導電性ビアプラグを形成する工程の前に、前記第１層間絶縁膜の表面を平坦化する工程を含むことを特徴とする請求項７または８記載の半導体集積回路装置の製造方法。
【請求項１】
素子分離領域により第１の素子領域を画成された半導体基板と、
前記半導体基板の前記第１の素子領域内に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成されたコントロールゲートと、前記半導体基板中に形成されたソース領域およびドレイン領域とを備えたフラッシュメモリセルと、
前記半導体基板上、前記素子領域外に形成され、第１の電極パタ―ンと、前記第１の電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された第２の電極パターンとを有する第１積層配線パタ―ンと、
前記基板上に、前記フラッシュメモリセルと前記第１積層配線パタ―ン上に形成された第１層間絶縁膜と、前記第１層間絶縁膜中に形成された第１配線層と、を含み、
前記第１配線層は、第１の電源に接続された第１の配線パタ―ンと、第２の電源に接続された第２の配線パタ―ンと、を含み、
前記第１の配線パタ―ンと前記第２の配線パタ―ンとは容量結合して第１のキャパシタを形成し、
前記第１の配線パタ―ンは前記第１積層配線パタ―ン上に形成されて、前記第２の電極パターンと容量結合して第２のキャパシタを形成し、
前記第２の電極パターンは前記第２の配線パタ―ンに電気的に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１の電極パターンは、固定電位電源に接続されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記フローティングゲート、前記コントロールゲート、前記第１の電極パターンおよび前記第２の電極パターンは、いずれもポリシリコンよりなり、前記コントロールゲートの上面には第１のシリサイド層が、また前記第２の電極パターンの上面には第２のシリサイド層が形成されていることを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
フラッシュメモリセルと前記第１積層配線パタ―ンとを覆う第２層間絶縁膜を更に有し、前記第１層間絶縁膜は、前記第２層間絶縁膜上に形成されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体集積回路装置。
【請求項５】
前記半導体上であって前記素子領域外に形成され、第３の電極パタ―ンと、前記第３の電極パターン上に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された第４の電極パターンとを有する第２積層配線パタ―ンを更に有し、
前記第１積層配線パターンと前記第２積層配線パターンとは、互いに平行に形成され、
前記第１の電極パターンと前記第３の電極パターンとは一体の導電体形成されることを特徴とする請求項１〜４のうち、いずれか一項記載の半導体集積回路装置。
【請求項６】
前記第１層間絶縁膜上に形成された第３層間絶縁膜と、前記第３層間絶縁膜中に形成された第２配線層とを更に含み、前記第２配線層は、前記第１の配線パタ―ン上に配設された第３の配線パタ―ンを含み、前記第３の配線パタ―ンは前記第２の配線パタ―ンに電気的に接続されていることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体集積回路装置。
【請求項７】
半導体基板に素子分離領域を形成して第１の素子領域を画成する工程と、
前記第１の素子領域内にトンネル絶縁膜を形成する工程とし、
前記トンネル絶縁膜上にフローティングゲートを形成するとともに、前記素子分離領域上に第１の電極パターンを形成する工程と、
前記フローティングゲート上に第１の絶縁膜を形成するとともに、前記第１の電極パターン上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上にコントロールゲートを形成するとともに、前記第２の絶縁膜上に第２の電極パタ―ンを形成する工程と、
前記素子領域内にソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記コントールゲートと前記第２の電極パターンとを覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に、第２の電極パターンに達する導電性ビアプラグを形成する工程と、
前記第１層間絶縁膜上に、前記導電性ビアプラグを介して前記第２の電極パターンに電気的に接続された第２の配線パタ―ンと、前記第２の配線パターンに対して容量結合するとともに、前記第２の電極パターンに対して容量結合する第１の電極パターンとを形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】
さらに前記第２の電極パターンの表面にシリサイド層を形成する工程を含むことを特徴とする請求項７記載の半導体集積回路装置の製造方法。
【請求項９】
前記第１層間絶縁膜を形成する工程の後、前記導電性ビアプラグを形成する工程の前に、前記第１層間絶縁膜の表面を平坦化する工程を含むことを特徴とする請求項７または８記載の半導体集積回路装置の製造方法。
【図３】
【図６】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１０Ｉ】
【図１０Ｊ】
【図１０Ｋ】
【図１０Ｌ】
【図１０Ｍ】
【図１０Ｎ】
【図１０Ｏ】
【図１４】
【図１５】
【図１】
【図２】
【図４】
【図５】
【図７】
【図８】
【図１０Ｐ】
【図１０Ｑ】
【図１０Ｒ】
【図１０Ｓ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１３】
【図６】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１０Ｄ】
【図１０Ｅ】
【図１０Ｆ】
【図１０Ｇ】
【図１０Ｈ】
【図１０Ｉ】
【図１０Ｊ】
【図１０Ｋ】
【図１０Ｌ】
【図１０Ｍ】
【図１０Ｎ】
【図１０Ｏ】
【図１４】
【図１５】
【図１】
【図２】
【図４】
【図５】
【図７】
【図８】
【図１０Ｐ】
【図１０Ｑ】
【図１０Ｒ】
【図１０Ｓ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１１Ｄ】
【図１１Ｅ】
【図１１Ｆ】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１２Ｅ】
【図１３】
【公開番号】特開２０１１−２２８３９６（Ｐ２０１１−２２８３９６Ａ）
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願番号】特願２０１０−９５１０７（Ｐ２０１０−９５１０７）
【出願日】平成２２年４月１６日（２０１０．４．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年１１月１０日（２０１１．１１．１０）
【国際特許分類】
【出願日】平成２２年４月１６日（２０１０．４．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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