【課題】ゲート高さが低いため製造容易で、ゲート−コンタクト間の容量を抑制し、ゲート−コンタクト間の短絡を抑制した半導体装置を提供する。
【解決手段】半導体装置の製造方法は基板上にＦｉｎ型半導体層を形成する。Ｆｉｎ型半導体層に交差するダミーゲートが形成される。Ｆｉｎ型半導体層にソースおよびドレインが形成される。ダミーゲート上に層間絶縁膜を堆積した後、ダミーゲートの上面を露出させる。ダミーゲートを除去してゲートトレンチを形成する。ゲートトレンチ内のＦｉｎ型半導体層の上部をリセスする。ゲートトレンチ内のＦｉｎ型半導体層の表面にゲート絶縁膜を形成する。ゲート電極をゲートトレンチ内に充填する。ゲート電極をエッチングバックすることによってゲート電極を形成する。ゲート電極の上面の高さはソースおよびドレインにおけるＦｉｎ型半導体層の上面の高さ以下かつゲートトレンチ内のＦｉｎ型半導体層の上面の高さ以上である。 （もっと読む）

【課題】貫通電極の形成時スループットやコスト悪化を回避する。
【解決手段】シリコン基板１に、貫通電極用のホール２６を形成する。さらにホール２６
上を含んで絶縁膜２２，２３をエッチングして溝３５を形成する。この後、バリアメタル
層４１とシード層４２を積層させてから、ＣＭＰ法による研磨でホール２６の内壁及び溝
３５内のみにシード層４２を残す。シリコン基板１をめっき槽に浸漬させ、溝３５を介し
てホール２６内に電流を供給すると、ホール２６内と溝３５のみにＣｕ膜４７が成長する
。 （もっと読む）

【課題】貫通電極が絶縁膜で被覆されていようがいまいが、貫通電極と配線の接触面積を確保すること。
【解決手段】本実施形態に係る半導体装置は、第１の半導体チップ２００と、第１の半導体チップ２００上に積層された第２の半導体チップ３００と、第１の半導体チップ２００と第２の半導体チップ３００とを接続する貫通電極１２０と、を有している。貫通電極１２０は、第１の貫通電極部１２２と第２の貫通電極部１２４を有している。第１の貫通電極部１２２は、第２の半導体チップ３００において、第２の絶縁膜４２の上面から第２の配線３２の上部まで設けられている。第２の貫通電極部１２４は、第１の貫通電極部１２２の下面と繋がっており、かつ第２の配線３２と同一層から第２の半導体チップ３００の第１の配線３０上部まで設けられている。第１の貫通電極部１２２と第２の貫通電極部１２４の孔径は、平面視で、第１の貫通電極部１２２の孔径の方が大きい。 （もっと読む）

【課題】アスペクト比の異なる複数の開口下部に接続される配線に対して最適な処理を施すことができるようにする。
【解決手段】半導体装置の製造方法において、第１の半導体基板と第２の半導体基板が接合された半導体基板の第１の開口の下部配線と、貫通接続孔と異なるアスペクト比の第２の開口の下部配線に対して、バリアメタル膜の成膜と、スパッタガスによる物理エッチングを同時に行うアンカー処理工程が含まれる。本技術は、例えば、固体撮像装置などの半導体装置に適用できる。 （もっと読む）

【課題】ラインエッジ粗さを低減させて特徴をエッチングする
【解決手段】ラインエッジ粗さを低減させて層内に特徴を形成するための方法が提供される。層の上に、フォトレジスト層が形成される。フォトレジスト層は、フォトレジスト側壁をともなうフォトレジスト特徴を形成するために、パターン形成される。複数のサイクルを実施することによって、フォトレジスト特徴の側壁の上に、厚さ１００ｎｍ未満の側壁層が形成される。各サイクルは、単分子層から２０ｎｍまでの厚さを有する層をフォトレジスト層上に堆積させることを含む。フォトレジスト特徴を通して、層内に特徴がエッチングされる。フォトレジスト層および側壁層は、剥ぎ取られる。 （もっと読む）

【課題】チップあたりの端子数の増大に伴って、フリップチップ実装が種々の形態で実施されている。しかし、バンプピッチの微細化およびバンプの鉛フリー化によって、エレクトロマイグレーション耐性の確保がますます重要となっている。
【解決手段】本願の発明は、フリップチップ型の半導体集積回路装置において、チップの第１の主面上に形成された多数のＵＢＭパッド状の各々に設けられた半田バンプの中間部には、上下を分割する前記半田バンプとは異なる材質の金属隔壁が設けられているものである。 （もっと読む）

【課題】信号遅延の抑制と絶縁性の向上との両立が可能な絶縁膜形成方法及び絶縁膜形成装置を提供する。
【解決手段】
シリコン貫通電極用の貫通孔が形成されたシリコン基板を備える基板Ｓに絶縁膜を形成するに際し、抵抗加熱ヒータ３３Ｈによって加熱された基板Ｓを収容する反応室３１Ｓに、酸素ガス及びキャリアガスであるアルゴンガスと混合されたＺｒ（ＢＨ_４）_４を供給する。そして、Ｚｒ（ＢＨ_４）_４を上記基板Ｓ上で熱酸化することによって、基板Ｓの表面及び上記貫通孔の内側面にジルコニウム、ホウ素、及び酸素を含む絶縁膜の一つであるＺｒＢＯ膜を形成する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】エッチングに対して耐性を持つ保護膜が設けられた記憶素子を有する半導体記憶装置を提供する。
【解決手段】実施形態にかかる半導体記憶装置は、半導体基板の上面に形成された複数の記憶素子と、隣り合う各記憶素子の間に埋め込まれた層間絶縁膜と、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、各記憶素子の側面において膜厚が１０ｎｍ以下である保護膜と、層間絶縁膜中に形成されたコンタクトとを有し、保護膜は、各記憶素子の側面と、隣り合う各記憶素子の間の半導体基板の上面との上に連続的に形成され、且つ、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜からなる第１の保護膜と、第１の保護膜上に連続的に形成され、且つ、ボロン膜又は窒化ボロン膜からなる第２の保護膜とを有する。 （もっと読む）

【目的】配線間のコンタクト配置において配線間距離をより小さく形成する。
【構成】実施形態の半導体装置は、第１と第２の配線と、第１の絶縁膜と、第２の絶縁膜と、第１のコンタクトと、第２のコンタクトと、を備えている。第１と第２の配線は、基板上に互いに並行するように形成される。第１の絶縁膜は、第１と第２の配線を覆うように形成される。第２の絶縁膜は、第１と第２の制御ゲート線間の所定位置で第１と第２の配線と並行して延びるように形成され、第１の絶縁膜と材料が異なる。第１のコンタクトは、第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成される。第２のコンタクトは、前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成される。 （もっと読む）

【課題】高い歩留まりを実現できる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、基板１１上の絶縁層１３に形成された第１の凹部１４および第１の凹部１４よりも幅が狭い第２の凹部１５に、基板１１を銅が流動可能なリフロー温度に加熱した状態で、第１の銅膜２１を形成する工程を備えている。また、前記半導体装置の製造方法は、第１の銅膜２１上に、不純物濃度が第１の銅膜２１よりも高い第２の銅膜２２を、第１の銅膜２１の形成時よりも流動性が小さい状態で形成する工程を備えている。 （もっと読む）

【課題】配線倒れを防止することが可能な半導体装置の製造方法を提供する。
【解決手段】一の実施形態による半導体装置の製造方法では、半導体基板上に、第１の絶縁膜、第２の絶縁膜、および犠牲膜を順に形成し、前記犠牲膜と前記第２の絶縁膜から複数の芯材を形成する。さらに、前記方法では、各々の前記芯材の側面に、前記芯材に接する第１側面と、前記第１側面の反対側に位置する第２側面とを有する第１配線と、前記芯材に接する第３側面と、前記第３側面の反対側に位置する第４側面とを有する第２配線を形成する。さらに、前記方法では、前記第１および第２配線の形成後に、前記第２の絶縁膜が残存するように前記犠牲膜を除去する。 （もっと読む）

【課題】コンタクトプラグに接続される配線間隔の縮小を可能にする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを定義し、第１の領域に第１のサイズを持つ第１の素子を形成し、第２の領域に、第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、第１の素子及び第２の素子を覆うように半導体基板上に第１の層間絶縁膜を形成し、第１の領域上の第１の層間絶縁膜を貫通し第１の素子の一部を露出させる第１のコンタクトホールを形成し、第２の領域上の第１の層間絶縁膜を貫通し第２の素子の一部を露出させる第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する。 （もっと読む）

【課題】低い誘電率、向上したエッチング抵抗性、優れたバリアパフォーマンスを具備する誘電バリアを形成する方法を提供する。
【解決手段】前駆物質を処理チャンバへ流すことと、前記前駆物質が、有機ケイ素化合物と炭化水素化合物の混合物を備えており、かつ、前記炭化水素化合物が、エチレン、プロピン、または、これらの組合わせを備え、前記半導体基板上に炭素−炭素結合を有する炭化ケイ素ベースの誘電バリア膜を形成するために、前記処理チャンバ内において前記前駆物質の低密度プラズマを生成することと、前記前駆物質中の前記炭素−炭素結合の少なくとも一部が、前記低密度プラズマ内に生き残り、かつ、前記誘電バリア膜内に存在し、制御された量の窒素を導入することにより、前記誘電バリア膜から炭素−炭素二重結合（Ｃ＝Ｃ）、および／または、炭素−炭素三重結合（Ｃ≡Ｃ）を除去することと、を備える方法。 （もっと読む）

【課題】貫通ビアを用いた実装における端子間のショートや実装精度の低下を防止する。
【解決手段】半導体チップ８８の貫通ビア８６の上に、他の半導体チップ１０１を実装する。半導体チップ１０１のバンプ１０３は、４つの貫通ビア８６で囲まれた領域に導かれて接合される。各貫通ビア８６は、バンプ１０３に面する側面及び上面の保護膜３１がエッチングによって除去されており、バンプ１０３のハンダ材料への濡れ性が保護膜３１で覆われた領域よりも良好になっている。このために、ハンダ材料のはみ出しによる他の電極との間のショートが防止される。さらに、１つのバンプ１０３に複数の貫通ビア８６からなる接続端子を配置するので、バンプ１０３に確実に接合できる。 （もっと読む）

【課題】実効的な低配線間容量を維持しつつ、高密着性かつ高い配線間絶縁信頼性を有する多層配線技術を提供する。
【解決手段】第一の絶縁膜は、シリコン、酸素及び炭素を含むシロキサン構造を含む少なくとも１層以上の絶縁膜であり、第一の絶縁膜内部のシロキサン構造は炭素原子数がシリコン原子数よりも多く、第一の絶縁膜と金属との界面及び第一の絶縁膜と第二の絶縁膜との界面のうち少なくとも何れか一方に、第一の絶縁膜内部よりも単位体積当たりの炭素原子数が少なく、且つ酸素原子数が多い改質層が形成されていることを特徴とする半導体装置。 （もっと読む）

【課題】Ｃｕ配線内における空孔の集中を抑制することでＣｕ配線内でのボイドの形成を抑え、例えば２層間配線系におけるビア接続部等における、いわゆるストレスマイグレーションと呼ばれる断線等の配線不良の発生が抑制される半導体装置の製造方法を提供する。
【解決手段】ダマシン配線構造を有する半導体装置の製造方法において、配線形成後に被処理基板を加熱および除熱する熱サイクル工程を行う、半導体装置の製造方法が提供される。 （もっと読む）

【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂについて、層間絶縁膜ＩＬ２Ｂを、層間絶縁膜ＩＬ２Ａより誘電率の大きい膜[ε（ＩＬ２Ａ）＜ε（ＩＬ２Ｂ）]とする。また、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとは、層間絶縁膜ＩＬ２Ｂを介して対向し、導電膜Ｍ１Ｂには第１電位が印加され、導電膜Ｍ２Ｂには第１電位とは異なる第２電位が印加される。このように、縦方向に容量（Ｃｖ）を形成することで、耐圧劣化の問題を回避し、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いることで、容量を大きくする。 （もっと読む）