半導体装置の製造方法および半導体装置

【課題】Ｃｕ配線内における空孔の集中を抑制することでＣｕ配線内でのボイドの形成を抑え、例えば２層間配線系におけるビア接続部等における、いわゆるストレスマイグレーションと呼ばれる断線等の配線不良の発生が抑制される半導体装置の製造方法を提供する。
【解決手段】ダマシン配線構造を有する半導体装置の製造方法において、配線形成後に被処理基板を加熱および除熱する熱サイクル工程を行う、半導体装置の製造方法が提供される。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の配線は、低抵抗化および高信頼化を目的として、Ｃｕ配線が用いられている。Ｃｕ配線は、ドライエッチングによる形成が困難なため、配線を多層に形成したダマシン配線構造を有する。ダマシン配線構造は、層間絶縁膜上に形成された配線パターンの溝にＣｕ膜を堆積させ、その後、溝以外に堆積させたＣｕをケミカルメカニカルポリッシング（以下、ＣＭＰ法とも呼称する）によって除去する方法で作られる。
【０００３】
ここで、Ｃｕ配線は、層間絶縁膜の内部に形成されている。そして、複数の層間絶縁膜は、積層されている。そのため、Ｃｕ配線の製造工程における熱処理での昇温・除温過程後には、各材料の熱膨張係数の違いによって生じる応力や層間絶縁膜の持つ圧縮応力の影響により、Ｃｕ配線には例えば数百ＭＰａの引張応力が作用してしまう。この引張応力に起因するＣｕ配線での応力集中によって、Ｃｕ配線中に応力勾配が生じる。応力はＣｕ配線内に存在している空孔（原子空孔）移動の駆動力となる。これら空孔はＣｕ配線内で集まってボイド（空洞）を形成し、ボイドが成長することでＣｕ配線が断線し、いわゆるストレスマイグレーションと呼ばれる配線不良が生じてしまうといった問題があった。特に、ビア配線（層間配線）により接合された２層間配線系においては、上記応力集中がビア配線とＣｕ配線との接合部近傍に集中してしまい、それら接合部において断線等の配線不良が生じやすいことが問題であった。そこで、半導体装置におけるＣｕ配線やビア配線の配線不良を抑制することで、装置寿命を延命化させることが求められている。
【０００４】
そこで、例えば特許文献１には、配線構造等の金属領域の表面を銀等の再結晶化温度の高い金属または温度−応力曲線におけるヒステリシス幅が狭い金属によって保護することで上記ストレスマイグレーションを抑制した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３９９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載の技術においては、ストレスマイグレーションの原因を、異種材料の熱膨張率の差に起因して発生する応力集中であるとし、その解決法として金属領域の表面を銀等で保護することとしているが、本発明者らは、ストレスマイグレーションの発生原因は応力集中に伴う空孔の移動であることを知見しており、この空孔の移動（即ち、空孔濃度）は、金属領域（配線構造）の銀等の金属による表面保護では制御することはできず、上記特許文献１に記載の技術では、十分にストレスマイグレーションの発生を抑制することができなかった。加えて、上記特許文献１に記載の技術では、金属領域（配線構造）の表面に銀等の膜を設ける工程を行っているため、当該膜の成膜工程が必要となるため、半導体装置の製造における工程数の増加やコスト増等が懸念されるといった問題点もあった。
【０００７】
本発明は、かかる点に鑑みてなされたものであり、Ｃｕ配線内における空孔の集中を抑制することでＣｕ配線内でのボイドの形成を抑え、例えば２層間配線系におけるビア接続部等における、いわゆるストレスマイグレーションと呼ばれる断線等の配線不良の発生が抑制される半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明によれば、銅配線構造を有する半導体装置の製造方法において、加熱処理を含む銅配線層の形成後に被処理基板を加熱および除熱する熱サイクル工程を行う、半導体装置の製造方法が提供される。
【０００９】
また、本発明によれば、ダマシン配線構造を有する半導体装置の製造方法において、配線形成完了後に半導体装置を加熱および除熱する熱サイクル工程を行う、半導体装置の製造方法が提供される。
【００１０】
上記半導体装置の製造方法において、前記熱サイクル工程における加熱温度は１００℃以上であってもよい。前記熱サイクル工程において、加熱後に２時間以内の均熱を行ってもよい。前記熱サイクル工程における除熱は、冷却速度１００℃／ｈ以上でもって行われてもよい。
【００１１】
さらに、別な観点からの本発明によれば、ダマシン配線構造を有する半導体装置であって、配線形成完了後に半導体装置を加熱、均熱および除熱する熱サイクルが施された、半導体装置が提供される。
【００１２】
上記半導体装置において、前記熱サイクルにおける加熱温度は１００℃以上であってもよい。前記熱サイクルにおいて、加熱後に２時間以内の均熱を行ってもよい。前記熱サイクルにおける除熱は、冷却速度１００℃／ｈ以上でもって行われてもよい。
【発明の効果】
【００１３】
本発明によれば、Ｃｕ配線内における空孔の集中を抑制することでＣｕ配線内でのボイドの形成を抑え、例えば２層間配線系におけるビア接続部等における、いわゆるストレスマイグレーションと呼ばれる断線等の配線不良の発生が抑制される半導体装置の製造方法および半導体装置が提供される。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態にかかる半導体装置の製造工程を説明するための基板の断面図であり、層間絶縁膜の表面に配線溝が形成された状態を示している。
【図２】本発明の実施の形態にかかる半導体装置の製造工程を説明するための基板の断面図であり、バリアメタル層とＣｕめっきシード層が層間絶縁膜上に連続して形成された状態を示している。
【図３】本発明の実施の形態にかかる半導体装置の製造工程を説明するための基板の断面図であり、Ｃｕ導電層が基板の表面全体に形成された状態を示している。
【図４】本発明の実施の形態にかかる半導体装置の製造工程を説明するための基板の断面図であり、層間絶縁膜の上方からＣｕ導電層とバリアメタル層が除去された状態を示している。
【図５】本発明の実施の形態にかかる２層構造の半導体装置の製造工程を説明するための基板の断面図であり、層間絶縁膜の表面に配線溝が形成された状態を示している。
【図６】本発明の実施の形態にかかる２層構造の半導体装置の製造工程を説明するための基板の断面図であり、バリアメタル層とＣｕめっきシード層が層間絶縁膜上に連続して形成された状態を示している。
【図７】本発明の実施の形態にかかる２層構造の半導体装置の製造工程を説明するための基板の断面図であり、Ｃｕ導電層が基板の表面全体に形成された状態を示している。
【図８】本発明の実施の形態にかかる２層構造の半導体装置の製造工程を説明するための基板の断面図であり、層間絶縁膜の上方からＣｕ導電層が除去された状態を示している。
【図９】配線形成処理やその他の半導体装置に熱を負荷するあるいは除熱するような処理工程が終了した半導体装置に対し熱サイクル工程を行う際の条件を示すグラフである。
【図１０】図９に示す条件でもって熱サイクル工程を行った場合のビア接合部における空孔濃度の経時変化を示すグラフである。
【図１１】熱サイクル工程を行っていない場合のビア接合部における１０００時間後の空孔濃度分布（ａ）と、ΔＴを２００℃として熱サイクル工程を行った場合のビア接合部における１０００時間後の空孔濃度分布（ｂ）を示す測定データである。
【図１２】空孔濃度の凝縮と解放が起こるための熱疲労温度ΔＴを特定するために行ったシミュレーションの結果を示すグラフであり、熱疲労負荷条件を示すグラフである。
【図１３】図１２に示す条件における、空孔濃度の経時変化を示すものである。
【図１４】熱サイクル工程において、均熱時間を変化させる場合の熱サイクル工程の条件を示すグラフである。
【図１５】図１４に示す条件でもって熱サイクル工程を行った場合のビア接合部における空孔濃度の経時変化を示すグラフである。
【図１６】熱サイクル工程において、除熱時間を変化させる場合の熱サイクル工程の条件を示すグラフである。
【図１７】図１６に示す条件でもって熱サイクル工程を行った場合のビア接合部における空孔濃度の経時変化を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１６】
図１〜図４は、Ｃｕ配線構造の製造工程を示す説明図である。即ち、Ｓｉ等からなる半導体の被処理基板Ｗにおいて、基板本体１の上面にＣｕ配線が形成される過程を図示している。基板本体１は、図示しないＣＭＯＳ等の任意の構造を備える。また、図５〜８はＣｕ配線が２層構造である半導体装置Ａの製造工程を示す説明図であり、特に図８は本発明の実施の形態にかかる半導体装置Ａを示している。
【００１７】
先ず、図１に示すように、例えば層間絶縁膜２が基板本体１の上に形成される。層間絶縁膜２としては、ＳｉＯ_２やＳｉＣＯ等のＳｉを含む膜や、炭素とフッ素を含むＣＦｘ等の低比誘電率膜が挙げられる。続いて、フォトリソグラフィおよび反応性イオンエッチング（ＲＩＥ）により、層間絶縁膜２の表面に配線溝４が形成される。
【００１８】
次に、図２に示すように、配線溝４の内面を被覆するように、バリアメタル（以下、ＢＭと呼称する）膜５とＣｕめっきシード層７が層間絶縁膜２上に連続して形成される。ＢＭ膜５は、層間絶縁膜２の全面にＴａ膜をスパッタリングして形成される。ＢＭ膜５は、Ｔａ膜、ＴａＮ膜、Ｔａ化合物膜またはＴａ合金膜の単層膜、Ｔｉ膜、ＴｉＮ膜、Ｔｉ化合物膜またはＴｉ合金膜の単層膜やこれらの２種以上の積層膜である。また、Ｃｕめっきシード層７は、例えばスパッタリングにより形成される。
【００１９】
次に、図３に示すように、Ｃｕ導電層１０が、Ｃｕめっきシード層７の上から配線溝４を埋め込むように、基板Ｗの表面全体に形成される。Ｃｕ導電層１０は、純Ｃｕに限らずＣｕ合金であってもよく、電解めっき等で形成される。なお、Ｃｕ導電層１０の形成により、Ｃｕめっきシード層７は、Ｃｕ導電層１０に一体化される。
【００２０】
次に、図４に示すように、配線溝４の内部にあるＣｕ導電層１０とＢＭ膜５の部分を残して、層間絶縁膜２の上方からＣｕ導電層１０とＢＭ膜５がＣＭＰ（化学的機械的研磨）法により除去される。こうして、配線溝４の内部にＢＭ膜５で囲まれた状態でＣｕ配線１５（Ｃｕ導電層１０）が形成され、ダマシン配線構造を有するＣｕ配線構造１８が製造される。
【００２１】
図１〜図４に示すように製造されたＣｕ配線構造１８は、半導体装置Ａ内に複数配置され、しばしば２層間接続される。そこで、以下には図５〜図８を参照して、２層に配置されたＣｕ配線構造１８（以下では第１層１８ａと第２層１８ｂとする）がビア接続された構成である半導体装置Ａの製造工程を説明する。なお、図５〜図８において上記図１〜図４に記載されたものと同一の構成要素については同一の符号を付する。
【００２２】
先ず、図５に示すように、例えば図１〜４を参照して上述した方法によってＣｕ配線構造１８（第１層１８ａ）を作成し、その上面に任意の方法にて配線孔と配線溝４が設けられた層間絶縁膜２を形成する。次いで、図６に示すように、上記図２と同様に配線溝４の内面を被覆するようにＢＭ膜５及びＣｕめっきシード層７が連続して形成される。
【００２３】
そして、図７に示すように、Ｃｕ導電層１０が、Ｃｕめっきシード層７の上から配線溝４を埋め込むように、形成される。このＣｕ導電層１０が埋め込まれた状態で膜の安定化を図るためのアニール処理や後述する本願発明に係る熱サイクル処理が行われ、その後、図８に示すように配線溝４の内部にあるＣｕ導電層１０とＢＭ膜５を残して、配線溝４の上部に露出するＣｕ導電層１０とＢＭ膜５がＣＭＰ法により除去され、Ｃｕ配線構造１８（第２層１８ｂ）が形成される。こうしていわゆるデュアルダマシン構造と呼ばれるＣｕ配線構造が２層間接続された半導体装置Ａが製造される。なお、この半導体装置Ａにおける第１層１８ａと第２層１８ｂを接続する接続配線がビア配線２０と呼称される配線である。
【００２４】
図５〜図８に示した半導体装置ＡにおけるＣｕ配線構造１８の形成においては、Ｃｕ導電層の安定化のための熱処理工程が行われるため、その過程において昇温、降温が行われる。この昇温、降温によって異種材料の熱膨張差により、各材料同士の界面において熱応力が発生し、結果としてＣｕ配線１５内部には残留応力が生じた状態となる。また、上述したように、フォトリソグラフィ、反応性イオンエッチング（ＲＩＥ）およびスパッタリング等の工程においても、その過程においても昇温、降温が行われる。
【００２５】
Ｃｕ配線１５の内部には、不可避的に原子レベルの大きさである空孔が存在している。そこで、例えば図８に示すようなビア接続された構成である半導体装置Ａにおいては、Ｃｕ配線１５の内部に生じた残留応力がビア配線２０近傍に作用した場合に、構造に起因してビア配線２０近傍（特にビア配線２０と第１層１８ａ内のＣｕ配線１５との接合部２０ａ）に応力の集中が生じてしまう。この応力集中に伴い、Ｃｕ配線内に散在する空孔がビア配線２０近傍に集中し、ボイド（空洞）がＣｕ配線１５内部に形成されてしまう。このＣｕ配線１５内におけるボイドの形成により、電気抵抗の増加や断線等の配線不良が生じ、装置の故障が誘発される。
【００２６】
また、Ｃｕ配線１５の内部に残留応力が生じてしまった状態で半導体装置が製品化された場合、当該装置の使用や時間経過と共に応力集中によって内部の空孔が集中し、ボイドが形成される恐れもある。これにより、装置寿命が短命化してしまうといったことが懸念される。
【００２７】
そこで、本発明者らは、配線形成処理やその他シンタリング処理、アニール処理等の半導体装置に熱を負荷するあるいは除熱するような処理工程が終了した後に、該半導体装置（即ち、被処理基板Ｗ）に対して熱サイクル工程（少なくとも加熱ステップ、および除熱ステップからなる熱サイクル、好ましくは、均熱ステップを含む）を行うことでＣｕ配線構造１８やビア配線２０（特にＣｕ配線とビア配線の接合部）内における応力集中を抑制させることが可能となり、その結果、半導体装置内における空孔の集中（空孔凝集）が抑えられることを知見した。以下に、本知見について説明する。
【００２８】
図９は、配線形成処理やその他シンタリング処理、アニール処理等の半導体装置に熱を負荷するあるいは除熱するような処理工程が終了した半導体装置に対し熱サイクル工程を行う際の条件を示すグラフである。なお、図９に示す条件では、３６０℃の熱を付加する熱処理工程の後、加熱および除熱のみを１時間（図９中０．５ｈｒ〜１．５ｈｒ）行い、その時の熱疲労温度ΔＴ（加熱および除熱する温度）を５０℃、１００℃、１５０℃、２００℃と変化させて熱サイクル工程を行っている。なお、実際の処理温度は、熱疲労温度ΔＴに熱サイクル工程前もちくは、熱サイクル工程後の温度を加えることにより、実際の処理温度を求めることができる。熱サイクル工程前後の温度は例えば室温であり、図９においては２０℃である。
【００２９】
また、図１０は、図９に示す条件でもって熱サイクル工程を行った場合のＣｕ配線とビア配線の接合部近傍（以下ビア接合部とも呼称する）における空孔濃度の経時変化のシミュレーション結果を示すグラフである。なお、図１０には熱サイクル工程を行っていない場合（ΔＴ＝０℃）のビア接合部における空孔濃度の経時変化も図示している。
【００３０】
図９、図１０に示すように、ΔＴを５０℃、１００℃、１５０℃、２００℃とした場合の１時間後のビア接合部における空孔濃度は、熱サイクル工程を行わない場合に比べ、増加している。一方、ΔＴを１００℃、１５０℃、２００℃とした場合の１０００時間後のビア接合部における空孔濃度は、熱サイクル工程を行わない場合に比べ、減少している。即ち、ΔＴを１００℃、１５０℃および２００℃として熱サイクル工程を行った半導体装置においては、空孔濃度は増加するものの、その後に空孔の集中（空孔凝集）する速度が遅くなる。結果として、長時間経過後のビア接合部における空孔濃度が、熱サイクルを行っていない半導体装置に比べ低いものとなっていることが知見される。また、図１０に示されるように、ビア接合部における空孔濃度の経時変化を効果的に抑制するためには、熱サイクル工程を行う場合の好適な加熱温度は１５０℃以上であることが分かる。
【００３１】
また、図１１は、熱サイクル工程を行っていない場合のビア接合部における１０００時間後の空孔濃度分布（ａ）と、ΔＴを２００℃として熱サイクル工程を行った場合のビア接合部における１０００時間後の空孔濃度分布（ｂ）を示すシミュレーション結果である。図１１に示される結果からも、熱サイクルを行った半導体装置での長時間経過後のビア接合部における空孔濃度が、熱サイクルを行っていない半導体装置に比べ低いものとなっていることが分かる。
【００３２】
一方、図１２および図１３は、空孔濃度の凝縮と解放が起こるための熱疲労温度ΔＴを特定するために行ったシミュレーションの結果を示すグラフであり、図１２には熱疲労負荷条件を示し、図１３にはΔＴを５０℃、１００℃、１５０℃、２００℃とし、その温度を一定に保った場合（即ち、図１２に示す条件の場合）のビア接合部（角部）での空孔濃度の経時変化を示している。なお、図１３には加熱ステップを行っていない場合（ΔＴ＝０℃）のビア接合部における空孔濃度の経時変化も図示している。
【００３３】
図１３に示すように、ΔＴが１００℃、１５０℃、２００℃の場合には、加熱ステップによる空孔濃度の上昇と低下が起こっていることが分かる。つまり、空孔濃度の凝縮と解放が起こっている。一方、ΔＴが５０℃の場合には、加熱ステップによる空孔濃度の上昇と低下、つまり、空孔濃度の凝縮と解放は起こらない。従って、空孔濃度の凝縮と解放を起こすことで、ビア接合部における空孔濃度を低下させることが可能な熱疲労温度ΔＴ（熱サイクル工程における加熱温度）は１００℃以上であることが分かる。
【００３４】
一方、図１４は加熱ステップ、均熱ステップ、除熱ステップからなる熱サイクル工程を半導体装置に熱を負荷するあるいは除熱するような処理工程が終了した半導体装置に対し行う際の条件を示すグラフであり、図１５は図１４に示す条件でもって熱サイクル工程を行った場合のビア接合部における空孔濃度の経時変化のシミュレーション結果を示すグラフである。なお、図１４に示す熱サイクル工程の条件としては、熱疲労温度ΔＴを２００℃とし、均熱時間ｔ_３を０ｈｒ、０．５ｈｒ、２ｈｒ、∞（無限大）と変化させている。なお、ｔ_３が０ｈｒの場合は、均熱時間が０ｈｒであるため、上記図９に示すΔＴが２００℃の場合と同様のグラフとなっている。また、ｔ_３が∞の場合は、均熱時間が∞であるため、上記図１３に示すΔＴが２００℃の場合と同様のグラフとなっている。また、図１５には熱サイクル工程を行っていない場合のビア接合部における空孔濃度の経時変化も図示している。ここでの加熱ステップは所定の温度（例えばΔＴを１００℃以上）に加熱し空孔凝縮を解放するものであり、均熱ステップは当該空孔凝縮の解放が終了するまでの時間を保持するものである。
【００３５】
図１４、図１５に示すように、半導体装置を２００℃昇温させた状態で保持する時間（均熱時間）ｔ_３が０ｈｒの場合と、ｔ_３が０．５ｈｒ、２ｈｒの場合の空孔濃度の経時変化を比較すると、均熱時間ｔ_３が０．５ｈｒ、２ｈｒの場合の方が、よりビア接合部における空孔濃度が低く抑えられていることが知見される。また、図１５に示すように、ｔ_３が∞（無限大）の場合には、１時間後から１００時間後の空孔濃度の経時変化が抑制されていない。従って、熱サイクル工程においては好適な均熱時間ｔ_３が存在することが知見され、例えば好適な均熱時間ｔ_３は図１５のデータから０ｈｒ以上２ｈｒ以内である。また、処理時間は、スループットの観点からできるだけ短い方が良いため、好適な均熱時間ｔ_３は、０ｈｒ以上０．５ｈｒ以内である。更には、除熱ステップにおける除熱時間が長いと、除熱時に空孔凝縮が起こってしまうため、除熱時間についても短いほうが良い。
【００３６】
また、図１６は加熱ステップ、均熱ステップ、除熱ステップからなる熱サイクル工程において、除熱時間を変化させる場合の熱サイクル工程の条件を示すグラフであり、図１７は図１６に示す条件でもって熱サイクル工程を行った場合のビア接合部における空孔濃度の経時変化のシミュレーション結果を示すグラフである。なお、図１６に示す熱サイクル工程の条件としては、熱疲労温度ΔＴを２００℃、均熱時間ｔ_３を０．５ｈｒとし、除熱時間ｔ_４を０．５ｈｒ、１ｈｒ、２ｈｒと変化させている。なお、図１１には熱サイクル工程を行っていない場合のビア接合部における空孔濃度の経時変化も図示している。
【００３７】
図１６、図１７からは、２００℃に加熱した半導体基板を除熱する時間（除熱時間）ｔ_４が短いほどビア接合部における空孔濃度が低く抑えられていることが知見される。即ち、熱サイクル工程において除熱を行う場合には、その除熱時間ｔ_４が短い、即ち除熱における冷却速度が速いほうが好ましいことが分かる。ここで、好ましい冷却速度としては、図１７のデータから１００℃／ｈ以上である。
【００３８】
以上、図９〜図１７に示すデータにより、配線形成処理やその他シンタリング処理、アニール処理等の半導体装置に熱を負荷するあるいは除熱するような処理工程が終了した半導体装置に対し熱サイクル工程を行うことで、Ｃｕ配線構造１８やビア配線２０（特にビア接合部）における空孔濃度の経時変化が抑制されることが知見される。また、熱サイクル工程において空孔濃度の経時変化が効率的に抑制される条件についても推察されることとなる。
【００３９】
また、上記データからは、空孔濃度は、半導体装置内の応力による空孔凝縮と空孔濃度勾配による拡散に関連していることが推察される。即ち、温度を上昇させると応力による空孔凝縮速度が上昇し空孔濃度が増加するが、空孔凝縮速度は極大値を有し、ある温度以上となると減少する。一方、空孔凝縮により空孔濃度勾配が大きくなると拡散速度が大きくなる。従って、応力による空孔凝縮速度の下降と空孔濃度勾配による拡散速度の上昇の影響で空孔濃度が減少し、空孔凝縮の解放が生じたことで、配線内における空孔の集中が抑制されることとなる。
【００４０】
上記知見からわかるように、半導体装置製造工程において好適な条件でもって熱サイクル工程を行うことで、いわゆるボイドと呼ばれる空孔の集合体（空洞）がＣｕ配線内に生じるのを抑えることが可能となり、Ｃｕ配線におけるいわゆるストレスマイグレーションと呼ばれる断線等の配線不良の発生が抑制される。さらには、半導体装置製造工程において好適な条件でもって熱サイクル工程を行うことで、製品化後の長期間に渡ってＣｕ配線構造やビア接合部での空孔濃度の上昇が抑えられるため、半導体装置の装置寿命を延命化させることが可能となる。
【００４１】
以上、本発明の実施の形態の一例を説明したが、本発明は図示の形態に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４２】
例えば、上記実施の形態では、半導体装置Ａ内のＣｕ配線構造としてダマシン配線構造、特にデュアルダマシン配線構造を例示し説明したが、本発明にかかる熱サイクル工程を行う製造方法はこれらの配線構造以外の一般的なＣｕ配線構造についても適用可能である。
【産業上の利用可能性】
【００４３】
本発明は、半導体装置の製造方法および半導体装置に適用できる。
【符号の説明】
【００４４】
１…基板本体
２…層間絶縁膜
４…配線溝
５…バリアメタル（ＢＭ）層
７…Ｃｕめっきシード層
１０…Ｃｕ導電層
１５…Ｃｕ配線
１８…Ｃｕ配線構造
１８ａ…第１層
１８ｂ…第２層
２０…ビア配線

【特許請求の範囲】
【請求項１】
銅配線構造を有する半導体装置の製造方法において、
加熱処理を含む銅配線層の形成後に被処理基板を加熱および除熱する熱サイクル工程を行う、半導体装置の製造方法。
【請求項２】
前記熱サイクル工程における加熱温度は１００℃以上である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱サイクル工程において、加熱後に２時間以内の均熱を行う、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記熱サイクル工程における除熱は、冷却速度１００℃／ｈ以上でもって行われる、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
ダマシン配線構造を有する半導体装置の製造方法において、
配線形成後に被処理基板を加熱および除熱する熱サイクル工程を行う、半導体装置の製造方法。
【請求項６】
前記熱サイクル工程における加熱温度は１００℃以上である、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記熱サイクル工程において、加熱後に２時間以内の均熱を行う、請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記熱サイクル工程における除熱は、冷却速度１００℃／ｈ以上でもって行われる、請求項５〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
ダマシン配線構造を有する半導体装置であって、
配線形成後に被処理基板を加熱および除熱する熱サイクルが施された、半導体装置。
【請求項１０】
前記熱サイクルにおける加熱温度は１００℃以上である、請求項９に記載の半導体装置。
【請求項１１】
前記熱サイクルにおいて、加熱後に２時間以内の均熱を行う、請求項９または１０に記載の半導体装置。
【請求項１２】
前記熱サイクルにおける除熱は、冷却速度１００℃／ｈ以上でもって行われる、請求項９〜１１に記載の半導体装置。

【図１】