半導体装置
【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂについて、層間絶縁膜ＩＬ２Ｂを、層間絶縁膜ＩＬ２Ａより誘電率の大きい膜[ε（ＩＬ２Ａ）＜ε（ＩＬ２Ｂ）]とする。また、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとは、層間絶縁膜ＩＬ２Ｂを介して対向し、導電膜Ｍ１Ｂには第１電位が印加され、導電膜Ｍ２Ｂには第１電位とは異なる第２電位が印加される。このように、縦方向に容量（Ｃｖ）を形成することで、耐圧劣化の問題を回避し、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いることで、容量を大きくする。
【解決手段】ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂについて、層間絶縁膜ＩＬ２Ｂを、層間絶縁膜ＩＬ２Ａより誘電率の大きい膜[ε（ＩＬ２Ａ）＜ε（ＩＬ２Ｂ）]とする。また、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとは、層間絶縁膜ＩＬ２Ｂを介して対向し、導電膜Ｍ１Ｂには第１電位が印加され、導電膜Ｍ２Ｂには第１電位とは異なる第２電位が印加される。このように、縦方向に容量（Ｃｖ）を形成することで、耐圧劣化の問題を回避し、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いることで、容量を大きくする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、容量素子を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上に、ＭＩＳＦＥＴなどの半導体素子を形成し、各素子間を配線で結線することで種々の回路が構成される。また、上記回路に加え半導体基板上にキャパシタ（容量素子）を形成し、機能性を充実させた半導体装置がある。
【０００３】
例えば、下記特許文献１（特開２００９−２２４６３７号公報）には、半導体基板上に、配線（Ｍ１〜Ｍ５）の櫛型形状の金属パターンで電極を形成したＭＩＭ型の容量素子が形成された半導体装置が開示されている。この配線は、溝内に残存させた銅を主導電材料とするものであり、同層に形成された金属パターン間の容量を利用することが開示されている（例えば、[００７１]段落、[００９４]段落参照）。
【０００４】
また、下記特許文献２（特開２００６−３３９３８３号公報）には、下部電極６の上面における最短幅１１がＣＭＰ法によるディッシングの影響が許容範囲内となる値を有し、下部電極６の上面における他の幅は、必要な容量値を保持可能な平面積を実現する長さを有することで、容量値のばらつきが少なく、かつ大容量を保持することができるＭＩＭ型容量素子が開示されている。この下部電極としては、溝６’に埋めこまれた銅が利用されている。
【０００５】
また、下記特許文献３（特開２００６−１９６９２号公報）には、パッド部に流れる過電流を抑制することで、パッド部におけるＥＳＤ耐性を向上した半導体装置が開示され、パッドと配線と、これらに挟まれている層間絶縁膜とで容量素子を構成することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２２４６３７号公報
【特許文献２】特開２００６−３３９３８３号公報
【特許文献３】特開２００６−１９６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、容量素子を有する半導体装置についての研究・開発に従事している。容量素子を有する半導体装置についての技術は、後述する非接触型ＩＣカードなどの分野において欠かせない技術となっている。非接触での通信技術の高度化（高速化、高精度化）に伴い、容量素子に対し要求される精度も高精度化している。
【０００８】
発明者の検討によれば、従前のＡｌ（アルミニウム）よりなる配線層を利用し、Ａｌよりなる導体膜とその間に位置する絶縁膜とからなる容量素子を備えた半導体装置に代えて、配線の低抵抗化が可能なＣｕ配線の適用を検討したところ、追って詳細に説明するように、容量を構成する導電膜間の耐圧の劣化が確認された。
【０００９】
本発明の目的は、容量素子を有する半導体装置の性能を向上させる技術を提供することにある。特に、容量素子を有する半導体装置の耐圧を向上させる技術を提供することにある。
【００１０】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと、上記半導体基板の第２領域の上方に形成された容量素子と、上記ＭＩＳＦＥＴの上方に配置された第１配線と、上記第１配線の上方に配置された第２配線と、を有する。さらに、上記第１領域に形成され、上記第１配線と上記第２配線との間に位置する第１絶縁膜と、上記容量素子を構成する、第１導電膜、第２導電膜および上記第２領域に形成され、上記第１導電膜と上記第２導電膜との間に位置する第２絶縁膜と、を有する。そして、上記第１導電膜は、上記第１配線と同層に位置し、上記第２導電膜は、上記第２配線と同層に位置し、上記第２絶縁膜は、上記第１絶縁膜より誘電率の大きい膜である。
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと、上記半導体基板の第２領域の上方に形成された容量素子と、上記ＭＩＳＦＥＴを覆うように配置され、上記第２領域まで延在する第１絶縁膜と、上記第１領域の上記第１絶縁膜上に配置された第１配線と、上記第２領域の上記第１絶縁膜上に配置された第１導電膜および第２導電膜と、を有する。そして、上記第１導電膜は、第１方向に延在する複数の第１導体部と、上記第１方向に交差する第２方向に延在し、上記複数の第１導体部を連結する第１連結部とを有し、上記第２導電膜は、第１方向に延在する複数の第２導体部と、上記第１方向に交差する第２方向に延在し、上記複数の第２導体部を連結する第２連結部とを有する。そして、上記第１導電膜および上記第２導電膜は、上記複数の第２導体部が、上記複数の第１導体部の間にそれぞれ位置するように配置され、上記複数の第１導体部および上記複数の第２導体部のうち、隣り合う第１導体部および第２導体部の間は０．１４μｍ以上である。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと、上記半導体基板の第２領域の上方に形成された容量素子と、上記ＭＩＳＦＥＴを覆うように配置され、上記第２領域まで延在する第１絶縁膜と、上記第１領域の上記第１絶縁膜上に配置された第１配線と、上記第２領域の上記第１絶縁膜上に配置された第１導電膜と、を有する。さらに、上記第１配線上に配置され、上記第２領域まで延在する第２絶縁膜と、上記第１領域の上記第２絶縁膜上に配置された第２配線と、上記第２領域の上記第２絶縁膜上に配置された第２導電膜と、を有する。そして、上記第１導電膜は、第１方向に延在する複数の第１導体部と、上記第１方向に交差する第２方向に延在し、上記複数の第１導体部を連結する第１連結部とを有し、上記第２導電膜は、第１方向に延在する複数の第２導体部と、上記第１方向に交差する第２方向に延在し、上記複数の第２導体部を連結する第２連結部とを有する。また、上記第１導電膜と上記第２導電膜とは、上記第２絶縁膜を介して対向して配置され、上記第１導電膜および上記第２導体膜の上記第２方向の幅は、６μｍ以下である。
【発明の効果】
【００１５】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置のキャパシタ形成領域の要部平面図である。
【図３】実施の形態１の半導体装置のキャパシタ形成領域の要部平面図である。
【図４】実施の形態１の半導体装置のキャパシタ形成領域の要部平面図である。
【図５】実施の形態１半導体装置の構成を概念的に示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程を示す要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程を示す要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程を示す要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程を示す要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程を示す要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程を示す要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程を示す要部断面図である。
【図１７】実施の形態２の半導体装置の要部断面図である。
【図１８】実施の形態２の半導体装置のキャパシタ形成領域の要部平面図である。
【図１９】実施の形態２の半導体装置のキャパシタ形成領域の要部平面図である。
【図２０】実施の形態２の半導体装置のキャパシタ形成領域の要部平面図である。
【図２１】実施の形態２の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２２に続く半導体装置の製造工程を示す要部断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２３に続く半導体装置の製造工程を示す要部断面図である。
【図２５】実施の形態３の半導体装置の要部断面図である。
【図２６】実施の形態３の半導体装置の構成を概念的に示す断面図である。
【図２７】非接触電子装置の構成例を示す図である。
【図２８】比較例の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。
【図２９】配線幅と配線高さ（ディシング量）との関係を示す図である。
【図３０】Ｃｕ占有率に対するエロージョン量の関係を示す図の一例である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
本実施の形態の半導体装置を図面を参照しながら説明する。
【００２３】
[構造説明]
図１は、本実施の形態の半導体装置の要部断面図である。図２〜図４は、本実施の形態の半導体装置のキャパシタ形成領域の要部平面図である。図５は、本実施の形態の半導体装置の構成を概念的に示す断面図である。
【００２４】
図１に示すように、本実施の形態の半導体装置は、ＭＩＳＦＥＴおよび容量素子を有する半導体装置である。
【００２５】
半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。半導体基板１は、ＭＩＳＦＥＴが形成されたＭＩＳＦＥＴ形成領域Ａ１（第１領域、ロジック領域）と、容量素子ＣＰが形成されたキャパシタ形成領域Ｂ１（第２領域）とを有している。
【００２６】
ＭＩＳＦＥＴ形成領域Ａ１には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎ、Ｑｐが形成され、ＭＩＳＦＥＴ形成領域Ａ１とは異なる領域（平面領域）であるキャパシタ形成領域Ｂ１には、容量素子ＣＰが形成されている。なお、ここでは、ロジック領域としてＭＩＳＦＥＴ形成領域Ａ１を例示したが、ロジック領域に、ＭＩＳＦＥＴ以外の半導体素子を形成してもよい。
【００２７】
＜ＭＩＳＦＥＴ＞
ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴＱｐは、素子分離領域２で規定された活性領域（言い換えれば、ｎ型ウエル領域４ｎの露出領域）の表面に形成されている。このｐチャネル型のＭＩＳＦＥＴＱｐは、活性領域の表面に配置されたゲート絶縁膜７と、ゲート絶縁膜７上に配置されたゲート電極８ｐと、ゲート電極８ｐの両側の半導体基板（ｎ型ウエル領域４ｎ）１中に配置されたソース・ドレイン用の半導体領域（ｐ型不純物拡散層）とを有する。また、ゲート電極８ｐの側壁上には絶縁体からなるサイドウォール膜（サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷが配置されている。
【００２８】
上記ソース・ドレイン用の半導体領域（ｐ型不純物拡散層）は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有し、ｐ−型半導体領域９ｐと、ｐ−型半導体領域９ｐよりも不純物濃度が高いｐ＋型半導体領域１１ｐとにより構成されている。ｐ＋型半導体領域１１ｐは、ゲート電極８ｐおよびサイドウォール膜ＳＷの両側のｎ型ウエル領域４ｎに配置されており、ｐ−型半導体領域９ｐは、ゲート電極８ｐの両側のｎ型ウエル領域４ｎに配置されている。
【００２９】
ＭＩＳＦＥＴ形成領域Ａ１のｎチャネル型のＭＩＳＦＥＴＱｎは、素子分離領域２で規定された活性領域（言い換えれば、ｐ型ウエル領域４ｐの露出領域）の表面に形成されている。このｎチャネル型のＭＩＳＦＥＴＱｎは、活性領域の表面に配置されたゲート絶縁膜７と、ゲート絶縁膜７上に配置されたゲート電極８ｎと、ゲート電極８ｎの両側の半導体基板（ｐ型ウエル領域４ｐ）１中に配置されたソース・ドレイン用の半導体領域（ｎ型不純物拡散層）とを有する。また、ゲート電極８ｎの側壁上には絶縁体からなるサイドウォール膜（サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷが配置されている。
【００３０】
上記ソース・ドレイン用の半導体領域（ｎ型不純物拡散層）は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有し、ｎ−型半導体領域９ｎと、ｎ−型半導体領域９ｎよりも不純物濃度が高いｎ＋型半導体領域１１ｎとにより構成されている。ｎ＋型半導体領域１１ｎは、ゲート電極８ｎおよびサイドウォール膜ＳＷの両側のｐ型ウエル領域４ｐに配置されており、ｎ−型半導体領域９ｎは、ゲート電極８ｎの両側のｐ型ウエル領域４ｐに配置されている。
【００３１】
ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の上方には、配線Ｍ１Ａ〜Ｍ３Ａが配置されている。各配線Ｍ１Ａ〜Ｍ３Ａは、銅を主成分（５０％以上）とする銅配線であって、ダマシン（Damascene）技術を用いて形成したダマシン配線（埋め込み配線）である。各配線（Ｍ１Ａ〜Ｍ３Ａ）間および配線Ｍ１ＡとＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）との間は、プラグＰ１〜Ｐ３で接続される。
【００３２】
具体的には、ＭＩＳＦＥＴ形成領域Ａ１の上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の上には、層間絶縁膜ＩＬ１が配置され、さらに、その層間絶縁膜ＩＬ１中にはプラグＰ１が配置されている。また、層間絶縁膜ＩＬ１上には、溝形成用絶縁膜（溝を形成するための絶縁膜）ＩＧ１が配置されている。この溝形成用絶縁膜ＩＧ１中には、配線Ｍ１Ａが配置されている。
【００３３】
ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａ上には、層間絶縁膜ＩＬ２Ａが配置され、さらに、その層間絶縁膜ＩＬ２Ａ中にはプラグＰ２が配置されている。また、層間絶縁膜ＩＬ２Ａ上には、溝形成用絶縁膜ＩＧ２が配置されている。この溝形成用絶縁膜ＩＧ２中には、配線Ｍ２Ａが配置されている。
【００３４】
ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ２Ａ上には、層間絶縁膜ＩＬ３Ａが配置され、さらに、その層間絶縁膜ＩＬ３Ａ中にはプラグＰ３が配置されている。また、層間絶縁膜ＩＬ３Ａ上には、溝形成用絶縁膜ＩＧ３が配置されている。この溝形成用絶縁膜ＩＧ３中には、配線Ｍ３Ａが配置されている。
【００３５】
＜容量素子＞
キャパシタ形成領域Ｂ１の容量素子ＣＰは、層間絶縁膜ＩＬ１の上方に配置された導電膜Ｍ１Ｂ〜Ｍ３Ｂおよびこれらの導電膜間の層間絶縁膜ＩＬ２Ｂ、ＩＬ３Ｂとで構成される。これらの層間絶縁膜ＩＬ２Ｂ、ＩＬ３Ｂの膜厚は、例えば、４５０ｎｍ〜７５０ｎｍ程度である。
【００３６】
具体的には、層間絶縁膜ＩＬ１上には、導電膜Ｍ１Ｂが配置されている。また、この導電膜Ｍ１Ｂ上には、層間絶縁膜ＩＬ２Ｂが配置され、さらに、層間絶縁膜ＩＬ２Ｂ上には、導電膜Ｍ２Ｂが配置されている。また、導電膜Ｍ２Ｂ上には、層間絶縁膜ＩＬ３Ｂが配置され、さらに、層間絶縁膜ＩＬ３Ｂ上には、導電膜Ｍ３Ｂが配置されている。
【００３７】
また、導電膜Ｍ１Ｂは、層間絶縁膜ＩＬ１上に配置された溝形成用絶縁膜ＩＧ１中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ１Ｂは、上記配線Ｍ１Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ１中に配置されている。
【００３８】
導電膜Ｍ２Ｂは、層間絶縁膜ＩＬ２Ｂ上に配置された溝形成用絶縁膜ＩＧ２中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ２Ｂは、上記配線Ｍ２Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ２中に配置されている。
【００３９】
導電膜Ｍ３Ｂは、層間絶縁膜ＩＬ３Ｂ上に配置された溝形成用絶縁膜ＩＧ３中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ３Ｂは、上記配線Ｍ３Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ３中に配置されている。
【００４０】
なお、導電膜Ｍ１Ｂ〜Ｍ３Ｂおよび配線Ｍ１Ａ〜Ｍ３Ａの形成工程（埋め込み工程）については後述の「製法説明」の欄で説明する。
【００４１】
また、キャパシタ形成領域Ｂ１の上記半導体基板中には、素子分離領域２、導体パターン（ダミーゲート電極）８ｄが配置されている。導体パターン（ダミーゲート電極）８ｄとは、ＭＩＳＦＥＴのゲート電極としては機能しない導電性膜であり、例えば、素子分離領域２上に配置される。このように、キャパシタ形成領域Ｂ１にも、素子分離領域２、導体パターン（ダミーゲート電極）８ｄを配置することにより、ＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１における素子分離領域２やゲート電極（ＧＥ、ＧＥｄ）の疎密が低減される。これにより、装置の製造特性を向上することができる。例えば、素子分離領域を形成する際のＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）工程でのディッシングを低減し、平坦性を向上することができる。また、ゲート電極および導体パターン（ダミーゲート電極）８ｄを覆う層間絶縁膜の平坦化工程において、ディッシングを低減するなど、その平坦性を向上することができる。
【００４２】
次いで、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターン（上面から見た平面形状）について平面図を用いて説明する。なお、平面図のＡ−Ａ部が、断面図のキャパシタ形成領域Ｂ１の断面に対応する（実施の形態２についても同じ）。
【００４３】
図１に示す導電膜Ｍ１Ｂのパターン（上面から見た平面形状）は、図２に示すように、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ１Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ１Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ１Ｂｂとを有している。このような形状を櫛歯形状ということがある。櫛歯に対応する複数の導電膜部Ｍ１Ｂａはストライプ状に配置される。導電膜部Ｍ１Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ１Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。本実施の形態においては、Ｗ１＞Ｓ１の関係にある。例えば、Ｗ１＝０．２μｍ、Ｓ１＝０．１４μｍである。なお、上記Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは直交する方向である。また、導電膜Ｍ１Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【００４４】
図１に示す導電膜Ｍ２Ｂのパターン（上面から見た平面形状）は、図３に示すように、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ２Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ２Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ２Ｂｂとを有している。導電膜部Ｍ２Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ２Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。また、導電膜部Ｍ２Ｂａの幅Ｗ１は、導電膜部Ｍ１Ｂａの幅Ｗ１と同じである。また、導電膜部Ｍ２Ｂａの間隔（スペース）Ｓ１も、導電膜部Ｍ１Ｂａの間隔Ｓ１と同じである。本実施の形態においては、Ｗ１＞Ｓ１の関係にある。例えば、Ｗ１＝０．２μｍ、Ｓ１＝０．１４μｍである。導電膜Ｍ２Ｂと導電膜Ｍ１Ｂは、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。また、導電膜Ｍ２Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【００４５】
図１に示す導電膜Ｍ３Ｂのパターン（上面から見た平面形状）は、図４に示すように、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ３Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ３Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ３Ｂｂとを有している。導電膜部Ｍ３Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ３Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。また、導電膜部Ｍ３Ｂａの幅Ｗ１は、導電膜部Ｍ１Ｂａの幅Ｗ１と同じである。また、導電膜部Ｍ３Ｂａの間隔（スペース）Ｓ１も、導電膜部Ｍ１Ｂａの間隔Ｓ１と同じである。本実施の形態においては、Ｗ１＞Ｓ１の関係にある。例えば、Ｗ１＝０．２μｍ、Ｓ１＝０．１４μｍである。さらに、導電膜Ｍ３Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ１Ｂは、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。また、導電膜Ｍ３Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【００４６】
また、図５に示すように、上記導電膜Ｍ１Ｂ、導電膜Ｍ２Ｂおよび導電膜Ｍ３Ｂのうち、上記導電膜Ｍ１Ｂ（導電膜部Ｍ１Ｂａ）、および導電膜Ｍ３Ｂ（導電膜部Ｍ３Ｂａ）は、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ２Ｂ（導電膜部Ｍ２Ｂａ）は、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。第１電位と第２電位は異なる電位である。言い換えれば、上記導電膜Ｍ１Ｂ、および導電膜Ｍ３Ｂには、第１電位が印加され、導電膜Ｍ２Ｂは、第２電位が印加される。例えば、第１電位は、３０Ｖであり、第２電位は、０Ｖである。
【００４７】
このように、電位を印加することにより、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間に容量が形成される（図５のＣｖ参照）。但し、実際の動作ではＤＣバイアスのみではなく高周波のバイアスが印加されることもある。
【００４８】
ここで、本実施の形態においては、図１〜図５に示すように、ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂを異なる絶縁膜で構成している。具体的には、ＭＩＳＦＥＴ形成領域Ａ１の層間絶縁膜ＩＬ２Ａの誘電率（εＩＬ２Ａ）より、キャパシタ形成領域Ｂ１の層間絶縁膜ＩＬ２Ｂの誘電率（εＩＬ２Ｂ）を大きくしている（εＩＬ２Ａ＜εＩＬ２Ｂ）。言い換えれば、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いている。高誘電率とは、例えば、誘電率（ε）が３より大きい膜をいう。
【００４９】
また、同様に、ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ２Ａと配線Ｍ３Ａとの間に位置する層間絶縁膜ＩＬ３Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間に位置する層間絶縁膜ＩＬ３Ｂを異なる絶縁膜で構成している。具体的には、ＭＩＳＦＥＴ形成領域Ａ１の層間絶縁膜ＩＬ３Ａの誘電率（εＩＬ３Ａ）より、キャパシタ形成領域Ｂ１の層間絶縁膜ＩＬ３Ｂの誘電率（εＩＬ３Ｂ）を大きくしている（εＩＬ３Ａ＜εＩＬ３Ｂ）。言い換えれば、容量を構成する導電膜Ｍ２ＢとＭ３Ｂ間に高誘電率の絶縁膜を用いている。例えば、層間絶縁膜ＩＬ２ＡおよびＩＬ３Ａとして、ＳｉＯＣ膜（ε≒３）を用い、層間絶縁膜ＩＬ２ＢおよびＩＬ３ＢとしてＴＥＯＳ膜（ε≒３．９）を用いる。
【００５０】
このように、容量を構成する導電膜Ｍ２ＢとＭ３Ｂ間に高誘電率の絶縁膜を用いることで、容量素子を有する半導体装置の耐圧を向上させ、また、容量を大きく確保することができるなど、半導体装置の性能を向上させることができる。
【００５１】
本実施の形態の効果について、本発明者らの検討を踏まえて、さらに、詳細に説明する。
【００５２】
図２８は、本発明者が検討した比較例の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。図２８に示すように、比較例の半導体装置においても、本実施の形態と同様に、３層の導電膜（導電膜部；Ｍ１Ｂ１ａ、Ｍ１Ｂ２ａ、Ｍ２Ｂ１ａ、Ｍ２Ｂ２ａ、Ｍ３Ｂ１ａ、Ｍ３Ｂ２ａ）が配置されている。
【００５３】
しかしながら、比較例の半導体装置においては、同層に２つの導電膜パターンが配置され、これらの間に異なる電位が印加されている。具体的には、１層目には、導電膜Ｍ１Ｂ１およびＭ１Ｂ２が配置され、２層目には、導電膜Ｍ２Ｂ１およびＭ２Ｂ２が配置され、３層目には、導電膜Ｍ３Ｂ１およびＭ３Ｂ２が配置されている。これらの導電膜のうち、例えば、１層目の導電膜Ｍ１Ｂ１（導電膜部Ｍ１Ｂ１ａ）は、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、１層目の導電膜Ｍ１Ｂ２（導電膜部Ｍ１Ｂ２ａ）は、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。この場合、同層の導電膜部Ｍ１Ｂ１ａおよびＭ１Ｂ２ａ間に容量（Ｃｈ）が形成される。
【００５４】
かかる比較例の半導体装置について、本発明者らが検討したところ、耐圧の劣化が見られた。具体的には、溝形成用絶縁膜の特性（膜質）が劣化し、例えば、絶縁膜経時破壊（TDDB；Time Dependent Dielectric Breakdown）などの絶縁耐圧不良が生じることが判明した。その原因について鋭意検討したところ、導電膜としてアルミニウム（Ａｌ）を用いた半導体装置については、上記耐圧の劣化が見られなかったことから、Ｃｕ埋め込みの際のＣＭＰ工程において、溝形成用絶縁膜の上面にＣｕイオンもしくは電子のリークパスとなるような欠陥が生じ、その欠陥が要因ではないかと考えられる。即ち、容量（Ｃｈ）は、導電膜部Ｍ１Ｂ１ａ、溝形成用絶縁膜（導電膜間スペースに位置する絶縁膜）ＩＧ１および導電膜部Ｍ１Ｂ２ａで構成されるため、溝形成用絶縁膜の上面の欠陥を介してリーク電流が流れるなどして耐圧が劣化するものと考えられる。
【００５５】
これに対し、本実施の形態によれば、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）を形成したので、導電膜Ｍ１Ｂを構成する複数のＭ１Ｂａ間には同電位が印加される。よって、隣り合うパターン間、即ち、複数のＭ１Ｂａ間には電位差が生じない。また、同層に、導電膜Ｍ１Ｂ以外の他の導電膜パターンが形成されても、当該導電膜パターンも第１電位端（第１電位が印加されている導電部）ＴＡに接続されることとなり、導電膜Ｍ１Ｂと同電位となる。
【００５６】
よって、同層の導電膜間の溝形成用絶縁膜の上面等にＣＭＰ工程などに起因する欠陥が生じたとしても、これらの間の耐圧を考慮する必要が無く、耐圧劣化の問題を回避することができる。
【００５７】
また、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターンの導電膜部（Ｍ１Ｂａ〜Ｍ３Ｂａ）をストライプ構造とすることで、ディシングの影響を受けにくくすることができる。このディッシングについては、後述の実施の形態２において詳細に説明する。さらに、容量を構成する導電膜Ｍ２ＢとＭ３Ｂ間に高誘電率の絶縁膜（ＩＬ２Ｂ、ＩＬ３Ｂ）を用いたので、容量を大きくすることができる。また、ＭＩＳＦＥＴ形成領域Ａ１の層間絶縁膜ＩＬ２Ａ、ＩＬ３Ａと異なる膜（ＩＬ２Ｂ、ＩＬ３Ｂ）を用いることで、ＭＩＳＦＥＴ形成領域Ａ１の層間絶縁膜に制限されることなく、容量の調整をすることができる。逆に、ＭＩＳＦＥＴ形成領域Ａ１においては、相対的に低誘電率の絶縁膜（ＩＬ２Ａ、ＩＬ３Ａ）を用いることで、配線（Ｍ１Ａ〜Ｍ３Ａ）間容量を低減することができる。
【００５８】
このように、容量素子を有する半導体装置の耐圧を向上させ、また、容量を大きく確保することができるなど、半導体装置の性能を向上させることができる。
【００５９】
[製法説明]
次いで、本実施の形態の半導体装置の製造工程について、図面を参照しながら説明するとともに、本実施の形態の半導体装置の構成をより明確とする。図６〜図１６は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【００６０】
図６に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。
【００６１】
次いで、半導体基板１に素子分離領域２を形成する。例えば、半導体基板１をドライエッチングすることにより、例えば深さ３００ｎｍ程度の溝（素子分離溝）を形成する。次いで、溝の内部（側壁および底部）を含む半導体基板１に溝内を埋める程度の膜厚の酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などにより形成（堆積）する。次いで、ＣＭＰ法により酸化シリコン膜を研磨することにより、溝の外部の絶縁膜を除去することにより、素子分離領域２を形成する。このような素子分離領域２の形成方法をＳＴＩ（Shallow Trench Isolation）法という。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法を用いて素子分離領域２を形成してもよい。
【００６２】
ここで、半導体基板１のキャパシタ形成領域Ｂ１においては、領域全体に、素子分離領域２を形成してもよいが、素子分離領域２の配置の規則性を向上し、ＣＭＰ工程でのディッシングを低減するため、図６に示すように、所定の間隔を置いて複数の素子分離領域２が配置されている。
【００６３】
次いで、半導体基板１中にｐ型ウエル領域３、ｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐを形成する。例えば、半導体基板１のキャパシタ形成領域Ｂ１にｐ型不純物（例えばホウ素（Ｂ））をイオン注入することによって、ｐ型ウエル領域３を形成する。
【００６４】
また、半導体基板１のＭＩＳＦＥＴ形成領域Ａ１のうち、ｐチャネル型のＭＩＳＦＥＴ形成領域に、ｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することによってｎ型ウエル領域４ｎを形成する。半導体基板１のＭＩＳＦＥＴ形成領域Ａ１のうち、ｎチャネル型のＭＩＳＦＥＴ形成領域に、ｐ型不純物（例えばホウ素（Ｂ））をイオン注入することによってｐ型ウエル領域４ｐを形成する。
【００６５】
次いで、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわち素子分離領域２で規定された活性領域の表面）上にゲート絶縁膜７を形成する。例えば、半導体基板１の表面を熱酸化することにより薄い酸化シリコン膜を形成し、ゲート絶縁膜７とする。この際、ＭＩＳＦＥＴ形成領域Ａ１のｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐの表面だけでなく、キャパシタ形成領域Ｂ１のｐ型ウエル領域３の表面にも薄い酸化シリコン膜が形成されるが、この膜は、この後の処理（例えば多結晶シリコン膜のパターニング工程）により除去される。
【００６６】
次いで、半導体基板１の上方にゲート電極８ｎ、８ｐおよび導体パターン（ダミーゲート電極）８ｄを形成する。例えば、半導体基板１の上方に導体膜として多結晶シリコン膜をＣＶＤ法などで形成し、この膜をフォトリソグラフィ法およびドライエッチング法を用いて所望の形状に加工することにより、ゲート電極８ｎ、８ｐおよび導体パターン８ｄを形成する。このように、露光・現像処理（フォトリソグラフィ）を行い所望の形状に加工したフォトレジスト膜をマスクとして、下層の膜をエッチングすることにより下層の膜を所望の形状に加工する工程をパターニングという。
【００６７】
上記ゲート電極８ｎ、８ｐはＭＩＳＦＥＴ形成領域Ａ１のｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐ上にゲート絶縁膜７を介して形成され、導体パターン８ｄはキャパシタ形成領域Ｂ１の素子分離領域２上に形成される。キャパシタ形成領域Ｂ１に形成される導体パターン（ダミーゲート電極）８ｄは、ＭＩＳＦＥＴのゲート電極としては機能しないが、ＭＩＳＦＥＴ形成領域Ａ１のゲート電極８ｎ、８ｐと同工程で形成された同層の導体パターンである。
【００６８】
次いで、図７に示すように、ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴ形成領域に、ｐ型の不純物をイオン注入することなどにより、ゲート電極８ｐの両側の半導体基板１（ｎ型ウエル領域４ｎ）中にｐ−型半導体領域９ｐを形成する。また、ＭＩＳＦＥＴ形成領域Ａ１のｎチャネル型のＭＩＳＦＥＴ形成領域に、ｎ型の不純物をイオン注入することなどにより、ゲート電極８ｎの両側の半導体基板１（ｐ型ウエル領域４ｐ）中にｎ−型半導体領域９ｎを形成する。
【００６９】
次いで、ゲート電極８ｎ、８ｐの側壁上に、サイドウォール膜ＳＷを形成する。サイドウォール膜ＳＷは、例えば、半導体基板１の上方に、絶縁膜として例えば酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成する。なお、ゲート電極８ｎ、８ｐの側壁上にサイドウォール膜ＳＷを形成する際には、導体パターン８ｄの側壁上にも、サイドウォール膜ＳＷが形成される。
【００７０】
次いで、ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴ形成領域に、ｐ型の不純物をイオン注入することなどにより、ゲート電極８ｐおよびサイドウォール膜ＳＷの合成体の両側の半導体基板１（ｎ型ウエル領域４ｎ）中にｐ＋型半導体領域１１ｐを形成する。また、ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴ形成領域に、ｎ型の不純物をイオン注入することなどにより、ゲート電極８ｎおよびサイドウォール膜ＳＷの合成体の両側の半導体基板１（ｐ型ウエル領域４ｐ）中にｎ＋型半導体領域１１ｎを形成する。
【００７１】
次いで、必要に応じて、ＭＩＳＦＥＴ形成領域Ａ１のゲート電極８ｎ、８ｐ、ｐ＋型半導体領域１１ｐおよびｎ＋型半導体領域１１ｎの上部に金属シリサイド層（図示せず）を形成する。例えば、ゲート電極８ｎ、８ｐ、ｐ＋型半導体領域１１ｐおよびｎ＋型半導体領域１１ｎの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、金属シリサイド層を形成する。その後、未反応の金属膜は除去する。
【００７２】
次いで、図８に示すように、半導体基板１上にゲート電極８ｎ、８ｐおよび導体パターン８ｄを覆うように層間絶縁膜ＩＬ１をＣＶＤ法などを用いて形成する。層間絶縁膜ＩＬ１として、例えば、窒化シリコン膜とその上の酸化シリコン膜との積層膜をＣＶＤ法などで形成する。層間絶縁膜ＩＬ１を成膜した段階では、下地の段差（ゲート電極８ｎ、８ｐおよび導体パターン８ｄの段差など）に起因して層間絶縁膜ＩＬ１の上面に凹凸形状が形成されている。層間絶縁膜ＩＬ１の成膜後、層間絶縁膜ＩＬ１の上面（表面）をＣＭＰ法により研磨することにより、層間絶縁膜ＩＬ１の上面を平坦化する。これにより、ＭＩＳＦＥＴ形成領域Ａ１、キャパシタ形成領域Ｂ１およびその他の領域で、層間絶縁膜ＩＬ１の上面の高さがほぼ一致する。
【００７３】
次いで、層間絶縁膜ＩＬ１をパターニングすることにより、層間絶縁膜ＩＬ１中にコンタクトホールＣ１を形成する。例えば、下層側の窒化シリコン膜をエッチングストッパとして酸化シリコン膜をドライエッチングして酸化シリコン膜にコンタクトホールＣ１を形成してから、コンタクトホールＣ１の底部の窒化シリコン膜をドライエッチングして層間絶縁膜ＩＬ１にコンタクトホールＣ１を形成する。これにより、オーバーエッチングを抑制し、精度良くコンタクトホールＣ１を形成することができる。
【００７４】
次いで、コンタクトホールＣ１内に、プラグＰ１を形成する。例えば、コンタクトホールＣ１の内部を含む層間絶縁膜ＩＬ１上に、薄い導電性バリア膜をスパッタリング法などによって形成した後、タングステン（Ｗ）膜などからなる主導体をＣＶＤ法などによってコンタクトホールＣ１を埋める程度の膜厚で形成する。次いで、層間絶縁膜ＩＬ１上の不要な主導体膜および導電性バリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホールＣ１内に残存して埋め込まれた主導体膜および導電性バリア膜からなるプラグＰ１を形成することができる。
【００７５】
次いで、図９に示すように、プラグＰ１が埋め込まれた層間絶縁膜ＩＬ１上に、溝形成用絶縁膜ＩＧ１を形成する。例えば、窒化シリコン膜とその上の酸化シリコン膜との積層膜などからなる溝形成用絶縁膜ＩＧ１をＣＶＤ法などで形成する。次いで、溝形成用絶縁膜ＩＧ１をパターニングすることにより、溝形成用絶縁膜ＩＧ１に溝（開口部、配線溝、導電膜溝）を形成する。このエッチングの際も、下層側の窒化シリコン膜をエッチングストッパとして酸化シリコン膜をドライエッチングした後、底部の窒化シリコン膜をドライエッチングすることにより、オーバーエッチングを抑制し、精度良く溝を形成することができる。この溝の形状は、配線Ｍ１Ａおよび導電膜Ｍ１Ｂの形状に対応している（図２参照）。
【００７６】
次いで、溝形成用絶縁膜ＩＧ１に形成された溝内に配線Ｍ１Ａおよび導電膜Ｍ１Ｂを形成する。例えば、溝の内部（底部および側壁上）を含む溝形成用絶縁膜ＩＧ１上にバリア導体膜（例えば窒化チタン膜）を形成してから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を成長させ、銅めっき膜により溝の内部を埋め込む。次いで、溝以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去し、溝内に銅めっき膜、シード層およびバリア導体膜を残すことで、銅を主導電材料とする配線Ｍ１Ａおよび導電膜Ｍ１Ｂを形成する。この導電膜Ｍ１Ｂのパターンは、図２を参照しながら説明したとおりである。
【００７７】
このように、溝の内部に導電性膜を埋め込むことにより配線または導電膜を形成する方法をダマシン法といい、特に、プラグと配線（導電膜）とを別工程で形成する方法をシングルダマシン法と言う。また、後述する２層目以降の配線（導電膜）のように、コンタクトホールおよび溝内に同時に導電性膜を埋め込むことにより、一度にプラグと配線（導電膜）とを形成する方法をデュアルダマシン法と言う。
【００７８】
次いで、配線Ｍ１Ａおよび導電膜Ｍ１Ｂが埋め込まれた溝形成用絶縁膜ＩＧ１上に、層間絶縁膜を形成するが、本実施の形態においては、ＭＩＳＦＥＴ形成領域Ａ１においては、層間絶縁膜ＩＬ２Ａを、キャパシタ形成領域Ｂ１においては、層間絶縁膜ＩＬ２Ａより誘電率の大きな層間絶縁膜ＩＬ２Ｂを形成する。
【００７９】
例えば、図１０に示すように、配線Ｍ１Ａおよび導電膜Ｍ１Ｂが埋め込まれた溝形成用絶縁膜ＩＧ１上に、層間絶縁膜ＩＬ２Ａとして、例えば、ＳｉＯＣ膜を形成する。このＳｉＯＣ膜は、例えば、Ｓｉ（ＣＨ３）２（ＯＣＨ３）２(Dimethyldimethoxysilane)ガスを原料としたプラズマＣＶＤ法で形成することができる。ＳｉＯＣ膜の誘電率は、３程度である。
【００８０】
次いで、ＳｉＯＣ膜をパターニングすることにより、図１１に示すように、ＭＩＳＦＥＴ形成領域Ａ１にＳｉＯＣ膜を残存させ、ＭＩＳＦＥＴ形成領域Ａ１にのみ、比較的低誘電率の層間絶縁膜ＩＬ２Ａが形成される。次いで、層間絶縁膜ＩＬ２Ａおよび導電膜Ｍ１Ｂ（Ｍ１Ｂａ）が埋め込まれた溝形成用絶縁膜ＩＧ１上に、層間絶縁膜ＩＬ２Ｂとして、例えば、ＴＥＯＳ膜を形成する。ＴＥＯＳ膜は、テトラエトキシシラン（Tetraethoxysilane、Tetra Ethyl Ortho Silicateとも言う）ガスを原料としたプラズマＣＶＤ法で形成することができる。ＴＥＯＳ膜の誘電率は、３．９程度である。次いで、図１２に示すように、ＴＥＯＳ膜の上部を上記ＳｉＯＣ膜が露出するまでＣＭＰ法などで研磨する。これにより、ＭＩＳＦＥＴ形成領域Ａ１にのみ、比較的低誘電率の層間絶縁膜ＩＬ２Ａを残存させ、さらに、キャパシタ形成領域Ｂ１にのみ、比較的高誘電率の層間絶縁膜ＩＬ２Ｂを残存させることができる。さらに、ＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１において、層間絶縁膜ＩＬ２Ａ、ＩＬ２Ｂの高さをほぼ一致させる（平坦化する）ことができる。
【００８１】
次いで、図１３に示すように、層間絶縁膜ＩＬ２ＡおよびＩＬ２Ｂ上に、溝形成用絶縁膜ＩＧ２を形成する。溝形成用絶縁膜ＩＧ２は、溝形成用絶縁膜ＩＧ１と同様に形成することができる。
【００８２】
次いで、デュアルダマシン法を用いて配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２を形成する。例えば、溝形成用絶縁膜ＩＧ２をパターニングすることにより、溝形成用絶縁膜ＩＧ２に溝（開口部、配線溝、導電膜溝）を形成し、溝内を含む溝形成用絶縁膜ＩＧ２上に、第１フォトレジスト膜（図示せず）を堆積し、エッチバックすることにより溝を第１フォトレジスト膜で埋め込む。さらに、第１フォトレジスト膜上に後述するプラグＰ２の形成領域が開口した第２フォトレジスト膜（図示せず）を形成し、この第２フォトレジスト膜をマスクに、第１フォトレジスト膜および層間絶縁膜ＩＬ２Ａ、ＩＬ２Ｂを、エッチングすることにより、コンタクトホールＣ２を形成する。なお、ここでは、溝を形成した後、コンタクトホールＣ２を形成したが、プラグＰ２の形成領域の溝形成用絶縁膜ＩＧ２および層間絶縁膜ＩＬ２Ａ、ＩＬ２ＢをエッチングすることによりコンタクトホールＣ２を形成した後、溝形成用絶縁膜ＩＧ２をエッチングすることにより、溝を形成してもよい。
【００８３】
次いで、図１４に示すように、上記溝およびコンタクトホールＣ２内に、配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２を形成する。例えば、上記溝およびコンタクトホールＣ２の内部を含む溝形成用絶縁膜ＩＧ２上にバリア導体膜（例えば窒化チタン膜）を形成してから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を成長させ、銅めっき膜により溝およびコンタクトホールＣ２の内部を埋め込む。次いで、溝およびコンタクトホールＣ２以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去し、溝およびコンタクトホールＣ２内に銅めっき膜、シード層およびバリア導体膜を残すことで、銅を主導電材料とする配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２を形成する。この導電膜Ｍ２Ｂのパターンは、図３を参照しながら説明したとおりである。
【００８４】
次いで、配線Ｍ２Ａおよび導電膜Ｍ２Ｂが埋め込まれた溝形成用絶縁膜ＩＧ２上に、層間絶縁膜を形成する。ＭＩＳＦＥＴ形成領域Ａ１においては、層間絶縁膜ＩＬ３Ａを、キャパシタ形成領域Ｂ１においては、層間絶縁膜ＩＬ２Ａより誘電率の大きな層間絶縁膜ＩＬ３Ｂを形成する。層間絶縁膜ＩＬ３Ａ、ＩＬ３Ｂは、それぞれ層間絶縁膜ＩＬ２Ａ、ＩＬ２Ｂと同様に形成することができる。例えば、図１５に示すように、配線Ｍ２Ａおよび導電膜Ｍ２Ｂが埋め込まれた溝形成用絶縁膜ＩＧ２上に、層間絶縁膜ＩＬ３Ａとして、例えば、ＳｉＯＣ膜を形成し、ＳｉＯＣ膜をパターニングすることにより、ＭＩＳＦＥＴ形成領域Ａ１にのみ、比較的低誘電率の層間絶縁膜ＩＬ３Ａを形成する。次いで、層間絶縁膜ＩＬ３Ａおよび導電膜Ｍ２Ｂ（Ｍ２Ｂａ）が埋め込まれた溝形成用絶縁膜ＩＧ２上に、層間絶縁膜ＩＬ３Ｂとして、例えば、ＴＥＯＳ膜を形成する。次いで、図１６示すように、ＴＥＯＳ膜の上部を上記ＳｉＯＣ膜が露出するまでＣＭＰ法などで研磨する。これにより、ＭＩＳＦＥＴ形成領域Ａ１にのみ、比較的低誘電率の層間絶縁膜ＩＬ３Ａを残存させ、さらに、キャパシタ形成領域Ｂ１にのみ、比較的高誘電率の層間絶縁膜ＩＬ３Ｂを残存させることができる。さらに、ＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１において、層間絶縁膜ＩＬ３Ａ、ＩＬ３Ｂの高さをほぼ一致させる（平坦化する）ことができる。
【００８５】
次いで、図１６に示すように、層間絶縁膜ＩＬ３ＡおよびＩＬ３Ｂ上に、溝形成用絶縁膜ＩＧ３を形成する。溝形成用絶縁膜ＩＧ３は、溝形成用絶縁膜ＩＧ２と同様に形成することができる。次いで、デュアルダマシン法を用いて配線Ｍ３Ａ、導電膜Ｍ３ＢおよびプラグＰ３を形成する。配線Ｍ３Ａ、導電膜Ｍ３ＢおよびプラグＰ３は、配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２と同様に形成することができる。
【００８６】
以上の工程により、ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）およびその上方の配線Ｍ１Ａ〜Ｍ３Ａが形成され、キャパシタ形成領域Ｂ１において、導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する容量素子ＣＰが形成される（図１参照）。
【００８７】
また、容量素子ＣＰを構成する導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂは、図示しないプラグや導電膜（配線）を介して、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ２Ｂは、図示しないプラグや導電膜（配線）を介して、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。また、導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、同じ電位が印加される導電膜（例えば、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂ）間をプラグで接続し、これらにプラグを介して電位を印加してもよい。
【００８８】
この後、層間絶縁膜および溝形成用絶縁膜の形成と、デュアルダマシン法を用いた配線、導電膜およびプラグの形成工程を繰り返すことにより、さらに多層の配線および導電膜を形成してもよい。
【００８９】
なお、上記実施の形態においては、高誘電率および低誘電率の絶縁膜としてＴＥＯＳ膜およびＳｉＯＣ膜の組み合わせを用いたが、他の組み合わせでもよい。誘電率（ε）が３より大きい膜としては、上記ＴＥＯＳ膜の他、ＰＳＩＯなどが挙げられる。ＰＳＩＯ膜は、Ｐ（プラズマ）−ＳｉＯ膜であり、例えば、プラズマ下で成膜された酸化シリコン膜またはプラズマ処理された酸化シリコン膜である。また、誘電率（ε）が３以下の膜としては、上記ＳｉＯＣ膜の他、ＳｉＯＦ膜、ＦＳＧ（Fluorinated Silica Glass）膜などが挙げられる。
【００９０】
また、本実施の形態においては、層間絶縁膜ＩＬ２ＢおよびＩＬ３Ｂを、層間絶縁膜ＩＬ２ＡおよびＩＬ３Ａと異なる膜を用いて形成したが、同一の層間絶縁膜をＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１に形成した後、キャパシタ形成領域Ｂ１の層間絶縁膜に特定の処理を施すことにより、キャパシタ形成領域Ｂ１の層間絶縁膜を高誘電率化してもよい。処理としては、プラズマ処理や窒化処理、イオン注入処理などが挙げられる。
【００９１】
（実施の形態２）
実施の形態１においては、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）を形成したが、本実施の形態においては、同層の導電膜部Ｍ１Ｂ１ａおよびＭ１Ｂ２ａで容量（Ｃｈ）を構成するが、導電膜間を所定の距離以上離間することで、これらの間の耐圧を向上させる。
【００９２】
本実施の形態の半導体装置を図面を参照しながら説明する。
【００９３】
[構造説明]
図１７は、本実施の形態の半導体装置の要部断面図である。図１８〜図２０は、本実施の形態の半導体装置のキャパシタ形成領域の要部平面図である。図２１は、本実施の形態の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。
【００９４】
図１７に示すように、本実施の形態の半導体装置は、ＭＩＳＦＥＴおよび容量素子を有する半導体装置である。
【００９５】
実施の形態１と同様に、半導体基板１は、ｐ型の単結晶シリコンなどからなり、半導体基板１は、ＭＩＳＦＥＴが形成されたＭＩＳＦＥＴ形成領域Ａ１（第１領域、ロジック領域）と、容量素子ＣＰが形成されたキャパシタ形成領域Ｂ１（第２領域）とを有している。ＭＩＳＦＥＴ形成領域Ａ１には、ＭＩＳＦＥＴＱｎ、Ｑｐが形成され、ＭＩＳＦＥＴ形成領域Ａ１とは異なる領域（平面領域）であるキャパシタ形成領域Ｂ１には、容量素子ＣＰが形成されている。
【００９６】
＜ＭＩＳＦＥＴ＞
ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴＱｐおよびｎチャネル型のＭＩＳＦＥＴＱｎの構成は実施の形態１と同様である。それぞれ、素子分離領域２で規定された活性領域の表面に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極８ｎ、８ｐと、ゲート電極８ｎ、８ｐの両側の半導体基板１中に形成されたソース・ドレイン用の半導体領域（ｎ型不純物拡散層、ｐ型不純物拡散層）とを有する。このソース・ドレイン用の半導体領域は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有する。ｐ型不純物拡散層は、ｐ−型半導体領域９ｐと、ｐ−型半導体領域９ｐよりも不純物濃度が高いｐ＋型半導体領域１１ｐとにより構成されている。ｐ＋型半導体領域１１ｐは、ゲート電極８ｐおよびサイドウォール膜ＳＷの両側のｎ型ウエル領域４ｎに配置されており、ｐ−型半導体領域９ｐは、ゲート電極８ｐの両側のｎ型ウエル領域４ｎに配置されている。ｎ型不純物拡散層は、ｎ−型半導体領域９ｎと、ｎ−型半導体領域９ｎよりも不純物濃度が高いｎ＋型半導体領域１１ｎとにより構成されている。ｎ＋型半導体領域１１ｎは、ゲート電極８ｎおよびサイドウォール膜ＳＷの両側のｐ型ウエル領域４ｐに配置されており、ｎ−型半導体領域９ｎは、ゲート電極８ｎの両側のｐ型ウエル領域４ｐに配置されている。
【００９７】
ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の上方には、実施の形態１と同様に、配線Ｍ１Ａ〜Ｍ３Ａが配置されている。各配線Ｍ１Ａ〜Ｍ３Ａは、銅を主成分（５０％以上）とする銅配線であって、ダマシン技術を用いて形成したダマシン配線（埋め込み配線）である。各配線（Ｍ１Ａ〜Ｍ３Ａ）間および配線Ｍ１ＡとＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）との間は、プラグＰ１〜Ｐ３で接続される。
【００９８】
＜容量素子＞
キャパシタ形成領域Ｂ１の容量素子ＣＰは、実施の形態１と同様に、層間絶縁膜ＩＬ１の上方に形成された導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する。
【００９９】
具体的には、層間絶縁膜ＩＬ１上には、導電膜Ｍ１Ｂとして導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２の２つのパターンが配置されている。この導電膜Ｍ１Ｂ上には、層間絶縁膜ＩＬ２Ａが配置され、さらに、層間絶縁膜ＩＬ２Ａ上には、導電膜Ｍ２Ｂとして導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２の２つのパターンが配置されている。また、導電膜Ｍ２Ｂ上には、層間絶縁膜ＩＬ３Ａが配置され、さらに、層間絶縁膜ＩＬ３Ａ上には、導電膜Ｍ３Ｂとして導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２の２つのパターンが配置されている。
【０１００】
また、導電膜Ｍ１Ｂを構成する導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２の２つのパターンは、それぞれ層間絶縁膜ＩＬ１上に配置された溝形成用絶縁膜ＩＧ１中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ１Ｂ（Ｍ１Ｂ１、Ｍ１Ｂ２）は、上記配線Ｍ１Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ１中に配置されている。
【０１０１】
導電膜Ｍ２Ｂを構成する導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２の２つのパターンは、それぞれ層間絶縁膜ＩＬ２Ａ上に配置された溝形成用絶縁膜ＩＧ２中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ２Ｂ（Ｍ２Ｂ１、Ｍ２Ｂ２）は、上記配線Ｍ２Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ２中に配置されている。
【０１０２】
導電膜Ｍ３Ｂを構成する導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２の２つのパターンは、それぞれ層間絶縁膜ＩＬ３Ａ上に配置された溝形成用絶縁膜ＩＧ３中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ３Ｂ（Ｍ２Ｂ１、Ｍ２Ｂ２）は、上記配線Ｍ３Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ３中に配置されている。
【０１０３】
次いで、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターン（上面から見た平面形状）について説明する。
【０１０４】
導電膜Ｍ１Ｂとして、図１７においては、導電膜Ｍ１Ｂ１（導電膜部Ｍ１Ｂ１ａ）および導電膜Ｍ１Ｂ２（導電膜部Ｍ１Ｂ２ａ）の２つのパターンが示されている。図１８に示すように、２つのパターンのうち、導電膜Ｍ１Ｂ１のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ１Ｂ１ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ１Ｂ１ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ１Ｂ１ｂとを有している。また、導電膜Ｍ１Ｂ２のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ１Ｂ２ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ１Ｂ２ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ１Ｂ２ｂとを有している。導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２は、複数の導電膜部Ｍ１Ｂ２ａが、複数の導電膜部Ｍ１Ｂ１ａの間に、それぞれ位置するように配置される。言い換えれば、導電膜部Ｍ１Ｂ２ａと導電膜部Ｍ１Ｂ１ａとが交互に配置される。導電膜部Ｍ１Ｂ２ａと導電膜部Ｍ１Ｂ１ａの幅（Ｙ方向の幅または寸法）Ｗ２は、同じであることが好ましく、また、導電膜部Ｍ１Ｂ２ａと導電膜部Ｍ１Ｂ１ａとの間隔（スペース）Ｓ２も、同じであることが好ましい。なお、導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２の２つのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１０５】
導電膜Ｍ２Ｂとして、図１７においては、導電膜Ｍ２Ｂ１（導電膜部Ｍ２Ｂ１ａ）および導電膜Ｍ２Ｂ２（導電膜部Ｍ２Ｂ２ａ）の２つのパターンが示されている。図１９に示すように、２つのパターンのうち、導電膜Ｍ２Ｂ１のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ２Ｂ１ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ２Ｂ１ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ２Ｂ１ｂとを有している。また、導電膜Ｍ２Ｂ２のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ２Ｂ２ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ２Ｂ２ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ２Ｂ２ｂとを有している。導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２は、複数の導電膜部Ｍ２Ｂ２ａが、複数の導電膜部Ｍ２Ｂ１ａの間に、それぞれ位置するように配置される。言い換えれば、導電膜部Ｍ２Ｂ２ａと導電膜部Ｍ２Ｂ１ａとが交互に配置される。導電膜部Ｍ２Ｂ２ａと導電膜部Ｍ２Ｂ１ａの幅（Ｙ方向の幅または寸法）Ｗ２は、同じであることが好ましく、また、導電膜部Ｍ２Ｂ２ａと導電膜部Ｍ２Ｂ１ａとの間隔（スペース）Ｓ２も、同じであることが好ましい。また、導電膜Ｍ２Ｂ１の複数の導電膜部Ｍ２Ｂ１ａと導電膜Ｍ１Ｂ１の複数の導電膜部Ｍ１Ｂ１ａとは、それぞれ平面的に重なる（好ましくは同じ）位置に配置され、導電膜部Ｍ２Ｂ２の複数の導電膜部Ｍ２Ｂ２ａと導電膜Ｍ１Ｂ２の複数の導電膜部Ｍ１Ｂ２ａとは、それぞれ平面的に重なる（好ましくは同じ）位置に配置されている。なお、導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２の２つのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１０６】
導電膜Ｍ３Ｂとして、図１７においては、導電膜Ｍ３Ｂ１（導電膜部Ｍ３Ｂ１ａ）および導電膜Ｍ３Ｂ２（導電膜部Ｍ３Ｂ２ａ）の２つのパターンが示されている。図２０に示すように、導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２のパターンは、それぞれ導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２のパターンと同じである。即ち、２つのパターンのうち、導電膜Ｍ３Ｂ１のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ３Ｂ１ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ３Ｂ１ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ３Ｂ１ｂとを有している。また、導電膜Ｍ３Ｂ２のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ３Ｂ２ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ３Ｂ２ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ３Ｂ２ｂとを有している。導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２は、複数の導電膜部Ｍ３Ｂ２ａが、複数の導電膜部Ｍ３Ｂ１ａの間に、それぞれ位置するように配置される。言い換えれば、導電膜部Ｍ３Ｂ２ａと導電膜部Ｍ３Ｂ１ａとが交互に配置される。導電膜部Ｍ３Ｂ２ａと導電膜部Ｍ３Ｂ１ａの幅（Ｙ方向の幅または寸法）Ｗ２は、同じであることが好ましく、また、導電膜部Ｍ３Ｂ２ａと導電膜部Ｍ３Ｂ１ａとの間隔（スペース）Ｓ２も、同じであることが好ましい。また、導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２のパターンは、それぞれ導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２のパターンと同じであるため、導電膜Ｍ３Ｂ１の複数の導電膜部Ｍ３Ｂ１ａと導電膜Ｍ２Ｂ１の複数の導電膜部Ｍ２Ｂ１ａとは、それぞれ平面的に重なる（好ましくは同じ）位置に配置され、導電膜Ｍ３Ｂ２の複数の導電膜部Ｍ３Ｂ２ａと導電膜Ｍ２Ｂ２の複数の導電膜部Ｍ２Ｂ２ａとは、それぞれ平面的に重なる（好ましくは同じ）位置に配置されている。なお、導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２の２つのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１０７】
また、図２１に示すように、上記導電膜Ｍ１Ｂ１、Ｍ１Ｂ２、導電膜Ｍ２Ｂ１、Ｍ２Ｂ２および導電膜Ｍ３Ｂ１、Ｍ３Ｂ２のうち、上記導電膜Ｍ１Ｂ２、Ｍ２Ｂ１およびＭ３Ｂ２は、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ１Ｂ１、Ｍ２Ｂ２およびＭ３Ｂ１は、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。第１電位と第２電位は異なる電位である。言い換えれば、上記導電膜Ｍ１Ｂ２、Ｍ２Ｂ１およびＭ３Ｂ２には、第１電位が印加され、導電膜Ｍ１Ｂ１、Ｍ２Ｂ２およびＭ３Ｂ１には、第２電位が印加される。
【０１０８】
このように、電位を印加することにより、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）が形成されるとともに、同層の導電膜Ｍ１Ｂ１とＭ１Ｂ２、Ｍ２Ｂ１とＭ２Ｂ２、Ｍ３Ｂ１とＭ３Ｂ２との間において横方向にも容量（Ｃｈ）を得ることができる(図２１参照)。この場合、隣り合うパターン間、即ち、Ｍ１Ｂ１ａとＭ１Ｂ２ａ、Ｍ２Ｂ１ａとＭ２Ｂ２ａ、およびＭ３Ｂ１ａとＭ３Ｂ２ａ間には電位差が生じることとなる。
【０１０９】
ここで、本実施の形態においては、上記間隔（スペース）Ｓ２を０．１４μｍ以上とすることが好ましい。即ち、導電膜部Ｍ１Ｂ２ａと導電膜部Ｍ１Ｂ１ａとの間隔（スペース）Ｓ２、導電膜部Ｍ２Ｂ２ａと導電膜部Ｍ２Ｂ１ａとの間隔（スペース）Ｓ２、およびまた、導電膜部Ｍ３Ｂ２ａと導電膜部Ｍ３Ｂ１ａとの間隔（スペース）Ｓ２を０．１４μｍ以上とする。
【０１１０】
このように、同層の導電膜Ｍ１Ｂ１とＭ１Ｂ２、Ｍ２Ｂ１とＭ２Ｂ２、Ｍ３Ｂ１とＭ３Ｂ２との間において横方向にも容量（Ｃｈ）を得ることで、容量を大きく確保することができる。また、実施の形態１において詳細に説明した耐圧の劣化に対しても、導電膜部間の間隔（スペース）Ｓ２を所定の距離以上とすることで、耐圧を確保することができる。
【０１１１】
本発明者の検討によれば、銅埋め込み配線よりなるＷ２＝０．１４μｍ、Ｓ２＝０．１４μｍの容量素子ＣＰについて、信頼性についてＴＤＤＢ評価を行ったところ、５．５Ｖの印加電圧で、１００ｐｐｍの欠陥が生じるまでの寿命（信頼性基準１）は、２．４×１０４年の良好な結果を得た。また、２０Ｖの印加電圧でも、１００ｐｐｍの欠陥が生じるまでの寿命（信頼性基準１）は、１．７×１０５時間の良好な結果を得た。また、０．１ｐｐｍの欠陥が生じるまでの寿命（信頼性基準２）は、５．５Ｖの印加電圧で、４．１×１０３年の良好な結果を得た。また、２０Ｖの印加電圧でも、２．８×１０４時間の良好な結果を得た。このように、信頼性基準１において、１０年以上、信頼性基準２において、６０時間以上の基準を満たすことが判明した。
【０１１２】
このように、導電膜部間の間隔（スペース）Ｓ２を所定の０．１４μｍ以上とすることで、耐圧を向上させ、横方向にも容量（Ｃｈ）を得ることができるなど、半導体装置の性能を向上させることができる。
【０１１３】
また、容量（Ｃｖ）を大きくするためには、導電膜Ｍ１ＢとＭ２Ｂとの対向面積を大きくすればよい。言い換えれば、導電膜Ｍ１ＢとＭ２Ｂ２の形成面積を大きくすればよい。しかしながら、導電膜の形成面積を大きく、例えば、導電膜部（Ｍ１Ｂ１ａやＭ２Ｂ１ａなど）の幅Ｗ２を大きくした場合、ディッシングが生じ、装置特性が劣化する。
【０１１４】
配線幅と配線高さ（ディシング量）との関係を図２９に示す。縦軸は、配線高さ（μｍ）、横軸は、配線幅（μｍ）である。図２９に示すとおり、配線幅が大きくなるにしたがって、配線高さが小さくなる。例えば、配線幅が６μｍ以下であれば、細線幅での配線高さから１０％程度の減少で抑えられ配線高さのプロセスばらつきの範囲内とすることができる。これにより、各導電膜部（Ｍ１Ｂ１ａ〜Ｍ３Ｂ１ａ）の幅Ｗ２は、６μｍ以下とすることが好ましい。
【０１１５】
Ｃｕ占有率に対するエロージョン量の関係を図３０に示す。縦軸は、エロージョン量（ｎｍ）、横軸は、Ｃｕ占有率（％）である。図３０に示すとおり、占有率が大きくなるにつれて、エロージョン量（削れ量）が大きくなる。よって、導電膜部の良好な占有率については、エロージョン量低減の観点から低占有率が望ましい。即ち、ＭＩＳＦＥＴ形成領域Ａ１（ロジック部）のような密配線部では例えば占有率が図３０に示す８０％程度になり、配線が３０ｎｍ程度削れてしまう。これに対し、キャパシタ形成領域Ｂ１では導電膜の削れが容量に影響することから、少なくとも安定領域である６０％以下の占有率に抑えることが望ましい。なお、占有率[％]は、（（Ｗ２／（Ｓ２＋Ｗ２））×１００）の式で表すことができる。
【０１１６】
[製法説明]
次いで、本実施の形態の半導体装置の製造工程について、図面を参照しながら説明するとともに、本実施の形態の半導体装置の構成をより明確とする。図２２〜図２４は、本実施の形態の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の製造工程は、実施の形態１とほぼ同様であり、各導電膜Ｍ１Ｂ〜Ｍ３Ｂがそれぞれ２つのパターンよりなり、層間絶縁膜ＩＬ２、ＩＬ３がＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１に延在している点が主な相違点である。
【０１１７】
図２２に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。
【０１１８】
次いで、実施の形態１と同様に半導体基板１に素子分離領域２を形成する。ここで、半導体基板１のキャパシタ形成領域Ｂ１においては、領域全体に、素子分離領域２を形成してもよいが、素子分離領域２の配置の規則性を向上し、ＣＭＰ工程でのディッシングを低減するため、図２２に示すように、所定の間隔を置いて複数の素子分離領域２が配置されている。
【０１１９】
次いで、実施の形態１と同様に、半導体基板１中にｐ型ウエル領域３、ｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐを形成する。次いで、実施の形態１と同様に、ＭＩＳＦＥＴ形成領域Ａ１にｐチャネル型のＭＩＳＦＥＴＱｐおよびｎチャネル型のＭＩＳＦＥＴＱｎを形成するとともに、キャパシタ形成領域Ｂ１に導体パターン（ダミーゲート電極）８ｄおよびサイドウォール膜ＳＷを形成する。
【０１２０】
次いで、図２３に示すように、半導体基板１上にゲート電極８ｎ、８ｐおよび導体パターン８ｄを覆うように層間絶縁膜ＩＬ１をＣＶＤ法などを用いて形成する。層間絶縁膜ＩＬ１は、例えば、窒化シリコン膜とその上の酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１を成膜した段階では、下地の段差（ゲート電極８ｎ、８ｐおよび導体パターン８ｄの段差など）に起因して層間絶縁膜ＩＬ１の上面に凹凸形状が形成されている。層間絶縁膜ＩＬ１の成膜後、層間絶縁膜ＩＬ１の上面（表面）をＣＭＰ法により研磨することにより、層間絶縁膜ＩＬ１の上面を平坦化する。これにより、ＭＩＳＦＥＴ形成領域Ａ１、キャパシタ形成領域Ｂ１およびその他の領域で、層間絶縁膜ＩＬ１の上面の高さがほぼ一致する。
【０１２１】
次いで、実施の形態１と同様に、層間絶縁膜ＩＬ１中にプラグＰ１を形成し、プラグＰ１が埋め込まれた層間絶縁膜ＩＬ１上に、溝形成用絶縁膜ＩＧ１を形成し、シングルダマシン法を用いて、溝形成用絶縁膜ＩＧ１中に配線Ｍ１Ａおよび導電膜Ｍ１Ｂを形成する。この導電膜Ｍ１Ｂのパターンは、図１８を参照しながら説明したとおりである。即ち、導電膜Ｍ１Ｂとして、導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２の２つのパターンが形成される。
【０１２２】
次いで、配線Ｍ１Ａおよび導電膜Ｍ１Ｂが埋め込まれた溝形成用絶縁膜ＩＧ１上に、層間絶縁膜ＩＬ２を形成する。例えば、層間絶縁膜ＩＬ２として、ＴＥＯＳ膜をＣＶＤ法などで形成し、その表面をＣＭＰ法などで研磨することにより、平坦化する。次いで、実施の形態１と同様に、層間絶縁膜ＩＬ２上に、溝形成用絶縁膜ＩＧ２を形成し、デュアルダマシン法を用いて配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２を形成する。この導電膜Ｍ２Ｂのパターンは、図１９を参照しながら説明したとおりである。即ち、導電膜Ｍ２Ｂとして、導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２の２つのパターンが形成される。
【０１２３】
次いで、図２４に示すように、配線Ｍ２Ａおよび導電膜Ｍ２Ｂが埋め込まれた溝形成用絶縁膜ＩＧ２上に、層間絶縁膜ＩＬ３を、例えば、層間絶縁膜ＩＬ２と同様に形成する。次いで、実施の形態１と同様に、層間絶縁膜ＩＬ３上に、溝形成用絶縁膜ＩＧ３を形成し、デュアルダマシン法を用いて配線Ｍ３Ａ、導電膜Ｍ３ＢおよびプラグＰ３を形成する。この導電膜Ｍ３Ｂのパターンは、図２０を参照しながら説明したとおりである。即ち、導電膜Ｍ３Ｂとして、導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２の２つのパターンが形成される。
【０１２４】
以上の工程により、ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）およびその上方の配線Ｍ１Ａ〜Ｍ３Ａが形成され、キャパシタ形成領域Ｂ１において、導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する容量素子ＣＰが形成される。
【０１２５】
また、容量素子ＣＰを構成する導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、即ち、導電膜Ｍ１Ｂ１、Ｍ１Ｂ２、導電膜Ｍ２Ｂ１、Ｍ２Ｂ２および導電膜Ｍ３Ｂ１、Ｍ３Ｂ２のうち、導電膜Ｍ１Ｂ２、Ｍ２Ｂ１およびＭ３Ｂ２は、図示しないプラグや導電膜（配線）を介して、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ１Ｂ１、Ｍ２Ｂ２およびＭ３Ｂ１は、図示しないプラグや導電膜（配線）を介して、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。また、導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、同じ電位が印加される導電膜（例えば、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂ）間をプラグで接続し、これらにプラグを介して電位を印加してもよい。
【０１２６】
この後、層間絶縁膜および溝形成用絶縁膜の形成と、デュアルダマシン法を用いた配線、導電膜およびプラグの形成工程を繰り返すことにより、さらに多層の配線および導電膜を形成してもよい。
【０１２７】
（実施の形態３）
本実施の形態においては、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）を形成し、さらに、配線幅または占有率を所定の条件とすることで、装置特性を向上させる。
【０１２８】
本実施の形態の半導体装置を図面を参照しながら説明する。
【０１２９】
[構造説明]
図２５は、本実施の形態の半導体装置の要部断面図である。図２６は、本実施の形態の半導体装置の構成を概念的に示す断面図である。
【０１３０】
図２５に示すように、本実施の形態の半導体装置は、ＭＩＳＦＥＴおよび容量素子を有する半導体装置である。
【０１３１】
実施の形態１と同様に、半導体基板１は、ｐ型の単結晶シリコンなどからなり、半導体基板１は、ＭＩＳＦＥＴ形成領域Ａ１（第１領域、ロジック領域）と、キャパシタ形成領域Ｂ１（第２領域）とを有している。ＭＩＳＦＥＴ形成領域Ａ１には、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）が形成され、ＭＩＳＦＥＴ形成領域Ａ１とは異なる領域（平面領域）であるキャパシタ形成領域Ｂ１には、容量素子ＣＰが形成されている。
【０１３２】
＜ＭＩＳＦＥＴ＞
ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴＱｐおよびｎチャネル型のＭＩＳＦＥＴＱｎの構成は実施の形態１と同様である。それぞれ、素子分離領域２で規定された活性領域の表面に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極８ｎ、８ｐと、ゲート電極８ｎ、８ｐの両側の半導体基板１中に形成されたソース・ドレイン用の半導体領域（ｎ型不純物拡散層、ｐ型不純物拡散層）とを有する。このソース・ドレイン用の半導体領域は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有する。ｐ型不純物拡散層は、ｐ−型半導体領域９ｐと、ｐ−型半導体領域９ｐよりも不純物濃度が高いｐ＋型半導体領域１１ｐとにより構成されている。ｐ＋型半導体領域１１ｐは、ゲート電極８ｐおよびサイドウォール膜ＳＷの両側のｎ型ウエル領域４ｎに配置されており、ｐ−型半導体領域９ｐは、ゲート電極８ｐの両側のｎ型ウエル領域４ｎに配置されている。ｎ型不純物拡散層は、ｎ−型半導体領域９ｎと、ｎ−型半導体領域９ｎよりも不純物濃度が高いｎ＋型半導体領域１１ｎとにより構成されている。ｎ＋型半導体領域１１ｎは、ゲート電極８ｎおよびサイドウォール膜ＳＷの両側のｐ型ウエル領域４ｐに配置されており、ｎ−型半導体領域９ｎは、ゲート電極８ｎの両側のｐ型ウエル領域４ｐに配置されている。
【０１３３】
ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の上方には、実施の形態１と同様に、配線Ｍ１Ａ〜Ｍ３Ａが配置されている。各配線Ｍ１Ａ〜Ｍ３Ａは、銅を主成分（５０％以上）とする銅配線であって、ダマシン技術を用いて形成したダマシン配線（埋め込み配線）である。各配線（Ｍ１Ａ〜Ｍ３Ａ）間および配線Ｍ１ＡとＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）との間は、プラグＰ１〜Ｐ３で接続される。
【０１３４】
＜容量素子＞
キャパシタ形成領域Ｂ１の容量素子ＣＰは、実施の形態２と同様に、層間絶縁膜ＩＬ１の上方に形成された導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する。
【０１３５】
具体的には、層間絶縁膜ＩＬ１上には、導電膜Ｍ１Ｂが配置されている。この導電膜Ｍ１Ｂ上には、層間絶縁膜ＩＬ２が配置され、さらに、層間絶縁膜ＩＬ２上には、導電膜Ｍ２Ｂが配置されている。また、導電膜Ｍ２Ｂ上には、層間絶縁膜ＩＬ３が配置され、さらに、層間絶縁膜ＩＬ３上には、導電膜Ｍ３Ｂが配置されている。
【０１３６】
また、導電膜Ｍ１Ｂは、層間絶縁膜ＩＬ１上に配置された溝形成用絶縁膜ＩＧ１中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ１Ｂは、上記配線Ｍ１Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ１中に配置されている。
【０１３７】
導電膜Ｍ２Ｂは、層間絶縁膜ＩＬ２上に配置された溝形成用絶縁膜ＩＧ２中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ２Ｂは、上記配線Ｍ２Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ２中に配置されている。
【０１３８】
導電膜Ｍ３Ｂは、層間絶縁膜ＩＬ３上に配置された溝形成用絶縁膜ＩＧ３中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ３Ｂは、上記配線Ｍ３Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ３中に配置されている。
【０１３９】
次いで、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターン（上面から見た平面形状）について説明する。
【０１４０】
導電膜Ｍ１Ｂのパターン（上面から見た平面形状）は、実施の形態１の導電膜Ｍ１Ｂと同じである。即ち、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ１Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ１Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ１Ｂｂとを有している（図２参照）。このような形状を櫛歯形状ということがある。導電膜部Ｍ１Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ１Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。なお、上記Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは直交する方向である。また、導電膜Ｍ１Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１４１】
また、導電膜Ｍ２Ｂのパターン（上面から見た平面形状）は、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ２Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ２Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ２Ｂｂとを有している(図３参照)。導電膜部Ｍ２Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ２Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。また、導電膜部Ｍ２Ｂａの幅Ｗ１は、導電膜部Ｍ１Ｂａの幅Ｗ１と同じである。また、導電膜部Ｍ２Ｂａの間隔（スペース）Ｓ１も、導電膜部Ｍ１Ｂａの間隔Ｓ１と同じである。さらに、導電膜Ｍ２Ｂと導電膜Ｍ１Ｂは、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。また、導電膜Ｍ３Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１４２】
また、導電膜Ｍ３Ｂのパターン（上面から見た平面形状）は、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ３Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ３Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ３Ｂｂとを有している（図４参照）。導電膜部Ｍ３Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ３Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。また、導電膜部Ｍ３Ｂａの幅Ｗ１は、導電膜部Ｍ１Ｂａの幅Ｗ１と同じである。また、導電膜部Ｍ３Ｂａの間隔（スペース）Ｓ１も、導電膜部Ｍ１Ｂａの間隔Ｓ１と同じである。さらに、導電膜Ｍ３Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ１Ｂは、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。また、導電膜Ｍ３Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１４３】
また、図２６に示すように、上記導電膜Ｍ１Ｂ、導電膜Ｍ２Ｂおよび導電膜Ｍ３Ｂのうち、上記導電膜Ｍ１Ｂ、および導電膜Ｍ３Ｂは、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ２Ｂは、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。第１電位と第２電位は異なる電位である。言い換えれば、上記導電膜Ｍ１Ｂ、および導電膜Ｍ３Ｂには、第１電位が印加され、導電膜Ｍ２Ｂは、第２電位が印加される。
【０１４４】
このように、電位を印加することにより、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間に容量が形成される（図２６のＣｖ参照）。
【０１４５】
ここで、本実施の形態においては、各導電膜部（Ｍ１Ｂ１ａ〜Ｍ３Ｂ１ａ）の幅Ｗ２は、６μｍ以下とすることが好ましい。このように、導電膜部の幅を設定することにより、実施の形態２で詳細に説明したように、ディシング量を低減することができる。
【０１４６】
また、本実施の形態においては、導電膜部の占有率（（Ｗ１／（Ｓ１＋Ｗ１））×１００）[％]を、６０％以下とすることが好ましい。このように、導電膜部の占有率を設定することにより、実施の形態２で詳細に説明したように、エロージョンを低減することができる。
【０１４７】
また、上記間隔（スペース）Ｓ２を０．１４μｍ以上としてもよい。本実施の形態においては、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）を形成しているため、各導電膜部（Ｍ１Ｂ１ａ〜Ｍ３Ｂ１ａ）間には、同じ電位が印加されるが、ディシング量低減の観点から、間隔（スペース）Ｓ２を大きくすることが好ましい。
【０１４８】
[製法説明]
本実施の形態の半導体装置の製造工程については、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターン（上面から見た平面形状）が異なる他は、実施の形態２と同様であるため、その詳細な説明を省略する。
【０１４９】
例えば、実施の形態２と同様に、半導体基板（半導体ウエハ）１に素子分離領域２を形成し、次いで、半導体基板１中にｐ型ウエル領域３、ｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐを形成する。次いで、ＭＩＳＦＥＴ形成領域Ａ１にｐチャネル型のＭＩＳＦＥＴＱｐおよびｎチャネル型のＭＩＳＦＥＴＱｎを形成するとともに、キャパシタ形成領域Ｂ１に導体パターン（ダミーゲート電極）８ｄおよびサイドウォール膜ＳＷを形成する。
【０１５０】
次いで、半導体基板１上にゲート電極８ｎ、８ｐおよび導体パターン８ｄを覆うように層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１中にプラグＰ１を形成する。次いで、層間絶縁膜ＩＬ１上の溝形成用絶縁膜ＩＧ１中に配線Ｍ１Ａおよび導電膜Ｍ１Ｂを形成する。
【０１５１】
次いで、溝形成用絶縁膜ＩＧ１上に、層間絶縁膜ＩＬ２を形成し、この層間絶縁膜ＩＬ２上に溝形成用絶縁膜ＩＧ２を形成した後、デュアルダマシン法を用いて配線Ｍ２Ａ、導電膜Ｍ１ＢおよびプラグＰ２を形成する。次いで、溝形成用絶縁膜ＩＧ２上の層間絶縁膜ＩＬ３および溝形成用絶縁膜ＩＧ３を形成し、デュアルダマシン法を用いて配線Ｍ３Ａ、導電膜Ｍ３ＢおよびプラグＰ３を形成する。
【０１５２】
以上の工程により、ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）およびその上方の配線Ｍ１Ａ〜Ｍ３Ａが形成され、キャパシタ形成領域Ｂ１において、導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する容量素子ＣＰが形成される。
【０１５３】
また、容量素子ＣＰを構成する導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂは、図示しないプラグや導電膜（配線）を介して、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ２Ｂは、図示しないプラグや導電膜（配線）を介して、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。また、導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、同じ電位が印加される導電膜（例えば、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂ）間をプラグで接続し、これらにプラグを介して電位を印加してもよい。
【０１５４】
この後、層間絶縁膜および溝形成用絶縁膜の形成と、デュアルダマシン法を用いた配線、導電膜およびプラグの形成工程を繰り返すことにより、さらに多層の配線および導電膜を形成してもよい。
【０１５５】
（実施の形態４）
上記実施の形態で説明した半導体装置（ＭＩＳＦＥＴ、ＣＰ）の適用箇所に制限はないが、例えば、非接触型ＩＣカードなどの非接触電子装置に用いることができる。
【０１５６】
非接触電子装置は、半導体装置（ＩＣチップ、ＩＣ）及びアンテナを搭載しており、リーダ・ライタ装置（Ｒ／Ｗ）と半導体装置（ＩＣチップ）との間で情報の交換を行う。例えば、非接触電子装置が保持しているデータの送信、リーダ・ライタ装置から送信されたデータの保持などを行うことができる。この非接触電子装置の内部には、電源が設けられておらず、電磁誘導により動作電圧（電源電圧）を生成している。例えば、リーダ・ライタ装置（Ｒ／Ｗ）側のアンテナコイルに電流を流すと、交流磁界が発生する。この磁界の中に非接触電子装置をかざすと、非接触電子装置側のアンテナコイルに交流電圧が誘起され、この交流電圧を直流電圧に変換し動作電圧として用いることで、半導体装置（ＩＣチップ）を動作させることができる。例えば、動作電圧（電源電圧）を生成するための共振容量を他のロジック回路などとともにＩＣチップ内に形成する場合がある。
【０１５７】
図２７は、非接触電子装置の構成例を示す図である。図示するように、非接触電子装置は、半導体装置（ＩＣチップ、図２７の破線で囲んだ領域）およびアンテナコイルを有している。ＩＣチップ内には、共振容量（ＣＰ１）、送受信回路、インバータ、レギュレータ（Ｒｅｇ．）、ブースト（Ｂｏｏｓｔ）、ＣＰＵ、メモリなどが配置されている。
【０１５８】
アンテナ及びアンテナコイルは、リーダ・ライタ装置（Ｒ／Ｗ）から供給される高周波信号を受信し、高周波の交流信号を生成する。交流信号は、共振容量（ＣＰ１）や整流回路および平滑容量などからなる電源回路（図示せず）を介して、交流信号を整流し、平滑化した、電源電圧ＶＤＤを生成する。電源電圧ＶＤＤの調整のため、所定の電圧以上にならないように制御するレギュレータ（Ｒｅｇ．）や、昇圧を行うブースト（Ｂｏｏｓｔ）が用いられる。
【０１５９】
この電源電圧ＶＤＤにより、メモリへのデータ書込みや消去などの動作がなされる。また、送受信回路からのデータ信号に基づき、メモリとＣＰＵとの間においてデータの読み出しや書込みが成される。
【０１６０】
上記ＩＣチップにおいては、前述したように、共振容量ＣＰ１や送受信回路等が領域Ａ内に形成されている。この共振容量ＣＰ１として上記実施の形態１の容量を用い、また、送受信回路等を構成するロジック回路等として、上記実施の形態のＭＩＳＦＥＴを用いることができる。
【０１６１】
特に、非接触電子装置においては、微細な領域に効率よく、また、高精度に容量を形成する必要があり、上記実施の形態を用いて好適である。また、共振回路として用いられる容量は、３０Ｖ程度の高耐圧が要求され場合があり、よって、高耐圧化が可能な上記実施の形態を用いて好適である。
【０１６２】
なお、上記実施の形態の非接触型ＩＣカードへの適用は一例にすぎず、高信頼な容量素子を備えたマイコン製品などに広く適用可能である。
【０１６３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１６４】
２ 素子分離領域
３ ｐ型ウエル領域
４ｎ ｎ型ウエル領域
４ｐ ｐ型ウエル領域
７ ゲート絶縁膜
８ｄ 導体パターン
８ｎ ゲート電極
８ｐ ゲート電極
９ｎ ｎ−型半導体領域
９ｐ ｐ−型半導体領域
１１ｎ ｎ＋型半導体領域
１１ｐ ｐ＋型半導体領域
Ａ１ ＭＩＳＦＥＴ形成領域
Ｂ１ キャパシタ形成領域
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Ｃ３ コンタクトホール
ＣＰ 容量素子
ＣＰ１ 共振容量
ＩＧ１ 溝形成用絶縁膜
ＩＧ２ 溝形成用絶縁膜
ＩＧ３ 溝形成用絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ２Ａ 層間絶縁膜
ＩＬ２Ｂ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ３Ａ 層間絶縁膜
ＩＬ３Ｂ 層間絶縁膜
Ｍ１Ａ 配線
Ｍ１Ｂ 導電膜
Ｍ１Ｂ１ 導電膜
Ｍ１Ｂ１ａ 導電膜部
Ｍ１Ｂ１ｂ 導電膜部
Ｍ１Ｂ２ 導電膜
Ｍ１Ｂ２ａ 導電膜部
Ｍ１Ｂ２ｂ 導電膜部
Ｍ１Ｂａ 導電膜部
Ｍ１Ｂｂ 導電膜部
Ｍ２Ａ 配線
Ｍ２Ｂ 導電膜
Ｍ２Ｂ１ 導電膜
Ｍ２Ｂ１ａ 導電膜部
Ｍ２Ｂ１ｂ 導電膜部
Ｍ２Ｂ２ 導電膜
Ｍ２Ｂ２ａ 導電膜部
Ｍ２Ｂ２ｂ 導電膜部
Ｍ２Ｂａ 導電膜部
Ｍ２Ｂｂ 導電膜部
Ｍ３Ａ 配線
Ｍ３Ｂ 導電膜
Ｍ３Ｂ１ 導電膜
Ｍ３Ｂ１ａ 導電膜部
Ｍ３Ｂ１ｂ 導電膜部
Ｍ３Ｂ２ 導電膜
Ｍ３Ｂ２ａ 導電膜部
Ｍ３Ｂ２ｂ 導電膜部
Ｍ３Ｂａ 導電膜部
Ｍ３Ｂｂ 導電膜部
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
Ｑｎ ｎチャネル型のＭＩＳＦＥＴ
Ｑｐ ｐチャネル型のＭＩＳＦＥＴ
Ｓ１ 間隔
Ｓ２ 間隔
ＳＷ サイドウォール膜
Ｗ１ 幅
Ｗ２ 幅
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、容量素子を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上に、ＭＩＳＦＥＴなどの半導体素子を形成し、各素子間を配線で結線することで種々の回路が構成される。また、上記回路に加え半導体基板上にキャパシタ（容量素子）を形成し、機能性を充実させた半導体装置がある。
【０００３】
例えば、下記特許文献１（特開２００９−２２４６３７号公報）には、半導体基板上に、配線（Ｍ１〜Ｍ５）の櫛型形状の金属パターンで電極を形成したＭＩＭ型の容量素子が形成された半導体装置が開示されている。この配線は、溝内に残存させた銅を主導電材料とするものであり、同層に形成された金属パターン間の容量を利用することが開示されている（例えば、[００７１]段落、[００９４]段落参照）。
【０００４】
また、下記特許文献２（特開２００６−３３９３８３号公報）には、下部電極６の上面における最短幅１１がＣＭＰ法によるディッシングの影響が許容範囲内となる値を有し、下部電極６の上面における他の幅は、必要な容量値を保持可能な平面積を実現する長さを有することで、容量値のばらつきが少なく、かつ大容量を保持することができるＭＩＭ型容量素子が開示されている。この下部電極としては、溝６’に埋めこまれた銅が利用されている。
【０００５】
また、下記特許文献３（特開２００６−１９６９２号公報）には、パッド部に流れる過電流を抑制することで、パッド部におけるＥＳＤ耐性を向上した半導体装置が開示され、パッドと配線と、これらに挟まれている層間絶縁膜とで容量素子を構成することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２２４６３７号公報
【特許文献２】特開２００６−３３９３８３号公報
【特許文献３】特開２００６−１９６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、容量素子を有する半導体装置についての研究・開発に従事している。容量素子を有する半導体装置についての技術は、後述する非接触型ＩＣカードなどの分野において欠かせない技術となっている。非接触での通信技術の高度化（高速化、高精度化）に伴い、容量素子に対し要求される精度も高精度化している。
【０００８】
発明者の検討によれば、従前のＡｌ（アルミニウム）よりなる配線層を利用し、Ａｌよりなる導体膜とその間に位置する絶縁膜とからなる容量素子を備えた半導体装置に代えて、配線の低抵抗化が可能なＣｕ配線の適用を検討したところ、追って詳細に説明するように、容量を構成する導電膜間の耐圧の劣化が確認された。
【０００９】
本発明の目的は、容量素子を有する半導体装置の性能を向上させる技術を提供することにある。特に、容量素子を有する半導体装置の耐圧を向上させる技術を提供することにある。
【００１０】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと、上記半導体基板の第２領域の上方に形成された容量素子と、上記ＭＩＳＦＥＴの上方に配置された第１配線と、上記第１配線の上方に配置された第２配線と、を有する。さらに、上記第１領域に形成され、上記第１配線と上記第２配線との間に位置する第１絶縁膜と、上記容量素子を構成する、第１導電膜、第２導電膜および上記第２領域に形成され、上記第１導電膜と上記第２導電膜との間に位置する第２絶縁膜と、を有する。そして、上記第１導電膜は、上記第１配線と同層に位置し、上記第２導電膜は、上記第２配線と同層に位置し、上記第２絶縁膜は、上記第１絶縁膜より誘電率の大きい膜である。
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと、上記半導体基板の第２領域の上方に形成された容量素子と、上記ＭＩＳＦＥＴを覆うように配置され、上記第２領域まで延在する第１絶縁膜と、上記第１領域の上記第１絶縁膜上に配置された第１配線と、上記第２領域の上記第１絶縁膜上に配置された第１導電膜および第２導電膜と、を有する。そして、上記第１導電膜は、第１方向に延在する複数の第１導体部と、上記第１方向に交差する第２方向に延在し、上記複数の第１導体部を連結する第１連結部とを有し、上記第２導電膜は、第１方向に延在する複数の第２導体部と、上記第１方向に交差する第２方向に延在し、上記複数の第２導体部を連結する第２連結部とを有する。そして、上記第１導電膜および上記第２導電膜は、上記複数の第２導体部が、上記複数の第１導体部の間にそれぞれ位置するように配置され、上記複数の第１導体部および上記複数の第２導体部のうち、隣り合う第１導体部および第２導体部の間は０．１４μｍ以上である。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の第１領域に形成されたＭＩＳＦＥＴと、上記半導体基板の第２領域の上方に形成された容量素子と、上記ＭＩＳＦＥＴを覆うように配置され、上記第２領域まで延在する第１絶縁膜と、上記第１領域の上記第１絶縁膜上に配置された第１配線と、上記第２領域の上記第１絶縁膜上に配置された第１導電膜と、を有する。さらに、上記第１配線上に配置され、上記第２領域まで延在する第２絶縁膜と、上記第１領域の上記第２絶縁膜上に配置された第２配線と、上記第２領域の上記第２絶縁膜上に配置された第２導電膜と、を有する。そして、上記第１導電膜は、第１方向に延在する複数の第１導体部と、上記第１方向に交差する第２方向に延在し、上記複数の第１導体部を連結する第１連結部とを有し、上記第２導電膜は、第１方向に延在する複数の第２導体部と、上記第１方向に交差する第２方向に延在し、上記複数の第２導体部を連結する第２連結部とを有する。また、上記第１導電膜と上記第２導電膜とは、上記第２絶縁膜を介して対向して配置され、上記第１導電膜および上記第２導体膜の上記第２方向の幅は、６μｍ以下である。
【発明の効果】
【００１５】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置のキャパシタ形成領域の要部平面図である。
【図３】実施の形態１の半導体装置のキャパシタ形成領域の要部平面図である。
【図４】実施の形態１の半導体装置のキャパシタ形成領域の要部平面図である。
【図５】実施の形態１半導体装置の構成を概念的に示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程を示す要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程を示す要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程を示す要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程を示す要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程を示す要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程を示す要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程を示す要部断面図である。
【図１７】実施の形態２の半導体装置の要部断面図である。
【図１８】実施の形態２の半導体装置のキャパシタ形成領域の要部平面図である。
【図１９】実施の形態２の半導体装置のキャパシタ形成領域の要部平面図である。
【図２０】実施の形態２の半導体装置のキャパシタ形成領域の要部平面図である。
【図２１】実施の形態２の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２２に続く半導体装置の製造工程を示す要部断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２３に続く半導体装置の製造工程を示す要部断面図である。
【図２５】実施の形態３の半導体装置の要部断面図である。
【図２６】実施の形態３の半導体装置の構成を概念的に示す断面図である。
【図２７】非接触電子装置の構成例を示す図である。
【図２８】比較例の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。
【図２９】配線幅と配線高さ（ディシング量）との関係を示す図である。
【図３０】Ｃｕ占有率に対するエロージョン量の関係を示す図の一例である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
本実施の形態の半導体装置を図面を参照しながら説明する。
【００２３】
[構造説明]
図１は、本実施の形態の半導体装置の要部断面図である。図２〜図４は、本実施の形態の半導体装置のキャパシタ形成領域の要部平面図である。図５は、本実施の形態の半導体装置の構成を概念的に示す断面図である。
【００２４】
図１に示すように、本実施の形態の半導体装置は、ＭＩＳＦＥＴおよび容量素子を有する半導体装置である。
【００２５】
半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。半導体基板１は、ＭＩＳＦＥＴが形成されたＭＩＳＦＥＴ形成領域Ａ１（第１領域、ロジック領域）と、容量素子ＣＰが形成されたキャパシタ形成領域Ｂ１（第２領域）とを有している。
【００２６】
ＭＩＳＦＥＴ形成領域Ａ１には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑｎ、Ｑｐが形成され、ＭＩＳＦＥＴ形成領域Ａ１とは異なる領域（平面領域）であるキャパシタ形成領域Ｂ１には、容量素子ＣＰが形成されている。なお、ここでは、ロジック領域としてＭＩＳＦＥＴ形成領域Ａ１を例示したが、ロジック領域に、ＭＩＳＦＥＴ以外の半導体素子を形成してもよい。
【００２７】
＜ＭＩＳＦＥＴ＞
ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴＱｐは、素子分離領域２で規定された活性領域（言い換えれば、ｎ型ウエル領域４ｎの露出領域）の表面に形成されている。このｐチャネル型のＭＩＳＦＥＴＱｐは、活性領域の表面に配置されたゲート絶縁膜７と、ゲート絶縁膜７上に配置されたゲート電極８ｐと、ゲート電極８ｐの両側の半導体基板（ｎ型ウエル領域４ｎ）１中に配置されたソース・ドレイン用の半導体領域（ｐ型不純物拡散層）とを有する。また、ゲート電極８ｐの側壁上には絶縁体からなるサイドウォール膜（サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷが配置されている。
【００２８】
上記ソース・ドレイン用の半導体領域（ｐ型不純物拡散層）は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有し、ｐ−型半導体領域９ｐと、ｐ−型半導体領域９ｐよりも不純物濃度が高いｐ＋型半導体領域１１ｐとにより構成されている。ｐ＋型半導体領域１１ｐは、ゲート電極８ｐおよびサイドウォール膜ＳＷの両側のｎ型ウエル領域４ｎに配置されており、ｐ−型半導体領域９ｐは、ゲート電極８ｐの両側のｎ型ウエル領域４ｎに配置されている。
【００２９】
ＭＩＳＦＥＴ形成領域Ａ１のｎチャネル型のＭＩＳＦＥＴＱｎは、素子分離領域２で規定された活性領域（言い換えれば、ｐ型ウエル領域４ｐの露出領域）の表面に形成されている。このｎチャネル型のＭＩＳＦＥＴＱｎは、活性領域の表面に配置されたゲート絶縁膜７と、ゲート絶縁膜７上に配置されたゲート電極８ｎと、ゲート電極８ｎの両側の半導体基板（ｐ型ウエル領域４ｐ）１中に配置されたソース・ドレイン用の半導体領域（ｎ型不純物拡散層）とを有する。また、ゲート電極８ｎの側壁上には絶縁体からなるサイドウォール膜（サイドウォールスペーサ、側壁スペーサ、側壁絶縁膜）ＳＷが配置されている。
【００３０】
上記ソース・ドレイン用の半導体領域（ｎ型不純物拡散層）は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有し、ｎ−型半導体領域９ｎと、ｎ−型半導体領域９ｎよりも不純物濃度が高いｎ＋型半導体領域１１ｎとにより構成されている。ｎ＋型半導体領域１１ｎは、ゲート電極８ｎおよびサイドウォール膜ＳＷの両側のｐ型ウエル領域４ｐに配置されており、ｎ−型半導体領域９ｎは、ゲート電極８ｎの両側のｐ型ウエル領域４ｐに配置されている。
【００３１】
ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の上方には、配線Ｍ１Ａ〜Ｍ３Ａが配置されている。各配線Ｍ１Ａ〜Ｍ３Ａは、銅を主成分（５０％以上）とする銅配線であって、ダマシン（Damascene）技術を用いて形成したダマシン配線（埋め込み配線）である。各配線（Ｍ１Ａ〜Ｍ３Ａ）間および配線Ｍ１ＡとＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）との間は、プラグＰ１〜Ｐ３で接続される。
【００３２】
具体的には、ＭＩＳＦＥＴ形成領域Ａ１の上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の上には、層間絶縁膜ＩＬ１が配置され、さらに、その層間絶縁膜ＩＬ１中にはプラグＰ１が配置されている。また、層間絶縁膜ＩＬ１上には、溝形成用絶縁膜（溝を形成するための絶縁膜）ＩＧ１が配置されている。この溝形成用絶縁膜ＩＧ１中には、配線Ｍ１Ａが配置されている。
【００３３】
ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａ上には、層間絶縁膜ＩＬ２Ａが配置され、さらに、その層間絶縁膜ＩＬ２Ａ中にはプラグＰ２が配置されている。また、層間絶縁膜ＩＬ２Ａ上には、溝形成用絶縁膜ＩＧ２が配置されている。この溝形成用絶縁膜ＩＧ２中には、配線Ｍ２Ａが配置されている。
【００３４】
ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ２Ａ上には、層間絶縁膜ＩＬ３Ａが配置され、さらに、その層間絶縁膜ＩＬ３Ａ中にはプラグＰ３が配置されている。また、層間絶縁膜ＩＬ３Ａ上には、溝形成用絶縁膜ＩＧ３が配置されている。この溝形成用絶縁膜ＩＧ３中には、配線Ｍ３Ａが配置されている。
【００３５】
＜容量素子＞
キャパシタ形成領域Ｂ１の容量素子ＣＰは、層間絶縁膜ＩＬ１の上方に配置された導電膜Ｍ１Ｂ〜Ｍ３Ｂおよびこれらの導電膜間の層間絶縁膜ＩＬ２Ｂ、ＩＬ３Ｂとで構成される。これらの層間絶縁膜ＩＬ２Ｂ、ＩＬ３Ｂの膜厚は、例えば、４５０ｎｍ〜７５０ｎｍ程度である。
【００３６】
具体的には、層間絶縁膜ＩＬ１上には、導電膜Ｍ１Ｂが配置されている。また、この導電膜Ｍ１Ｂ上には、層間絶縁膜ＩＬ２Ｂが配置され、さらに、層間絶縁膜ＩＬ２Ｂ上には、導電膜Ｍ２Ｂが配置されている。また、導電膜Ｍ２Ｂ上には、層間絶縁膜ＩＬ３Ｂが配置され、さらに、層間絶縁膜ＩＬ３Ｂ上には、導電膜Ｍ３Ｂが配置されている。
【００３７】
また、導電膜Ｍ１Ｂは、層間絶縁膜ＩＬ１上に配置された溝形成用絶縁膜ＩＧ１中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ１Ｂは、上記配線Ｍ１Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ１中に配置されている。
【００３８】
導電膜Ｍ２Ｂは、層間絶縁膜ＩＬ２Ｂ上に配置された溝形成用絶縁膜ＩＧ２中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ２Ｂは、上記配線Ｍ２Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ２中に配置されている。
【００３９】
導電膜Ｍ３Ｂは、層間絶縁膜ＩＬ３Ｂ上に配置された溝形成用絶縁膜ＩＧ３中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ３Ｂは、上記配線Ｍ３Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ３中に配置されている。
【００４０】
なお、導電膜Ｍ１Ｂ〜Ｍ３Ｂおよび配線Ｍ１Ａ〜Ｍ３Ａの形成工程（埋め込み工程）については後述の「製法説明」の欄で説明する。
【００４１】
また、キャパシタ形成領域Ｂ１の上記半導体基板中には、素子分離領域２、導体パターン（ダミーゲート電極）８ｄが配置されている。導体パターン（ダミーゲート電極）８ｄとは、ＭＩＳＦＥＴのゲート電極としては機能しない導電性膜であり、例えば、素子分離領域２上に配置される。このように、キャパシタ形成領域Ｂ１にも、素子分離領域２、導体パターン（ダミーゲート電極）８ｄを配置することにより、ＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１における素子分離領域２やゲート電極（ＧＥ、ＧＥｄ）の疎密が低減される。これにより、装置の製造特性を向上することができる。例えば、素子分離領域を形成する際のＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）工程でのディッシングを低減し、平坦性を向上することができる。また、ゲート電極および導体パターン（ダミーゲート電極）８ｄを覆う層間絶縁膜の平坦化工程において、ディッシングを低減するなど、その平坦性を向上することができる。
【００４２】
次いで、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターン（上面から見た平面形状）について平面図を用いて説明する。なお、平面図のＡ−Ａ部が、断面図のキャパシタ形成領域Ｂ１の断面に対応する（実施の形態２についても同じ）。
【００４３】
図１に示す導電膜Ｍ１Ｂのパターン（上面から見た平面形状）は、図２に示すように、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ１Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ１Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ１Ｂｂとを有している。このような形状を櫛歯形状ということがある。櫛歯に対応する複数の導電膜部Ｍ１Ｂａはストライプ状に配置される。導電膜部Ｍ１Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ１Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。本実施の形態においては、Ｗ１＞Ｓ１の関係にある。例えば、Ｗ１＝０．２μｍ、Ｓ１＝０．１４μｍである。なお、上記Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは直交する方向である。また、導電膜Ｍ１Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【００４４】
図１に示す導電膜Ｍ２Ｂのパターン（上面から見た平面形状）は、図３に示すように、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ２Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ２Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ２Ｂｂとを有している。導電膜部Ｍ２Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ２Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。また、導電膜部Ｍ２Ｂａの幅Ｗ１は、導電膜部Ｍ１Ｂａの幅Ｗ１と同じである。また、導電膜部Ｍ２Ｂａの間隔（スペース）Ｓ１も、導電膜部Ｍ１Ｂａの間隔Ｓ１と同じである。本実施の形態においては、Ｗ１＞Ｓ１の関係にある。例えば、Ｗ１＝０．２μｍ、Ｓ１＝０．１４μｍである。導電膜Ｍ２Ｂと導電膜Ｍ１Ｂは、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。また、導電膜Ｍ２Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【００４５】
図１に示す導電膜Ｍ３Ｂのパターン（上面から見た平面形状）は、図４に示すように、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ３Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ３Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ３Ｂｂとを有している。導電膜部Ｍ３Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ３Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。また、導電膜部Ｍ３Ｂａの幅Ｗ１は、導電膜部Ｍ１Ｂａの幅Ｗ１と同じである。また、導電膜部Ｍ３Ｂａの間隔（スペース）Ｓ１も、導電膜部Ｍ１Ｂａの間隔Ｓ１と同じである。本実施の形態においては、Ｗ１＞Ｓ１の関係にある。例えば、Ｗ１＝０．２μｍ、Ｓ１＝０．１４μｍである。さらに、導電膜Ｍ３Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ１Ｂは、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。また、導電膜Ｍ３Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【００４６】
また、図５に示すように、上記導電膜Ｍ１Ｂ、導電膜Ｍ２Ｂおよび導電膜Ｍ３Ｂのうち、上記導電膜Ｍ１Ｂ（導電膜部Ｍ１Ｂａ）、および導電膜Ｍ３Ｂ（導電膜部Ｍ３Ｂａ）は、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ２Ｂ（導電膜部Ｍ２Ｂａ）は、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。第１電位と第２電位は異なる電位である。言い換えれば、上記導電膜Ｍ１Ｂ、および導電膜Ｍ３Ｂには、第１電位が印加され、導電膜Ｍ２Ｂは、第２電位が印加される。例えば、第１電位は、３０Ｖであり、第２電位は、０Ｖである。
【００４７】
このように、電位を印加することにより、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間に容量が形成される（図５のＣｖ参照）。但し、実際の動作ではＤＣバイアスのみではなく高周波のバイアスが印加されることもある。
【００４８】
ここで、本実施の形態においては、図１〜図５に示すように、ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂを異なる絶縁膜で構成している。具体的には、ＭＩＳＦＥＴ形成領域Ａ１の層間絶縁膜ＩＬ２Ａの誘電率（εＩＬ２Ａ）より、キャパシタ形成領域Ｂ１の層間絶縁膜ＩＬ２Ｂの誘電率（εＩＬ２Ｂ）を大きくしている（εＩＬ２Ａ＜εＩＬ２Ｂ）。言い換えれば、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いている。高誘電率とは、例えば、誘電率（ε）が３より大きい膜をいう。
【００４９】
また、同様に、ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ２Ａと配線Ｍ３Ａとの間に位置する層間絶縁膜ＩＬ３Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間に位置する層間絶縁膜ＩＬ３Ｂを異なる絶縁膜で構成している。具体的には、ＭＩＳＦＥＴ形成領域Ａ１の層間絶縁膜ＩＬ３Ａの誘電率（εＩＬ３Ａ）より、キャパシタ形成領域Ｂ１の層間絶縁膜ＩＬ３Ｂの誘電率（εＩＬ３Ｂ）を大きくしている（εＩＬ３Ａ＜εＩＬ３Ｂ）。言い換えれば、容量を構成する導電膜Ｍ２ＢとＭ３Ｂ間に高誘電率の絶縁膜を用いている。例えば、層間絶縁膜ＩＬ２ＡおよびＩＬ３Ａとして、ＳｉＯＣ膜（ε≒３）を用い、層間絶縁膜ＩＬ２ＢおよびＩＬ３ＢとしてＴＥＯＳ膜（ε≒３．９）を用いる。
【００５０】
このように、容量を構成する導電膜Ｍ２ＢとＭ３Ｂ間に高誘電率の絶縁膜を用いることで、容量素子を有する半導体装置の耐圧を向上させ、また、容量を大きく確保することができるなど、半導体装置の性能を向上させることができる。
【００５１】
本実施の形態の効果について、本発明者らの検討を踏まえて、さらに、詳細に説明する。
【００５２】
図２８は、本発明者が検討した比較例の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。図２８に示すように、比較例の半導体装置においても、本実施の形態と同様に、３層の導電膜（導電膜部；Ｍ１Ｂ１ａ、Ｍ１Ｂ２ａ、Ｍ２Ｂ１ａ、Ｍ２Ｂ２ａ、Ｍ３Ｂ１ａ、Ｍ３Ｂ２ａ）が配置されている。
【００５３】
しかしながら、比較例の半導体装置においては、同層に２つの導電膜パターンが配置され、これらの間に異なる電位が印加されている。具体的には、１層目には、導電膜Ｍ１Ｂ１およびＭ１Ｂ２が配置され、２層目には、導電膜Ｍ２Ｂ１およびＭ２Ｂ２が配置され、３層目には、導電膜Ｍ３Ｂ１およびＭ３Ｂ２が配置されている。これらの導電膜のうち、例えば、１層目の導電膜Ｍ１Ｂ１（導電膜部Ｍ１Ｂ１ａ）は、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、１層目の導電膜Ｍ１Ｂ２（導電膜部Ｍ１Ｂ２ａ）は、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。この場合、同層の導電膜部Ｍ１Ｂ１ａおよびＭ１Ｂ２ａ間に容量（Ｃｈ）が形成される。
【００５４】
かかる比較例の半導体装置について、本発明者らが検討したところ、耐圧の劣化が見られた。具体的には、溝形成用絶縁膜の特性（膜質）が劣化し、例えば、絶縁膜経時破壊（TDDB；Time Dependent Dielectric Breakdown）などの絶縁耐圧不良が生じることが判明した。その原因について鋭意検討したところ、導電膜としてアルミニウム（Ａｌ）を用いた半導体装置については、上記耐圧の劣化が見られなかったことから、Ｃｕ埋め込みの際のＣＭＰ工程において、溝形成用絶縁膜の上面にＣｕイオンもしくは電子のリークパスとなるような欠陥が生じ、その欠陥が要因ではないかと考えられる。即ち、容量（Ｃｈ）は、導電膜部Ｍ１Ｂ１ａ、溝形成用絶縁膜（導電膜間スペースに位置する絶縁膜）ＩＧ１および導電膜部Ｍ１Ｂ２ａで構成されるため、溝形成用絶縁膜の上面の欠陥を介してリーク電流が流れるなどして耐圧が劣化するものと考えられる。
【００５５】
これに対し、本実施の形態によれば、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）を形成したので、導電膜Ｍ１Ｂを構成する複数のＭ１Ｂａ間には同電位が印加される。よって、隣り合うパターン間、即ち、複数のＭ１Ｂａ間には電位差が生じない。また、同層に、導電膜Ｍ１Ｂ以外の他の導電膜パターンが形成されても、当該導電膜パターンも第１電位端（第１電位が印加されている導電部）ＴＡに接続されることとなり、導電膜Ｍ１Ｂと同電位となる。
【００５６】
よって、同層の導電膜間の溝形成用絶縁膜の上面等にＣＭＰ工程などに起因する欠陥が生じたとしても、これらの間の耐圧を考慮する必要が無く、耐圧劣化の問題を回避することができる。
【００５７】
また、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターンの導電膜部（Ｍ１Ｂａ〜Ｍ３Ｂａ）をストライプ構造とすることで、ディシングの影響を受けにくくすることができる。このディッシングについては、後述の実施の形態２において詳細に説明する。さらに、容量を構成する導電膜Ｍ２ＢとＭ３Ｂ間に高誘電率の絶縁膜（ＩＬ２Ｂ、ＩＬ３Ｂ）を用いたので、容量を大きくすることができる。また、ＭＩＳＦＥＴ形成領域Ａ１の層間絶縁膜ＩＬ２Ａ、ＩＬ３Ａと異なる膜（ＩＬ２Ｂ、ＩＬ３Ｂ）を用いることで、ＭＩＳＦＥＴ形成領域Ａ１の層間絶縁膜に制限されることなく、容量の調整をすることができる。逆に、ＭＩＳＦＥＴ形成領域Ａ１においては、相対的に低誘電率の絶縁膜（ＩＬ２Ａ、ＩＬ３Ａ）を用いることで、配線（Ｍ１Ａ〜Ｍ３Ａ）間容量を低減することができる。
【００５８】
このように、容量素子を有する半導体装置の耐圧を向上させ、また、容量を大きく確保することができるなど、半導体装置の性能を向上させることができる。
【００５９】
[製法説明]
次いで、本実施の形態の半導体装置の製造工程について、図面を参照しながら説明するとともに、本実施の形態の半導体装置の構成をより明確とする。図６〜図１６は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【００６０】
図６に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。
【００６１】
次いで、半導体基板１に素子分離領域２を形成する。例えば、半導体基板１をドライエッチングすることにより、例えば深さ３００ｎｍ程度の溝（素子分離溝）を形成する。次いで、溝の内部（側壁および底部）を含む半導体基板１に溝内を埋める程度の膜厚の酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などにより形成（堆積）する。次いで、ＣＭＰ法により酸化シリコン膜を研磨することにより、溝の外部の絶縁膜を除去することにより、素子分離領域２を形成する。このような素子分離領域２の形成方法をＳＴＩ（Shallow Trench Isolation）法という。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法を用いて素子分離領域２を形成してもよい。
【００６２】
ここで、半導体基板１のキャパシタ形成領域Ｂ１においては、領域全体に、素子分離領域２を形成してもよいが、素子分離領域２の配置の規則性を向上し、ＣＭＰ工程でのディッシングを低減するため、図６に示すように、所定の間隔を置いて複数の素子分離領域２が配置されている。
【００６３】
次いで、半導体基板１中にｐ型ウエル領域３、ｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐを形成する。例えば、半導体基板１のキャパシタ形成領域Ｂ１にｐ型不純物（例えばホウ素（Ｂ））をイオン注入することによって、ｐ型ウエル領域３を形成する。
【００６４】
また、半導体基板１のＭＩＳＦＥＴ形成領域Ａ１のうち、ｐチャネル型のＭＩＳＦＥＴ形成領域に、ｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））をイオン注入することによってｎ型ウエル領域４ｎを形成する。半導体基板１のＭＩＳＦＥＴ形成領域Ａ１のうち、ｎチャネル型のＭＩＳＦＥＴ形成領域に、ｐ型不純物（例えばホウ素（Ｂ））をイオン注入することによってｐ型ウエル領域４ｐを形成する。
【００６５】
次いで、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわち素子分離領域２で規定された活性領域の表面）上にゲート絶縁膜７を形成する。例えば、半導体基板１の表面を熱酸化することにより薄い酸化シリコン膜を形成し、ゲート絶縁膜７とする。この際、ＭＩＳＦＥＴ形成領域Ａ１のｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐの表面だけでなく、キャパシタ形成領域Ｂ１のｐ型ウエル領域３の表面にも薄い酸化シリコン膜が形成されるが、この膜は、この後の処理（例えば多結晶シリコン膜のパターニング工程）により除去される。
【００６６】
次いで、半導体基板１の上方にゲート電極８ｎ、８ｐおよび導体パターン（ダミーゲート電極）８ｄを形成する。例えば、半導体基板１の上方に導体膜として多結晶シリコン膜をＣＶＤ法などで形成し、この膜をフォトリソグラフィ法およびドライエッチング法を用いて所望の形状に加工することにより、ゲート電極８ｎ、８ｐおよび導体パターン８ｄを形成する。このように、露光・現像処理（フォトリソグラフィ）を行い所望の形状に加工したフォトレジスト膜をマスクとして、下層の膜をエッチングすることにより下層の膜を所望の形状に加工する工程をパターニングという。
【００６７】
上記ゲート電極８ｎ、８ｐはＭＩＳＦＥＴ形成領域Ａ１のｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐ上にゲート絶縁膜７を介して形成され、導体パターン８ｄはキャパシタ形成領域Ｂ１の素子分離領域２上に形成される。キャパシタ形成領域Ｂ１に形成される導体パターン（ダミーゲート電極）８ｄは、ＭＩＳＦＥＴのゲート電極としては機能しないが、ＭＩＳＦＥＴ形成領域Ａ１のゲート電極８ｎ、８ｐと同工程で形成された同層の導体パターンである。
【００６８】
次いで、図７に示すように、ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴ形成領域に、ｐ型の不純物をイオン注入することなどにより、ゲート電極８ｐの両側の半導体基板１（ｎ型ウエル領域４ｎ）中にｐ−型半導体領域９ｐを形成する。また、ＭＩＳＦＥＴ形成領域Ａ１のｎチャネル型のＭＩＳＦＥＴ形成領域に、ｎ型の不純物をイオン注入することなどにより、ゲート電極８ｎの両側の半導体基板１（ｐ型ウエル領域４ｐ）中にｎ−型半導体領域９ｎを形成する。
【００６９】
次いで、ゲート電極８ｎ、８ｐの側壁上に、サイドウォール膜ＳＷを形成する。サイドウォール膜ＳＷは、例えば、半導体基板１の上方に、絶縁膜として例えば酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成する。なお、ゲート電極８ｎ、８ｐの側壁上にサイドウォール膜ＳＷを形成する際には、導体パターン８ｄの側壁上にも、サイドウォール膜ＳＷが形成される。
【００７０】
次いで、ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴ形成領域に、ｐ型の不純物をイオン注入することなどにより、ゲート電極８ｐおよびサイドウォール膜ＳＷの合成体の両側の半導体基板１（ｎ型ウエル領域４ｎ）中にｐ＋型半導体領域１１ｐを形成する。また、ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴ形成領域に、ｎ型の不純物をイオン注入することなどにより、ゲート電極８ｎおよびサイドウォール膜ＳＷの合成体の両側の半導体基板１（ｐ型ウエル領域４ｐ）中にｎ＋型半導体領域１１ｎを形成する。
【００７１】
次いで、必要に応じて、ＭＩＳＦＥＴ形成領域Ａ１のゲート電極８ｎ、８ｐ、ｐ＋型半導体領域１１ｐおよびｎ＋型半導体領域１１ｎの上部に金属シリサイド層（図示せず）を形成する。例えば、ゲート電極８ｎ、８ｐ、ｐ＋型半導体領域１１ｐおよびｎ＋型半導体領域１１ｎの表面を露出させ、例えばコバルト（Ｃｏ）膜のような金属膜を堆積して熱処理することによって、金属シリサイド層を形成する。その後、未反応の金属膜は除去する。
【００７２】
次いで、図８に示すように、半導体基板１上にゲート電極８ｎ、８ｐおよび導体パターン８ｄを覆うように層間絶縁膜ＩＬ１をＣＶＤ法などを用いて形成する。層間絶縁膜ＩＬ１として、例えば、窒化シリコン膜とその上の酸化シリコン膜との積層膜をＣＶＤ法などで形成する。層間絶縁膜ＩＬ１を成膜した段階では、下地の段差（ゲート電極８ｎ、８ｐおよび導体パターン８ｄの段差など）に起因して層間絶縁膜ＩＬ１の上面に凹凸形状が形成されている。層間絶縁膜ＩＬ１の成膜後、層間絶縁膜ＩＬ１の上面（表面）をＣＭＰ法により研磨することにより、層間絶縁膜ＩＬ１の上面を平坦化する。これにより、ＭＩＳＦＥＴ形成領域Ａ１、キャパシタ形成領域Ｂ１およびその他の領域で、層間絶縁膜ＩＬ１の上面の高さがほぼ一致する。
【００７３】
次いで、層間絶縁膜ＩＬ１をパターニングすることにより、層間絶縁膜ＩＬ１中にコンタクトホールＣ１を形成する。例えば、下層側の窒化シリコン膜をエッチングストッパとして酸化シリコン膜をドライエッチングして酸化シリコン膜にコンタクトホールＣ１を形成してから、コンタクトホールＣ１の底部の窒化シリコン膜をドライエッチングして層間絶縁膜ＩＬ１にコンタクトホールＣ１を形成する。これにより、オーバーエッチングを抑制し、精度良くコンタクトホールＣ１を形成することができる。
【００７４】
次いで、コンタクトホールＣ１内に、プラグＰ１を形成する。例えば、コンタクトホールＣ１の内部を含む層間絶縁膜ＩＬ１上に、薄い導電性バリア膜をスパッタリング法などによって形成した後、タングステン（Ｗ）膜などからなる主導体をＣＶＤ法などによってコンタクトホールＣ１を埋める程度の膜厚で形成する。次いで、層間絶縁膜ＩＬ１上の不要な主導体膜および導電性バリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホールＣ１内に残存して埋め込まれた主導体膜および導電性バリア膜からなるプラグＰ１を形成することができる。
【００７５】
次いで、図９に示すように、プラグＰ１が埋め込まれた層間絶縁膜ＩＬ１上に、溝形成用絶縁膜ＩＧ１を形成する。例えば、窒化シリコン膜とその上の酸化シリコン膜との積層膜などからなる溝形成用絶縁膜ＩＧ１をＣＶＤ法などで形成する。次いで、溝形成用絶縁膜ＩＧ１をパターニングすることにより、溝形成用絶縁膜ＩＧ１に溝（開口部、配線溝、導電膜溝）を形成する。このエッチングの際も、下層側の窒化シリコン膜をエッチングストッパとして酸化シリコン膜をドライエッチングした後、底部の窒化シリコン膜をドライエッチングすることにより、オーバーエッチングを抑制し、精度良く溝を形成することができる。この溝の形状は、配線Ｍ１Ａおよび導電膜Ｍ１Ｂの形状に対応している（図２参照）。
【００７６】
次いで、溝形成用絶縁膜ＩＧ１に形成された溝内に配線Ｍ１Ａおよび導電膜Ｍ１Ｂを形成する。例えば、溝の内部（底部および側壁上）を含む溝形成用絶縁膜ＩＧ１上にバリア導体膜（例えば窒化チタン膜）を形成してから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を成長させ、銅めっき膜により溝の内部を埋め込む。次いで、溝以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去し、溝内に銅めっき膜、シード層およびバリア導体膜を残すことで、銅を主導電材料とする配線Ｍ１Ａおよび導電膜Ｍ１Ｂを形成する。この導電膜Ｍ１Ｂのパターンは、図２を参照しながら説明したとおりである。
【００７７】
このように、溝の内部に導電性膜を埋め込むことにより配線または導電膜を形成する方法をダマシン法といい、特に、プラグと配線（導電膜）とを別工程で形成する方法をシングルダマシン法と言う。また、後述する２層目以降の配線（導電膜）のように、コンタクトホールおよび溝内に同時に導電性膜を埋め込むことにより、一度にプラグと配線（導電膜）とを形成する方法をデュアルダマシン法と言う。
【００７８】
次いで、配線Ｍ１Ａおよび導電膜Ｍ１Ｂが埋め込まれた溝形成用絶縁膜ＩＧ１上に、層間絶縁膜を形成するが、本実施の形態においては、ＭＩＳＦＥＴ形成領域Ａ１においては、層間絶縁膜ＩＬ２Ａを、キャパシタ形成領域Ｂ１においては、層間絶縁膜ＩＬ２Ａより誘電率の大きな層間絶縁膜ＩＬ２Ｂを形成する。
【００７９】
例えば、図１０に示すように、配線Ｍ１Ａおよび導電膜Ｍ１Ｂが埋め込まれた溝形成用絶縁膜ＩＧ１上に、層間絶縁膜ＩＬ２Ａとして、例えば、ＳｉＯＣ膜を形成する。このＳｉＯＣ膜は、例えば、Ｓｉ（ＣＨ３）２（ＯＣＨ３）２(Dimethyldimethoxysilane)ガスを原料としたプラズマＣＶＤ法で形成することができる。ＳｉＯＣ膜の誘電率は、３程度である。
【００８０】
次いで、ＳｉＯＣ膜をパターニングすることにより、図１１に示すように、ＭＩＳＦＥＴ形成領域Ａ１にＳｉＯＣ膜を残存させ、ＭＩＳＦＥＴ形成領域Ａ１にのみ、比較的低誘電率の層間絶縁膜ＩＬ２Ａが形成される。次いで、層間絶縁膜ＩＬ２Ａおよび導電膜Ｍ１Ｂ（Ｍ１Ｂａ）が埋め込まれた溝形成用絶縁膜ＩＧ１上に、層間絶縁膜ＩＬ２Ｂとして、例えば、ＴＥＯＳ膜を形成する。ＴＥＯＳ膜は、テトラエトキシシラン（Tetraethoxysilane、Tetra Ethyl Ortho Silicateとも言う）ガスを原料としたプラズマＣＶＤ法で形成することができる。ＴＥＯＳ膜の誘電率は、３．９程度である。次いで、図１２に示すように、ＴＥＯＳ膜の上部を上記ＳｉＯＣ膜が露出するまでＣＭＰ法などで研磨する。これにより、ＭＩＳＦＥＴ形成領域Ａ１にのみ、比較的低誘電率の層間絶縁膜ＩＬ２Ａを残存させ、さらに、キャパシタ形成領域Ｂ１にのみ、比較的高誘電率の層間絶縁膜ＩＬ２Ｂを残存させることができる。さらに、ＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１において、層間絶縁膜ＩＬ２Ａ、ＩＬ２Ｂの高さをほぼ一致させる（平坦化する）ことができる。
【００８１】
次いで、図１３に示すように、層間絶縁膜ＩＬ２ＡおよびＩＬ２Ｂ上に、溝形成用絶縁膜ＩＧ２を形成する。溝形成用絶縁膜ＩＧ２は、溝形成用絶縁膜ＩＧ１と同様に形成することができる。
【００８２】
次いで、デュアルダマシン法を用いて配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２を形成する。例えば、溝形成用絶縁膜ＩＧ２をパターニングすることにより、溝形成用絶縁膜ＩＧ２に溝（開口部、配線溝、導電膜溝）を形成し、溝内を含む溝形成用絶縁膜ＩＧ２上に、第１フォトレジスト膜（図示せず）を堆積し、エッチバックすることにより溝を第１フォトレジスト膜で埋め込む。さらに、第１フォトレジスト膜上に後述するプラグＰ２の形成領域が開口した第２フォトレジスト膜（図示せず）を形成し、この第２フォトレジスト膜をマスクに、第１フォトレジスト膜および層間絶縁膜ＩＬ２Ａ、ＩＬ２Ｂを、エッチングすることにより、コンタクトホールＣ２を形成する。なお、ここでは、溝を形成した後、コンタクトホールＣ２を形成したが、プラグＰ２の形成領域の溝形成用絶縁膜ＩＧ２および層間絶縁膜ＩＬ２Ａ、ＩＬ２ＢをエッチングすることによりコンタクトホールＣ２を形成した後、溝形成用絶縁膜ＩＧ２をエッチングすることにより、溝を形成してもよい。
【００８３】
次いで、図１４に示すように、上記溝およびコンタクトホールＣ２内に、配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２を形成する。例えば、上記溝およびコンタクトホールＣ２の内部を含む溝形成用絶縁膜ＩＧ２上にバリア導体膜（例えば窒化チタン膜）を形成してから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を成長させ、銅めっき膜により溝およびコンタクトホールＣ２の内部を埋め込む。次いで、溝およびコンタクトホールＣ２以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去し、溝およびコンタクトホールＣ２内に銅めっき膜、シード層およびバリア導体膜を残すことで、銅を主導電材料とする配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２を形成する。この導電膜Ｍ２Ｂのパターンは、図３を参照しながら説明したとおりである。
【００８４】
次いで、配線Ｍ２Ａおよび導電膜Ｍ２Ｂが埋め込まれた溝形成用絶縁膜ＩＧ２上に、層間絶縁膜を形成する。ＭＩＳＦＥＴ形成領域Ａ１においては、層間絶縁膜ＩＬ３Ａを、キャパシタ形成領域Ｂ１においては、層間絶縁膜ＩＬ２Ａより誘電率の大きな層間絶縁膜ＩＬ３Ｂを形成する。層間絶縁膜ＩＬ３Ａ、ＩＬ３Ｂは、それぞれ層間絶縁膜ＩＬ２Ａ、ＩＬ２Ｂと同様に形成することができる。例えば、図１５に示すように、配線Ｍ２Ａおよび導電膜Ｍ２Ｂが埋め込まれた溝形成用絶縁膜ＩＧ２上に、層間絶縁膜ＩＬ３Ａとして、例えば、ＳｉＯＣ膜を形成し、ＳｉＯＣ膜をパターニングすることにより、ＭＩＳＦＥＴ形成領域Ａ１にのみ、比較的低誘電率の層間絶縁膜ＩＬ３Ａを形成する。次いで、層間絶縁膜ＩＬ３Ａおよび導電膜Ｍ２Ｂ（Ｍ２Ｂａ）が埋め込まれた溝形成用絶縁膜ＩＧ２上に、層間絶縁膜ＩＬ３Ｂとして、例えば、ＴＥＯＳ膜を形成する。次いで、図１６示すように、ＴＥＯＳ膜の上部を上記ＳｉＯＣ膜が露出するまでＣＭＰ法などで研磨する。これにより、ＭＩＳＦＥＴ形成領域Ａ１にのみ、比較的低誘電率の層間絶縁膜ＩＬ３Ａを残存させ、さらに、キャパシタ形成領域Ｂ１にのみ、比較的高誘電率の層間絶縁膜ＩＬ３Ｂを残存させることができる。さらに、ＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１において、層間絶縁膜ＩＬ３Ａ、ＩＬ３Ｂの高さをほぼ一致させる（平坦化する）ことができる。
【００８５】
次いで、図１６に示すように、層間絶縁膜ＩＬ３ＡおよびＩＬ３Ｂ上に、溝形成用絶縁膜ＩＧ３を形成する。溝形成用絶縁膜ＩＧ３は、溝形成用絶縁膜ＩＧ２と同様に形成することができる。次いで、デュアルダマシン法を用いて配線Ｍ３Ａ、導電膜Ｍ３ＢおよびプラグＰ３を形成する。配線Ｍ３Ａ、導電膜Ｍ３ＢおよびプラグＰ３は、配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２と同様に形成することができる。
【００８６】
以上の工程により、ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）およびその上方の配線Ｍ１Ａ〜Ｍ３Ａが形成され、キャパシタ形成領域Ｂ１において、導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する容量素子ＣＰが形成される（図１参照）。
【００８７】
また、容量素子ＣＰを構成する導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂは、図示しないプラグや導電膜（配線）を介して、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ２Ｂは、図示しないプラグや導電膜（配線）を介して、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。また、導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、同じ電位が印加される導電膜（例えば、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂ）間をプラグで接続し、これらにプラグを介して電位を印加してもよい。
【００８８】
この後、層間絶縁膜および溝形成用絶縁膜の形成と、デュアルダマシン法を用いた配線、導電膜およびプラグの形成工程を繰り返すことにより、さらに多層の配線および導電膜を形成してもよい。
【００８９】
なお、上記実施の形態においては、高誘電率および低誘電率の絶縁膜としてＴＥＯＳ膜およびＳｉＯＣ膜の組み合わせを用いたが、他の組み合わせでもよい。誘電率（ε）が３より大きい膜としては、上記ＴＥＯＳ膜の他、ＰＳＩＯなどが挙げられる。ＰＳＩＯ膜は、Ｐ（プラズマ）−ＳｉＯ膜であり、例えば、プラズマ下で成膜された酸化シリコン膜またはプラズマ処理された酸化シリコン膜である。また、誘電率（ε）が３以下の膜としては、上記ＳｉＯＣ膜の他、ＳｉＯＦ膜、ＦＳＧ（Fluorinated Silica Glass）膜などが挙げられる。
【００９０】
また、本実施の形態においては、層間絶縁膜ＩＬ２ＢおよびＩＬ３Ｂを、層間絶縁膜ＩＬ２ＡおよびＩＬ３Ａと異なる膜を用いて形成したが、同一の層間絶縁膜をＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１に形成した後、キャパシタ形成領域Ｂ１の層間絶縁膜に特定の処理を施すことにより、キャパシタ形成領域Ｂ１の層間絶縁膜を高誘電率化してもよい。処理としては、プラズマ処理や窒化処理、イオン注入処理などが挙げられる。
【００９１】
（実施の形態２）
実施の形態１においては、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）を形成したが、本実施の形態においては、同層の導電膜部Ｍ１Ｂ１ａおよびＭ１Ｂ２ａで容量（Ｃｈ）を構成するが、導電膜間を所定の距離以上離間することで、これらの間の耐圧を向上させる。
【００９２】
本実施の形態の半導体装置を図面を参照しながら説明する。
【００９３】
[構造説明]
図１７は、本実施の形態の半導体装置の要部断面図である。図１８〜図２０は、本実施の形態の半導体装置のキャパシタ形成領域の要部平面図である。図２１は、本実施の形態の半導体装置のキャパシタ形成領域の構成を概念的に示す断面図である。
【００９４】
図１７に示すように、本実施の形態の半導体装置は、ＭＩＳＦＥＴおよび容量素子を有する半導体装置である。
【００９５】
実施の形態１と同様に、半導体基板１は、ｐ型の単結晶シリコンなどからなり、半導体基板１は、ＭＩＳＦＥＴが形成されたＭＩＳＦＥＴ形成領域Ａ１（第１領域、ロジック領域）と、容量素子ＣＰが形成されたキャパシタ形成領域Ｂ１（第２領域）とを有している。ＭＩＳＦＥＴ形成領域Ａ１には、ＭＩＳＦＥＴＱｎ、Ｑｐが形成され、ＭＩＳＦＥＴ形成領域Ａ１とは異なる領域（平面領域）であるキャパシタ形成領域Ｂ１には、容量素子ＣＰが形成されている。
【００９６】
＜ＭＩＳＦＥＴ＞
ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴＱｐおよびｎチャネル型のＭＩＳＦＥＴＱｎの構成は実施の形態１と同様である。それぞれ、素子分離領域２で規定された活性領域の表面に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極８ｎ、８ｐと、ゲート電極８ｎ、８ｐの両側の半導体基板１中に形成されたソース・ドレイン用の半導体領域（ｎ型不純物拡散層、ｐ型不純物拡散層）とを有する。このソース・ドレイン用の半導体領域は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有する。ｐ型不純物拡散層は、ｐ−型半導体領域９ｐと、ｐ−型半導体領域９ｐよりも不純物濃度が高いｐ＋型半導体領域１１ｐとにより構成されている。ｐ＋型半導体領域１１ｐは、ゲート電極８ｐおよびサイドウォール膜ＳＷの両側のｎ型ウエル領域４ｎに配置されており、ｐ−型半導体領域９ｐは、ゲート電極８ｐの両側のｎ型ウエル領域４ｎに配置されている。ｎ型不純物拡散層は、ｎ−型半導体領域９ｎと、ｎ−型半導体領域９ｎよりも不純物濃度が高いｎ＋型半導体領域１１ｎとにより構成されている。ｎ＋型半導体領域１１ｎは、ゲート電極８ｎおよびサイドウォール膜ＳＷの両側のｐ型ウエル領域４ｐに配置されており、ｎ−型半導体領域９ｎは、ゲート電極８ｎの両側のｐ型ウエル領域４ｐに配置されている。
【００９７】
ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の上方には、実施の形態１と同様に、配線Ｍ１Ａ〜Ｍ３Ａが配置されている。各配線Ｍ１Ａ〜Ｍ３Ａは、銅を主成分（５０％以上）とする銅配線であって、ダマシン技術を用いて形成したダマシン配線（埋め込み配線）である。各配線（Ｍ１Ａ〜Ｍ３Ａ）間および配線Ｍ１ＡとＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）との間は、プラグＰ１〜Ｐ３で接続される。
【００９８】
＜容量素子＞
キャパシタ形成領域Ｂ１の容量素子ＣＰは、実施の形態１と同様に、層間絶縁膜ＩＬ１の上方に形成された導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する。
【００９９】
具体的には、層間絶縁膜ＩＬ１上には、導電膜Ｍ１Ｂとして導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２の２つのパターンが配置されている。この導電膜Ｍ１Ｂ上には、層間絶縁膜ＩＬ２Ａが配置され、さらに、層間絶縁膜ＩＬ２Ａ上には、導電膜Ｍ２Ｂとして導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２の２つのパターンが配置されている。また、導電膜Ｍ２Ｂ上には、層間絶縁膜ＩＬ３Ａが配置され、さらに、層間絶縁膜ＩＬ３Ａ上には、導電膜Ｍ３Ｂとして導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２の２つのパターンが配置されている。
【０１００】
また、導電膜Ｍ１Ｂを構成する導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２の２つのパターンは、それぞれ層間絶縁膜ＩＬ１上に配置された溝形成用絶縁膜ＩＧ１中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ１Ｂ（Ｍ１Ｂ１、Ｍ１Ｂ２）は、上記配線Ｍ１Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ１中に配置されている。
【０１０１】
導電膜Ｍ２Ｂを構成する導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２の２つのパターンは、それぞれ層間絶縁膜ＩＬ２Ａ上に配置された溝形成用絶縁膜ＩＧ２中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ２Ｂ（Ｍ２Ｂ１、Ｍ２Ｂ２）は、上記配線Ｍ２Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ２中に配置されている。
【０１０２】
導電膜Ｍ３Ｂを構成する導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２の２つのパターンは、それぞれ層間絶縁膜ＩＬ３Ａ上に配置された溝形成用絶縁膜ＩＧ３中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ３Ｂ（Ｍ２Ｂ１、Ｍ２Ｂ２）は、上記配線Ｍ３Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ３中に配置されている。
【０１０３】
次いで、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターン（上面から見た平面形状）について説明する。
【０１０４】
導電膜Ｍ１Ｂとして、図１７においては、導電膜Ｍ１Ｂ１（導電膜部Ｍ１Ｂ１ａ）および導電膜Ｍ１Ｂ２（導電膜部Ｍ１Ｂ２ａ）の２つのパターンが示されている。図１８に示すように、２つのパターンのうち、導電膜Ｍ１Ｂ１のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ１Ｂ１ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ１Ｂ１ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ１Ｂ１ｂとを有している。また、導電膜Ｍ１Ｂ２のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ１Ｂ２ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ１Ｂ２ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ１Ｂ２ｂとを有している。導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２は、複数の導電膜部Ｍ１Ｂ２ａが、複数の導電膜部Ｍ１Ｂ１ａの間に、それぞれ位置するように配置される。言い換えれば、導電膜部Ｍ１Ｂ２ａと導電膜部Ｍ１Ｂ１ａとが交互に配置される。導電膜部Ｍ１Ｂ２ａと導電膜部Ｍ１Ｂ１ａの幅（Ｙ方向の幅または寸法）Ｗ２は、同じであることが好ましく、また、導電膜部Ｍ１Ｂ２ａと導電膜部Ｍ１Ｂ１ａとの間隔（スペース）Ｓ２も、同じであることが好ましい。なお、導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２の２つのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１０５】
導電膜Ｍ２Ｂとして、図１７においては、導電膜Ｍ２Ｂ１（導電膜部Ｍ２Ｂ１ａ）および導電膜Ｍ２Ｂ２（導電膜部Ｍ２Ｂ２ａ）の２つのパターンが示されている。図１９に示すように、２つのパターンのうち、導電膜Ｍ２Ｂ１のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ２Ｂ１ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ２Ｂ１ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ２Ｂ１ｂとを有している。また、導電膜Ｍ２Ｂ２のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ２Ｂ２ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ２Ｂ２ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ２Ｂ２ｂとを有している。導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２は、複数の導電膜部Ｍ２Ｂ２ａが、複数の導電膜部Ｍ２Ｂ１ａの間に、それぞれ位置するように配置される。言い換えれば、導電膜部Ｍ２Ｂ２ａと導電膜部Ｍ２Ｂ１ａとが交互に配置される。導電膜部Ｍ２Ｂ２ａと導電膜部Ｍ２Ｂ１ａの幅（Ｙ方向の幅または寸法）Ｗ２は、同じであることが好ましく、また、導電膜部Ｍ２Ｂ２ａと導電膜部Ｍ２Ｂ１ａとの間隔（スペース）Ｓ２も、同じであることが好ましい。また、導電膜Ｍ２Ｂ１の複数の導電膜部Ｍ２Ｂ１ａと導電膜Ｍ１Ｂ１の複数の導電膜部Ｍ１Ｂ１ａとは、それぞれ平面的に重なる（好ましくは同じ）位置に配置され、導電膜部Ｍ２Ｂ２の複数の導電膜部Ｍ２Ｂ２ａと導電膜Ｍ１Ｂ２の複数の導電膜部Ｍ１Ｂ２ａとは、それぞれ平面的に重なる（好ましくは同じ）位置に配置されている。なお、導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２の２つのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１０６】
導電膜Ｍ３Ｂとして、図１７においては、導電膜Ｍ３Ｂ１（導電膜部Ｍ３Ｂ１ａ）および導電膜Ｍ３Ｂ２（導電膜部Ｍ３Ｂ２ａ）の２つのパターンが示されている。図２０に示すように、導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２のパターンは、それぞれ導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２のパターンと同じである。即ち、２つのパターンのうち、導電膜Ｍ３Ｂ１のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ３Ｂ１ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ３Ｂ１ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ３Ｂ１ｂとを有している。また、導電膜Ｍ３Ｂ２のパターンは、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ３Ｂ２ａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ３Ｂ２ａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ３Ｂ２ｂとを有している。導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２は、複数の導電膜部Ｍ３Ｂ２ａが、複数の導電膜部Ｍ３Ｂ１ａの間に、それぞれ位置するように配置される。言い換えれば、導電膜部Ｍ３Ｂ２ａと導電膜部Ｍ３Ｂ１ａとが交互に配置される。導電膜部Ｍ３Ｂ２ａと導電膜部Ｍ３Ｂ１ａの幅（Ｙ方向の幅または寸法）Ｗ２は、同じであることが好ましく、また、導電膜部Ｍ３Ｂ２ａと導電膜部Ｍ３Ｂ１ａとの間隔（スペース）Ｓ２も、同じであることが好ましい。また、導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２のパターンは、それぞれ導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２のパターンと同じであるため、導電膜Ｍ３Ｂ１の複数の導電膜部Ｍ３Ｂ１ａと導電膜Ｍ２Ｂ１の複数の導電膜部Ｍ２Ｂ１ａとは、それぞれ平面的に重なる（好ましくは同じ）位置に配置され、導電膜Ｍ３Ｂ２の複数の導電膜部Ｍ３Ｂ２ａと導電膜Ｍ２Ｂ２の複数の導電膜部Ｍ２Ｂ２ａとは、それぞれ平面的に重なる（好ましくは同じ）位置に配置されている。なお、導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２の２つのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１０７】
また、図２１に示すように、上記導電膜Ｍ１Ｂ１、Ｍ１Ｂ２、導電膜Ｍ２Ｂ１、Ｍ２Ｂ２および導電膜Ｍ３Ｂ１、Ｍ３Ｂ２のうち、上記導電膜Ｍ１Ｂ２、Ｍ２Ｂ１およびＭ３Ｂ２は、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ１Ｂ１、Ｍ２Ｂ２およびＭ３Ｂ１は、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。第１電位と第２電位は異なる電位である。言い換えれば、上記導電膜Ｍ１Ｂ２、Ｍ２Ｂ１およびＭ３Ｂ２には、第１電位が印加され、導電膜Ｍ１Ｂ１、Ｍ２Ｂ２およびＭ３Ｂ１には、第２電位が印加される。
【０１０８】
このように、電位を印加することにより、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）が形成されるとともに、同層の導電膜Ｍ１Ｂ１とＭ１Ｂ２、Ｍ２Ｂ１とＭ２Ｂ２、Ｍ３Ｂ１とＭ３Ｂ２との間において横方向にも容量（Ｃｈ）を得ることができる(図２１参照)。この場合、隣り合うパターン間、即ち、Ｍ１Ｂ１ａとＭ１Ｂ２ａ、Ｍ２Ｂ１ａとＭ２Ｂ２ａ、およびＭ３Ｂ１ａとＭ３Ｂ２ａ間には電位差が生じることとなる。
【０１０９】
ここで、本実施の形態においては、上記間隔（スペース）Ｓ２を０．１４μｍ以上とすることが好ましい。即ち、導電膜部Ｍ１Ｂ２ａと導電膜部Ｍ１Ｂ１ａとの間隔（スペース）Ｓ２、導電膜部Ｍ２Ｂ２ａと導電膜部Ｍ２Ｂ１ａとの間隔（スペース）Ｓ２、およびまた、導電膜部Ｍ３Ｂ２ａと導電膜部Ｍ３Ｂ１ａとの間隔（スペース）Ｓ２を０．１４μｍ以上とする。
【０１１０】
このように、同層の導電膜Ｍ１Ｂ１とＭ１Ｂ２、Ｍ２Ｂ１とＭ２Ｂ２、Ｍ３Ｂ１とＭ３Ｂ２との間において横方向にも容量（Ｃｈ）を得ることで、容量を大きく確保することができる。また、実施の形態１において詳細に説明した耐圧の劣化に対しても、導電膜部間の間隔（スペース）Ｓ２を所定の距離以上とすることで、耐圧を確保することができる。
【０１１１】
本発明者の検討によれば、銅埋め込み配線よりなるＷ２＝０．１４μｍ、Ｓ２＝０．１４μｍの容量素子ＣＰについて、信頼性についてＴＤＤＢ評価を行ったところ、５．５Ｖの印加電圧で、１００ｐｐｍの欠陥が生じるまでの寿命（信頼性基準１）は、２．４×１０４年の良好な結果を得た。また、２０Ｖの印加電圧でも、１００ｐｐｍの欠陥が生じるまでの寿命（信頼性基準１）は、１．７×１０５時間の良好な結果を得た。また、０．１ｐｐｍの欠陥が生じるまでの寿命（信頼性基準２）は、５．５Ｖの印加電圧で、４．１×１０３年の良好な結果を得た。また、２０Ｖの印加電圧でも、２．８×１０４時間の良好な結果を得た。このように、信頼性基準１において、１０年以上、信頼性基準２において、６０時間以上の基準を満たすことが判明した。
【０１１２】
このように、導電膜部間の間隔（スペース）Ｓ２を所定の０．１４μｍ以上とすることで、耐圧を向上させ、横方向にも容量（Ｃｈ）を得ることができるなど、半導体装置の性能を向上させることができる。
【０１１３】
また、容量（Ｃｖ）を大きくするためには、導電膜Ｍ１ＢとＭ２Ｂとの対向面積を大きくすればよい。言い換えれば、導電膜Ｍ１ＢとＭ２Ｂ２の形成面積を大きくすればよい。しかしながら、導電膜の形成面積を大きく、例えば、導電膜部（Ｍ１Ｂ１ａやＭ２Ｂ１ａなど）の幅Ｗ２を大きくした場合、ディッシングが生じ、装置特性が劣化する。
【０１１４】
配線幅と配線高さ（ディシング量）との関係を図２９に示す。縦軸は、配線高さ（μｍ）、横軸は、配線幅（μｍ）である。図２９に示すとおり、配線幅が大きくなるにしたがって、配線高さが小さくなる。例えば、配線幅が６μｍ以下であれば、細線幅での配線高さから１０％程度の減少で抑えられ配線高さのプロセスばらつきの範囲内とすることができる。これにより、各導電膜部（Ｍ１Ｂ１ａ〜Ｍ３Ｂ１ａ）の幅Ｗ２は、６μｍ以下とすることが好ましい。
【０１１５】
Ｃｕ占有率に対するエロージョン量の関係を図３０に示す。縦軸は、エロージョン量（ｎｍ）、横軸は、Ｃｕ占有率（％）である。図３０に示すとおり、占有率が大きくなるにつれて、エロージョン量（削れ量）が大きくなる。よって、導電膜部の良好な占有率については、エロージョン量低減の観点から低占有率が望ましい。即ち、ＭＩＳＦＥＴ形成領域Ａ１（ロジック部）のような密配線部では例えば占有率が図３０に示す８０％程度になり、配線が３０ｎｍ程度削れてしまう。これに対し、キャパシタ形成領域Ｂ１では導電膜の削れが容量に影響することから、少なくとも安定領域である６０％以下の占有率に抑えることが望ましい。なお、占有率[％]は、（（Ｗ２／（Ｓ２＋Ｗ２））×１００）の式で表すことができる。
【０１１６】
[製法説明]
次いで、本実施の形態の半導体装置の製造工程について、図面を参照しながら説明するとともに、本実施の形態の半導体装置の構成をより明確とする。図２２〜図２４は、本実施の形態の半導体装置の製造工程を示す要部断面図である。本実施の形態の半導体装置の製造工程は、実施の形態１とほぼ同様であり、各導電膜Ｍ１Ｂ〜Ｍ３Ｂがそれぞれ２つのパターンよりなり、層間絶縁膜ＩＬ２、ＩＬ３がＭＩＳＦＥＴ形成領域Ａ１およびキャパシタ形成領域Ｂ１に延在している点が主な相違点である。
【０１１７】
図２２に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。
【０１１８】
次いで、実施の形態１と同様に半導体基板１に素子分離領域２を形成する。ここで、半導体基板１のキャパシタ形成領域Ｂ１においては、領域全体に、素子分離領域２を形成してもよいが、素子分離領域２の配置の規則性を向上し、ＣＭＰ工程でのディッシングを低減するため、図２２に示すように、所定の間隔を置いて複数の素子分離領域２が配置されている。
【０１１９】
次いで、実施の形態１と同様に、半導体基板１中にｐ型ウエル領域３、ｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐを形成する。次いで、実施の形態１と同様に、ＭＩＳＦＥＴ形成領域Ａ１にｐチャネル型のＭＩＳＦＥＴＱｐおよびｎチャネル型のＭＩＳＦＥＴＱｎを形成するとともに、キャパシタ形成領域Ｂ１に導体パターン（ダミーゲート電極）８ｄおよびサイドウォール膜ＳＷを形成する。
【０１２０】
次いで、図２３に示すように、半導体基板１上にゲート電極８ｎ、８ｐおよび導体パターン８ｄを覆うように層間絶縁膜ＩＬ１をＣＶＤ法などを用いて形成する。層間絶縁膜ＩＬ１は、例えば、窒化シリコン膜とその上の酸化シリコン膜との積層膜などからなる。層間絶縁膜ＩＬ１を成膜した段階では、下地の段差（ゲート電極８ｎ、８ｐおよび導体パターン８ｄの段差など）に起因して層間絶縁膜ＩＬ１の上面に凹凸形状が形成されている。層間絶縁膜ＩＬ１の成膜後、層間絶縁膜ＩＬ１の上面（表面）をＣＭＰ法により研磨することにより、層間絶縁膜ＩＬ１の上面を平坦化する。これにより、ＭＩＳＦＥＴ形成領域Ａ１、キャパシタ形成領域Ｂ１およびその他の領域で、層間絶縁膜ＩＬ１の上面の高さがほぼ一致する。
【０１２１】
次いで、実施の形態１と同様に、層間絶縁膜ＩＬ１中にプラグＰ１を形成し、プラグＰ１が埋め込まれた層間絶縁膜ＩＬ１上に、溝形成用絶縁膜ＩＧ１を形成し、シングルダマシン法を用いて、溝形成用絶縁膜ＩＧ１中に配線Ｍ１Ａおよび導電膜Ｍ１Ｂを形成する。この導電膜Ｍ１Ｂのパターンは、図１８を参照しながら説明したとおりである。即ち、導電膜Ｍ１Ｂとして、導電膜Ｍ１Ｂ１および導電膜Ｍ１Ｂ２の２つのパターンが形成される。
【０１２２】
次いで、配線Ｍ１Ａおよび導電膜Ｍ１Ｂが埋め込まれた溝形成用絶縁膜ＩＧ１上に、層間絶縁膜ＩＬ２を形成する。例えば、層間絶縁膜ＩＬ２として、ＴＥＯＳ膜をＣＶＤ法などで形成し、その表面をＣＭＰ法などで研磨することにより、平坦化する。次いで、実施の形態１と同様に、層間絶縁膜ＩＬ２上に、溝形成用絶縁膜ＩＧ２を形成し、デュアルダマシン法を用いて配線Ｍ２Ａ、導電膜Ｍ２ＢおよびプラグＰ２を形成する。この導電膜Ｍ２Ｂのパターンは、図１９を参照しながら説明したとおりである。即ち、導電膜Ｍ２Ｂとして、導電膜Ｍ２Ｂ１および導電膜Ｍ２Ｂ２の２つのパターンが形成される。
【０１２３】
次いで、図２４に示すように、配線Ｍ２Ａおよび導電膜Ｍ２Ｂが埋め込まれた溝形成用絶縁膜ＩＧ２上に、層間絶縁膜ＩＬ３を、例えば、層間絶縁膜ＩＬ２と同様に形成する。次いで、実施の形態１と同様に、層間絶縁膜ＩＬ３上に、溝形成用絶縁膜ＩＧ３を形成し、デュアルダマシン法を用いて配線Ｍ３Ａ、導電膜Ｍ３ＢおよびプラグＰ３を形成する。この導電膜Ｍ３Ｂのパターンは、図２０を参照しながら説明したとおりである。即ち、導電膜Ｍ３Ｂとして、導電膜Ｍ３Ｂ１および導電膜Ｍ３Ｂ２の２つのパターンが形成される。
【０１２４】
以上の工程により、ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）およびその上方の配線Ｍ１Ａ〜Ｍ３Ａが形成され、キャパシタ形成領域Ｂ１において、導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する容量素子ＣＰが形成される。
【０１２５】
また、容量素子ＣＰを構成する導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、即ち、導電膜Ｍ１Ｂ１、Ｍ１Ｂ２、導電膜Ｍ２Ｂ１、Ｍ２Ｂ２および導電膜Ｍ３Ｂ１、Ｍ３Ｂ２のうち、導電膜Ｍ１Ｂ２、Ｍ２Ｂ１およびＭ３Ｂ２は、図示しないプラグや導電膜（配線）を介して、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ１Ｂ１、Ｍ２Ｂ２およびＭ３Ｂ１は、図示しないプラグや導電膜（配線）を介して、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。また、導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、同じ電位が印加される導電膜（例えば、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂ）間をプラグで接続し、これらにプラグを介して電位を印加してもよい。
【０１２６】
この後、層間絶縁膜および溝形成用絶縁膜の形成と、デュアルダマシン法を用いた配線、導電膜およびプラグの形成工程を繰り返すことにより、さらに多層の配線および導電膜を形成してもよい。
【０１２７】
（実施の形態３）
本実施の形態においては、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）を形成し、さらに、配線幅または占有率を所定の条件とすることで、装置特性を向上させる。
【０１２８】
本実施の形態の半導体装置を図面を参照しながら説明する。
【０１２９】
[構造説明]
図２５は、本実施の形態の半導体装置の要部断面図である。図２６は、本実施の形態の半導体装置の構成を概念的に示す断面図である。
【０１３０】
図２５に示すように、本実施の形態の半導体装置は、ＭＩＳＦＥＴおよび容量素子を有する半導体装置である。
【０１３１】
実施の形態１と同様に、半導体基板１は、ｐ型の単結晶シリコンなどからなり、半導体基板１は、ＭＩＳＦＥＴ形成領域Ａ１（第１領域、ロジック領域）と、キャパシタ形成領域Ｂ１（第２領域）とを有している。ＭＩＳＦＥＴ形成領域Ａ１には、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）が形成され、ＭＩＳＦＥＴ形成領域Ａ１とは異なる領域（平面領域）であるキャパシタ形成領域Ｂ１には、容量素子ＣＰが形成されている。
【０１３２】
＜ＭＩＳＦＥＴ＞
ＭＩＳＦＥＴ形成領域Ａ１のｐチャネル型のＭＩＳＦＥＴＱｐおよびｎチャネル型のＭＩＳＦＥＴＱｎの構成は実施の形態１と同様である。それぞれ、素子分離領域２で規定された活性領域の表面に形成されたゲート絶縁膜７と、ゲート絶縁膜７上に形成されたゲート電極８ｎ、８ｐと、ゲート電極８ｎ、８ｐの両側の半導体基板１中に形成されたソース・ドレイン用の半導体領域（ｎ型不純物拡散層、ｐ型不純物拡散層）とを有する。このソース・ドレイン用の半導体領域は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有する。ｐ型不純物拡散層は、ｐ−型半導体領域９ｐと、ｐ−型半導体領域９ｐよりも不純物濃度が高いｐ＋型半導体領域１１ｐとにより構成されている。ｐ＋型半導体領域１１ｐは、ゲート電極８ｐおよびサイドウォール膜ＳＷの両側のｎ型ウエル領域４ｎに配置されており、ｐ−型半導体領域９ｐは、ゲート電極８ｐの両側のｎ型ウエル領域４ｎに配置されている。ｎ型不純物拡散層は、ｎ−型半導体領域９ｎと、ｎ−型半導体領域９ｎよりも不純物濃度が高いｎ＋型半導体領域１１ｎとにより構成されている。ｎ＋型半導体領域１１ｎは、ゲート電極８ｎおよびサイドウォール膜ＳＷの両側のｐ型ウエル領域４ｐに配置されており、ｎ−型半導体領域９ｎは、ゲート電極８ｎの両側のｐ型ウエル領域４ｐに配置されている。
【０１３３】
ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）の上方には、実施の形態１と同様に、配線Ｍ１Ａ〜Ｍ３Ａが配置されている。各配線Ｍ１Ａ〜Ｍ３Ａは、銅を主成分（５０％以上）とする銅配線であって、ダマシン技術を用いて形成したダマシン配線（埋め込み配線）である。各配線（Ｍ１Ａ〜Ｍ３Ａ）間および配線Ｍ１ＡとＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）との間は、プラグＰ１〜Ｐ３で接続される。
【０１３４】
＜容量素子＞
キャパシタ形成領域Ｂ１の容量素子ＣＰは、実施の形態２と同様に、層間絶縁膜ＩＬ１の上方に形成された導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する。
【０１３５】
具体的には、層間絶縁膜ＩＬ１上には、導電膜Ｍ１Ｂが配置されている。この導電膜Ｍ１Ｂ上には、層間絶縁膜ＩＬ２が配置され、さらに、層間絶縁膜ＩＬ２上には、導電膜Ｍ２Ｂが配置されている。また、導電膜Ｍ２Ｂ上には、層間絶縁膜ＩＬ３が配置され、さらに、層間絶縁膜ＩＬ３上には、導電膜Ｍ３Ｂが配置されている。
【０１３６】
また、導電膜Ｍ１Ｂは、層間絶縁膜ＩＬ１上に配置された溝形成用絶縁膜ＩＧ１中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ１Ｂは、上記配線Ｍ１Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ１中に配置されている。
【０１３７】
導電膜Ｍ２Ｂは、層間絶縁膜ＩＬ２上に配置された溝形成用絶縁膜ＩＧ２中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ２Ｂは、上記配線Ｍ２Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ２中に配置されている。
【０１３８】
導電膜Ｍ３Ｂは、層間絶縁膜ＩＬ３上に配置された溝形成用絶縁膜ＩＧ３中に配置された銅を主成分とする埋め込み配線（ダマシン配線）である。即ち、この導電膜Ｍ３Ｂは、上記配線Ｍ３Ａと同層に位置する。言い換えれば、同じ溝形成用絶縁膜ＩＧ３中に配置されている。
【０１３９】
次いで、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターン（上面から見た平面形状）について説明する。
【０１４０】
導電膜Ｍ１Ｂのパターン（上面から見た平面形状）は、実施の形態１の導電膜Ｍ１Ｂと同じである。即ち、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ１Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ１Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ１Ｂｂとを有している（図２参照）。このような形状を櫛歯形状ということがある。導電膜部Ｍ１Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ１Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。なお、上記Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは直交する方向である。また、導電膜Ｍ１Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１４１】
また、導電膜Ｍ２Ｂのパターン（上面から見た平面形状）は、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ２Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ２Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ２Ｂｂとを有している(図３参照)。導電膜部Ｍ２Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ２Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。また、導電膜部Ｍ２Ｂａの幅Ｗ１は、導電膜部Ｍ１Ｂａの幅Ｗ１と同じである。また、導電膜部Ｍ２Ｂａの間隔（スペース）Ｓ１も、導電膜部Ｍ１Ｂａの間隔Ｓ１と同じである。さらに、導電膜Ｍ２Ｂと導電膜Ｍ１Ｂは、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。また、導電膜Ｍ３Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１４２】
また、導電膜Ｍ３Ｂのパターン（上面から見た平面形状）は、Ｘ方向に延在する複数の導電膜部（電極部、導体部）Ｍ３Ｂａと、Ｙ方向に延在して複数の導電膜部（電極部、導体部）Ｍ３Ｂａの端部を連結する導電膜部（連結部、導体部、引き回し部）Ｍ３Ｂｂとを有している（図４参照）。導電膜部Ｍ３Ｂａの幅（Ｙ方向の幅または寸法）Ｗ１は、同じであることが好ましく、また、導電膜部Ｍ３Ｂａの間隔（スペース）Ｓ１も、同じであることが好ましい。また、導電膜部Ｍ３Ｂａの幅Ｗ１は、導電膜部Ｍ１Ｂａの幅Ｗ１と同じである。また、導電膜部Ｍ３Ｂａの間隔（スペース）Ｓ１も、導電膜部Ｍ１Ｂａの間隔Ｓ１と同じである。さらに、導電膜Ｍ３Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ１Ｂは、それぞれ平面的に重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。また、導電膜Ｍ３Ｂのパターンを囲むようにシールド用の導電膜を配置してもよい。
【０１４３】
また、図２６に示すように、上記導電膜Ｍ１Ｂ、導電膜Ｍ２Ｂおよび導電膜Ｍ３Ｂのうち、上記導電膜Ｍ１Ｂ、および導電膜Ｍ３Ｂは、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ２Ｂは、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。第１電位と第２電位は異なる電位である。言い換えれば、上記導電膜Ｍ１Ｂ、および導電膜Ｍ３Ｂには、第１電位が印加され、導電膜Ｍ２Ｂは、第２電位が印加される。
【０１４４】
このように、電位を印加することにより、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間に容量が形成される（図２６のＣｖ参照）。
【０１４５】
ここで、本実施の形態においては、各導電膜部（Ｍ１Ｂ１ａ〜Ｍ３Ｂ１ａ）の幅Ｗ２は、６μｍ以下とすることが好ましい。このように、導電膜部の幅を設定することにより、実施の形態２で詳細に説明したように、ディシング量を低減することができる。
【０１４６】
また、本実施の形態においては、導電膜部の占有率（（Ｗ１／（Ｓ１＋Ｗ１））×１００）[％]を、６０％以下とすることが好ましい。このように、導電膜部の占有率を設定することにより、実施の形態２で詳細に説明したように、エロージョンを低減することができる。
【０１４７】
また、上記間隔（スペース）Ｓ２を０．１４μｍ以上としてもよい。本実施の形態においては、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂ、導電膜Ｍ２Ｂと導電膜Ｍ３Ｂとの間において縦方向に容量（Ｃｖ）を形成しているため、各導電膜部（Ｍ１Ｂ１ａ〜Ｍ３Ｂ１ａ）間には、同じ電位が印加されるが、ディシング量低減の観点から、間隔（スペース）Ｓ２を大きくすることが好ましい。
【０１４８】
[製法説明]
本実施の形態の半導体装置の製造工程については、導電膜Ｍ１Ｂ〜Ｍ３Ｂのパターン（上面から見た平面形状）が異なる他は、実施の形態２と同様であるため、その詳細な説明を省略する。
【０１４９】
例えば、実施の形態２と同様に、半導体基板（半導体ウエハ）１に素子分離領域２を形成し、次いで、半導体基板１中にｐ型ウエル領域３、ｎ型ウエル領域４ｎおよびｐ型ウエル領域４ｐを形成する。次いで、ＭＩＳＦＥＴ形成領域Ａ１にｐチャネル型のＭＩＳＦＥＴＱｐおよびｎチャネル型のＭＩＳＦＥＴＱｎを形成するとともに、キャパシタ形成領域Ｂ１に導体パターン（ダミーゲート電極）８ｄおよびサイドウォール膜ＳＷを形成する。
【０１５０】
次いで、半導体基板１上にゲート電極８ｎ、８ｐおよび導体パターン８ｄを覆うように層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１中にプラグＰ１を形成する。次いで、層間絶縁膜ＩＬ１上の溝形成用絶縁膜ＩＧ１中に配線Ｍ１Ａおよび導電膜Ｍ１Ｂを形成する。
【０１５１】
次いで、溝形成用絶縁膜ＩＧ１上に、層間絶縁膜ＩＬ２を形成し、この層間絶縁膜ＩＬ２上に溝形成用絶縁膜ＩＧ２を形成した後、デュアルダマシン法を用いて配線Ｍ２Ａ、導電膜Ｍ１ＢおよびプラグＰ２を形成する。次いで、溝形成用絶縁膜ＩＧ２上の層間絶縁膜ＩＬ３および溝形成用絶縁膜ＩＧ３を形成し、デュアルダマシン法を用いて配線Ｍ３Ａ、導電膜Ｍ３ＢおよびプラグＰ３を形成する。
【０１５２】
以上の工程により、ＭＩＳＦＥＴ形成領域Ａ１において、上記ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）およびその上方の配線Ｍ１Ａ〜Ｍ３Ａが形成され、キャパシタ形成領域Ｂ１において、導電膜Ｍ１Ｂ〜Ｍ３Ｂを有する容量素子ＣＰが形成される。
【０１５３】
また、容量素子ＣＰを構成する導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂは、図示しないプラグや導電膜（配線）を介して、第１電位端（第１電位が印加されている導電部）ＴＡに接続され、導電膜Ｍ２Ｂは、図示しないプラグや導電膜（配線）を介して、第２電位端（第２電位が印加されている導電部）ＴＢに接続されている。また、導電膜Ｍ１Ｂ〜Ｍ３Ｂのうち、同じ電位が印加される導電膜（例えば、上記導電膜Ｍ１Ｂおよび導電膜Ｍ３Ｂ）間をプラグで接続し、これらにプラグを介して電位を印加してもよい。
【０１５４】
この後、層間絶縁膜および溝形成用絶縁膜の形成と、デュアルダマシン法を用いた配線、導電膜およびプラグの形成工程を繰り返すことにより、さらに多層の配線および導電膜を形成してもよい。
【０１５５】
（実施の形態４）
上記実施の形態で説明した半導体装置（ＭＩＳＦＥＴ、ＣＰ）の適用箇所に制限はないが、例えば、非接触型ＩＣカードなどの非接触電子装置に用いることができる。
【０１５６】
非接触電子装置は、半導体装置（ＩＣチップ、ＩＣ）及びアンテナを搭載しており、リーダ・ライタ装置（Ｒ／Ｗ）と半導体装置（ＩＣチップ）との間で情報の交換を行う。例えば、非接触電子装置が保持しているデータの送信、リーダ・ライタ装置から送信されたデータの保持などを行うことができる。この非接触電子装置の内部には、電源が設けられておらず、電磁誘導により動作電圧（電源電圧）を生成している。例えば、リーダ・ライタ装置（Ｒ／Ｗ）側のアンテナコイルに電流を流すと、交流磁界が発生する。この磁界の中に非接触電子装置をかざすと、非接触電子装置側のアンテナコイルに交流電圧が誘起され、この交流電圧を直流電圧に変換し動作電圧として用いることで、半導体装置（ＩＣチップ）を動作させることができる。例えば、動作電圧（電源電圧）を生成するための共振容量を他のロジック回路などとともにＩＣチップ内に形成する場合がある。
【０１５７】
図２７は、非接触電子装置の構成例を示す図である。図示するように、非接触電子装置は、半導体装置（ＩＣチップ、図２７の破線で囲んだ領域）およびアンテナコイルを有している。ＩＣチップ内には、共振容量（ＣＰ１）、送受信回路、インバータ、レギュレータ（Ｒｅｇ．）、ブースト（Ｂｏｏｓｔ）、ＣＰＵ、メモリなどが配置されている。
【０１５８】
アンテナ及びアンテナコイルは、リーダ・ライタ装置（Ｒ／Ｗ）から供給される高周波信号を受信し、高周波の交流信号を生成する。交流信号は、共振容量（ＣＰ１）や整流回路および平滑容量などからなる電源回路（図示せず）を介して、交流信号を整流し、平滑化した、電源電圧ＶＤＤを生成する。電源電圧ＶＤＤの調整のため、所定の電圧以上にならないように制御するレギュレータ（Ｒｅｇ．）や、昇圧を行うブースト（Ｂｏｏｓｔ）が用いられる。
【０１５９】
この電源電圧ＶＤＤにより、メモリへのデータ書込みや消去などの動作がなされる。また、送受信回路からのデータ信号に基づき、メモリとＣＰＵとの間においてデータの読み出しや書込みが成される。
【０１６０】
上記ＩＣチップにおいては、前述したように、共振容量ＣＰ１や送受信回路等が領域Ａ内に形成されている。この共振容量ＣＰ１として上記実施の形態１の容量を用い、また、送受信回路等を構成するロジック回路等として、上記実施の形態のＭＩＳＦＥＴを用いることができる。
【０１６１】
特に、非接触電子装置においては、微細な領域に効率よく、また、高精度に容量を形成する必要があり、上記実施の形態を用いて好適である。また、共振回路として用いられる容量は、３０Ｖ程度の高耐圧が要求され場合があり、よって、高耐圧化が可能な上記実施の形態を用いて好適である。
【０１６２】
なお、上記実施の形態の非接触型ＩＣカードへの適用は一例にすぎず、高信頼な容量素子を備えたマイコン製品などに広く適用可能である。
【０１６３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１６４】
２ 素子分離領域
３ ｐ型ウエル領域
４ｎ ｎ型ウエル領域
４ｐ ｐ型ウエル領域
７ ゲート絶縁膜
８ｄ 導体パターン
８ｎ ゲート電極
８ｐ ゲート電極
９ｎ ｎ−型半導体領域
９ｐ ｐ−型半導体領域
１１ｎ ｎ＋型半導体領域
１１ｐ ｐ＋型半導体領域
Ａ１ ＭＩＳＦＥＴ形成領域
Ｂ１ キャパシタ形成領域
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Ｃ３ コンタクトホール
ＣＰ 容量素子
ＣＰ１ 共振容量
ＩＧ１ 溝形成用絶縁膜
ＩＧ２ 溝形成用絶縁膜
ＩＧ３ 溝形成用絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ２Ａ 層間絶縁膜
ＩＬ２Ｂ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ３Ａ 層間絶縁膜
ＩＬ３Ｂ 層間絶縁膜
Ｍ１Ａ 配線
Ｍ１Ｂ 導電膜
Ｍ１Ｂ１ 導電膜
Ｍ１Ｂ１ａ 導電膜部
Ｍ１Ｂ１ｂ 導電膜部
Ｍ１Ｂ２ 導電膜
Ｍ１Ｂ２ａ 導電膜部
Ｍ１Ｂ２ｂ 導電膜部
Ｍ１Ｂａ 導電膜部
Ｍ１Ｂｂ 導電膜部
Ｍ２Ａ 配線
Ｍ２Ｂ 導電膜
Ｍ２Ｂ１ 導電膜
Ｍ２Ｂ１ａ 導電膜部
Ｍ２Ｂ１ｂ 導電膜部
Ｍ２Ｂ２ 導電膜
Ｍ２Ｂ２ａ 導電膜部
Ｍ２Ｂ２ｂ 導電膜部
Ｍ２Ｂａ 導電膜部
Ｍ２Ｂｂ 導電膜部
Ｍ３Ａ 配線
Ｍ３Ｂ 導電膜
Ｍ３Ｂ１ 導電膜
Ｍ３Ｂ１ａ 導電膜部
Ｍ３Ｂ１ｂ 導電膜部
Ｍ３Ｂ２ 導電膜
Ｍ３Ｂ２ａ 導電膜部
Ｍ３Ｂ２ｂ 導電膜部
Ｍ３Ｂａ 導電膜部
Ｍ３Ｂｂ 導電膜部
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
Ｑｎ ｎチャネル型のＭＩＳＦＥＴ
Ｑｐ ｐチャネル型のＭＩＳＦＥＴ
Ｓ１ 間隔
Ｓ２ 間隔
ＳＷ サイドウォール膜
Ｗ１ 幅
Ｗ２ 幅
【特許請求の範囲】
【請求項１】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと、
前記半導体基板の第２領域の上方に形成された容量素子と、
前記ＭＩＳＦＥＴの上方に配置された第１配線と、
前記第１配線の上方に配置された第２配線と、
前記第１領域に形成され、前記第１配線と前記第２配線との間に位置する第１絶縁膜と、
前記容量素子を構成する、第１導電膜、第２導電膜および前記第２領域に形成され、前記第１導電膜と前記第２導電膜との間に位置する第２絶縁膜と、を有し、
前記第１導電膜は、前記第１配線と同層に位置し、
前記第２導電膜は、前記第２配線と同層に位置し、
前記第２絶縁膜は、前記第１絶縁膜より誘電率の大きい膜であることを特徴とする半導体装置。
【請求項２】
前記第１導電膜と前記第２導電膜とは、前記第２絶縁膜を介して対向していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電膜には第１電位が印加され、前記第２導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１、第２配線および前記第１、第２導電膜は、銅を含有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１配線および前記第１導電膜は、前記第１絶縁膜および前記第２絶縁膜の下層に延在する第１溝形成用絶縁膜中に埋め込まれ、
前記第２配線および前記第２導電膜は、前記第１絶縁膜および前記第２絶縁膜の上層に延在する第２溝形成用絶縁膜中に埋め込まれていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２配線の上方に配置された第３配線と、
前記第１領域に形成され、前記第２配線と前記第３配線との間に位置する第３絶縁膜と、
前記第２導電膜の上方に配置され、前記第３配線と同層に位置する第３導電膜と、
前記第２領域に形成され、前記第２導電膜と前記第３導電膜との間に位置する第４絶縁膜と、
を有し、
前記第４絶縁膜は、前記第３絶縁膜より誘電率の大きい膜であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１導電膜と前記第２導電膜とは、前記第２絶縁膜を介して対向し、
前記第２導電膜と前記第３導電膜とは、前記第４絶縁膜を介して対向していることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１導電膜および前記第３導電膜には第１電位が印加され、前記第２導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項６記載の半導体装置。
【請求項９】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと、
前記半導体基板の第２領域の上方に形成された容量素子と、
前記ＭＩＳＦＥＴを覆うように配置され、前記第２領域まで延在する第１絶縁膜と、
前記第１領域の前記第１絶縁膜上に配置された第１配線と、
前記第２領域の前記第１絶縁膜上に配置された第１導電膜および第２導電膜と、
を有し、
前記第１導電膜は、第１方向に延在する複数の第１導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第１導体部を連結する第１連結部とを有し、
前記第２導電膜は、第１方向に延在する複数の第２導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第２導体部を連結する第２連結部とを有し、
前記第１導電膜および前記第２導電膜は、前記複数の第２導体部が、前記複数の第１導体部の間にそれぞれ位置するように配置され、
前記複数の第１導体部および前記複数の第２導体部のうち、隣り合う第１導体部および第２導体部の間は０．１４μｍ以上であることを特徴とする半導体装置。
【請求項１０】
前記第１導体部および前記第２導体部の前記第２方向の幅は、６μｍ以下であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１導体部もしくは前記第２導体部の前記第２方向の幅の占有率は６０％以下であることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記第１導電膜には第１電位が印加され、前記第２導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項９記載の半導体装置。
【請求項１３】
前記第１配線上に配置され、前記第２領域まで延在する第２絶縁膜と、
前記第１領域の前記第２絶縁膜上に配置された第２配線と、
前記第２領域の前記第２絶縁膜上に配置された第３導電膜および第４導電膜と、
を有し、
前記第３導電膜は、第１方向に延在する複数の第３導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第３導体部を連結する第３連結部とを有し、
前記第４導電膜は、第１方向に延在する複数の第４導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第４導体部を連結する第４連結部とを有し、
前記第３導電膜および前記第４導電膜は、前記複数の第３導体部が、前記複数の第４導体部の間にそれぞれ位置するように配置され、
前記複数の第３導体部および前記複数の第４導体部のうち、隣り合う第３導体部および第４導体部の間は０．１４μｍ以上であることを特徴とする請求項９記載の半導体装置。
【請求項１４】
前記第１導電膜と前記第３導電膜とは、前記第２絶縁膜を介して対向し、
前記第２導電膜と前記第４導電膜とは、前記第２絶縁膜を介して対向していることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第１導電膜および第４導電膜には第１電位が印加され、前記第２導電膜および前記第３導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第１配線および前記第１、第２導電膜は、銅を含有することを特徴とする請求項９記載の半導体装置。
【請求項１７】
前記第１配線および前記第１、第２導電膜は前記第１絶縁膜の上層に延在する第１溝形成用絶縁膜中に埋め込まれていることを特徴とする請求項９記載の半導体装置。
【請求項１８】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと、
前記半導体基板の第２領域の上方に形成された容量素子と、
前記ＭＩＳＦＥＴを覆うように配置され、前記第２領域まで延在する第１絶縁膜と、
前記第１領域の前記第１絶縁膜上に配置された第１配線と、
前記第２領域の前記第１絶縁膜上に配置された第１導電膜と、
前記第１配線上に配置され、前記第２領域まで延在する第２絶縁膜と、
前記第１領域の前記第２絶縁膜上に配置された第２配線と、
前記第２領域の前記第２絶縁膜上に配置された第２導電膜と、
を有し、
前記第１導電膜は、第１方向に延在する複数の第１導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第１導体部を連結する第１連結部とを有し、
前記第２導電膜は、第１方向に延在する複数の第２導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第２導体部を連結する第２連結部とを有し、
前記第１導電膜と前記第２導電膜とは、前記第２絶縁膜を介して対向して配置され、
前記第１導体部および前記第２導体部の前記第２方向の幅は、６μｍ以下であることを特徴とする半導体装置。
【請求項１９】
前記第１導体部の占有率は６０％以下であることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記第１導電膜には第１電位が印加され、前記第２導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項１８記載の半導体装置。
【請求項１】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと、
前記半導体基板の第２領域の上方に形成された容量素子と、
前記ＭＩＳＦＥＴの上方に配置された第１配線と、
前記第１配線の上方に配置された第２配線と、
前記第１領域に形成され、前記第１配線と前記第２配線との間に位置する第１絶縁膜と、
前記容量素子を構成する、第１導電膜、第２導電膜および前記第２領域に形成され、前記第１導電膜と前記第２導電膜との間に位置する第２絶縁膜と、を有し、
前記第１導電膜は、前記第１配線と同層に位置し、
前記第２導電膜は、前記第２配線と同層に位置し、
前記第２絶縁膜は、前記第１絶縁膜より誘電率の大きい膜であることを特徴とする半導体装置。
【請求項２】
前記第１導電膜と前記第２導電膜とは、前記第２絶縁膜を介して対向していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電膜には第１電位が印加され、前記第２導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１、第２配線および前記第１、第２導電膜は、銅を含有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１配線および前記第１導電膜は、前記第１絶縁膜および前記第２絶縁膜の下層に延在する第１溝形成用絶縁膜中に埋め込まれ、
前記第２配線および前記第２導電膜は、前記第１絶縁膜および前記第２絶縁膜の上層に延在する第２溝形成用絶縁膜中に埋め込まれていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第２配線の上方に配置された第３配線と、
前記第１領域に形成され、前記第２配線と前記第３配線との間に位置する第３絶縁膜と、
前記第２導電膜の上方に配置され、前記第３配線と同層に位置する第３導電膜と、
前記第２領域に形成され、前記第２導電膜と前記第３導電膜との間に位置する第４絶縁膜と、
を有し、
前記第４絶縁膜は、前記第３絶縁膜より誘電率の大きい膜であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１導電膜と前記第２導電膜とは、前記第２絶縁膜を介して対向し、
前記第２導電膜と前記第３導電膜とは、前記第４絶縁膜を介して対向していることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１導電膜および前記第３導電膜には第１電位が印加され、前記第２導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項６記載の半導体装置。
【請求項９】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと、
前記半導体基板の第２領域の上方に形成された容量素子と、
前記ＭＩＳＦＥＴを覆うように配置され、前記第２領域まで延在する第１絶縁膜と、
前記第１領域の前記第１絶縁膜上に配置された第１配線と、
前記第２領域の前記第１絶縁膜上に配置された第１導電膜および第２導電膜と、
を有し、
前記第１導電膜は、第１方向に延在する複数の第１導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第１導体部を連結する第１連結部とを有し、
前記第２導電膜は、第１方向に延在する複数の第２導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第２導体部を連結する第２連結部とを有し、
前記第１導電膜および前記第２導電膜は、前記複数の第２導体部が、前記複数の第１導体部の間にそれぞれ位置するように配置され、
前記複数の第１導体部および前記複数の第２導体部のうち、隣り合う第１導体部および第２導体部の間は０．１４μｍ以上であることを特徴とする半導体装置。
【請求項１０】
前記第１導体部および前記第２導体部の前記第２方向の幅は、６μｍ以下であることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１導体部もしくは前記第２導体部の前記第２方向の幅の占有率は６０％以下であることを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記第１導電膜には第１電位が印加され、前記第２導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項９記載の半導体装置。
【請求項１３】
前記第１配線上に配置され、前記第２領域まで延在する第２絶縁膜と、
前記第１領域の前記第２絶縁膜上に配置された第２配線と、
前記第２領域の前記第２絶縁膜上に配置された第３導電膜および第４導電膜と、
を有し、
前記第３導電膜は、第１方向に延在する複数の第３導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第３導体部を連結する第３連結部とを有し、
前記第４導電膜は、第１方向に延在する複数の第４導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第４導体部を連結する第４連結部とを有し、
前記第３導電膜および前記第４導電膜は、前記複数の第３導体部が、前記複数の第４導体部の間にそれぞれ位置するように配置され、
前記複数の第３導体部および前記複数の第４導体部のうち、隣り合う第３導体部および第４導体部の間は０．１４μｍ以上であることを特徴とする請求項９記載の半導体装置。
【請求項１４】
前記第１導電膜と前記第３導電膜とは、前記第２絶縁膜を介して対向し、
前記第２導電膜と前記第４導電膜とは、前記第２絶縁膜を介して対向していることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第１導電膜および第４導電膜には第１電位が印加され、前記第２導電膜および前記第３導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第１配線および前記第１、第２導電膜は、銅を含有することを特徴とする請求項９記載の半導体装置。
【請求項１７】
前記第１配線および前記第１、第２導電膜は前記第１絶縁膜の上層に延在する第１溝形成用絶縁膜中に埋め込まれていることを特徴とする請求項９記載の半導体装置。
【請求項１８】
半導体基板の第１領域に形成されたＭＩＳＦＥＴと、
前記半導体基板の第２領域の上方に形成された容量素子と、
前記ＭＩＳＦＥＴを覆うように配置され、前記第２領域まで延在する第１絶縁膜と、
前記第１領域の前記第１絶縁膜上に配置された第１配線と、
前記第２領域の前記第１絶縁膜上に配置された第１導電膜と、
前記第１配線上に配置され、前記第２領域まで延在する第２絶縁膜と、
前記第１領域の前記第２絶縁膜上に配置された第２配線と、
前記第２領域の前記第２絶縁膜上に配置された第２導電膜と、
を有し、
前記第１導電膜は、第１方向に延在する複数の第１導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第１導体部を連結する第１連結部とを有し、
前記第２導電膜は、第１方向に延在する複数の第２導体部と、前記第１方向に交差する第２方向に延在し、前記複数の第２導体部を連結する第２連結部とを有し、
前記第１導電膜と前記第２導電膜とは、前記第２絶縁膜を介して対向して配置され、
前記第１導体部および前記第２導体部の前記第２方向の幅は、６μｍ以下であることを特徴とする半導体装置。
【請求項１９】
前記第１導体部の占有率は６０％以下であることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記第１導電膜には第１電位が印加され、前記第２導電膜には前記第１電位とは異なる第２電位が印加されることを特徴とする請求項１８記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１３−８９６１５（Ｐ２０１３−８９６１５Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２５５７９（Ｐ２０１１−２２５５７９）
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１３日（２０１１．１０．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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