【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂについて、層間絶縁膜ＩＬ２Ｂを、層間絶縁膜ＩＬ２Ａより誘電率の大きい膜[ε（ＩＬ２Ａ）＜ε（ＩＬ２Ｂ）]とする。また、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとは、層間絶縁膜ＩＬ２Ｂを介して対向し、導電膜Ｍ１Ｂには第１電位が印加され、導電膜Ｍ２Ｂには第１電位とは異なる第２電位が印加される。このように、縦方向に容量（Ｃｖ）を形成することで、耐圧劣化の問題を回避し、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いることで、容量を大きくする。 （もっと読む）

【課題】配線間の寄生容量を削減可能にした半導体装置を提供する。
【解決手段】Ｘ方向に配列する複数のトランジスタについて、夫々が、対応するダミーゲートＤＧ１，ＤＧ２を挟む複数のソース拡散層Ｓ１，Ｓ２に接続する第２及び第３の金属配線Ｍ１２，Ｍ１３は、２つのＳ１，２つのＳ２に夫々接続する複数の第１のビアＶ１の両方を含む第１の幅Ｌ１と、Ｖ１を含まず、Ｌ１よりも短い第２の幅Ｌ２と、を有する。ドレイン拡散層Ｄ１に接続する第１の金属配線Ｍ１１と、Ｍ１２との間、並びにＭ１１及びＭ１３の間の夫々は、Ｌ１に対応する第１のギャップＳＰ１と、Ｌ２に対応する、Ｌ１よりも大きな第２のギャップＳＰ２と、を有する。好ましくは、Ｍ１１〜Ｍ１３の夫々と第２のビアＶ２を介して接続される第４〜第６の金属配線Ｍ２４〜Ｍ２６の夫々は、Ｌ１よりも短い第３の幅Ｌ３を有する。 （もっと読む）

【課題】占有面積の小さな直線状の電気ヒューズを有する半導体装置を提供する。
【解決手段】複数の突出部１０ｆは、電気ヒューズ部１０ａの中央位置からずれた位置、より具体的には、ビア１０ｄに近くかつビア１０ｅから遠い位置に設けられている。また、複数の突出部２０ｆは、電気ヒューズ部２０ａの中央位置からずれた位置、より具体的には、ビア２０ｄから遠くかつビア２０ｅに近い位置に設けられている。つまり、突出部１０ｆおよび突出部２０ｆは、ジグザグ状に配置されている。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）

【課題】新たな要因に起因したクラックの発生を抑制すること。
【解決手段】第１のＡｌ配線３１と絶縁膜３３とを含む第１のＡｌ配線層３０と、第２のＡｌ配線４１と絶縁膜４３とを含む第２のＡｌ配線層４０と、複数の第３のＡｌ配線５１と絶縁膜５２とを含む第３のＡｌ配線層５０と、第１のＡｌ配線３１と第２のＡｌ配線４１とを接続する第１のビア３２と、第２のＡｌ配線４１と第３のＡｌ配線５１とを接続する第２のビア４２とを有し、少なくとも一部の第３のＡｌ配線５１は隣り合う第３のＡｌ配線５１同士の間隔Ｂが２．２５μｍ以下である隙間６０を形成しており、平面視で隙間６０の中の少なくとも一部は第１のＡｌ配線３１及び第２のＡｌ配線４１と重ならない領域を有し、隙間６０を形成するように対峙した第３のＡｌ配線５１の対峙方向の配線幅Ｃは１５μｍより大きく、第２のビア４２同士の間隔Ｆは第２のビア４２の径Ｇの３倍以上である半導体装置。 （もっと読む）

【課題】キャパシタの電極として機能する配線の延伸方向への電流供給を容易とすること。
【解決手段】第１金属層１２と、前記第１金属層の膜厚方向に離間して設けられ、第１方向および前記第１方向に交差する第２方向に配列された複数の孔３６を備えた第２金属層１４と、前記第２金属層の膜厚方向で前記第１金属層とは反対側に離間して設けられ、前記第１方向および前記第２方向とは異なる方向に延伸し、第１配線と第２配線とが交互に設けられた複数の第１配線１６ａおよび複数の第２配線１６ｂと、前記複数の第１配線と前記複数の第２配線との間に設けられた誘電体膜２６と、前記複数の第１配線を、それぞれ前記複数の孔を通過し前記第１金属層に電気的に接続する複数の第１ビア配線３２と、前記複数の第２配線を、それぞれ前記第２金属層に電気的に接続する複数の第２ビア配線３４と、を具備するキャパシタ。 （もっと読む）

【課題】配線間のピッチを縮小可能にした半導体装置を提供する。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。 （もっと読む）

【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。
【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】ビアの信頼性を改良するための技術を提供する。
【解決手段】別の半導体デバイスが、複数の導電性配線（１２−２０）を含む第１層（２１）および第２層（３３）を含み、複数の非機能的ビアパッド（３４）が、第２層または第１層と第２層との間に含まれる。複数のダングリングビア（４０）は、第１層の特定の領域内に含まれる。ダングリングビアは、第１層の１つまたは複数の配線をビアパッドの対応する一つに接続する。 （もっと読む）

【課題】隣接する２つのトランジスタ同士が接続された構成を有し、省スペースと電流集中による信頼性の低下の抑制とを両立させた半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１のトランジスタ１０１と接続された第１のバス１１１、第２のトランジスタ１０２と接続された第２のバス１１２と、第１のバス１１１と第２のバス１１２との間に形成され、第１のバス１１１と第２のバス１１２とを接続するバス間配線１２１とを備えている。バス間配線１２１は、第１のバス１１１における第２のバス１１２と対向する辺の一部及び第２のバス１１２における第１のバス１１１と対向する辺の一部と接続されている。第１のコンタクトパッド１３１は、第１のバス１１１の一部と接続され、第２のコンタクトパッド１３２は、第２のバス１１２の一部と接続されている。 （もっと読む）

【課題】配線およびダミーパターンが配置された領域の割合を各メタル層において均一に保ちつつ、ダミーパターンの生成によって生じたタイミングエラーを解消できるようにすること。
【解決手段】レイアウト設計装置は、配線およびダミーメタルが配置されたメタル層において、エラーを生じた配線の周囲に配置された複数のダミーメタルの中から該エラーの原因となったダミーメタルを抽出し、該メタル層を分割して得られた複数の領域のそれぞれにおいて、配線およびダミーメタルを含むメタルが占める割合であるメタル密度が該メタル層に対して規定された所定のメタル密度以上となるようにしつつ、該エラーが解消されるように、抽出したダミーメタルの中から削除すべきダミーメタルを選択するダミーメタル選択部と、選択されたダミーメタルを削除するダミーメタル変更部と、を備えている。 （もっと読む）

【課題】長さが均一で直線的な配線を配置することができる半導体集積回路のレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラムを提供すること。
【解決手段】半導体集積回路のレイアウト設計方法は、第１の配線ピッチで配線を行う高速配線処理と、第１の配線ピッチより狭い第２の配線ピッチで配線を行う通常配線処理と、を有する。高速配線処理は、所定の高速バス配線上の複数のネットを第１の配線ピッチで略平行、かつ、略等長となるように自動配線を行う。通常配線処理は、高速配線処理より前に実行されない。 （もっと読む）

【課題】配線及びビア間接続の信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備え、前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線及びその他の所定の前記配線層の中間配線は、それぞれ前記ビアを前記積層方向に直交する方向で貫通し、且つ、前記ビア内において相互に交差していることを特徴とする。 （もっと読む）

【課題】マクロのレイアウト情報に基づいて、当該マクロが使用されるＬＳＩのレイアウト設計時に発生する可能性がある設計規則違反を予め検出する。
【解決手段】マクロ用レイアウト検証装置は、マクロの端子にビアコンタクトを配置したと仮定する手段と、ビアコンタクトとマクロ内レイアウトとの関係が設計規則に違反するか否かを判定する手段と、を具備する。 （もっと読む）

【課題】プロセス寸法の縮小に伴う光相互作用の予測品質の低下を抑止する。
【解決手段】ゲートレベル仮想格子の、連続的に隣接して配置された少なくとも３本の仮想ラインのそれぞれは、その上に定義された少なくとも１つの線形導電体形状を有し、ゲートレベル仮想格子の少なくとも３本の仮想ラインの第１の仮想ラインは、その上に定義され、第１の終端−終端間スペーシングで分離された２つの線形導電体セグメントを有し、ゲートレベル仮想格子の少なくとも３本の仮想ラインの第２の仮想ラインは、その上に定義され、第２の終端−終端間スペーシングで分離された他の２つの線形導電体セグメントを有し、第１の仮想ラインに沿って測定された第１の終端−終端間スペーシングの寸法は、第２の仮想ラインに沿って測定された第２の終端−終端間スペーシングの寸法に等しく、ゲートレベル仮想格子の仮想ラインは、いかなる導電体形状によっても占有されない。 （もっと読む）

【課題】半導体集積回路のレイアウト設計において、幅が広い第１の配線と幅が狭い第２の配線との間に無駄なスペースが発生することによる配線性の悪さを改善する。
【解決手段】このレイアウト設計方法は、回路情報に基づいて、レイアウト領域において複数の横ラインと複数の縦ラインとが交差する格子点上に、複数の回路素子の接続点を配置するステップ（ａ）と、回路情報及び複数の回路素子の配置に基づいて、いずれかの横ライン又は縦ラインの位置を始点として、第１の方向に格子間隔よりも大きい所定の幅を有する第１の配線を配置するステップ（ｂ）と、ステップ（ｂ）において配置された第１の配線に第１の方向と反対の第２の方向において隣接する横ライン又は縦ライン上に、最小幅を有する第２の配線を配置するステップ（ｃ）とを含む。 （もっと読む）

【課題】配線の遅延特性のばらつきを抑制すること。
【解決手段】回路設計支援装置１は、設定部１ａと生成部１ｂとを有している。設定部１ａは、半導体集積回路モデル２の層２ａ、２ｂそれぞれに、積層方向および面方向に隣接するユニット３の配線方向が互いに異なる方向に配線が生成される複数の矩形のユニット３を設定する。生成部１ｂは、ユニット３の境界で異なる層のユニット３に跨る配線を生成する。 （もっと読む）

【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層Ｍ１、Ｍ２と、複数のデータ入出力端子と、Ｎ本のデータ線（ＤＵ、ＤＬ）を含むデータバスとを備え、Ｎ本のデータ線は所定の配線長の長短に応じた２種類のデータ線群を含む。配線層Ｍ１、Ｍ２にはデータ線（ＤＬ、ＤＵ）の各々に隣接する複数のシールド線（Ｓａ、Ｓｂ、Ｓｃ）が配置され、各データ線（ＤＬ、ＤＵ）は、配線層Ｍ１、Ｍ２の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線（ＤＬ、ＤＵ）の間のカップリング容量を抑え、データバスのクロストークを防止することができる。 （もっと読む）

【課題】微細化されても高精度を維持できるキャパシタを提供する。
【解決手段】キャパシタは、平面上に交互に配列した、直線状で第１の長さを有し第１の方向に延在する第１の電極パターンと、直線状で前記第１の長さより短い第２の長さを有し、前記第１の方向に延在する第２の電極パタ―ンと、前記第１の電極パターンに第１の電圧を、第１のビアプラグを介して供給する第１の配線パタ―ンと、前記第２の電極パターンに第２の電圧を、第２のビアプラグを介して供給する第２の配線パタ―ンと、を備え、前記第１および第２の電極パターンをそれぞれの前記第１の方向で比較した場合、前記第１の電極パターンの第１の端部が、前記第１の端部に対応する前記第２の電極パターンの第２の端部よりも突出しており、前記第１の電極パターンの前記第１の端部に対向する第３の端部が、前記第３の端部に対応する前記第２の電極パターンの第４の端部よりも突出している。 （もっと読む）